JP2907928B2 - Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 - Google Patents
Ｄｒａｍ形式の集積半導体メモリおよびその検査方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はDRAM形式の集積半導体メモリと、半導体メ
モリの検査方法とに関するものである。
モリの検査方法とに関するものである。
ワード線対と、ビット線対と、マトリックス状に配置
されたメモリセルと、ビット線対ごとの評価回路とを有
するDRAM形式の集積半導体メモリであって、各ビット線
対が作動中に１ビット線および１つの参照ビット線に区
分されている集積半導体メモリはたとえば下記の刊行物
から公知である。
されたメモリセルと、ビット線対ごとの評価回路とを有
するDRAM形式の集積半導体メモリであって、各ビット線
対が作動中に１ビット線および１つの参照ビット線に区
分されている集積半導体メモリはたとえば下記の刊行物
から公知である。
−米国電気電子学会雑誌固体回路編、第SC−20巻、第５
号、1985年10月、第903〜908頁、「高速ページモードお
よびスタティックコラムモードを有する1MbitのCMOS DR
AM」。この刊行物にはいわゆる“相補性キャパシタンス
結合ダミーセル”を有する冒頭に記載した種類の集積半
導体メモリが示されている。
号、1985年10月、第903〜908頁、「高速ページモードお
よびスタティックコラムモードを有する1MbitのCMOS DR
AM」。この刊行物にはいわゆる“相補性キャパシタンス
結合ダミーセル”を有する冒頭に記載した種類の集積半
導体メモリが示されている。
−米国電気電子学会雑誌固体回路編、第SC−22巻、第５
号、1987年10月、第651〜656頁、「よじられた駆動線検
出増幅器を有する65ns、4MbitのCMOS DRAM」。
号、1987年10月、第651〜656頁、「よじられた駆動線検
出増幅器を有する65ns、4MbitのCMOS DRAM」。
−1984年米国電気電子学会国際固体回路会議、ISSCC8
4、1984年２月24日、第278、279および354頁、「CMOS I
IIテクノロジーによるサブ100ns、256KのDRAM」。両刊
行物には、ダミーセルなしの冒頭に記載した種類の集積
半導体メモリが示されている。
4、1984年２月24日、第278、279および354頁、「CMOS I
IIテクノロジーによるサブ100ns、256KのDRAM」。両刊
行物には、ダミーセルなしの冒頭に記載した種類の集積
半導体メモリが示されている。
DRAM形式の集積半導体メモリの検査の際には、電流受
入れ、作動可能性、特定の検査パターンへの感度のよう
な通常検出可能な特性のほかに、半導体メモリの種々の
部分回路の動作範囲を決定する特性（たとえばセルキャ
パシタンス、ビット線および参照ビット線におけるメモ
リセルの対称性、評価回路の対称性）も検出し得ること
がしばしば望ましい。このことは、完成されたモジュー
ルでは、これまでたとえば１つの仕様により制限される
値範囲の外側の値を有する供給電位の印加によってのみ
可能である。相応のことが入力信号のレベルに対しても
当てはまる。ウェーハ平面上では、これまで、たとえば
まだケースを設けられていない半導体メモリにおいての
み近接可能であるいわゆる追加パッドを用いて補助信号
および（または）補助電位を解析および検査目的で供給
することが追加的に可能である。ウェーハ平面上での別
の解析可能性はアルファ粒子による半導体メモリの適切
な照射である。しかし、すべてのこれらの可能性はかな
りグローバルな影響を半導体メモリに与える。すなわ
ち、たいていメモリセル領域の外側の領域も望ましくな
い影響を受ける。
入れ、作動可能性、特定の検査パターンへの感度のよう
な通常検出可能な特性のほかに、半導体メモリの種々の
部分回路の動作範囲を決定する特性（たとえばセルキャ
パシタンス、ビット線および参照ビット線におけるメモ
リセルの対称性、評価回路の対称性）も検出し得ること
がしばしば望ましい。このことは、完成されたモジュー
ルでは、これまでたとえば１つの仕様により制限される
値範囲の外側の値を有する供給電位の印加によってのみ
可能である。相応のことが入力信号のレベルに対しても
当てはまる。ウェーハ平面上では、これまで、たとえば
まだケースを設けられていない半導体メモリにおいての
み近接可能であるいわゆる追加パッドを用いて補助信号
および（または）補助電位を解析および検査目的で供給
することが追加的に可能である。ウェーハ平面上での別
の解析可能性はアルファ粒子による半導体メモリの適切
な照射である。しかし、すべてのこれらの可能性はかな
りグローバルな影響を半導体メモリに与える。すなわ
ち、たいていメモリセル領域の外側の領域も望ましくな
い影響を受ける。
本発明の課題は、開発および製造の際の是認し得る追
加費用で、正常作動に不利に影響することなくセル領域
の適切な検査および解析を可能にする装置を含んでいる
集積半導体メモリを提供することである。検査および解
析が完成された半導体メモリにおいても可能であること
も望ましい。本発明の他の課題は、相応の検査方法を提
供することである。
加費用で、正常作動に不利に影響することなくセル領域
の適切な検査および解析を可能にする装置を含んでいる
集積半導体メモリを提供することである。検査および解
析が完成された半導体メモリにおいても可能であること
も望ましい。本発明の他の課題は、相応の検査方法を提
供することである。
上記の課題は冒頭に記載した種類の集積半導体メモリ
において請求項１および８にあげられている特徴により
解決される。有利な実施態様は従属請求項にあげられて
いる。
において請求項１および８にあげられている特徴により
解決される。有利な実施態様は従属請求項にあげられて
いる。
以下、図面により本発明の実施例を詳細に説明する。
従来の技術による集積半導体メモリは、マトリックス
状に配置されておりワード線および（ビット線対の部分
としての）ビット線を介してアドレス指定可能なメモリ
セルを含んでいる。第９図には、寄生的に存在するビッ
ト線キャパシタンスを含むビット線対BL、▲▼と、
メモリセルMCとこれに対応付けられており相互の区別の
ために０（WL0）ないしたとえば255（WL255）の通し番
号を付されているワード線WLとの一部分が示されてい
る。第９図にはさらに予充電装置PCが示されている。公
知のように作動中にメモリセルMCからの情報の読出しの
前にビット線対BL、▲▼が予充電電位VPCに予充電
される。そのために等化信号EQLが予充電装置PCに与え
られ、それにより予充電電位VPCがビット線対BL、▲
▼に到達し、またこれを予充電電位VPCに充電する。
メモリセルMCは公知のDRAM形式の半導体メモリでは通
常、少なくとも１つのメモリコンデンサおよび１つの選
択トランジスタを含んでいるいわゆる１トランジスタ−
メモリセルとして構成されている。その際にメモリコン
デンサはその一方の端子でいわゆるプレート電位VPLと
接続されている。予充電の後にメモリセルMCからの情報
の読出しのために、その選択トランジスタがそれと接続
されているワード線WLを介して電気的に伝導性に切換ら
れ（＝メモリセルMCのなかでアドレス指定され）、それ
によりメモリコンデンサのなかに蓄積された電荷が記憶
された情報としてビット線対BL、▲▼のメモリセル
MCに対応付けられているビット線BLに到達する。１つの
ビット線対は２つの導線、いわゆるビット線BLおよびい
わゆる参照ビット線▲▼から成っている。アドレス
指定されたメモリセルMCと接続されている導線はビット
線と呼ばれる。相応して、アドレス指定されたメモリセ
ルMCと接続されておらず同一のビット線対の他のメモリ
セルMCと接続されている導線は参照ビット線と呼ばれ
る。たとえばワード線WL0、WL1の１つと接続されている
メモリセルMCの１つが読出されるべきであれば、第９図
中で上側に位置する導線がビット線▲▼と呼ばれ、
また第９図中で下側に位置する導線が参照ビット線BLと
呼ばれる。しかし、たとえばワード線WL254、WL255の１
つと接続されているメモリセルMCの１つが読出されるべ
きであれば、第９図中で下側に位置する導線がビット線
▲▼と呼ばれ（第９図中に括弧のなかに記入されて
おり）、また第９図中で上側に位置する導線が参照ビッ
ト線BLと呼ばれる（第９図中に同じく括弧のなかに記入
されている）。一層簡単な理解のために以下では、ワー
ド線WL0と接続されているメモリセルMCから読出すもの
とする。この説明を一般的に有効にするため、参照符号
WL0の代わりに以下では一般的に参照符号WLが用いられ
る。
状に配置されておりワード線および（ビット線対の部分
としての）ビット線を介してアドレス指定可能なメモリ
セルを含んでいる。第９図には、寄生的に存在するビッ
ト線キャパシタンスを含むビット線対BL、▲▼と、
メモリセルMCとこれに対応付けられており相互の区別の
ために０（WL0）ないしたとえば255（WL255）の通し番
号を付されているワード線WLとの一部分が示されてい
る。第９図にはさらに予充電装置PCが示されている。公
知のように作動中にメモリセルMCからの情報の読出しの
前にビット線対BL、▲▼が予充電電位VPCに予充電
される。そのために等化信号EQLが予充電装置PCに与え
られ、それにより予充電電位VPCがビット線対BL、▲
▼に到達し、またこれを予充電電位VPCに充電する。
メモリセルMCは公知のDRAM形式の半導体メモリでは通
常、少なくとも１つのメモリコンデンサおよび１つの選
択トランジスタを含んでいるいわゆる１トランジスタ−
メモリセルとして構成されている。その際にメモリコン
デンサはその一方の端子でいわゆるプレート電位VPLと
接続されている。予充電の後にメモリセルMCからの情報
の読出しのために、その選択トランジスタがそれと接続
されているワード線WLを介して電気的に伝導性に切換ら
れ（＝メモリセルMCのなかでアドレス指定され）、それ
によりメモリコンデンサのなかに蓄積された電荷が記憶
された情報としてビット線対BL、▲▼のメモリセル
MCに対応付けられているビット線BLに到達する。１つの
ビット線対は２つの導線、いわゆるビット線BLおよびい
わゆる参照ビット線▲▼から成っている。アドレス
指定されたメモリセルMCと接続されている導線はビット
線と呼ばれる。相応して、アドレス指定されたメモリセ
ルMCと接続されておらず同一のビット線対の他のメモリ
セルMCと接続されている導線は参照ビット線と呼ばれ
る。たとえばワード線WL0、WL1の１つと接続されている
メモリセルMCの１つが読出されるべきであれば、第９図
中で上側に位置する導線がビット線▲▼と呼ばれ、
また第９図中で下側に位置する導線が参照ビット線BLと
呼ばれる。しかし、たとえばワード線WL254、WL255の１
つと接続されているメモリセルMCの１つが読出されるべ
きであれば、第９図中で下側に位置する導線がビット線
▲▼と呼ばれ（第９図中に括弧のなかに記入されて
おり）、また第９図中で上側に位置する導線が参照ビッ
ト線BLと呼ばれる（第９図中に同じく括弧のなかに記入
されている）。一層簡単な理解のために以下では、ワー
ド線WL0と接続されているメモリセルMCから読出すもの
とする。この説明を一般的に有効にするため、参照符号
WL0の代わりに以下では一般的に参照符号WLが用いられ
る。
ビット線BL上に読出し後に存在する情報（以下では
“読出し信号”と呼ばれる）は続いて評価回路AMPによ
り評価されかつ増幅される。それにより読出し信号はそ
れに対応付けられている論理レベル（“0"または“1"）
をとる。相応して参照ビット線▲▼上にはそれに対
して相補性の相応の相補性論理レベル（“1"または
“0"）を有する信号が生ずる。最近の評価回路AMPは一
般にそれぞれ交叉結合されたトランジスタから成る２つ
の並列接続されたダイナミック−フリップフロップとし
て形成されている。その際に一方のフリップフロップは
一般にｎチャネル形式のトランジスタを含んでおり、他
方のフリップフロップはｐチャネル形式のトランジスタ
を含んでいる。フリップフロップはこの場合に２つのク
ロック信号SAPおよび▲▼により制御される。こ
のことは評価回路AMPの迅速な応答と、それに続く読出
されたメモリセルMCのなかへの全値の論理レベルを有す
る読出されかつ増幅された情報の復帰書込みとを可能に
する。デコーダ（図示せず）により制御されるトランス
ファトランジスタを介して、評価されかつ増幅された情
報はデータ出力線DQ、▲▼に到達する。
“読出し信号”と呼ばれる）は続いて評価回路AMPによ
り評価されかつ増幅される。それにより読出し信号はそ
れに対応付けられている論理レベル（“0"または“1"）
をとる。相応して参照ビット線▲▼上にはそれに対
して相補性の相応の相補性論理レベル（“1"または
“0"）を有する信号が生ずる。最近の評価回路AMPは一
般にそれぞれ交叉結合されたトランジスタから成る２つ
の並列接続されたダイナミック−フリップフロップとし
て形成されている。その際に一方のフリップフロップは
一般にｎチャネル形式のトランジスタを含んでおり、他
方のフリップフロップはｐチャネル形式のトランジスタ
を含んでいる。フリップフロップはこの場合に２つのク
ロック信号SAPおよび▲▼により制御される。こ
のことは評価回路AMPの迅速な応答と、それに続く読出
されたメモリセルMCのなかへの全値の論理レベルを有す
る読出されかつ増幅された情報の復帰書込みとを可能に
する。デコーダ（図示せず）により制御されるトランス
ファトランジスタを介して、評価されかつ増幅された情
報はデータ出力線DQ、▲▼に到達する。
過程全体の進行は第10図にパルスダイアグラムの形態
で示されている。前記の読出しおよび評価過程の開始前
には等化信号EQLは予充電過程の実行のために能動的で
ある。すべての他の信号は非能動的である。それにより
ビット線BLおよび参照ビット線▲▼は予充電電位VP
Cをとる。半導体メモリに与えるべきアドレスの授受お
よびデコーディングの後の時点t1で、等化信号EQLは非
能動的に切換えられる。予充電過程は終了されている。
時点t1で、ワード線WLが能動化される。それにより、ア
ドレス指定されたメモリセルMCのなかに記憶された情報
がビット線BL上に読出される。読出された情報が論理１
に一致すると、読出しによりビット線BL上に位置（予充
電）電位VPCは読出し信号に相当する大きさV1だけ高め
られる。しかし、読出された情報が論理０に一致する
と、読出しによりビット線BL上に位置する（予充電）電
位VPCは読出し信号に相当する大きさV0だけ低められ
る。この段階は第10図中に下記のように示されている。
予充電電位VPCの値は時点t2以降は破線で記入されてい
る。ビット線BLの大きさV1だけ高められた電位値は時点
t2以降は実線で記入されている。ビット線BLの大きさV0
だけ低められた電位値は時点t2以降は破線で記入されて
いる。
で示されている。前記の読出しおよび評価過程の開始前
には等化信号EQLは予充電過程の実行のために能動的で
ある。すべての他の信号は非能動的である。それにより
ビット線BLおよび参照ビット線▲▼は予充電電位VP
Cをとる。半導体メモリに与えるべきアドレスの授受お
よびデコーディングの後の時点t1で、等化信号EQLは非
能動的に切換えられる。予充電過程は終了されている。
時点t1で、ワード線WLが能動化される。それにより、ア
ドレス指定されたメモリセルMCのなかに記憶された情報
がビット線BL上に読出される。読出された情報が論理１
に一致すると、読出しによりビット線BL上に位置（予充
電）電位VPCは読出し信号に相当する大きさV1だけ高め
られる。しかし、読出された情報が論理０に一致する
と、読出しによりビット線BL上に位置する（予充電）電
位VPCは読出し信号に相当する大きさV0だけ低められ
る。この段階は第10図中に下記のように示されている。
予充電電位VPCの値は時点t2以降は破線で記入されてい
る。ビット線BLの大きさV1だけ高められた電位値は時点
t2以降は実線で記入されている。ビット線BLの大きさV0
だけ低められた電位値は時点t2以降は破線で記入されて
いる。
時点t3で一方のクロック信号▲▼が能動化され
る。この時点まで参照ビット線▲▼はあらゆる場合
にその予充電電位VPCを有する。ビット線BLが時点t3で
大きさV1だけ高められた電位にあれば、参照ビット線▲
▼はいま論理０をとり（実線により示されてい
る）、それに対してビット線BLは不変にとどまる。しか
し、ビット線BLが時点t3で大きさV0だけ低められた電位
にあれば、ビット線BLは論理０をとり、他方において参
照ビット線▲▼は不変にその予充電電位VPCを維持
する（破線により示されている）。これは評価および増
幅過程の第１の段階である。
る。この時点まで参照ビット線▲▼はあらゆる場合
にその予充電電位VPCを有する。ビット線BLが時点t3で
大きさV1だけ高められた電位にあれば、参照ビット線▲
▼はいま論理０をとり（実線により示されてい
る）、それに対してビット線BLは不変にとどまる。しか
し、ビット線BLが時点t3で大きさV0だけ低められた電位
にあれば、ビット線BLは論理０をとり、他方において参
照ビット線▲▼は不変にその予充電電位VPCを維持
する（破線により示されている）。これは評価および増
幅過程の第１の段階である。
それに時点t4で第２の段階が続く。時点t4で他方のク
ロック信号SAPが能動化される。この時点でビット線BL
が大きさV1だけ高められた電位にあれば、ビット線BLは
いまや論理１の値をとる。参照ビット線▲▼は不変
に論理０にとどまる。しかし、ビット線BLが既に論理０
にあれば、参照ビット線▲▼は論理１の値をとる。
ロック信号SAPが能動化される。この時点でビット線BL
が大きさV1だけ高められた電位にあれば、ビット線BLは
いまや論理１の値をとる。参照ビット線▲▼は不変
に論理０にとどまる。しかし、ビット線BLが既に論理０
にあれば、参照ビット線▲▼は論理１の値をとる。
その後の時点t5でワード線WLが再び非能動化される。
続いて（時点t6で）クロック信号▲▼およびSAP
が非能動化され、また読出し信号EQLが能動化される。
その結果、ビット線BLおよび参照ビット線▲▼は再
び予充電電位VPCをとる。簡単化のために第10図中には
（また後で説明する別のパルスダイグフラム中でも）論
理“1"の値は電位的に半導体メモリの第１の供給電位VD
Dと等しいとされており、また論理“0"の値は電位的に
第２の供給電位VSSと等しいとされている。しかし、こ
れは例示に過ぎない。他の電位値も可能である。クロッ
ク信号▲▼、SAPは非能動的状態で予充電電位VPC
を有し、また能動的状態で論理１または論理０の値を有
する。
続いて（時点t6で）クロック信号▲▼およびSAP
が非能動化され、また読出し信号EQLが能動化される。
その結果、ビット線BLおよび参照ビット線▲▼は再
び予充電電位VPCをとる。簡単化のために第10図中には
（また後で説明する別のパルスダイグフラム中でも）論
理“1"の値は電位的に半導体メモリの第１の供給電位VD
Dと等しいとされており、また論理“0"の値は電位的に
第２の供給電位VSSと等しいとされている。しかし、こ
れは例示に過ぎない。他の電位値も可能である。クロッ
ク信号▲▼、SAPは非能動的状態で予充電電位VPC
を有し、また能動的状態で論理１または論理０の値を有
する。
第１図によれば、集積半導体メモリは本発明によりビ
ット線BLおよび参照ビット線▲▼ごとに結合キャパ
シタンスCKを有する。各結合キャパシタンスCKの第１の
端子はビット線BLまたは参照ビット線▲▼と接続さ
れている。結合キャパシタンスCKの第２の端子は共通に
１つの制御線CTRLと接続されている。それによって作動
中（ここでは特に半導体メモリの検査作動が考慮に入れ
られている）に追加的な電位ΔVPCがビット線対BL、▲
▼上に入結合し得る。このことは、制御線CTRLが与
えられ得る一対の検査信号Testの形態に応じてビット線
対BL、▲▼上の電位の前記の追加的な電位ΔVPCの
上昇または低下に通ずる。この装置の作用の仕方および
意味は以下にパルスダイアグラム（第２図ないし第５
図）により説明する。
ット線BLおよび参照ビット線▲▼ごとに結合キャパ
シタンスCKを有する。各結合キャパシタンスCKの第１の
端子はビット線BLまたは参照ビット線▲▼と接続さ
れている。結合キャパシタンスCKの第２の端子は共通に
１つの制御線CTRLと接続されている。それによって作動
中（ここでは特に半導体メモリの検査作動が考慮に入れ
られている）に追加的な電位ΔVPCがビット線対BL、▲
▼上に入結合し得る。このことは、制御線CTRLが与
えられ得る一対の検査信号Testの形態に応じてビット線
対BL、▲▼上の電位の前記の追加的な電位ΔVPCの
上昇または低下に通ずる。この装置の作用の仕方および
意味は以下にパルスダイアグラム（第２図ないし第５
図）により説明する。
第２図には、第10図によるパルスダイアグラムが検査
信号Test（２つの可能な経過が示されている）ならびに
ビット線対BL、▲▼へのその効果を補って示されて
いる。検査信号Testは時点tckでのエッジ反転によりビ
ット線対BL、▲▼上への追加的電位ΔVPCの入結合
を生じさせる。エッジ反転は早くても予充電過程の終了
（時点t1）により、また遅くても評価および増幅過程の
開始（時点t3）前に行われる。過程全体を明瞭にするた
め、t1の直前の時点とt4の直後の時点との間の時間間隔
は第３図ないし第５図中に拡大して示されている。第３
図ないし第５図には検査信号Testの正のエッジ反転が示
されている。第４図には負のエッジ反転が示されてい
る。さらに第３図および第４図におけるエッジ反転の時
点tckは時点t1とt2との間に位置しており、第５図中で
はそれは時点t2とt3との間に位置している。先ず第２図
を第３図と結び付けて一層詳細に説明する。
信号Test（２つの可能な経過が示されている）ならびに
ビット線対BL、▲▼へのその効果を補って示されて
いる。検査信号Testは時点tckでのエッジ反転によりビ
ット線対BL、▲▼上への追加的電位ΔVPCの入結合
を生じさせる。エッジ反転は早くても予充電過程の終了
（時点t1）により、また遅くても評価および増幅過程の
開始（時点t3）前に行われる。過程全体を明瞭にするた
め、t1の直前の時点とt4の直後の時点との間の時間間隔
は第３図ないし第５図中に拡大して示されている。第３
図ないし第５図には検査信号Testの正のエッジ反転が示
されている。第４図には負のエッジ反転が示されてい
る。さらに第３図および第４図におけるエッジ反転の時
点tckは時点t1とt2との間に位置しており、第５図中で
はそれは時点t2とt3との間に位置している。先ず第２図
を第３図と結び付けて一層詳細に説明する。
時点t1までは、検査信号Testを別として、第10図によ
るパルスダイアグラムと第２図によるパルスダイアグラ
ムとの間に相違はない。検査信号Testは第２図によれば
第１のレベルを有する。第３図によれば、これは（第２
図中に実線で示されている）低レベルTest−Loである。
時点tckで前記のエッジ反転が行われる。検査信号Test
は第２のレベル、第３図の場合には高レベルTest−Hiを
とる。それにより結合キャパシタンスCKを介してビット
線BL上および参照ビット線▲▼上に追加的電位ΔVP
Cが入結合され、それによりビット線BLは追加的電位ΔV
PCだけ高められた電位をとる。ワード線WLの後続の能動
化の際に、読出し信号に相当する相応の大きさV1（また
はV0）が、追加的電位ΔVPCだけ高められたビット線BL
の電位全体に影響をもたらし、これを相応にさらに大き
さV1だけ高める（または大きさV0だけ減ずる）。参照ビ
ット線▲▼上では読出し信号は、第10図による図示
に類似して、影響をもたらさず、それにより参照ビット
線BLは追加的電位ΔVPCだけ高められた電位を維持す
る。次いで時点t3およびt4で、既に第10図で説明したよ
うに、クロック信号▲▼およびSAPが能動化さ
れ、このことは評価回路AMPによる評価および増幅過程
を生じさせる。遅くとも時点t6で（たとえば時点t5で）
検査信号Test1、Test2は再びそれらの元の状態をとる。
るパルスダイアグラムと第２図によるパルスダイアグラ
ムとの間に相違はない。検査信号Testは第２図によれば
第１のレベルを有する。第３図によれば、これは（第２
図中に実線で示されている）低レベルTest−Loである。
時点tckで前記のエッジ反転が行われる。検査信号Test
は第２のレベル、第３図の場合には高レベルTest−Hiを
とる。それにより結合キャパシタンスCKを介してビット
線BL上および参照ビット線▲▼上に追加的電位ΔVP
Cが入結合され、それによりビット線BLは追加的電位ΔV
PCだけ高められた電位をとる。ワード線WLの後続の能動
化の際に、読出し信号に相当する相応の大きさV1（また
はV0）が、追加的電位ΔVPCだけ高められたビット線BL
の電位全体に影響をもたらし、これを相応にさらに大き
さV1だけ高める（または大きさV0だけ減ずる）。参照ビ
ット線▲▼上では読出し信号は、第10図による図示
に類似して、影響をもたらさず、それにより参照ビット
線BLは追加的電位ΔVPCだけ高められた電位を維持す
る。次いで時点t3およびt4で、既に第10図で説明したよ
うに、クロック信号▲▼およびSAPが能動化さ
れ、このことは評価回路AMPによる評価および増幅過程
を生じさせる。遅くとも時点t6で（たとえば時点t5で）
検査信号Test1、Test2は再びそれらの元の状態をとる。
第３図によるパルスダイアグラムでは、前記のよう
に、検査信号Testは時点tckで正のエッジ反転を有する
（“正に移行する”）。それに対して第４図によるパル
スダイアグラムでは検査信号Testは時点tckで負のエッ
ジ反転を有する（“負に移行する”）。その結果、ビッ
ト線対BL、▲▼の予充電電位VPCは大きさΔVPCだけ
低められる。その後の過程は既に説明した第３図による
過程と類似である。
に、検査信号Testは時点tckで正のエッジ反転を有する
（“正に移行する”）。それに対して第４図によるパル
スダイアグラムでは検査信号Testは時点tckで負のエッ
ジ反転を有する（“負に移行する”）。その結果、ビッ
ト線対BL、▲▼の予充電電位VPCは大きさΔVPCだけ
低められる。その後の過程は既に説明した第３図による
過程と類似である。
第５図によるパルスダイアグラムは同様に正のエッジ
反転を有する（第３図参照）。しかし、エッジ反転の時
点tckは時点t2とt3との間に位置している。その結果、
ビット線対BL、▲▼上への追加的電位ΔVPCの入結
合の時点tckでビット線BLは既に、予充電電位VPCにくら
べて読出し信号V1またはV0だけ高められ、または低めら
れている電位を有する。しかし、これは、第３図による
パルスダイアグラムと比較して、評価および増幅に、す
なわち時点t3以降の過程に相異なる影響を有していな
い。なぜならば、時点t3でビット線BLも参照ビット線▲
▼も第３図および第５図の双方（等しい読出し信号
V1またはV0および等しい予充電電位VPCが仮定されてい
る）において、それぞれ同一の全電位VPC＋V1（または
−V0）＋ΔVPC（ビット線BL）またはVPC＋ΔVPC（参照
ビット線▲▼）を有するからである。
反転を有する（第３図参照）。しかし、エッジ反転の時
点tckは時点t2とt3との間に位置している。その結果、
ビット線対BL、▲▼上への追加的電位ΔVPCの入結
合の時点tckでビット線BLは既に、予充電電位VPCにくら
べて読出し信号V1またはV0だけ高められ、または低めら
れている電位を有する。しかし、これは、第３図による
パルスダイアグラムと比較して、評価および増幅に、す
なわち時点t3以降の過程に相異なる影響を有していな
い。なぜならば、時点t3でビット線BLも参照ビット線▲
▼も第３図および第５図の双方（等しい読出し信号
V1またはV0および等しい予充電電位VPCが仮定されてい
る）において、それぞれ同一の全電位VPC＋V1（または
−V0）＋ΔVPC（ビット線BL）またはVPC＋ΔVPC（参照
ビット線▲▼）を有するからである。
本発明の実施例で、検査信号Testの高レベルTest−Hi
が可変に予め選定可能な値であることは有利である。同
じく検査信号Testの低レベルTest−Loが可変に予め選定
可能な値であることは有利である。利点は、高レベルTe
st−Hiおよび（または）低レベルTest−Loの可変に予め
選定可能な値により追加的電位ΔVPCの大きさが変更可
能であることにある。
が可変に予め選定可能な値であることは有利である。同
じく検査信号Testの低レベルTest−Loが可変に予め選定
可能な値であることは有利である。利点は、高レベルTe
st−Hiおよび（または）低レベルTest−Loの可変に予め
選定可能な値により追加的電位ΔVPCの大きさが変更可
能であることにある。
さらに、入結合を定める検査信号Testのエッジが正の
エッジであっても負のエッジであってもよいことは有利
である。なぜならば、それによりビット線BLおよび参照
ビット線▲▼の電位が増大も減少もされ得るからで
ある。
エッジであっても負のエッジであってもよいことは有利
である。なぜならば、それによりビット線BLおよび参照
ビット線▲▼の電位が増大も減少もされ得るからで
ある。
さらに、制御線CTRLがたとえば正常作動中に電気的浮
動状態に切換えられていること、すなわち検査信号Test
と接続されていないこと、または正常作動中に固定電位
と接続されていることは有利である。このことは、検査
信号Testに無関係な半導体メモリの作動を保証する。す
なわち、追加的電位ΔVPCの入結合が行われない。制御
線CTRLへの検査信号Testの結合またはその離脱はたとえ
ば制御手段としての公知のパルス列“CAS−ビフォア−R
AS"により達成され得る（前記の文献「米国電気電子学
会雑誌固体回路編、第SC−22巻」、特にIII章を参
照）。集積半導体メモリのなかでなんらかの検査を実行
するための“CAS−ビフォア−RAS"作動は当業者にいま
や自明の手段である。
動状態に切換えられていること、すなわち検査信号Test
と接続されていないこと、または正常作動中に固定電位
と接続されていることは有利である。このことは、検査
信号Testに無関係な半導体メモリの作動を保証する。す
なわち、追加的電位ΔVPCの入結合が行われない。制御
線CTRLへの検査信号Testの結合またはその離脱はたとえ
ば制御手段としての公知のパルス列“CAS−ビフォア−R
AS"により達成され得る（前記の文献「米国電気電子学
会雑誌固体回路編、第SC−22巻」、特にIII章を参
照）。集積半導体メモリのなかでなんらかの検査を実行
するための“CAS−ビフォア−RAS"作動は当業者にいま
や自明の手段である。
さらに、第６図のように、ビット線対BL、▲▼ご
との付属の制御線CTRLを含む結合キャパシタンスCKの代
わりに、またはそれに対して追加的に、作動中に互いに
無関係に検査信号Testiと接続可能である制御線CTRLiを
有する多くの結合キャパシタンスCKiをビット線BLおよ
び参照ビット▲▼ごと設けることは有利である。検
査信号Testiは第１の実施例では固定的に予め定められ
た高レベルTest−Hiまたは低レベルTest−Loを有する。
しかし、別の実施例では、レベルは可変に予め選定可能
である。検査信号TestまたはTestiの高レベルおよび低
レベルの選定は簡単のために同じく前記の“CAS−ビフ
ォア−RAS"作動を介して簡単な選択回路を用いて抵抗連
鎖回路のタップ取り出しなどにより行われる。その際に
検査信号Testiが個々にも切換可能であることは有利で
ある。
との付属の制御線CTRLを含む結合キャパシタンスCKの代
わりに、またはそれに対して追加的に、作動中に互いに
無関係に検査信号Testiと接続可能である制御線CTRLiを
有する多くの結合キャパシタンスCKiをビット線BLおよ
び参照ビット▲▼ごと設けることは有利である。検
査信号Testiは第１の実施例では固定的に予め定められ
た高レベルTest−Hiまたは低レベルTest−Loを有する。
しかし、別の実施例では、レベルは可変に予め選定可能
である。検査信号TestまたはTestiの高レベルおよび低
レベルの選定は簡単のために同じく前記の“CAS−ビフ
ォア−RAS"作動を介して簡単な選択回路を用いて抵抗連
鎖回路のタップ取り出しなどにより行われる。その際に
検査信号Testiが個々にも切換可能であることは有利で
ある。
ビット線BLおよび参照ビット線▲▼ごとの単一の
結合キャパシタンスCKの代わりに、またはそれに対して
追加的に、多くの結合キャパシタンスCKiを使用するこ
とは、検査信号Testまたは検査信号Testiの高レベルTes
t−Hiおよび（または）低レベルTest−Loの可変の選定
可能性と同じく、追加的電位ΔVPCの値の変更を可能に
する。追加的電位ΔVPCの値は下記の式に従って決定可
能である。
結合キャパシタンスCKの代わりに、またはそれに対して
追加的に、多くの結合キャパシタンスCKiを使用するこ
とは、検査信号Testまたは検査信号Testiの高レベルTes
t−Hiおよび（または）低レベルTest−Loの可変の選定
可能性と同じく、追加的電位ΔVPCの値の変更を可能に
する。追加的電位ΔVPCの値は下記の式に従って決定可
能である。
ここでCBはビット線BLまたは参照ビット線▲▼のキ
ャパシタンスの値を表し、また残りのオペランドは等し
い参照符号のもとに説明される要素が有する値を表す。
ャパシタンスの値を表し、また残りのオペランドは等し
い参照符号のもとに説明される要素が有する値を表す。
たとえば第１の供給電位VDD＝5V、第１の供給電位VSS
＝0V、かつ典型的な読出し信号V1（またはV0）の大きさ
＝50mVであれば、種々のクロックサイクルのなかでたと
えば50mVないし500mVの追加的電位ΔVPCの値をたとえば
少なくとも50mVのステップで定めるのが有利である。
＝0V、かつ典型的な読出し信号V1（またはV0）の大きさ
＝50mVであれば、種々のクロックサイクルのなかでたと
えば50mVないし500mVの追加的電位ΔVPCの値をたとえば
少なくとも50mVのステップで定めるのが有利である。
本発明の重要な利点は下記のとおりである。
（１）追加的電位ΔVPCを用いての予充電電位VPCの変更
により評価および増幅回路ならびにメモリセルMCの感
度、速度および（読出し信号における論理１と論理０と
の区別可能性に関する）対称挙動の解析を行う可能性。
により評価および増幅回路ならびにメモリセルMCの感
度、速度および（読出し信号における論理１と論理０と
の区別可能性に関する）対称挙動の解析を行う可能性。
（２）式 （ここでΔV1およびΔV0は論理１または論理０に相当す
る情報の読出しの際に追加的電位ΔVPCの変化に関係す
る読出し信号の変化を意味し、またCMCは読出されるメ
モリセルMCのメモリ容量のおときさを表す） を介して追加的電位ΔVPCに関係して読出し信号V1、V0
の大きさおよび変更およびメモリセルMCのメモリ容量の
値に関する解析を行う可能性。
る情報の読出しの際に追加的電位ΔVPCの変化に関係す
る読出し信号の変化を意味し、またCMCは読出されるメ
モリセルMCのメモリ容量のおときさを表す） を介して追加的電位ΔVPCに関係して読出し信号V1、V0
の大きさおよび変更およびメモリセルMCのメモリ容量の
値に関する解析を行う可能性。
これらの解析可能性は従来の技術では全く与えられて
おらず、もしくは高い値打費用を必要とする。
おらず、もしくは高い値打費用を必要とする。
本発明は、いわゆるダミーセルを有していない半導体
メモリにより説明された。しかし、それはダミーセルを
有する半導体メモリに同じく応用可能である。ダミーセ
ルとしては原理的に２種類の実現可能性が知られてい
る。
メモリにより説明された。しかし、それはダミーセルを
有する半導体メモリに同じく応用可能である。ダミーセ
ルとしては原理的に２種類の実現可能性が知られてい
る。
ａ）選択トランジスタおよび（一般に“通常の”メモリ
セルMCのメモリセル容量の半分の）メモリ容量を有する
１トランジスタ−メモリセルとして構成されているダミ
ーセル、 ｂ）“相補性キャパシタンス結合ダミーセル”（前記の
文献「米国電気電子学会雑誌固体回路編、第SC−20
巻」、特に第２図および第３図参照）の形態のダミーセ
ル。
セルMCのメモリセル容量の半分の）メモリ容量を有する
１トランジスタ−メモリセルとして構成されているダミ
ーセル、 ｂ）“相補性キャパシタンス結合ダミーセル”（前記の
文献「米国電気電子学会雑誌固体回路編、第SC−20
巻」、特に第２図および第３図参照）の形態のダミーセ
ル。
第７図には、ａ）の場合への本発明の応用が示されて
いる。ダミーセルには参照符号DCが付されている。ダミ
ーセルDCのキャパシタンスは、通常のように、片側で固
定電位に接続されている。検査の場合には、正常作動の
場合に通常のようにビット線対BL、▲▼の単一のダ
ミーセルDCの選択トランジスタがダミー−ワード線DWL
（または▲▼）として作用する導線を用いて駆動
される（その際に選択トランジスタは完全に導通状態に
切換えられた）のではなく、ビット線対BL、▲▼の
すべてのダミーセルの選択トランジスタが、前記の形式
の検査信号Testを導く共通の制御線CTRLとして作用する
導線を介して駆動される。それによって両トランジスタ
は検査信号の値に関係して部分的に導通し、それによっ
て検査信号Testにより値を決定されている追加的電位Δ
VPCがビット線BLおよび参照ビット線▲▼上に生ず
る。しかし、この実施例では単に、追加的電位ΔVPCだ
けのビット線対BL、▲▼の低下が達成され得る。
いる。ダミーセルには参照符号DCが付されている。ダミ
ーセルDCのキャパシタンスは、通常のように、片側で固
定電位に接続されている。検査の場合には、正常作動の
場合に通常のようにビット線対BL、▲▼の単一のダ
ミーセルDCの選択トランジスタがダミー−ワード線DWL
（または▲▼）として作用する導線を用いて駆動
される（その際に選択トランジスタは完全に導通状態に
切換えられた）のではなく、ビット線対BL、▲▼の
すべてのダミーセルの選択トランジスタが、前記の形式
の検査信号Testを導く共通の制御線CTRLとして作用する
導線を介して駆動される。それによって両トランジスタ
は検査信号の値に関係して部分的に導通し、それによっ
て検査信号Testにより値を決定されている追加的電位Δ
VPCがビット線BLおよび参照ビット線▲▼上に生ず
る。しかし、この実施例では単に、追加的電位ΔVPCだ
けのビット線対BL、▲▼の低下が達成され得る。
しかし、追加的電位ΔVPCは、検査信号Testが等しい
論理レベル（論理０、論理１）を有するときにも達成可
能である。しかし、その場合、追加的電位ΔVPCを可変
に設定し得るように、ダミーセルDCのキャパシタンスが
片側で可変の設定可能な電位VDCに接続されていること
は望ましい。
論理レベル（論理０、論理１）を有するときにも達成可
能である。しかし、その場合、追加的電位ΔVPCを可変
に設定し得るように、ダミーセルDCのキャパシタンスが
片側で可変の設定可能な電位VDCに接続されていること
は望ましい。
ｂ）の場合における本発明の応用は類似している（第
８図参照）。第１図による各キャパシタンスCKに第８図
ではそれぞれ２つの（検査の場合に並列接続される）補
償セルCDが相当する。並列接続は、検査の場合にダミー
−ワード線DWL0、▲▼（ビット線BLに対して）
およびダミー−ワード線DWL1、▲▼（参照ビッ
ト線▲▼に対して）による駆動の代わりに検査信号
Testによる共通の駆動が行われることによって達成され
る。
８図参照）。第１図による各キャパシタンスCKに第８図
ではそれぞれ２つの（検査の場合に並列接続される）補
償セルCDが相当する。並列接続は、検査の場合にダミー
−ワード線DWL0、▲▼（ビット線BLに対して）
およびダミー−ワード線DWL1、▲▼（参照ビッ
ト線▲▼に対して）による駆動の代わりに検査信号
Testによる共通の駆動が行われることによって達成され
る。
ａ）およびｂ）の場合に、存在する補償セルが検査信
号Testを与えることにより検査の場合にそのダミーセル
として機能のほかに結合キャパシタンスCKの機能を引き
受け得ることは有利である。その結果、検査の場合に集
積半導体メモリはダミーセルDCを有しておらず、本発明
の意味での結合キャパシタンスCKを有する。この二重機
能は本発明に対する最小の面積占有を可能にする。
号Testを与えることにより検査の場合にそのダミーセル
として機能のほかに結合キャパシタンスCKの機能を引き
受け得ることは有利である。その結果、検査の場合に集
積半導体メモリはダミーセルDCを有しておらず、本発明
の意味での結合キャパシタンスCKを有する。この二重機
能は本発明に対する最小の面積占有を可能にする。
第１図、第６図ないし第８図は本発明による装置を示す
図、第２図は第１図の装置に対するパルスダイアグラ
ム、第３図ないし第５図は部分的にまた拡大して示され
ている種々のパルスダイアグラム、第９図は従来の技術
による半導体メモリの一部分を示す図、第10図は第９図
の装置に対するパルスダイアグラムである。 BL…ビット線 ▲▼…参照ビット線 CB…ビット線キャパシタンス CD…補償セル CTRL…制御線 DC…ダミーセル DWL、▲▼…ダミー−ワード線 MC…メモリセル Test…検査信号 WL…ワード線
図、第２図は第１図の装置に対するパルスダイアグラ
ム、第３図ないし第５図は部分的にまた拡大して示され
ている種々のパルスダイアグラム、第９図は従来の技術
による半導体メモリの一部分を示す図、第10図は第９図
の装置に対するパルスダイアグラムである。 BL…ビット線 ▲▼…参照ビット線 CB…ビット線キャパシタンス CD…補償セル CTRL…制御線 DC…ダミーセル DWL、▲▼…ダミー−ワード線 MC…メモリセル Test…検査信号 WL…ワード線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−50282（ＪＰ，Ａ) 特開 昭58−73095（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｉｌｌｅｔｉｎ，Ｖ ｏｌ．20，Ｎｏ．11Ａ．Ａｐｒｉｌ （1978）ｐ4299−4300 ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ ｃｌｏｓｕｒｅ Ｂｉｌｌｅｔｉｎ，Ｖ ｏｌ．20，Ｎｏ．11Ａ．Ａｐｒｉｌ （1978）ｐ4297−4298 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (11)
- 【請求項１】ワード線（WL）と、ビット線対（BL、▲
▼）と、マトリックス状に配置されたメモリセル（M
C）と、ビット線対（BL、▲▼）ごとの評価回路（A
MPL）とを有し、各ビット線対（BL、▲▼）が作動
中に１つのビット線（BL）および１つの参照ビット線
（▲▼）に区分され、各ビット線（BL）および参照
ビット線（▲▼）が少なくとも１つの結合キャパシ
タンス（CK;CKi）を有し、それらの第１の端子がビット
線対（BL、▲▼）と接続され、第２の端子が共通の
１つの制御線（CTRL;CTRLi）と接続されているDRAM形式
の集積半導体メモリにおいて、制御線（CTRL;CTRLi）は
検査作動中は検査信号によりロード可能であり、制御線
（CTRL）は正常作動中は固定電位を有するか、電気的浮
動状態を有することを特徴とするDRAM形式の集積半導体
メモリ。 - 【請求項２】検査信号（Test）の高レベル（Test−Hi）
が予め選定可能であることを特徴とする請求項１記載の
集積半導体メモリ。 - 【請求項３】検査信号（Test）の低レベル（Test−Lo）
が予め選定可能であることを特徴とする請求項１記載の
集積半導体メモリ。 - 【請求項４】複数の制御線（CTRLi）を有し、これらの
制御線（CTRLi）が、その少なくとも１つが検査作動中
に固定電位を有するように接続されていることを特徴と
する請求項１ないし３のいずれか１つに記載の集積半導
体メモリ。 - 【請求項５】各ビット線（BL）および各参照ビット線
（▲▼）が制御線（CTRLi）を有する複数の結合キ
ャパシタンス（CKi）を有し、作動中に所属の検査信号
（Testi）が互いに無関係に能動化可能であることを特
徴とする請求項１ないし４のいずれか１つに記載の集積
半導体メモリ。 - 【請求項６】ダミーセル（DC;CD）を有し、検査作動中
にダミーセル（DC;CD）が結合キャパシタンス（CK）と
して使用され、ダミー−ワード線（DWL、▲▼;DW
L0、▲▼;DWL1、▲▼）による駆動の
代わりに少なくとも１つの検査信号（Test;Testi）によ
る駆動が行われ、それによってダミーセルとしての機能
が失われることを特徴とする請求項１ないし５のいずれ
か１つに記載の集積半導体メモリ。 - 【請求項７】DRAM形式の集積半導体メモリの検査方法で
あって、メモリセル（MC）に記憶されたデータがメモリ
セル（MC）から読出され、ビット線対（BL、BL）が読出
しの前に予充電レベル（VPC）に予充電（t1）される検
査方法において、予充電（t1）の後に各ビット線対（B
L、BL）上に付加の電位（ΔVPC）が少なくとも一つの検
査信号（Test;Testi）により入結合（Tck）されること
を特徴とするDRAM形式の集積半導体メモリの検査方法。 - 【請求項８】付加の電位（ΔVPC）が結合キャパシタン
ス（CK）を介して入結合（Tck）されることを特徴とす
る請求項７記載の方法。 - 【請求項９】入結合（Tck）が検査信号（Test;Testi）
の側縁により行われることを特徴とする請求項７または
８記載の方法。 - 【請求項１０】側縁として検査信号（Test;Testi）の正
の側縁が利用されることを特徴とする請求項９記載の方
法。 - 【請求項１１】側縁として検査信号（Test;Testi）の負
の側縁が利用されることを特徴とする請求項９記載の方
法。
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| ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｉｌｌｅｔｉｎ，Ｖｏｌ．２０，Ｎｏ．１１Ａ．Ａｐｒｉｌ（１９７８）ｐ４２９９−４３００ |
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