DE10361024A1

DE10361024A1 - Verfahren zum Testen eines integrierten Halbleiterspeichers und integrierter Halbleiterspeicher

Info

Publication number: DE10361024A1
Application number: DE10361024A
Authority: DE
Inventors: Reidar Dr. Lindstedt; Dirk Dr. Fuhrmann
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-12-23
Filing date: 2003-12-23
Publication date: 2005-07-28
Also published as: US20050162949A1; US6963514B2

Abstract

Ein mit dem Verfahren testbarer integrierter Halbleiterspeicher umfaßt eine Steuerschaltung und eine Speicherzelle mit einem Auswahltransistor. In einem Normalbetrieb ist der integrierte Halbleiterspeicher über das Anlegen von Steuersignalen (/WE, /CS, /RAS, /CAS, S1, ..., Sn) steuerbar. Durch das Anlegen einer Signalkombination aus den Steuersignalen (/WE, /CS, /RAS, /CAS, S1, ..., Sn) ist der integrierte Halbleiterspeicher von einem Normalbetrieb in einen Testbetrieb umschaltbar. Im Testbetrieb interpretiert die Steuerschaltung ein erstes der Steuersignale (/WE) als Signal zum Sperren des Auswahltransistors und ein zweites der Steuersignale (/CS) oder eine Signalkombination aus den Steuersignalen als Signal zum Schalten des Auswahltransistors in den leitenden Zustand. Das Verfahren ermöglicht das Testen unterschiedlicher Zeiten zwischen dem Einlesen eines Datensatzes in die Speicherzelle und dem Sperren des Auswahltransistors sowie das Testen unterschiedlicher Zeiten zwischen dem Sperren des Auswahltransistors und dem Schalten des Auswahltransistors in den leitenden Zustand.

Description

Die Erfindung betrifft ein Verfahren zum Testen eines integrierten Halbleiterspeichers und einen integrierten Halbleiterspeicher, der mit dem erfindungsgemäßen Verfahren testbar ist.

Das Speicherzellenfeld eines integrierten Halbleiterspeichers, beispielsweise eines DRAM-(= Dynamic Random Access Memory)-Halbleiterspeichers, enthält Speicherkondensatoren, die über eine steuerbare Strecke eines Auswahltransistors mit einer Bitleitung verbunden sind. Der Auswahltransistor läßt sich durch das Anlegen eines Steuersignals an einen Steueranschluß sperren bzw. in den leitenden Zustand schalten. Zum Schreiben einer Information in eine der Speicherzellen des Speicherzellenfeldes wird der Auswahltransistor der jeweiligen Speicherzelle in den leitenden Zustand geschaltet und der Speicherkondensator durch das Anlegen einer Schreibspannung an die Bitleitung auf eine vordefinierte Ladung aufgeladen. Die im Speicherkondensator gespeicherte Ladung entspricht dabei der zu speichernden Information. Ein hoher Ladungspegel entspricht dabei einem logischen Zustand „1" (High-Zustand). Ein niedriger Ladungspegel entspricht einem logischen Zustand „0" (Low-Zustand). Nachdem die Information in der Speicherzelle gespeichert worden ist, wird der Auswahltransistor wieder gesperrt. Anschließend werden die Bitleitungen während eines Vorladevorgangs auf ein gemeinsames Potential vorgeladen.

Vor dem Auslesen findet ebenfalls ein solcher Vorladevorgang statt. In der Vorladephase werden die Bitleitung und eine Referenzbitleitung auf ein gemeinsames Ausgangspotential vorgeladen. Das Vorladen kann automatisch als sogenanntes Auto-Precharge durchgeführt werden. Nach Ende der Vorladephase wird der Auswahltransistor der Speicherzelle erneut in den leitenden Zustand geschaltet, so daß die auf dem Speicherkondensator gespeicherte Ladung das Potential der Bitleitung verändert. Das Potential auf der Bitleitung wird anschließend in einem Leseverstärker mit dem Potential auf der Referenzbitleitung verglichen. Je nach der in der Speicherzelle gespeicherten Information erzeugt der Leseverstärker ein Ausgangssignal, das dem logischen Zustand „0" oder dem logischen Zustand „1" entspricht. Wichtige den Schreib- bzw. Lesevorgang kennzeichnende Parameter sind die sogenannte Schreib- bzw. Vorladezeit. Die Schreibzeit wird durch den zeitlichen Abstand definiert zwischen dem Zeitpunkt des Schreibens der Daten in das Speicherfeld und dem Zeitpunkt des Sperrens des mit der jeweiligen Speicherzelle verbundenen Auswahltransistors. Die Vorladezeit kennzeichnet den nachfolgenden Zeitabstand zwischen dem Zeitpunkt des Sperrens des Auswahltransistors und dem Zeitpunkt des erneuten Schaltens des Auswahltransistors in den leitfähigen Zustand. Mit dem in 1 dargestellten Signalzustandsdiagramm soll die Schreib- und Vorladezeit näher erläutert werden.

In 1 ist ein Signalzustandsdiagramm eines integrierten DRAM-Halbleiterspeichers während eines Schreibvorgangs mit nachfolgendem Auto-Precharge dargestellt. In der ersten Signalzeile ist der zeitliche Verlauf eines Taktsignals CLK dargestellt. Im synchronen Betriebszustand des integrierten Halbleiterspeichers werden zu den steigenden und fallenden Signalflanken jeweils Kommandosignale CMD an den integrierten Halbleitespeicher angelegt. Dargestellt ist in der Kommandosignalzeile ein Aktivierungssignal ACT, ein Schreibsignal W und ein Signal NOP, bei dem dem integrierten Halbleiterspeicher von extern kein Kommando vorgegeben wird. In der dritten Signalzeile ist ein extern angelegter Datensatz DQ_E dargestellt. In der vierten Signalzeile ist der dazugehörige beispielsweise zeitverzögerte interne Datensatz DQ_I dargestellt, der in eine der Speicherzellen eingelesen wird. Die fünfte Signalzeile zeigt den Verlauf eines internen Steuersignals IS. Zu einer steigenden Signalflanke des internen Steuersignals wird der Auswahltransistor leitend geschaltet und zu einer fallenden Signalflanke des internen Steuersignals wird der Auswahltransistor gesperrt.

Wie dem Signalzustandsdiagramm zu entnehmen ist, wird der Auswahltransistor einer ausgewählten Speicherzelle nach Aktivierung des integrierten Halbleiterspeichers durch das Aktivierungssignal ACT über den Zustandswechsel des internen Steuersignals IS zum Zeitpunkt T1 vom Low-Zustand in den High-Zustand leitenden geschaltet. Zum Zeitpunkt T2 wird der integrierte Halbleiterspeicher durch ein Schreibkommando W angesteuert. Zum Zeitpunkt T3 wird an den Dateneingang des integrierten Halbleiterspeichers ein Datensatz D angelegt. Zum Zeitpunkt T4 wird dieser Datensatz als interner Datensatz in die ausgewählte Speicherzelle eingelesen. Nach Ablauf der Schreibzeit t_iWR wird der Auswahltransistor der Speicherzelle zum Zeitpunkt T5 durch eine Signalzustandsänderung des internen Steuersignals IS vom High-Zustand in den Low-Zustand wieder geschlossen. Im Falle eines automatischen Vorladens der Bit- und Referenzbitleitung beginnt zum selben Zeitpunkt die Vorladephase. Nach Ablauf der Vorladezeit t_iRP wird der Auswahltransistor zum Zeitpunkt T6 wieder in den leitenden Zustand geschaltet.

Die für einen erfolgreichen Schreib- und Lesevorgang erforderlichen Schreib- und Vorladezeiten sind im wesentlichen durch die Designvorgaben und die Technologieprozesse bestimmt. Die genaue Kenntnis der Schreib- und Vorladezeit spielt daher eine wesentliche Rolle bei der Optimierung von Design- und Technologieprozessen. Ferner geben die notwendigen Schreib- und Vorladezeiten während der Herstellung des integrierten Halbleiterspeichers einen ersten Hinweis, ob Speicherzellenelemente fehlerhaft sind. Wenn es gelingt, die Schreib- und Lesezeiten bereits auf Scheibenebene abzutesten, können fehlerhafte Speicherzellen noch durch redundante Speicherzellenelemente ersetzt werden. Konventionelle Scheibenprüftests benutzen keinen eigenen Testmode zum Abtesten der Schreib- und Vorladezeit eines integrierten Halbleiterspeichers. Beide Zeitparameter können nur bedingt durch das Anlegen eines Schreib- und Lesesignals abgetestet werden. Ein gemeinsames Testen beider Zeitparameter ist mit gegenwärtigen Testsystemen nicht möglich. Desweiteren bereitet die von Generation zu Generation immer schneller werdende Zugriffsgeschwindigkeit von Halbleiterspeichern den Testsystemen beim genauen Testen immer größere Schwierigkeiten.

Die Aufgabe der Erfindung ist es, ein Verfahren zum Testen der Schreib- und Vorladezeiten eines integrierten Halbleiterspeichers anzugeben, das bereits während der Herstellung des integrierten Halbleiterspeichers bei der Scheibenprüfung einsetzbar ist.

Die Aufgabe wird gelöst durch ein Verfahren zum Testen eines integrierten Halbleiterspeichers, bei dem der integrierte Halbleiterspeicher mit einem Anschluß zum Ein- und Auslesen von Daten, mit einem Taktanschluß zum Anlegen eines Taktsig nals, mit einem ersten Eingangsanschluß zum Anlegen eines ersten Steuersignals, mit einem zweiten Eingangsanschluß zum Anlegen eines zweiten Steuersignals, mit einem dritten Eingangsanschluß zum Anlegen eines dritten Steuersignals, mit weiteren Eingangsanschlüssen zum Anlegen weiterer Steuersignale, mit einer Steuerschaltung zur Erzeugung eines internen Steuersignals und mit einem Speicherzellenfeld mit Speicherzellen mit jeweils einem Auswahltransistor zur Auswahl einer der Speicherzellen vorgesehen wird. Der integrierte Halbleiterspeicher ist in einem Normalbetriebszustand und einem Testbetriebszustand betreibbar. Beim Betrieb des integrierten Halbleiterspeichers im Normalbetriebszustand wird der integrierte Halbleiterspeicher beim Anlegen des ersten Steuersignals zum Schreiben konfiguriert wird. Um den integrierten Halbleiterspeicher zu testen, wird der integrierte Halbleiterspeicher durch das Anlegen einer aus dem ersten Steuersignal, dem zweiten Steuersignal, dem dritten Steuersignal und den weiteren Steuersignalen gebildeten Signalkombination vom Normalbetriebszustand in den Testbetriebszustand geschaltet.

Beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand wird während eines ersten Testzyklus eine der Speicherzellen des Speicherzellenfeldes durch das Anlegen eines Aktivierungssignals an einen der Eingangsanschlüsse des integrierten Halbleiterspeichers ausgewählt und der Auswahltransistor der ausgewählten Speicherzelle leitend gesteuert. Während eines nachfolgenden zweiten Testzyklus wird beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand ein erster Prüfdatensatz an den Anschluß zum Ein- und Auslesen von Daten angelegt. Während eines nachfolgenden dritten Testzyklus wird beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand der Auswahltransistor der ausgewählten Speicherzelle durch einen ersten Zustands übergang des internen Steuersignals infolge des Anlegens des ersten Steuersignals an den ersten Eingangsanschluß des integrierten Halbleiterspeichers gesperrt. Während eines nachfolgenden vierten Testzyklus wird beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand der Auswahltransistor der ausgewählten Speicherzelle durch einen zweiten Zustandsübergang des internen Steuersignals leitend gesteuert und der Speicherinhalt der Speicherzelle ausgelesen.

In einer Weiterbildung des erfindungsgemäßen Verfahrens zum Testen des integrierten Halbleiterspeichers wird der integrierte Halbleiterspeicher im Wormalbetriebszustand beim Anlegen des zweiten Steuersignals aktiviert. Beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand wird der zweite Zustandsübergang des internen Steuersignals während des vierten Testzyklus durch das Anlegen des zweiten Steuersignals an den zweiten Eingangsanschluß des integrierten Halbleiterspeichers erzeugt.

In einer Variante des erfindungsgemäßen Verfahrens werden das erste und zweite Steuersignal asynchron zu dem am Takteingang des integrierten Halbleiterspeichers anliegenden Taktsignal angelegt.

In dieser Ausführungsform ist eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors und einem Zeitpunkt des Schaltens des Auswahltransistors in den leitenden Zustand repräsentiert, einstellbar, indem das zweite Steuersignal an den Zeitpunkt des Sperrens des Auswahltransistors verschoben wird.

Die mindestens erforderliche Vorladezeit ist durch das Anlegen des zweiten Steuersignals einstellbar, indem das zweite Steuersignal zeitlich so lange zum Zeitpunkt des ersten Steuersignals verschoben wird, bis der in der Speicherzelle gespeicherte erste Prüfdatensatz nicht mehr auslesbar ist.

In einer anderen Ausführungsfrom des Verfahrens werden beim Betrieb des integrierten Halbleiterspeichers im Normalbetrieb die Auswahltransistoren der mit einer Zeilenadresse verknüpften Speicherzellen des Speicherzellenfeldes beim Anlegen des zweiten Steuersignals an den zweiten Eingangsanschluß und beim Anlegen des dritten Steuersignals an den dritten Eingangsanschluß des integrierten Halbleiterspeichers leitend gesteuert. Beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand wird der zweite Zustandsübergang des internen Steuersignals während des vierten Testzyklus durch das Anlegen des zweiten Steuersignals an den zweiten Eingangsanschluß und durch das Anlegen des dritten Steuersignals an den dritten Eingangsanschluß des integrierten Halbleiterspeichers erzeugt.

In einer Ausführungsfrom des Verfahrens werden das erste, zweite und dritte Steuersignal asynchron zu dem am Takteingang des integrierten Halbleiterspeichers anliegenden Taktsignal angelegt.

In dieser Ausgestaltungsform des Verfahrens ist eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors und einem Zeitpunkt des Schaltens des Auswahltransistors in den leitenden Zustand repräsentiert, einstellbar, indem das zweite Steuersignal und das dritte Steuersignal an den Zeitpunkt des Sperrens des Auswahltransistors verschoben wird.

Darüber hinaus ist die mindestens erforderliche Vorladezeit durch das Anlegen des zweiten Steuersignals und das Anlegen des dritten Steuersignals einstellbar, indem das zweite Steuersignal und das dritte Steuersignal zeitlich so lange zum Zeitpunkt des ersten Steuersignals verschoben werden, bis der erste in der Speicherzelle gespeicherte Prüfdatensatz nicht mehr auslesbar ist.

In einer anderen Variante des Verfahrens zum Testen eines integrierten Halbleiterspeichers werden beim Betrieb des integrierten Halbleiterspeichers im Normalbetrieb die Auswahltransistoren der mit einer Zeilenadresse verknüpften Speicherzellen des Speicherzellenfeldes beim Anlegen des zweiten Steuersignals an den zweiten Eingangsanschluß und beim Anlegen des dritten Steuersignals an den dritten Eingangsanschluß des integrierten Halbleiterspeichers leitend gesteuert. Im Testbetriebszustand wird während des vierten Testzyklus das zweite Steuersignal an den zweiten Eingangsanschluß und das dritten Steuersignal an den dritten Eingangsanschluß des integrierten Halbleiterspeichers angelegt. Im Testbetriebszustand wird dann während des vierten Testzyklus der zweite Zustandsübergang des internen Steuersignals nach Ablauf einer vordefinierten Anzahl von Taktzyklen des Taktsignals nach dem ersten Zustandsübergang des internen Steuersignals erzeugt, unter der Voraussetzung, daß das zweite Steuersignal am zweiten Eingangsanschluß und das dritte Steuersignal am dritten Eingangsanschluß des integrierten Halbleiterspeichers anliegt.

In dieser Ausführungsform des Verfahrens zum Testen eines integrierten Halbleiterspeichers ist eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors und einem Zeitpunkt des Schaltens des Auswahltransistors in den leitenden Zustand repräsentiert, einstellbar, in dem der Taktzyklus des Taktsignals verlängert oder verkürzt wird.

Die mindestens erforderliche Vorladezeit ist einstellbar, indem der Taktzyklus des Taktsignals solange verkürzt wird, bis der in der Speicherzelle gespeicherte erste Prüfdatensatz nicht mehr auslesbar ist.

In einer anderen Ausbildungsform des Verfahrens zum Testen eines integrierten Halbleiterspeichers ist eine Schreibzeit, die die Zeit zwischen einem Zeitpunkt des Einlesens des ersten Prüfdatensatzes in die Speicherzelle und einem Zeitpunkt des Sperrens des Auswahltransistors repräsentiert, einstellbar, indem das erste Steuersignal an den Zeitpunkt des Einlesens des ersten Prüfdatensatzes verschoben wird.

Die mindestens erforderliche Schreibzeit ist durch das Anlegen des ersten Steuersignals einstellbar, indem das erste Steuersignal zeitlich so lange zum Zeitpunkt des Einlesens des ersten Prüfdatensatzes verschoben wird, bis der erste Prüfdatensatz in der Speicherzelle nicht mehr abspeicherbar ist.

In einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens weist die Steuerschaltung einen ersten Eingangsanschluß zum Anlegen des ersten Steuersignals, einen zweiten Eingangsanschluß zum Anlegen des zweiten Steuersignals, einen dritten Eingangsanschluß zum Anlegen des dritten Steuersignals und weitere Eingangsanschlüsse zum Anlegen weiterer Steuersignale und einem Ausgangsanschluß zur Erzeugung eines internen Steuersignals auf. Beim Anlegen einer Signalkombination aus dem ersten Steuersignal, dem zweiten Steuersignal, dem dritten Steuersignal und den weiteren Steuersignalen schaltet die Steuerschaltung den integrierten Halbleiterspeicher vom Normalbetriebszustand in den Testbetriebszustand. Im Testbetriebszustand erzeugt die Steuerschaltung während des dritten Testzyklus den ersten Zustandsübergang des internen Steuersignals, mit dem der Auswahltransistor der ausgewählten Speicherzelle gesperrt wird. Im Testbetriebszustand erzeugt die Steuerschaltung während des nachfolgenden vierten Testzyklus den zweiten Zustandsübergang des internen Steuersignals, mit dem der Auswahltransistor der ausgewählten Speicherzelle leitend gesteuert wird.

In einer Ausbildungsform des erfindungsgemäßen Verfahrens wechselt das interne Steuersignal während des ersten Zustandsübergangs von einem High-Zustand in einen Low-Zustand. Während des zweiten Zustandsübergangs wechselt das interne Steuersignal von einem Low-Zustand in einen High-Zustand.

In einer anderen Ausführungsform des Verfahrens wird im Normalbetriebszustand des integrierten Halbleiterspeichers ein zweiter Prüfdatensatz gespeichert. Im Testbetriebszustand des integrierten Halbleiterspeichers wird der während des zweiten Testzyklus an den Anschluß zum Ein- und Auslesen von Daten angelegte erste Prüfdatensatz zu dem im Normalbetriebszustand gespeicherten zweiten Prüfdatensatz komplementiert angelegt.

In einer Ausführungsform des Verfahrens zum Testen eines integrierten Halbleiterspeichers ist der zu testende integrierte Halbleiterspeicher als ein Halbleiterspeicher mit dynamischen Speicherzellen ausgebildet.

Der erste Eingangsanschluß des integrierten Halbleiterspeichers zum Anlegen des ersten Steuersignals ist als Anschluß zum Anlegen eines Signals, das im Normalbetriebszustand den integrierten Halbleiterspeicher zum Schreiben von Daten in die Speicherzelle konfiguriert, ausgebildet.

Der zweite Eingangsanschluß des integrierten Halbleiterspeichers zum Anlegen des zweiten Steuersignals ist als Anschluß zum Anlegen eines Signals, das im Normalbetriebszustand den integrierten Halbleiterspeicher aktiviert, ausgebildet.

Der dritte Eingangsanschluß des integrierten Halbleiterspeichers zum Anlegen des dritten Steuersignals ist als Anschluß zum Anlegen eines Signals, das den integrierten Halbleiterspeicher im Normalbetriebszustand in Kombination mit dem zweiten Steuersignal zum Einlesen einer gültigen Zeilenadresse des Speicherzellenfeldes aktiviert, ausgebildet.

In einer Ausgestaltung des Verfahrens verbleibt der integrierte Halbleiterspeicher nach dem vierten Testzyklus im Testbetriebszustand.

In einer anderen Ausführungsvariante des erfindungsgemäßen Verfahrens wird der integrierte Halbleiterspeicher nach dem vierten Testzyklus von der Steuerschaltung in den Normalbetriebszustand umgeschaltet.

Mit dem erfindungsgemäßen Verfahren läßt sich ein integrierter Halbleiterspeicher, der wie folgt ausgebildet ist, testen. Der integrierte Halbleiterspeicher weist einem Anschluß zum Ein- und Auslesen von Daten, einen ersten Eingangsanschluß zum Anlegen eines ersten Steuersignals, einen zweiten Eingangsanschluß zum Anlegen eines zweiten Steuersignals, einen dritten Eingangsanschluß zum Anlegen eines dritten Steuersignals, weitere Eingangsanschlüsse zum Anlegen weiterer Steuersignale und einen Taktanschluß zum Anlegen eines Taktsignals auf. Er umfaßt ferner eine Steuerschaltung, mit einem ersten Eingangsanschluß zum Anlegen des ersten Steuersignals, mit einem zweiten Eingangsanschluß zum Anlegen des zweiten Steuersignals, mit einem dritten Eingangsanschluß zum Anlegen des dritten Steuersignals und weiteren Eingangsanschlüssen zum Anlegen weiterer Steuersignale, mit einem Takteingangsanschluß zum Anlegen des Taktsignals und einem Ausgangsanschluß zum Erzeugen eines internen Steuersignals. Des weiteren umfaßt er ein Speicherzellenfeld mit Speicherzellen mit jeweils einem Auswahltransistor zur Auswahl einer der Speicherzellen. Der erste Eingangsanschluß der Steuerschaltung ist mit dem ersten Eingangsanschluß des integrierten Halbleiterspeichers verbunden. Der zweite Eingangsanschluß der Steuerschaltung ist mit dem zweiten Eingangsanschluß des integrierten Halbleiterspeichers verbunden. Der dritte Eingangsanschluß der Steuerschaltung ist mit dem dritten Eingangsanschluß des integrierten Halbleiterspeichers verbunden. Jeweils einer der weiteren Eingangsanschlüsse der Steuerschaltung ist mit jeweils einem der weiteren Eingangsanschlüsse des integrierten Halbleiterspeichers verbunden. Der Takteingangsanschluß der Steuerschaltung ist mit dem Taktanschluß des integrierten Halbleiterspeichers verbunden. Die Steuerschaltung ist derart ausgebildet, daß sie im Normalbetriebszustand beim Anlegen des ersten Steuersignals den integrierten Halbleiterspeicher zum Schreiben konfiguriert. Darüber hinaus ist die Steuerschaltung derart ausgebildet, daß sie beim Anlegen einer Signalkombination aus den Steuersignalen den integrierten Halbleiterspeicher von einem Normalbetriebszustand in einen Testbetriebszustand umschaltet. Des weiteren ist die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand eine der Speicherzellen des Speicherzellenfeldes durch das Anlegen eines Aktivierungssignals an ei nen der Eingangsanschlüsse des integrierten Halbleiterspeichers auswählt und den Auswahltransistor der ausgewählten Speicherzelle leitend steuert. Ferner ist die Steuerschaltung derart ausgebildet, daß sie im Testbetriebszustand beim Anlegen des ersten Steuersignals einen ersten Zustandsübergang des internen Steuersignals erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle sperrt.

In einer Ausführungsform des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, daß sie im Normalbetriebszustand beim Anlegen des zweiten Steuersignals den integrierten Halbleiterspeicher aktiviert. Darüber hinaus ist die Steuerschaltung derart ausgebildet, daß sie im Testbetriebszustand beim Anlegen des zweiten Steuersignals einen zweiten Zustandsübergang des internen Steuersignals erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle leitend steuert.

In einer anderen Ausführungsform des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, daß sie im Normalbetriebszustand beim Anlegen des zweiten Steuersignals und beim Anlegen des dritten Steuersignals die Auswahltransistoren der mit einer Zeilenadresse verknüpften Speicherzellen des Speicherzellenfeldes leitend steuert. Des weiteren ist die Steuerschaltung derart ausgebildet, daß sie im Testbetriebszustand beim Anlegen des zweiten Steuersignals und des dritten Steuersignals einen zweiten Zustandsübergang des internen Steuersignals erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle leitend steuert.

In einer weiteren Ausführungsvariante des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, daß sie im Testbetriebszustand einen zweiten Zustandsübergang des internen Steuersignals erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle nach Ablauf einer vordefinierten Anzahl von Taktzyklen des Taktsignals nach dem ersten Zustandsübergang des internen Steuersignals leitend steuert, unter der Voraussetzung, daß das zweite Steuersignal am zweiten Eingangsanschluß und das dritte Steuersignal am dritten Eingangsanschluß des integrierten Halbleiterspeichers anliegt.

Das Verfahren zum Testen eines integrierten Halbleiterspeichers soll im folgenden anhand der in den Figuren dargestellten Ausführungsbeispiele näher erläutert werden. Es zeigen:
1 ein Signalzustandsdiagramm mit einer Schreibzeit und einer Vorladezeit eines integrierten Halbleiterspeichers,
2 eine Ausführungsform eines mit dem erfindungsgemäßen Verfahren zu testenden integrierten Halbleiterspeichers,
3 einen Testablauf des erfindungsgemäßen Verfahrens zum Testen eines integrierten Halbleiterspeichers,
4 ein Signalzustandsdiagramm gemäß dem erfindungsgemäßen Verfahren zum Testen eines integrierten Halbleiterspeichers.
2 zeigt einen integrierten Halbleiterspeicher mit einem Anschluß Vin zum Anlegen einer Versorgungsspannung VDD, mit einem Anschluß DIO zum Ein- und Auslesen von Daten, mit Adreßanschlüssen A0, A1, ..., An sowie mit einem ersten Eingangsanschluß 1, einem zweiten Eingangsanschluß 2, einem dritten Eingangsanschluß 3, einem vierten Eingangsanschluß 4, weiteren Eingangsanschlüsen E5, ..., En und einen Taktanschluß TA. Der erste Eingangsanschluß 1 ist als Anschluß zum Anlegen eines ersten Steuersignals /WE ausgebildet. Der zweite Eingangsanschluß 2 ist als Anschluß zum Anlegen eines zweiten Steuersignals /CS ausgebildet. Der dritte Eingangsanschluß 3 ist als Anschluß zum Anlegen eines dritten Steuersignals /RAS ausgebildet. Der vierte Eingangsanschluß 4 ist als Anschluß zum Anlegen eines vierten Steuersignals /CAS ausgebildet. Die weiteren Eingangsanschlüsse 5, ..., n sind als Anschlüsse zum Anlegen weiterer Steuersignale ausgebildet. Der Taktanschluß TA ist als Anschluß zum Anlegen eines Taktsignals CLK ausgebildet. Der Anschluß DIO zum Ein- und Auslesen von Daten ist an eine Treiberschaltung 9 angeschlossen. Die Adreßanschlüsse A0, A1, ..., An des integrierten Halbleiterspeichers sind mit einem Adreßregister 8 verbunden. Das Adreßregister 8 ist über eine Adreßleitung AL mit einem Speicherzellenfeld 6, in dem eine Speicherzelle SZ beispielhaft dargestellt ist, verbunden. Die Speicherzelle SZ des Speicherzellenfeldes 6 ist über eine im Adreßregister 8 gespeicherte Adresse eindeutig identifizierbar. Die Speicherzelle SZ ist als DRAM-Speicherzelle ausgebildet und umfaßt einen Speicherkondensator SC, dessen erste Elektrode mit einem Anschluß M zum Anlegen eines Bezugspotentials verbunden ist. Die zweite Elektrode des Speicherkondensators SC ist über eine steuerbare Strecke eines Auswahltransistors AT mit einer Bitleitung BL verbunden. Ein Steueranschluß des Auswahltransistors AT ist mit einer Wortleitung WL verbunden. Das Speicherzellenfeld 6 umfaßt ferner eine Referenzbitleitung RBL. Die Bitleitung BL und die Referenzbitleitung RBL sind über die steuerbaren Strecken mehrerer Schalttransistoren, beispielsweise der in 2 dargestellten Schalttransistoren T1, T2 und T3, verbindbar. Die steuerbaren Strecken der drei Schalttransistoren sind durch das Anlegen des internen Steuersignals IS an einen Steueranschluß ST steuerbar. Ein gemeinsamer Anschluß Z der steuerbaren Strecken der Transistoren T2 und T3 ist mit einem Anschluß V1 zum Anlegen eines Vorladepotentials Vbleq verbunden. Das Vorladepotential Vbleq läßt sich beispielsweise mit Hilfe von in der 2 nicht dargestellten Schaltungskomponenten aus dem am Anschluß Vin angelegten Versorgungspotential VDD erzeugen. Weiterhin sind die Bitleitung BL und die Referenzbitleitung RBL mit jeweils einem Eingangsanschluß eines Leseverstärkers LV verbunden. Der Ausgangsanschluß des Leseverstärkers LV ist an die Treiberschaltung 9 angeschlossen. Der Leseverstärker weist einen Anschluß V2 zum Anlegen eines internen Spannungspotentials Vint auf, der über weitere hier nicht dargestellte Komponenten mit dem Anschluß Vin zum Anlegen des Versorgunspotentials VDD verbunden ist. Der integrierte Halbleiterspeicher umfaßt darüber hinaus eine Steuerschaltung 7 mit einem ersten Eingangsanschluß E1, einem zweiten Eingangsanschluß E2, einem dritten Eingangsanschluß E3, einem vierten Eingangsanschluß E4, weiteren Eingangsanschlüssen E5, ..., En, einem Taksignalanschluß ET und einem Ausgangsanschluß AS. Die Steuerschaltung 7 ist über ihren Ausgangsanschluß AS mit dem Speicherzellenfeld 6 verbunden und führt dem Speicherzellenfeld das interne Steuersignal IS zu. Über das interne Steuersignal IS wird das Schreiben einer Information in die Speicherzelle, das Auslesen einer Information aus der Speicherzelle sowie das Vorladen der Bitleitungen gesteuert.
Wenn eine Information in die entsprechende Speicherzelle SZ eingeschrieben werden soll, so wird durch das interne Steuersignal IS der Steuerschaltung der Auswahltransistor AT dieser Speicherzelle in den leitenden Zustand geschaltet. Der Speicherkondensator SC ist in diesem Fall über die steuerbare Strecke des Auswahltransistors mit der Bitleitung BL verbunden. Beim Einlesen eines am Anschluß DIO anliegenden Datensatzes wird dieser in der Treiberschaltung 9 verstärkt und dem Leseverstärker LV zugeführt. Je nach einzuschreibender Information verändert der Leseverstärker LV das Potential der Bitleitung BL, die mit der adressierten Speicherzelle verbunden ist. Auf dem Speicherkondensator SC der Speicherzelle SZ wird anschließend eine der Information entsprechende Ladung gespeichert.
Zum Auslesen einer in der Speicherzelle SZ gespeicherten Information wird die Bitleitung BL und die Referenzbitleitung RBL auf eine Vorspannung vorgeladen. Dazu wird die Bitleitung BL und die Referenzbitleitung RBL über die Schalttransistoren T1, T2 und T3 auf das Vorladepotential Vbleq, das im allgemeinen der halben Maximalspannung der Bitleitung entspricht, aufgeladen. Zum erneuten Auslesen einer Speicherzelleninformation werden die Schalttransistoren T1, T2 und T3 wieder gesperrt und der Auswahltransistor AT der Speicherzelle SZ durch das interne Steuersignal IS wieder in den leitenden Zustand geschaltet. Je nach Ladezustand des Speicherkondensators stellt sich auf der Bitleitung BL ein verändertes Potential ein. Wenn in der Speicherzelle eine Information gespeichert ist, die dem logischen Zustand 1 entspricht, so steigt das Potential auf der Bitleitung BL im Verhältnis zum Potential auf der Referenzbitleitung RBL an. Wenn in der Speicherzelle eine Information gespeichert ist, die dem logischen Zustand 0 entspricht, so nimmt das Potential auf der Bitleitung BL im Verhältnis zum Potential der Referenzbitleitung RBL einen niedrigeren Wert an. Der Leseverstärker LV verstärkt die Differenz der beiden Potentiale auf der Bitleitung und der Referenzbitleitung und erzeugt an seinem Ausgang ein logisches Signal, das den Speicherzustand der Speicherzelle SZ kennzeichnet. Dieses Signal wird in der Treiberschaltung 9 verstärkt und dem Ausgangsanschluß DIO des integrierten Halbleiterspeichers zugeführt.
3 zeigt das Ablaufdiagramm des erfindungsgemäßen Verfahrens zum Testen eines integrierten Halbleiterspeichers. Das im folgenden beschriebene Verfahren bezieht sich auf die in 2 gezeigte Ausführungsform des integrierten Halbleiterspeichers. Die im folgenden verwendeten Bezugszeichen sind der 2 entnehmbar.
Das Testverfahren ermöglicht das Testen der Schreib- und Vorladezeit des integrierten Halbleiterspeichers. Die Länge der Schreibzeit und der Vorladezeit ergibt sich im Normalbetriebszustand nach einem intern vorgegebenen Verhältnis aus dem zeitlichen Ablauf der externen Steuersignale. Um mit den externen Steuersignalen direkt auf das Schalten des Auswahltransistors einer Speicherzelle in den leitenden oder sperrenden Zustand einwirken zu können, müssen die Steuersignale von der Steuerschaltung anders als im Normalbetriebszustand interpretiert werden. Dazu wird zu Beginn des Testverfahrens der integrierte Halbleiterspeicher durch eine aus den Steuersignalen gebildete Signalkombination in einen Testbetriebszustand geschaltet. Es handelt sich dabei um eine beliebige Signalkombination aus den in 2 beschriebenen Steuersignalen. Anschließend wird an die Eingangsanschlüsse des integrierten Halbleiterspeichers ein Aktivierungssignal zum Aktivieren des zu testenden Halbleiterspeichers angelegt. Das Aktivierungssignal bewirkt, daß der Auswahltransistor einer ausgewählten Speicherzelle in den leitenden Zustand geschaltet wird. Anschließend wird ein Prüfdatensatz an den Dateneingang DIO des integrierten Halbleiterspeichers angelegt. Nach einer zu testenden Schreibzeit wird das erste Steuersig nal an den ersten Eingangsanschluß des integrierten Halbleiterspeichers angelegt. Dieses Signal wird in einer ersten Ausführungsform des Verfahrens zum Testen des integrierten Halbleiterspeichers von der Steuerschaltung im Testbetriebszustand als Signal zum Schließen des Auswahltransistors interpretiert. Nach einer zu testenden Vorladezeit wird das zweite Steuersignal an den zweiten Eingangsanschluß des integrierten Halbleiterspeichers angelegt. Dieses Signal wird von der Steuerschaltung im Testbetriebszustand als Signal zum Schalten des Auswahltransistors in den leitenden Zustand interpretiert. In einem anschließenden Auslesevorgang wird getestet, ob der Datensatz bei der eingestellten Schreib- und Vorladezeit korrekt eingelesen worden ist.
In einer zweiten Ausführungsform des Verfahrens zum Testen des integrierten Halbleiterspeichers erfolgt das Schalten des Auswahltransistors in den leitenden Zustand, indem nach Ablauf der zu testenden Vorladezeit erneut das Aktivierungssignal, das bereits nach dem Schalten des integrierten Halbleiterspeichers in den Testbetriebszustand zum Schalten des Auswahltransistors in den leitenden Zustand verwendet wurde, an die Eingangsanschlüsse des integrierten Halbleiterspeichers angelegt wird.
In einer dritten Ausführungsform des Verfahrens zum Testen des integrierten Halbleiterspeichers erfolgt das Schalten des Auswahltransistors in den leitenden Zustand, in dem die Dauer der zu testenden Vorladezeit über das Taktsignal eingestellt wird. Wenn vorausgesetzt wird, daß der Auswahltransistor nach einer bestimmten Anzahl von Taktzylen von der Steuerschaltung vom gesperrten Betriebszustand wieder leitend geschaltet wird, so ist die Dauer der Vorladezeit über eine Verlängerung bzw. Verkürzung eines einzelnen Taktzyklus des Taktsignals einstellbar.
Ferner ist es beispielsweise möglich die Speicherzelle im Normalbetriebszustand des integrierten Halbleiterspeichers mit einem Datensatz vorzubelegen. Der während des Testbetriebszustand eingelesene Prüfdatensatz stellt einen dazu komplementären Datensatz dar. Beim Auslesen der Speicherzelle wird getestet, ob in der Speicherzelle weiterhin der im Normalbetriebszustand eingelesene Datensatz oder der dazu komplementäre Prüfdatensatz abgespeichert worden ist.
4 zeigt ein zu dem erfindungsgemäßen Testverfahren zugehöriges Signalzustandsdiagramm. Dargestellt sind die am Taktanschluß TA und die am ersten, zweiten, dritten und vierten Eingangsanschluß des integrierten Halbleiterspeichers der 2 angelegten Steuersignale. Das Taktsignal CLK der ersten Signalzeile entspricht dem Taktsignal des integrierten Halbleiterspeichers. Bei einem synchronen Betrieb des integrierten Halbleiterspeichers werden die Steuersignale /RAS, /CAS, /WE und /CS bei der Flanke des Taktsignals CLK, beispielsweise der ansteigenden Flanke, an die Steueranschlüsse des integrierten Halbleiterspeichers angelegt. Bei einem asynchronen Betrieb werden die Steuersignale zu nicht an das Taktsignal gekoppelten Zeiten erzeugt. In der zweiten Signalzeile des Signalzustandsdiagramms ist das am zweiten Eingangsanschluß anliegende zweite Steuersignal /CS dargestellt. In der dritten Signalzeile ist das am dritten Eingangsanschluß anliegende dritte Steuersignal /RAS dargestellt. In der vierten Signalzeile ist das am vierten Eingangsanschluß anliegende vierte Steuersignal /CAS dargestellt. In der fünften Signalzeile ist das am ersten Eingangsanschluß anliegende erste Steuersignal /WE dargestellt. In der sechsten Signalzeile ist der am Anschluß DIO zum Ein- und Auslesen von Daten extern anliegende Prüfdatensatz DQ_E dargestellt. In der siebten Signalzeile ist der dazugehörige interne Datensatz DQ_I dargestellt. Die letzte Signalzeile zeigt den Verlauf des internen Steuersignals IS, das von der Steuerschaltung erzeugt wird. Der Verlauf der im Signalzustandsdiagramm dargestellten Signale ist über einer Zeitachse t aufgetragen.
Wie bei der in 2 beschriebenen Ablaufsteuerung des Testverfahrens beschrieben worden ist, wird der integrierte Halbleiterspeicher zu Beginn des Testverfahrens in einen Testbetriebszustand geschaltet. Das Schalten in den Testbetriebszustand ist im Signalzustandsdiagramm der 4 nicht dargestellt, kann aber durch eine beliebige Signalkombination aus den extern angelegten Steuersignalen erfolgen. Nach dem Umschalten des integrierten Halbleiterspeichers in den Testbetriebszustand wird die Steuerschaltung durch ein Aktivierungssignal angesteuert, das den Auswahltransistor in den leitenden Zustand schaltet. Das Aktivierungssignal wird zum Zeitpunkt T1 an die Steueranschlüsse angelegt und ist durch den gleichzeitigen Übergang des zweiten Steuersignals /CS und des dritten Steuersignals /RAS vom High-Zustand in den Low-Zustand gekennzeichnet. Dieser Wechsel zeigt an, daß die an den Adreßanschlüssen A0, A1, ..., An anliegenden Adresssignale eine gültige Zeilenadresse darstellen. Anschließend wechseln beide Steuersignale wieder in den High-Zustand. Zum Zeitpunkt T2 erzeugt die Steuerschaltung als Reaktion auf das extern angelegte Aktivierungssignal einen Übergang des internen Steuersignals IS vom Low-Zustand in den High-Zustand. Dadurch werden die mit der Zeilenadresse verknüpften Auswahltransistoren in den leitenden Zustand geschaltet. Zum Zeitpunkt T3 erfolgt wieder ein Wechsel des zweiten Steuersignals /CS vom High-Zustand in den Low-Zustand und gleichzeitig ein Übergang des vierten Steuersignals /CAS vom High-Zustand in den Low-Zustand. Dieser Zustandsübergang zeigt an, daß die an den Adreßanschlüssen anliegende Adresse eine gültige Spaltenadresse der ausgewählten Speicherzelle darstellt. Über die Zeilen- und Spaltenadresse ist jetzt genau eine Speicherzelle adressiert und damit auch der dazugehörige Auswahltransistor für die nachfolgenden Aktionen ansteuerbar. Anschließend wechseln die beiden Steuersignale /CS und /CAS wieder in den High-Zustand. Ebenfalls zum Zeitpunkt T3 wechselt das erste Steuersignal /WE vom High-Zustand in den Low-Zustand. Im Gegensatz zum Normalbetriebszustand des integrierten Halbleiterspeichers wechselt das erste Steuersignal /WE nicht wieder zurück in den High-Zustand, sondern verbleibt im Low-Zustand.
Wie dem Signalzustandsdiagramm weiter zu entnehmen ist, wird zum Zeitpunkt T4 ein Prüfdatensatz PD an den externen Anschluß DIO des integrierten Halbleiterspeichers zum Ein- und Auslesen von Daten angelegt. Zum Zeitpunkt T5 wird dieser Prüfdatensatz in die adressierte Speicherzelle des integrierten Halbleiterspeichers eingelesen. Das Einlesen des Prüfdatensatzes zum Zeitpunkt T6 kennzeichnet den Beginn der sogenannten externen Schreibzeit t_WR. Die interne Schreibzeit t_iWR beginnt mit einer vorgegebenen Verzögerung. Zum Zeitpunkt T7 wird durch den Übergang des ersten Steuersignals /WE vom Low-Zustand in den High-Zustand ein Kommandosignal zum Sperren des Auswahltransistors an den ersten Eingangsanschluß 1 des integrierten Halbleiterspeichers angelegt. Der Zeitpunkt T7 kennzeichnet das Ende der externen Schreibzeit t_WR. Als Reaktion auf dieses Kommandosignal generiert die Steuerschaltung 7 zum Zeitpunkt T8 das interne Steuersignal IS zum Schließen des Auswahltransistors. Das interne Steuersignal, das sich seit dem Zeitpunkt T2 auf dem High-Zustand befindet, wechselt dazu in den Low-Zustand. Der Zeitpunkt T8 kennzeichnet das Ende der internen Schreibzeit t_iWR.
Im Testbetriebszustand ist damit die Schreibzeit über das erste Steuersignal /WE abtestbar. Ein Zustandswechsel dieses Steuersignals vom Low-Zustand in den High-Zustand wird von der Steuerschaltung als Kommandosignal zum Sperren des Auswahltransistors interpretiert. Im Gegensatz dazu wird ein Zustandsübergang des Steuersignals /WE vom High-Zustand in den Low-Zustand im Normalbetriebszustand dazu verwendet, den Halbleiterspeicher für einen Schreibvorgang zu konfigurieren.
Nach dem Ansteuern des integrierten Halbleiterspeichers durch den Übergang des ersten Steuersignals /WE vom Low-Zustand in den High-Zustand bzw. dem Sperren des Auswahltransistors durch das interne Steuersignal IS beginnt das Vorladen der Bitleitung und der Referenzbitleitung. Der Beginn der externen Vorladezeit t_RP ist durch den Übergang des ersten Steuersignals /WE vom Low-Zustand in den High-Zustand zum Zeitpunkt T7 gekennzeichnet. Der Beginn der internen Vorladezeit t_iRP ist durch den Zeitpunkt T8, zu dem das interne Steuersignal IS vom High-Zustand in den Low-Zustand wechselt, gekennzeichnet. Zum Zeitpunkt T9 zeigt das zweite Steuersignal /CS einen Übergang vom High-Zustand in den Low-Zustand. Gleichzeitig wechselt auch das dritte Steuersignal /RAS vom High-Zustand in den Low-Zustand. Das zweite Steuersignal /CS dient in einer ersten Ausführungsform des Verfahrens zum Testen des integrierten Halbleiterspeichers als Kommandosignal zum erneuten Schalten des Auswahltransistors in den leitenden Zustand. Der Zeitpunkt T9 kennzeichnet damit das Ende der externen Vorladezeit t_RP. Zum Zeitpunkt T10 erzeugt die interne Steuerschaltung als Reaktion auf das Anlegen des zweiten Steuersignals /CS das interne Steuer signal IS. Mit dem Übergang des internen Steuersignals IS vom Low-Zustand in den High-Zustand wird der Auswahltransistor wieder leitend geschaltet. Der Zeitpunkt T10 kennzeichnet das Ende der internen Vorladezeit t_iRP. Danach erfolgt das Auslesen des Prüfdatensatz PD aus der Speicherzelle. Der integrierte Halbleiterspeicher verbleibt anschließend im Testbetriebszustand oder wird von der Steuerschaltung wieder in den Normalbetriebszustand umgeschaltet.
Im Testbetriebszustand ist damit die Vorladezeit über das zweite Steuersignal /CS abtestbar. Ein Zustandswechsel dieses Steuersignals vom High-Zustand in den Low-Zustand wird von der Steuerschaltung als Kommandosignal zum Schalten des Auswahltransistors in den leitenden Zustand interpretiert. Im Gegensatz dazu wird ein Zustandsübergang des Steuersignals /CS vom High-Zustand in den Low-Zustand im Normalbetriebszustand zum Aktivieren des integrierten Halbleiterspeichers, beispielsweise für einen Schreib- oder Lesezugriff, verwendet.
Wenn die durch das erste und zweite Steuersignal eingestellte Schreib- und Vorladezeit ausreichend war, so entspricht der ausgelesene Prüfdatensatz dem zum Zeitpunkt T4 an den Anschluß DIO zum Ein- und Auslesen von Daten angelegten Prüfdatensatz.
Durch das Anlegen des ersten und zweiten Steuersignals /WE und /CS können beliebig lange Schreib- und Vorladezeiten getestet werden. Die ersten und zweiten Steuersignale brauchen für einen Test der Schreib- bzw. Vorladezeit nicht mit den steigenden bzw. fallenden Flanken des Taktsignals CLK synchronisiert zu sein, sondern können zu beliebigen Zeitpunkten des Taktsignals CLK asynchron erzeugt werden. Als vorteilhaft erweist sich insbesondere beim Testen der Vorladezeit die Verwendung von zwei unabhängigen Steuersignalen, die zueinander verschoben werden können. Dies ermöglicht das Testen sehr kurzer Vorladezeiten.
Durch Verkürzung der Schreibzeit t_WR läßt sich eine kritische Schreibzeit ermitteln. Dazu wird die steigende Signalflanke des ersten Steuersignals /WE so nah an den Zeitpunkt des Einlesens des Prüfdatensatzes verschoben, bis die eingestellte Schreibzeit zu kurz ist, um den Prüfdatensatz PD in der Speicherzelle erfolgreich abzuspeichern. Entsprechend läßt sich eine kritische Vorladezeit bestimmen. Dazu wird die fallende Signalflanke des zweiten Steuersignals /CS so nahe an die steigende Flanke des ersten Steuersignals /WE verschoben, bis die eingestellte Vorladezeit zu kurz ist, um den abgespeicherten Datensatz erfolgreich auszulesen. Das Verfahren ermöglicht, die kritischen Zeiten der Schreib- und Vorladezeit einzeln aber auch gemeinsam in kritischer Kombination zueinander zu testen.
Wie bereits bei der Beschreibung des Ablaufdiagramms der 3 erwähnt wurde, so sind auch anhand des Signalzustandsdiagramms der 4 zwei weitere Ausführungsvarianten des Verfahrens zum Testen des integrierten Halbleiterspeichers erkennbar, die das Einstellen des Endes der Vorladezeit betreffen.
In einer zweiten Ausführungsfrom des Verfahrens zum Testen des integrierten Halbleiterspeichers ist das Ende der Vorladezeit einstellbar durch das Anlegen des aus der Kombination des ersten Steuersignals /CS und des dritten Steuersignals /RAS gebildeten Aktivierungssignals. Das Aktivierungssignal ist durch den gemeinsamen Zustandswechsel des zweiten Steuer signals /CS und des dritten Steuersignals /RAS vom High-Zustand in den Low-Zustand gekennzeichnet. Sobald die Steuerschaltung im Testbetriebszustand des integrierten Halbleiterspeichers mit diesem Zustandswechsel der beiden Steuersignale /CS und /RAS angesteuert wird, erzeugt sie den zweiten Zustandsübergang des internen Steuersignals IS vom Low-Zustand in den High-Zustand zum Zeitpunkt T10, wodurch der Auswahltransistor AT leitend gesteuert wird. In der zweiten Ausführungsform wird damit im Testbetriebszustand des integrierten Halbleiterspeichers der gemeinsame Zustandsübergang des ersten und zweiten Steuersignals /CS und /RAS vom High-Zustand in den Low-Zustand als Kommandosignal zum erneuten Schalten des Auswahltransistors in den leitenden Zustand interpretiert. Die oben gemachten Aussagen zum Testen der Vorladezeit bzw. der kritischen Vorladezeit über das zeitliche Verschieben der fallenden Signalflanke des zweiten Steuersignals /CS an den Zeitpunkt der steigenden Flanke des ersten Steuersignals /WE gelten entsprechend für die fallenden Signalflanken des in der zweiten Ausführungsform verwendeten Aktivierungssignals.
In einer dritten Ausführungsform ist die zu testende Vorladezeit über das Taktsignal einstellbar unter der Voraussetzung, daß das zweite und dritte Steuersignal /CS und /RAS vom High-Zustand in den Low-Zustand gewechselt sind. Wenn davon ausgegangen wird, daß zwischen dem Zeitpunkt T7 bzw. T8 des Sperrens des Auswahltransistors und dem Zeitpunkt T9 bzw. T10, zu dem der Auswahltransistor von der Steuerschaltung vom gesperrten Betriebszustand wieder leitend geschaltet wird, eine definierte Anzahl von Taktzylen des Taktsignals CLK liegen, so ist die Dauer der Vorladezeit über eine Verlängerung bzw. Verkürzung eines einzelnen Taktzyklus des Taktsignals und damit über die Frequenz des Taktsignals CLK einstellbar. Zur Ermittelung der kritischen Vorladezeit wird die Dauer eines einzelnen Taktzyklus so lange verkürzt, bis die eingestellte Vorladezeit zu kurz ist, um den gespeicherten Datensatz erfolgreich auszulesen. Damit ist auch mit der dritten Ausführungsform eine kritische Vorladezeit testbar.

1, ..., n: Eingangsanschlüsse des integrierten Halbleiter
: speichers
5: integrierter Halbleiterspeicher
6: Speicherzellenfeld
7: Steuerschaltung
8: Adressregister
9: Treiberschaltung
A: Adressanschluß
ACT: Aktivierungssignal
AL: Adressleitung
AS: Ausgangsanschluß der Steuerschaltung
AT: Auswahltransistor
BL: Bitleitung
CMD: Kommandosignal
D: Datensatz
DIO: Dateneingangs- und Datenausgangsanschluß
DQ: Datenstrom
E: Eingangsanschluß der Steuerschaltung
ET: Takteingangsanschluß der Steuerschaltung
IS: internes Steuersignal
LV: Leseverstärker
M: Bezugspotentialanschluß
NOP: No Operation
PD: Prüfdatensatz
RBL: Referenzbitleitung
/CAS, S: Steuersignale
SC: Speicherkondensator
ST: Steueranschluß des Auswahltransistors
SZ: Speicherzelle
T: Schalttransistor
TA: Taktanschluß des integrierten Halbleiterspeichers
V: Anschluß zum Anlegen eines internen Spannungspo
: tentials
VDD: externes Versorungspotential
Vbleq: Vorladepotential
Vint: internes Versorgungspotential
Vin: Anschluß für externes Versorgungspotential
W: Schreibsignal
WL: Wortleitung
Z: gemeinsamer Anschluß der steuerbaren Strecken der
: Schalttransistoren T2 und T3
/WE: erstes Steuersignal
/CS: zweites Steuersignal
/RAS: drittes Steuersignal
/CLK: Taktsignal

Claims

Verfahren zum Testen eines integrierten Halbleiterspeichers, – bei dem ein integrierter Halbleiterspeicher (5) mit einem Anschluß (DIO) zum Ein- und Auslesen von Daten, mit einem Taktanschluß (TA) zum Anlegen eines Taktsignals (CLK), mit einem ersten Eingangsanschluß (1) zum Anlegen eines ersten Steuersignals (/WE), mit einem zweiten Eingangsanschluß (2) zum Anlegen eines zweiten Steuersignals (/CS), mit einem dritten Eingangsanschluß (3) zum Anlegen eines dritten Steuersignals (/RAS), mit weiteren Eingangsanschlüssen (4, 5, ..., n) zum Anlegen weiterer Steuersignale (/CAS, S1, ..., Sn), mit einer Steuerschaltung (7) zur Erzeugung eines internen Steuersignals (IS) und mit einem Speicherzellenfeld (6) mit Speicherzellen (SZ) mit jeweils einem Auswahltransistor (AT) zur Auswahl einer der Speicherzellen vorgesehen wird, – bei dem der integrierte Halbleiterspeicher in einem Normalbetriebszustand und einem Testbetriebszustand betreibbar ist, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Normalbetriebszustand beim Anlegen des ersten Steuersignals (/WE) der integrierte Halbleiterspeicher zum Schreiben konfiguriert wird, – bei dem der integrierte Halbleiterspeicher durch das Anlegen einer aus dem ersten Steuersignal (/WE), dem zweiten Steuersignal (/CS), dem dritten Steuersignal (/RAS) und den weiteren Steuersignalen (/CAS, S1, ..., Sn) gebildeten Signalkombination vom Normalbetriebszustand in den Testbetriebszustand geschaltet wird, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während eines ersten Testzyklus eine der Speicherzellen (SZ) des Speicherzellenfeldes (6) durch das Anlegen eines Aktivierungssignals an einen der Eingangsanschlüsse (1, 2, ..., n) des integrierten Halbleiterspeichers ausgewählt wird und der Auswahltransistor der ausgewählten Speicherzelle leitend gesteuert wird, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während eines nachfolgenden zweiten Testzyklus ein erster Prüfdatensatz (PD) an den Anschluß (DIO) zum Ein- und Auslesen von Daten angelegt wird, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während eines nachfolgenden dritten Testzyklus der Auswahltransistor (AT) der ausgewählten Speicherzelle durch einen ersten Zustandsübergang des internen Steuersignals (IS) infolge des Anlegens des ersten Steuersignals (/WE) an den ersten Eingangsanschluß (1) des integrierten Halbleiterspeichers gesperrt wird, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während eines nachfolgenden vierten Testzyklus der Auswahltransistor (AT) der ausgewählten Speicherzelle (SZ) durch einen zweiten Zustandsübergang des internen Steuersignals (IS) leitend gesteuert wird und der Speicherinhalt der Speicherzelle (SZ) ausgelesen wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 1, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Normalbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) der integrierte Halbleiterspeicher aktiviert wird, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während des vierten Testzyklus der zweite Zustandsübergang des internen Steuersignals (IS) durch das Anlegen des zweiten Steuersignals (/CS) an den zweiten Eingangsanschluß (2) des integrierten Halbleiterspeichers erzeugt wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 2, bei dem das erste und zweite Steuersignal (/WE, /CS) asynchron zu dem am Takteingang (TA) des integrierten Halbleiterspeichers anliegenden Taktsignal (CLK) angelegt werden.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 2 oder 3, bei dem eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors (AT) und einem Zeitpunkt des Schaltens des Auswahltransistors (AT) in den leitenden Zustand repräsentiert, einstellbar ist, indem das zweite Steuersignal (/CS) an den Zeitpunkt des Sperrens des Auswahltransistors verschoben wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 2 bis 4, bei dem die mindestens erforderliche Vorladezeit durch das Anlegen des zweiten Steuersignals (/CS) einstellbar ist, indem das zweite Steuersignal zeitlich so lange zum Zeitpunkt des ersten Steuersignals (/WE) verschoben wird, bis der in der Speicherzelle gespeicherte erste Prüfdatensatz (PD) nicht mehr auslesbar ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 1, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Normalbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) an den zweiten Eingangsanschluß (2) und des dritten Steuersignals (/RAS) an den dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers die Auswahltransistoren (AT) der mit einer Zeilenadresse verknüpften Speicherzellen (SZ) des Speicherzellenfeldes (6) leitend gesteuert werden, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während des vierten Testzyklus der zweite Zustandsübergang des internen Steuersignals (IS) durch das Anlegen des zweiten Steuersignals (/CS) an den zweiten Eingangsanschluß (2) und des dritten Steuersignals (/RAS) an den dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers erzeugt wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 6, bei dem das erste, zweite und dritte Steuersignal (/WE, /CS, /RAS) asynchron zu dem am Takteingang (TA) des integrierten Halbleiterspeichers anliegenden Taktsignal (CLK) angelegt werden.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 6 oder 7, bei dem eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors (AT) und einem Zeitpunkt des Schaltens des Auswahltransistors (AT) in den leitenden Zustand repräsentiert, einstellbar ist, indem das zweite Steuersignal (/CS) und das dritte Steuersignal (/RAS) an den Zeitpunkt des Sperrens des Auswahltransistors verschoben werden.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 6 bis 8, bei dem die mindestens erforderliche Vorladezeit durch das Anlegen des zweiten Steuersignals (/CS) und das Anlegen des dritten Steuersignals (/RAS) einstellbar ist, indem das zweite Steuersignal (/CS) und das dritte Steuersignal (/RAS) zeitlich so lange zum Zeitpunkt des ersten Steuersignals (/WE) verschoben werden, bis der erste in der Speicherzelle gespeicherte Prüfdatensatz (PD) nicht mehr auslesbar ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 1, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Normalbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) und des dritten Steuersignals (/RAS) die Auswahltransistoren (AT) der mit einer Zeilenadresse verknüpften Speicherzellen (SZ) des Speicherzellenfeldes (6) leitend gesteuert werden, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während des vierten Testzyklus das zweite Steuersignal (/CS) an den zweiten Eingangsanschluß (2) und das dritten Steuersignal (/RAS) an den dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers angelegt werden, – bei dem beim Betrieb des integrierten Halbleiterspeichers im Testbetriebszustand während des vierten Testzyklus der zweite Zustandsübergang des internen Steuersignals (IS) nach Ablauf einer vordefinierten Anzahl von Taktzyklen des Taktsignals (CLK) nach dem ersten Zustandsübergang des internen Steuersignals (IS) erzeugt wird, unter der Voraussetzung, daß das zweite Steuersignal (/CS) am zweiten Eingangsanschluß (2) und das dritte Steuersignal (/RAS) am dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers anliegt.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach Anspruch 10, bei dem eine Vorladezeit, die die Zeit zwischen einem Zeitpunkt des Sperrens des Auswahltransistors (AT) und einem Zeitpunkt des Schaltens des Auswahltransistors (AT) in den leitenden Zustand repräsentiert, einstellbar ist, indem der Taktzyklus des Taktsignals (CLK) verlängert oder verkürzt wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 10 oder 11, bei dem die mindestens erforderliche Vorladezeit einstellbar ist, indem der Taktzyklus des Taktsignals (CLK) solange verkürzt wird, bis der in der Speicherzelle gespeicherte erste Prüfdatensatz (PD) nicht mehr auslesbar ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 12, bei dem eine Schreibzeit, die die Zeit zwischen einem Zeitpunkt des Einlesens des ersten Prüfdatensatzes (PD) in die Speicherzelle (SZ) und einem Zeitpunkt des Sperrens des Auswahltransistors (AT) repräsentiert, einstellbar ist, indem das erste Steuersignal (/WE) an den Zeitpunkt des Einlesens des ersten Prüfdatensatzes (PD) verschoben wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 13, bei dem die mindestens erforderliche Schreibzeit durch das Anlegen des ersten Steuersignals (/WE) einstellbar ist, indem das erste Steuersignal zeitlich so lange zum Zeitpunkt des Einlesens des ersten Prüfdatensatzes (PD) verschoben wird, bis der erste Prüfdatensatz (PD) in der Speicherzelle nicht mehr abspeicherbar ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 14, – bei dem die Steuerschaltung (7) einen ersten Eingangsanschluß (E1) zum Anlegen des ersten Steuersignals (/WE), einen zweiten Eingangsanschluß (E2) zum Anlegen des zweiten Steuersignals (/CS), einen dritten Eingangsanschluß (E3) zum Anlegen des dritten Steuersignals (/RAS) und weitere Eingangsanschlüsse (E4, E5, ..., En) zum Anlegen weiterer Steuersignale (/CAS, S1, ..., Sn) und einem Ausgangsanschluß (AS) zur Erzeugung eines internen Steuersignals (IS) aufweist, – bei dem die Steuerschaltung (7) den integrierten Halbleiterspeicher beim Anlegen einer Signalkombination aus dem ersten Steuersignal (/WE), dem zweiten Steuersignal (/CS), dem dritten Steuersignal (/RAS) und den weiteren Steuersignalen (/CAS, S1, ..., Sn) vom Normalbetriebszustand in den Testbetriebszustand schaltet, – bei dem die Steuerschaltung (7) im Testbetriebszustand während des dritten Testzyklus den ersten Zustandsübergang des internen Steuersignals (IS) erzeugt, mit dem der Auswahltransistor (AT) der ausgewählten Speicherzelle gesperrt wird, – bei dem die Steuerschaltung (7) im Testbetriebszustand während des nachfolgenden vierten Testzyklus den zweiten Zustandsübergang des internen Steuersignals (IS) erzeugt, mit dem der Auswahltransistor (AT) der ausgewählten Speicherzelle leitend gesteuert wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 15, – bei dem das interne Steuersignal (IS) während des ersten Zustandsübergangs von einem High-Zustand in einen Low-Zustand wechselt, – bei dem das interne Steuersignal (IS) während des zweiten Zustandsübergangs von einem Low-Zustand in einen High-Zustand wechselt.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 16, – bei dem im Normalbetriebszustand des integrierten Halbleiterspeichers ein zweiter Prüfdatensatz gespeichert wird, – bei dem der im Testbetriebszustand des integrierten Halbleiterspeichers während des zweiten Testzyklus an den Anschluß (DIO) zum Ein- und Auslesen von Daten angelegte erste Prüfdatensatz (PD) zu dem im Normalbetriebszustand gespeicherten zweiten Prüfdatensatz komplementiert angelegt wird.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 17, bei dem der zu testende integrierte Halbleiterspeicher (5) als ein Halbleiterspeicher mit dynamischen Speicherzellen ausgebildet ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 18, bei dem der erste Eingangsanschluß (1) des integrierten Halbleiterspeichers zum Anlegen des ersten Steuersignals (/WE) als Anschluß zum Anlegen eines Signals, das im Normalbetriebszustand den integrierten Halbleiterspeicher zum Schreiben von Daten in die Speicherzelle konfiguriert, ausgebildet ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 19, bei dem der zweite Eingangsanschluß (2) des integrierten Halbleiterspeichers zum Anlegen des zweiten Steuersignals (/CS) als Anschluß zum Anlegen eines Signals, das im Normalbetriebszustand den integrierten Halbleiterspeicher aktiviert, ausgebildet ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 20, bei dem der dritte Eingangsanschluß (3) des integrierten Halbleiterspeichers zum Anlegen des dritten Steuersignals (/RAS) als Anschluß zum Anlegen eines Signals, das den integrierten Halbleiterspeicher im Normalbetriebszustand in Kombination mit dem zweiten Steuersignal (/CS) zum Einlesen einer gültigen Zeilenadresse des Speicherzellenfeldes aktiviert, ausgebildet ist.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 21, bei dem der integrierte Halbleiterspeicher nach dem vierten Testzyklus im Testbetriebszustand verbleibt.
Verfahren zum Testen eines integrierten Halbleiterspeichers nach einem der Ansprüche 1 bis 21, bei dem der integrierte Halbleiterspeicher nach dem vierten Testzyklus von der Steuerschaltung in den Normalbetriebszustand umgeschaltet wird.
Integrierter Halbleiterspeicher zum Testen gemäß dem Verfahren nach einem der Ansprüche 1 bis 23, – mit einem Anschluß (DIO) zum Ein- und Auslesen von Daten, – mit einem ersten Eingangsanschluß (1) zum Anlegen eines ersten Steuersignals (/WE), – mit einem zweiten Eingangsanschluß (2) zum Anlegen eines zweiten Steuersignals (/CS), – mit einem dritten Eingangsanschluß (3) zum Anlegen eines dritten Steuersignals (/RAS), – mit weiteren Eingangsanschlüssen (4, 5, ..., n) zum Anlegen weiterer Steuersignale (/CAS, S1, ..., Sn), – mit einem Taktanschluß (TA) zum Anlegen eines Taktsignals (CLK), – mit einer Steuerschaltung (7), mit einem ersten Eingangsanschluß (E1) zum Anlegen des ersten Steuersignals (/WE), mit einem zweiten Eingangsanschluß (E2) zum Anlegen des zweiten Steuersignals (/CS), mit einem dritten Eingangsanschluß (E3) zum Anlegen des dritten Steuersignals (/RAS), mit weiteren Eingangsanschlüssen (E4, E5, ..., En) zum Anlegen weiterer Steuersignale (/CAS, S1, ..., Sn), mit einem Takteingangsanschluß (ET) zum Anlegen des Taktsignals (CLK) und mit einem Ausgangsanschluß (AS) zum Erzeugen eines internen Steuersignals (IS), – mit einem Speicherzellenfeld (6) mit Speicherzellen (SZ) mit jeweils einem Auswahltransistor (AT) zur Auswahl einer der Speicherzellen, – bei dem der erste Eingangsanschluß (E1) der Steuerschaltung (7) mit dem ersten Eingangsanschluß (1) des integrierten Halbleiterspeichers verbunden ist, – bei dem der zweite Eingangsanschluß (E2) der Steuerschaltung (7) mit dem zweiten Eingangsanschluß (2) des integrierten Halbleiterspeichers verbunden ist, – bei dem der dritte Eingangsanschluß (E3) der Steuerschaltung (7) mit dem dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers verbunden ist, – bei dem jeweils einer der weiteren Eingangsanschlüsse (E4, E5, ..., En) der Steuerschaltung (7) mit jeweils einem der weiteren Eingangsanschlüsse (4, 5, ..., n) des integrierten Halbleiterspeichers verbunden ist, – bei dem der Takteingangsanschluß (ET) der Steuerschaltung (7) mit dem Taktanschluß (TA) des integrierten Halbleiterspeichers verbunden ist, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Normalbetriebszustand beim Anlegen des ersten Steuersignals (/WE) den integrierten Halbleiterspeicher zum Schreiben konfiguriert, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie beim Anlegen einer Signalkombination aus den Steuersignalen den integrierten Halbleiterspeicher von einem Normalbetriebszustand in einen Testbetriebszustand umschaltet, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand eine der Speicherzellen (SZ) des Speicherzellenfeldes (6) durch das Anlegen eines Aktivierungssignals an einen der Eingangsanschlüsse (1, 2, ..., n) des integrierten Halbleiterspeichers auswählt und den Auswahltransistor der ausgewählten Speicherzelle leitend steuert, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand beim Anlegen des ersten Steuersignals (/WE) einen ersten Zustandsübergang des inter nen Steuersignals (IS) erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle sperrt.
Integrierter Halbleiterspeicher nach Anspruch 24, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Normalbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) den integrierten Halbleiterspeicher aktiviert, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) einen zweiten Zustandsübergang des internen Steuersignals (IS) erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle leitend steuert.
Integrierter Halbleiterspeicher nach Anspruch 24, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Normalbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) und beim Anlegen des dritten Steuersignals (/RAS) die Auswahltransistoren (AT) der mit einer Zeilenadresse verknüpften Speicherzellen (SZ) des Speicherzellenfeldes (6) leitend gesteuert werden, – bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand beim Anlegen des zweiten Steuersignals (/CS) und des dritten Steuersignals (/RAS) einen zweiten Zustandsübergang des internen Steuersignals (IS) erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle leitend steuert.
Integrierter Halbleiterspeicher nach Anspruch 24, bei dem die Steuerschaltung derart ausgebildet ist, daß sie im Testbetriebszustand einen zweiten Zustandsübergang des internen Steuersignals (IS) erzeugt, das den Auswahltransistor der ausgewählten Speicherzelle nach Ablauf ei ner vordefinierten Anzahl von Taktzyklen des Taktsignals (CLK) nach dem ersten Zustandsübergang des internen Steuersignals (IS) leitend steuert, unter der Voraussetzung, daß das zweite Steuersignal (/CS) am zweiten Eingangsanschluß (2) und das dritte Steuersignal (/RAS) am dritten Eingangsanschluß (3) des integrierten Halbleiterspeichers anliegt.