-
Die
Erfindung betrifft ein Verfahren zum Testen eines integrierten Halbleiterspeichers
und einen integrierten Halbleiterspeicher.
-
Ein
integrierter Halbleiterspeicher, beispielsweise ein DRAM (= Dynamic
Random Access Memory)-Halbleiterspeicher, umfasst Speicherzellen,
die in einem matrixförmig
aus Zeilen und Spalten aufgebauten Speicherzellenfeld zwischen Wort-
und Bitleitungen angeordnet sind. Eine einzelne DRAM-Speicherzelle
umfasst einen Speicherkondensator, der über einen Auswahltransistor
mit einer der Bitleitungen verbindbar ist. Ein Steueranschluss des
Auswahltransistors ist mit einer der Wortleitungen verbunden. Für einen
Lese- bzw. Schreibzugriff auf die DRAM-Speicherzelle wird der Auswahltransistor durch
Ansteuerung mit einem entsprechenden Steuersignal auf der Wortleitung
leitend gesteuert, so dass der Speicherkondensator über die
leitend gesteuerte Strecke des Auswahltransistors mit der Bitleitung
verbunden ist. Je nach Ladezustand des Speicherkondensators, der
einer in der Speicherzelle gespeicherten logischen Information entspricht, kommt
es auf der Bitleitung zu einer Potentialanhebung bzw. Potentialabsenkung
gegenüber
einem Vorladepotential, auf das die Bitleitungen eines Speicherzellenfeldes
im allgemeinen vor einem Schreib- bzw. Lesezugriff aufgeladen sind.
Ein Leseverstärker,
der mit der Bitleitung verbunden ist, verstärkt die im allgemeinen geringe
Potentialanhebung bzw. Potentialabsenkung auf der Bitleitung zu
einem hohen bzw. niedrigen Spannungspotential.
-
Zur
Steuerung eines Lese- bzw. Schreibzugriffs umfasst der integrierte
Halbleiterspeicher Steueranschlüsse,
Adressanschlüsse
und Datenanschlüsse. Über diverse
Steuersignale, die an die Steueranschlüsse des integrierten Halbleiterspeichers
angelegt werden, kann der integrierte Halbleiterspeicher beispielsweise
für einen
Lesezugriff aktiviert werden. Über
Adresssignale, die an die Adressanschlüsse des integrierten Halbleiterspeichers
angelegt werden, kann dabei eine bestimmte Speicherzelle für einen
Lesezugriff ausgewählt
werden. Die in der ausgewählten
Speicherzelle abgespeicherten Daten stehen nach dem Lesezugriff
an den Datenanschlüssen
zur weiteren Verarbeitung zur Verfügung.
-
1 zeigt ein Zustandsdiagramm
eines Schreib- und Lesezugriffs auf eine der Speicherzellen eines
Speicherzellenfeldes. Dargestellt ist der zeitliche Verlauf von
Steuersignalen /CS, /RAS, /CAS und /WE sowie von Datensignalen DQ,
die während mehrerer
Taktperioden des Steuertaktes CLK und /CLK an die Steueranschlüsse und
Datenanschlüsse des
integrierten Halbleiterspeichers angelegt werden.
-
Während eines
ersten Taktzyklus des Steuertaktes wird der integrierte Halbleiterspeicher
für einen
Schreibzugriff aktiviert. Dazu wird eine Signalkombination ACT,
die aus jeweiligen Impulsen der Steuersignale /CS und /RAS gebildet
wird, an die Steueranschlüsse
des integrierten Halbleiterspeichers angelegt. Die Signalkombination
ACT ist durch einen Zustandsübergang
des Steuersignals /CS und des Steuersignals /RAS von einem hohen
Signalpegel in einen niedrigen Signalpegel am Kreuzungspunkt der
Steuertakte CLK und /CLK gekennzeichnet. Am Ende des ersten Taktzyklus
wechseln die Steuersignale /CS und /RAS wieder vom niedrigen Signalpegel
in den hohen Signalpegel. Die Auswahltransistoren von Speicherzellen
einer Zeile des Speicherzellenfeldes sind am Ende des ersten Taktzyklus mit
den angeschlossenen Bitleitungen leitend verbunden.
-
Während eines
zweiten Taktzyklus des Steuertaktes wird die Signalkombination WRITE,
die aus Kombinationen von Zuständen
der Steuersignalen /CS, /CAS und /WE gebildet wird, an die Steueranschlüsse des
integrierten Halbleiterspeichers angelegt. Am Kreuzungspunkt der
Steuertakte CLK und /CLK weisen die Steuersignale /CS, /CAS und
/WE einen Zustandsübergang
von einem hohen in einen niedrigen Signalpegel auf. Am Ende des
zweiten Taktzyklus wechseln die Steuersignale wieder vom niedrigen
Signalpegel in den hohen Signalpegel. Die Signalkombination WRITE
bewirkt, dass von den leitend gesteuerten Auswahltransistoren der
Speicherzellen einer Zeile des Speicherzellenfeldes nur noch der
zu einer bestimmten Spalte gehörige
Auswahltransistor mit der zugehörigen
Bitleitung leitend verbunden ist. Die übrigen Auswahltransistoren
werden gesperrt gesteuert.
-
Während eines
nachfolgenden dritten, vierten und fünften Taktzyklus des Steuertaktes
wird ein an die Datenanschlüsse
angelegter Datensatz DQ in die ausgewählte Speicherzelle eingelesen.
-
Während eines
nachfolgenden sechsten Taktzyklus des Steuertaktes wird die Signalkombination
PRE, die aus jeweiligen Impulsen der Steuersignale /CS, /RAS und
/WE gebildet wird, an die Steueranschlüsse des integrierten Halbleiterspeichers
angelegt. Am Kreuzungspunkt der Steuertakte CLK und /CLK weisen
die Steuersignale /CS, /RAS und /WE einen Zustandsübergang
von einem hohen Signalpegel in einen niedrigen Signalpegel auf.
Am Ende des sechsten Taktzyklus wechseln die Steuersig nale wieder
vom niedrigen in den hohen Signalpegel. Durch die Signalkombination
PRE werden die Bitleitungen des Speicherzellenfeldes auf ein gemeinsames
Vorladepotential, das zwischen einem einer logischen 1-Information
entsprechenden hohen Spannungspotential und einem einer logischen
0-Information entsprechenden
niedrigen Spannungspotential liegt, aufgeladen. Durch das Vorladen
der Bitleitungen auf ein gemeinsames Vorladepotential soll verhindert werden,
dass auf den Bitleitungen vorhandene Signalpegel eines früheren Schreib-
oder Lesezugriffs einen nachfolgenden Schreib- oder Lesezugriff
beeinflussen.
-
Im
folgenden siebten Taktzyklus des Steuertaktes werden die Auswahltransistoren
von Speicherzellen einer Zeile des Speicherzellenfeldes wieder durch
die Signalkombination ACT leitend gesteuert.
-
Während eines
nachfolgenden achten Taktzyklus des Steuertaktes wird die Signalkombination READ,
die aus impulsförmigen
Zustandsänderungen der
Steuersignalen /CS und /CAS gebildet wird, an die Steueranschlüsse des
integrierten Halbleiterspeichers angelegt. Am Kreuzungspunkt der
Steuertakte CLK und /CLK weisen die Steuersignale /CS und /CAS einen
Zustandsübergang
von einem hohen Signalpegel in einen niedrigen Signalpegel auf.
Am Ende des achten Taktzyklus wechseln die Steuersignale wieder
vom niedrigen in den hohen Signalpegel. Durch die Signalkombination
READ wird von den leitend gesteuerten Auswahltransistoren einer
Zeile des Speicherzellenfeldes nur noch ein zu einer bestimmten
Spaltenadresse zugehöriger
Auswahltransistor leitend gesteuert. Die übrigen Auswahltransistoren
der ausgewählten
Zeile werden gesperrt betrieben. Der mit der ausgewählten Speicherzelle
verbundene Leseverstärker
verstärkt
die auf der Bitleitung aufgetretene Po tentialanhebung bzw. Potentialabsenkung
zu einem hohen bzw. niedrigen Spannungspegel. Die ausgelesene Speicherinformation
wird anschließend
einem Datenanschluss zugeführt
und kann dort zur Weiterverarbeitung abgegriffen werden.
-
Der
zeitliche Abstand zwischen dem leitend Steuern eines Auswahltransistors
des Speicherzellenfeldes, beispielsweise durch die Signalkombination
ACT während
des siebten Taktzyklus, und einem nachfolgenden Lesekommando, beispielsweise durch
die Signalkombination READ während
des achten Taktzyklus, bestimmt eine sogenannte Lesezeit TRCD des
integrierten Halbleiterspeichers. Die Lesezeit TRCD, die im allgemeinen
Bestandteil der Spezifikation des integrierten Halbleiterspeichers
ist, stellt einen besonders kritischen Zeitparameter für die Geschwindigkeit
eines Halbleiterspeichers dar. Die für einen Lesezugriff erforderliche
Lesezeit TRCD hat sich mit zunehmender technologischer Entwicklung
in den letzten Jahren immer weiter verringert. Um die in der Spezifikation
angegebene Lesezeit zu gewährleisten,
wird dieser Zeitparameter in verschiedenen Tests während des
Herstellungsprozesses auf Scheibenebene (Waferebene) und nach Abschluss
der Fertigung am fertigen Bauteil getestet. Die realisierbaren Lesezeiten
liegen mittlerweile teilweise bereits unter 12 ns. Das Schaltungsdesign
allein kann solche kurzen Zeiten nicht mehr garantieren, da die
Lesezeiten stark von Prozessschwankungen abhängen. Das Testen der Lesezeiten
ist daher weiterhin unbedingt erforderlich, zumal im Fertigungsprozess
noch die Möglichkeit
besteht, Speicherzellen eines Halbleiterspeichers, die das vorgegebene
Zeitlimit verletzen, durch redundante Speicherzellen zu ersetzen.
Problematisch ist zur Zeit allerdings, dass derzeit vorhandene Testsysteme
aufgrund von Testerlimitationen, beispielsweise aufgrund von Geschwindigkeitsbeschränkungen,
oftmals nur eingeschränkt
in der Lage sind, die von Speichergeneration zu Speichergeneration
immer kürzer
werdenden Lesezeiten noch zuverlässig
zu testen.
-
Die
Aufgabe der Erfindung ist es daher, ein Verfahren anzugeben, mit
dem kurze Lesezeiten während
der Herstellung eines integrierten Halbleiterspeichers auf Scheibenebene
und nach der Herstellung eines integrierten Halbleiterspeichers
auf Komponentenebene zuverlässig
testbar sind. Eine weitere Aufgabe der Erfindung ist es, einen integrierten
Halbleiterspeicher anzugeben, mit dem kurze Lesezeiten weitgehend
unabhängig
von Leistungseinschränkungen
vorhandener Testsysteme zuverlässig testbar
sind.
-
Die
Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum
Testen eines integrierten Halbleiterspeichers mit folgenden Schritte:
Es
ist ein integrierter Halbleiterspeichers vorzusehen, der in einem
Normalbetriebszustand synchron zu einem Taktsignal und in einem
Testbetriebszustand wahlweise synchron oder asynchron zu dem Taktsignal
betreibbar ist. Durch eine Steuerschaltung wird der integrierte
Halbleiterspeicher bei Ansteuerung der Steuerschaltung mit einer
aus Steuersignalen, Adresssignalen und Datensignalen gebildeten ersten
Signalkombination von dem Normalbetriebszustand in den Testbetriebszustand
geschaltet. Bei einer Ansteuerung der Steuerschaltung mit einem Zustandsübergang
eines der Steuersignale, wobei der Zustandsübergang des Steuersignals asynchron zu
dem Taktsignal erfolgt, werden Auswahltransistoren von Speicherzellen
durch die Steuerschaltung in einem ersten Testzyklus leitend gesteuert.
Nachfolgend erfolgt das Auslesen des Speicherinhalts mindestens
einer der Speicherzellen durch die Steuerschaltung in einem zweiten
Testzyklus, indem die Steuerschal tung mit einer aus den Steuersignalen gebildeten
zweiten Signalkombination angesteuert wird.
-
Indem
der Zustandsübergang
eines der Steuersignale von der Steuerschaltung als Kommandosignal
zum leitend Steuern der Auswahltransistoren interpretiert wird und
dieser Zustandsübergang zu
beliebigen Zeiten stattfinden kann, lassen sich integrierte Halbleiterspeicher,
die im Normalbetriebszustand synchron zu einem Taktsignal betrieben
werden, sogenannte SDRAMs(= Synchronous Dynamic Random Access Memorys),
im Testbetriebszustand asynchron zu diesem Taktsignal betreiben.
-
In
einer Ausbildungsform des erfindungsgemäßen Verfahrens zum Testen eines
integrierten Halbleiterspeichers erfolgt das Ansteuern der Steuerschaltung
im ersten Testzyklus mit dem Zustandsübergang eines der Steuersignale
und das nachfolgende Ansteuern der Steuerschaltung im zweiten Testzyklus
mit einer aus den Steuersignalen gebildeten zweiten Signalkombination
in der Weise, dass der zeitliche Abstand zwischen dem Zustandsübergang des
Steuersignals und der zweiten Signalkombination aus den Steuersignalen
kleiner als eine Taktperiode des Taktsignals ist.
-
In
dieser Ausbildungsform des Verfahrens ist es somit möglich Lesezeiten,
die im Normalbetriebszustand mindestens eine Taktperiode umfassen,
zu verkürzen.
Dadurch lassen sich Lesezeiten von einer sehr kurzen Zeitdauer testen,
die unterhalb der Zeitdauer einer Taktperiode des Taktsignals liegt.
-
In
einer weiteren Ausbildungsvariante des Verfahrens wird die Steuerschaltung
im zweiten Testzyklus mit einer aus den Steuersignalen gebildeten zweiten
Signalkombination zum Auslesen mindestens einer der Speicherzellen
angesteuert, wobei die Ansteuerung der Steuerschaltung mit der zweiten
Signalkombination synchron zu dem Taktsignal erfolgt. Bei Verwendung
zweier Taktsignale, wobei das erste Taktsignal zum zweiten Taktsignal
zeitlich komplementär
verläuft,
liegt der Endzeitpunkt der Lesezeit auf einem Kreuzungspunkt des
zeitlichen Verlaufs der beiden Taktsignale. Dieser Endzeitpunkt
stellt durch die Bindung an den Verlauf des Taktsignals eine feste
Zeitmarke dar. Der Startzeitpunkt, der asynchron zu dem Taktsignal
durch den Zustandsübergang
eines der Steuersignale bestimmt ist, lässt sich unabhängig von
dem Taktsignal variabel festlegen. Er kann also zeitlich sehr nahe
an den Endzeitpunkt der Lesezeit verschoben werden, wodurch sich kurze
Lesezeiten testen lassen.
-
In
einer Weiterbildung des Verfahrens zum Testen eines integrierten
Halbleiterspeichers erzeugt die Steuerschaltung ein erstes internes
Steuersignal zum leitend Steuern der Auswahltransistoren, infolge des
Zustandsübergangs
eines der Steuersignale. Die Auswahltransistoren werden somit nach
einer festgelegten internen Signalabfolge, d.h. einer zeitlichen Verzögerung,
leitend gesteuert. Zum Auslesen des Speicherinhalts mindestens einer
der Speicherzellen am Datenanschluss erzeugt die Steuerschaltung
ein zweites internes Steuersignal, infolge der aus den Steuersignalen
gebildeten zweiten Signalkombination.
-
In
einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
werden das erste interne Steuersignal und das zweite interne Steuersignal
in Zeitabständen,
die kürzer
als eine Taktperiode des Taktsignals sind, erzeugt.
-
Das
Einlesen eines Datensatzes in Speicherzellen des integrierten Halbleiterspeichers
kann erfolgen, bevor der integ rierte Halbleiterspeicher in den Testbetriebszustand
geschaltet wird. Dieser Datensatz muss beim Testen des integrierten
Halbleiterspeichers mit der eingestellten Lesezeit korrekt ausgelesen
werden. Die Lesezeit wird dazu beim Testen kürzer als die zu spezifizierende
Lesezeit eingestellt. Wenn der Datensatz fehlerhaft ausgelesen wird,
erfüllt
der Halbleiterspeicher die Spezifikation nicht. Da das Testverfahren
sich auf Scheibenebene anwenden lässt, kann die betreffende Speicherzelle
durch eine eventuell vorhandene redundante Speicherzelle ersetzt
werden.
-
In
einer anderen Ausgestaltungsform des Verfahrens zum Testen eines
integrierten Halbleiterspeichers wird die Steuerschaltung im ersten
Testzyklus mit einer aus den Steuersignalen gebildeten dritten Signalkombination
angesteuert, wobei im Testbetriebszustand bei der dritten Signalkombination
eines der Steuersignale eine Signalflanke asynchron zu dem Taktsignal
des integrierten Halbleiterspeichers aufweist und die Signalflanke
des Steuersignals den Zustandsübergang
des Steuersignals bewirkt, durch den die Auswahltransistoren der
Speicherzellen von der Steuerschaltung leitend gesteuert werden.
-
Zum
Starten des ersten Testzyklus des integrierten Halbleiterspeichers
kann die Steuerschaltung mit einer aus den Steuersignalen gebildeten vierten
Signalkombination angesteuert werden. Sobald die Steuerschaltung
im Testbetriebszustand mit dieser Signalkombination angesteuert
wird, akzeptiert sie an ihren Steueranschlüssen eine Änderung der Signalabfolge gegenüber dem
Testbetriebszustand.
-
In
einer bevorzugten Implementierung des Verfahrens zum Testen eines
integrierten Halbleiterspeichers werden die Bitlei tungen infolge
der Ansteuerung der Steuerschaltung mit der vierten Signalkombination
durch die Steuerschaltung auf ein gemeinsames Spannungspotential
zwischen einem einer logischen 1-Information entsprechenden hohen Spannungspotential
und einem einer logischen 0-Information entsprechenden niedrigen
Spannungspotential vorgeladen.
-
Nach
einem weiteren Merkmal des erfindungsgemäßen Verfahrens zum Testen eines
integrierten Halbleiterspeichers wird die Steuerschaltung mit einer
aus den Steuersignalen gebildeten fünften Signalkombination angesteuert,
wodurch sich der integrierte Halbleiterspeicher nach dem zweiten
Testzyklus wieder in den Normalbetriebszustand schalten lässt.
-
Ein
besonderer Vorteil des erfindungsgemäßen Verfahrens liegt darin,
dass im Testbetriebszustand zum Steuern des integrierten Halbleiterspeichers
die gleichen Steuersignale benutzt werden können, die auch im Normalbetriebszustand
zur Steuerung des integrierten Halbleiterspeichers verwendet werden.
Es sind also keine zusätzlichen Steuersignale
und somit auch keine zusätzlichen Steueranschlüsse notwendig.
Im Normalbetriebszustand erfolgt das Ansteuern der Steuerschaltung
des integrierten Halbleiterspeichers mit der aus den Steuersignalen
gebildeten zweiten Signalkombination zum Auslesen einer der Speicherzellen,
wobei die Steuersignale der zweiten Signalkombination die Steuerschaltung
im Normalbetriebszustand synchron zu dem Taktsignal ansteuern. Des
weiteren erfolgt nach dieser Ausbildungsform des Verfahrens das
Ansteuern der Steuerschaltung im Normalbetriebszustand des integrierten
Halbleiterspeichers mit der aus den Steuersignalen gebildeten dritten
Signalkombination zum Aktivieren des integrierten Halbleiterspeichers,
wobei die Steuersignale der dritten Signalkombination die Steuerschaltung
im Normalbetriebszustand synchron zu dem Taktsignal ansteuern. Das Ansteuern
der Steuerschaltung kann im Normalbetriebszustand des integrierten
Halbleiterspeichers mit der aus den Steuersignalen gebildeten vierten
Signalkombination zum Vorladen der Bitleitungen erfolgen, wobei
die Steuersignale der vierten Signalkombination die Steuerschaltung
im Normalbetriebszustand synchron zu dem Taktsignal ansteuern. Schließlich kann
das Ansteuern der Steuerschaltung im Normalbetriebszustand des integrierten
Halbleiterspeichers mit einer aus den Steuersignalen gebildeten
weiteren Signalkombination zum Einschreiben der logischen 0- oder
1-Information in eine der Speicherzellen erfolgen, wobei die Steuersignale
der weiteren Signalkombination die Steuerschaltung im Normalbetriebszustand
synchron zu dem Taktsignal ansteuern.
-
In
einer weiteren Ausführungsform
wird der Signalpegel während
des Zustandsübergangs
eines der Steuersignale im ersten Testzyklus von einem ersten Signalpegel
in einen zweiten Signalpegel geändert.
-
Die
Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch
einen integrierten Halbleiterspeicher mit Steueranschlüssen zum Anlegen
von Steuersignalen, mit mindestens einem Datenanschluss zum Anlegen
von Datensignalen und mit Adressanschlüssen zum Anlegen von Adresssignalen.
Der integrierte Halbleiterspeicher enthält ein Speicherzellenfeld mit
Speicherzellen, die jeweils einen Auswahltransistor und einen Speicherkondensator
umfassen. Des weiteren ist eine Steuerschaltung vorgesehen, durch
die der integrierte Halbleiterspeicher im Normalbetriebszustand
synchron zu einem Taktsignal und im Testbetriebszustand synchron
oder asynchron zu dem Taktsignal betreibbar ist. Die Steuersignale,
die Datensignale und die Adresssignale sind der Steuerschaltung eingangsseitig
zuführbar.
Ferner ist die Steuerschaltung ausgangsseitig mit dem Speicherzellenfeld
verbunden. Die Steuerschaltung ist dabei derart ausgebildet, dass
beim Ansteuern der Steuerschaltung mit einer aus den Steuersignalen,
den Datensignalen und den Adresssignalen gebildeten ersten Signalkombination der
integrierte Halbleiterspeicher in einen Testbetriebszustand geschaltet
wird. Darüber
hinaus ist die Steuerschaltung derart ausgebildet, dass beim Ansteuern
der Steuerschaltung im ersten Testzyklus des Testbetriebszustands
mit einem Zustandsübergang
eines der Steuersignale die jeweiligen Auswahltransistoren der Speicherzellen
leitend gesteuert werden. Der Zustandsübergang erfolgt dabei asynchron
zu einem Taktsignal. Des weiteren ist die Steuerschaltung derart
ausgebildet, dass beim Ansteuern der Steuerschaltung im zweiten
Testzyklus des Testbetriebszustands mit einer aus den Steuersignalen gebildeten
zweiten Signalkombination der Speicherinhalt mindestens einer der
Speicherzellen ausgelesen wird.
-
In
einer weiteren Ausführungsvariante
umfasst der integrierte Halbleiterspeicher erste Leseverstärker sowie
erste Bitleitungspaare, über
die die Leseverstärker
mit den Speicherzellen des Speicherzellenfeldes verbunden sind,
und ein zweites Bitleitungspaar, das über einen zweiten Leseverstärker mit
dem Datenanschluss verbunden ist. Die ersten Bitleitungspaare sind über die
jeweilig mit ihnen verbundenen ersten Leseverstärker mit dem zweiten Bitleitungspaar
verbindbar. Die Steuerschaltung ist ausgangsseitig mit Steueranschlüssen der
Auswahltransistoren und Steueranschlüssen der ersten Leseverstärkern verbunden.
In dieser Ausführung
ist die Steuerschaltung derart ausgebildet, dass sie im ersten Testzyklus
des Testbetriebszustands ausgangsseitig ein erstes internes Steuersignal
zum leitend Steuern der Auswahltransistoren erzeugt, wenn eines
der ihr eingangsseitig zugeführten
Steuersignale einen Zustandsübergang
von einem ersten Signalpegel zu einem zweiten Signalpegel aufweist.
Weiter ist die Steuerschaltung derart ausgebildet, dass sie im zweiten
Testzyklus des Testbetriebszustands ausgangsseitig ein zweites internes
Steuersignal erzeugt, so dass einer der ersten Leseverstärker das an
ihn angeschlossene erste Bitleitungspaar mit dem zweiten Bitleitungspaar
zum Auslesen des Speicherinhalts einer der Speicherzellen verbindet,
wenn ihr eingangsseitig die aus den Steuersignalen gebildete zweite
Signalkombination zugeführt
wird.
-
Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der Erfindung zeigen, näher
erläutert.
Es zeigen:
-
1 ein
Signalzustandsdiagramm eines Schreib- und Lesezugriffs auf einen
integrierten Halbleiterspeicher,
-
2 einen
integrierten Halbleiterspeicher zum Testen der Lesezeit gemäß der Erfindung,
-
3 ein
Signalzustandsdiagramm des erfindungsgemäßen Testverfahrens,
-
4 ein
Ablaufdiagramm eines Testverfahrens zum Testen eines integrierten
Halbleiterspeichers gemäß der Erfindung.
-
2 zeigt
ein Ausführungsbeispiel
eines integrierten Halbleiterspeichers 100 zum Testen der Lesezeiten
gemäß der Erfindung.
Der integrierte Halbleiterspeicher 100 umfasst ein Speicherzellenfeld 10,
ein Adressregister 50 und eine Steuerschaltung 60.
Das Speicherzellenfeld 10 ist mit einem Daten anschluss
DIO zum Ein- und Auslesen von Datensignalen DQ verbunden. Das Adressregister 50 ist mit
Adressanschlüssen
A1, A2, ..., An zum Anlegen von Adresssignalen AS1, AS2, ..., ASn
verbunden. Die Steuerschaltung 60 ist über Steuersignale /CS, /RAS,
/CAS, /WE, CLK und Sn ansteuerbar. Die Steuersignale werden jeweils
an einen Steueranschluss S60a, S60b, S60c, S60d, S60e, ..., S60n
der Steuerschaltung 60 angelegt. Das Steuersignal CLK, das
am Steueranschluss S60e angelegt wird, stellt den Steuertakt des
integrierten Halbleiterspeichers dar. Im Falle eines synchron betriebenen
integrierten Halbleiterspeichers, beispielsweise eines sogenannten
SDRAM-Halbleiterspeichers, steuern die übrigen Steuersignale die Steuerschaltung 60 synchron
zu dem Steuertakt CLK an. Neben den Steuersignalen sind der Steuerschaltung 60 auch
Signale, die an den Datenanschluss DIO angelegt werden, zuführbar. Ebenfalls
sind der Steuerschaltung 60 über das Adressregister 50 an
die Adressanschlüsse
angelegte Adresssignale AS1, AS2, ..., ASn zuführbar. Die Steuerschaltung 60 erzeugt
je nachdem, welche Steuersignale, Adresssignale und Datensignale
bzw. Signalkombinationen aus den Steuersignalen, den Adresssignalen
und den Datensignalen ihr zugeführt werden,
interne Steuersignale S1 und S2.
-
Das
Speicherzellenfeld 10 umfasst Leseverstärker 20a und 20b,
die jeweils über
Steueranschlüsse
S20a und S20b steuerbar sind. Der Leseverstärker 20a ist mit einem
die Bitleitungen BLa und /BLa umfassenden Bitleitungspaar verbunden.
An die Bitleitung BLa ist eine Speicherzelle SZa angeschlossen.
Die Speicherzelle SZa ist als DRAM-Speicherzelle ausgebildet und
umfasst einen Auswahltransistor ATa und einen Speicherkondensator
SCa. Der Speicherkondensator SCa ist mit einem Anschluss M zum Anlegen
eines Bezugspotentials und über
den Auswahltransistor ATa mit der Bitleitung BLa verbunden. Der Auswahltransistor
ATa ist über einen
Steueranschluss SATa steuerbar. Die Bitleitung /BLa ist mit einem
Speicherkondensator SCa' verbunden.
Die Bitleitung /BLa wird als eine zur Bitleitung BLa komplementäre Bitleitung
betrieben. Der Leseverstärker 20a umfasst
einen steuerbaren Schalter 21a und einen ersten Verstärker 23a. Über den
steuerbaren Schalter 21a ist die erste Bitleitung BLa mit
dem ersten Verstärker 23a verbindbar
und über
den ersten Verstärker 23a mit
einer lokalen Datenleitung LDQ verbunden. Der Leseverstärker 20a umfasst
ferner einen zweiten steuerbaren Schalter 22a und einen
zweiten Verstärker 24a.
Die komplementäre
Bitleitung /BLa ist über
den zweiten steuerbaren Schalter 22a mit dem zweiten Verstärker 24a verbindbar
und über
diesen mit einer komplementären
lokalen Datenleitung /LDQ verbunden.
-
Das
Speicherzellenfeld 10 enthält darüber hinaus einen weiteren Leseverstärker 20b,
der über eine
Bitleitung BLb mit einer weiteren Speicherzelle SZb und über eine
zur Bitleitung BLb komplementäre Bitleitung
/BLb mit einem Speicherkondensator SCb' verbunden ist. Die als DRAM-Speicherzelle
ausgebildete Speicherzelle SCb umfasst einen Auswahltransistor ATb,
der über
einen Steueranschluss SATb steuerbar ist und einen Speicherkondensator
SCb. Der Leseverstärker 20b umfasst
einen ersten steuerbaren Schalter 21b und einen ersten
Verstärker 23b. Die
Bitleitung BLb ist über
den steuerbaren Schalter 21b mit dem ersten Verstärker 23b verbindbar
und über
den Verstärker 23b mit
der lokalen Datenleitung LDQ verbunden. Der Leseverstärker 20b umfasst ferner
einen zweiten steuerbaren Schalter 22b und einen zweiten
Verstärker 24b.
Die zur Bitleitung BLb komplementäre Bitleitung /BLb ist über den
steuerbaren Schalter 22b mit dem Verstärker 24b verbindbar und über den
Verstärker 24b mit
der komplementären
lokalen Datenleitung /LDQ verbunden. Die lokale Datenleitung LDQ
und ihre komplementäre
lokale Datenleitung /LDQ sind an einen sekundären Leseverstärker 30 angeschlossen,
der mit dem Datenanschluss DIO zum Ein- und Auslesen von Daten DQ verbunden
ist. Die Steueranschlüsse
SATa und SATb der Auswahltransistoren sind mit einer Wortleitung WL
verbunden. Zur Steuerung der Auswahltransistoren erzeugt die Steuerschaltung 60 das
interne Steuersignal S1, das über
einen Wortleitungstreiber 40 den Steueranschlüssen SATa
und SATb der Auswahltransistoren ATa und ATb zugeführt wird.
Die steuerbaren Schalter 21a, 22a, 21b und 22b der
Leseverstärker 20a und 20b sind über das
interne Steuersignale S2, das den Steueranschlüssen S20a des ersten Leseverstärkers 20a und
dem Steueranschluss S20b des zweiten Leseverstärkers 20b zugeführt wird,
steuerbar. Auf die Funktionsweise der Schaltungskomponenten der 2 beim
Testen der Lesezeiten des integrierten Halbleiterspeichers wird im
Folgenden bei der Beschreibung der 3 und 4 eingegangen.
-
3 zeigt
ein Signalzustandsdiagramm des erfindungsgemäßen Verfahrens zum Testen der Lesezeiten
eines integrierten Halbleiterspeichers. Dargestellt ist die zeitliche
Abfolge der Steuersignale /CS, /RAS, /CAS und /WE sowie des Datensignals DQ
während
acht aufeinanderfolgender Taktzyklen des Steuertaktes CLK bzw. /CLK.
Bis zum fünften Taktzyklus
des Steuertaktes entspricht das Signalzustandsdiagramm dem in 1 bereits
beschriebenen Signalzustandsdiagramm. Nach Ansteuerung der Steuerschaltung 60 mit
den Signalkombinationen ACT und WRITE werden Datensignale DQ in
eine ausgewählte
Speicherzelle eingeschrieben. Zur genauen Beschreibung der einzelnen
Signalkombinationen bis zum fünften
Taktzyklus wird auf die Beschreibung zur 1 verwiesen.
Nach dem fünften Taktzyklus
wird eine beliebige Signalkombination aus Datensignalen, Steuersignalen
und Adresssignalen an den Datenan schluss DIO, die Steueranschlüsse S60a,
..., S60n und an die Adressanschlüsse A1, ..., An angelegt. Bei
dieser Signalabfolge handelt es sich um eine charakteristische Signalkombination,
bei deren Auftreten die Steuerschaltung den integrierten Halbleiterspeicher
in einen Testbetriebszustand zum Testen der Lesezeiten schaltet.
Es kann sich dabei beispielsweise um jeweilige Zustandsänderungen der
Steuersignale /CS, /RAS, /CAS und /WE, wie in den Signalzustandsdiagrammen
der 1 und 3 dargestellt ist, handeln,
die innerhalb eines Taktzyklus an die Steueranschlüsse S60a,
S60b, S60c und S60d angelegt werden. Die Steuerschaltung 60 ist
jetzt für
Signalabfolgen sensibilisiert, die speziell für den Testbetrieb zum Testen
der Lesezeiten an die Steueranschlüsse, Adressanschlüsse und Datenanschlüsse des
integrierten Halbleiterspeichers angelegt werden. Insbesondere werden
nun auch von der Steuerschaltung 60 asynchron zum Steuertakt
des integrierten Halbleiterspeichers angelegte Steuer-, Adress-
und Datensignale akzeptiert. Im Gegensatz zum Normalbetriebszustand
ist der integrierte Halbleiterspeicher im Testbetriebszustand sowohl
synchron als auch asynchron betreibbar.
-
Während des
sechsten Taktzyklus wird die bereits in 1 beschriebene
Signalkombination PRE an die Steueranschlüsse des integrierten Halbleiterspeichers
angelegt. Die Signalkombination PRE weist jeweilige Zustandsübergänge der
Steuersignale /CS, /RAS und /WE von einem hohen Signalpegel in einen
niedrigen Signalpegel. Die Zustandsübergänge werden synchron zu den
Taktsignalen CLK und /CLK am Kreuzungspunkt der beiden Taktsignale an
die Steueranschlüsse
des integrierten Halbleiterspeichers angelegt. Die Signalkombination
PRE bewirkt ein Vorladen der Bitleitungen, um Störeinflüsse aufgrund noch vorhandener
Spannungspegel auf den Bitleitungen für einen nachfolgenden Lesezugriff zu
vermeiden. Am Ende des sechsten Taktzyklus wechseln die Steuersignale
/CS, /RAS und /WE vom niedrigen Signalpegel wieder in den hohen
Signalpegel.
-
Während dem
siebten Taktzyklus wird an die Steueranschlüsse die Signalkombination ACTM
angelegt, die eine Modifikation des Aktivierungssignals ACT während des
ersten Taktzyklus des Steuertaktes darstellt. Wie die Signalkombination
ACT, so umfasst auch die Signalkombination ACTM Zustandsänderungen
der beiden Steuersignale /CS und /RAS. Die Steuersignale /CS und
/RAS werden jedoch bei der Signalkombination ACTM im Gegensatz zur
Signalkombination ACT asynchron zum Steuertakt des integrierten
Halbleiterspeichers an die Steueranschlüsse angelegt. Die Signalkombination
ACTM bewirkt dabei das leitend Steuern der Auswahltransistoren der
Speicherzellen einer Zeile des Speicherzellenfeldes. Die betreffenden
Auswahltransistoren werden jedoch nicht wie im Normalbetriebszustand
bei der Signalkombination ACT zum Kreuzungspunkt der Taktsignale
CLK und /CLK während
des siebten Taktzyklus leitend gesteuert, sondern zum Zeitpunkt
der aufsteigenden Signalflanke des Steuersignals /RAS. Wenn die
Steuerschaltung 60 am Steueranschluss S60b die aufsteigende
Flanke des Steuersignals /RAS detektiert, erzeugt sie das interne
Steuersignal S1, mit dem die Auswahltransistoren der Speicherzellen
SZa und SZb leitend gesteuert werden. Im Gegensatz zum Steuersignal
/RAS wird das Steuersignal /CS während
der Signalkombination ACTM weiterhin synchron zum Steuertakt an
den Steueranschluss S60a der Steuerschaltung 60 angelegt
und wechselt am Ende des siebten Taktzyklus wieder vom niedrigen
Signalpegel in den hohen Signalpegel.
-
Während des
nachfolgenden achten Taktzyklus wird die Signalkombination READ,
die aus jeweiligen Zustandsänderungen
der Steuersignale /CS und /CAS gebildet wird, an die Steueran schlüsse des integrierten
Halbleiterspeichers angelegt. Die Steuersignale /CS und /CAS steuern
dabei die Steuerschaltung 60 synchron zum Steuertakt an.
Sobald die Steuerschaltung 60 die Signalkombination READ
an den Steueranschlüssen
S60a und S60c detektiert, wird die zu einer Spaltenadresse zugehörige Speicherzelle
ausgelesen. Die Steuerschaltung 60 erzeugt daher am Kreuzungspunkt
der beiden Steuertakte CLK und /CLK das interne Steuersignal S2,
das sie den Steueranschlüssen
S20a und S20b der beiden Leseverstärker 20a und 20b zuführt. Derjenige Leseverstärker, der
an die ausgewählte
Speicherzelle angeschlossen ist, wird durch dieses Steuersignal aktiviert.
Wenn beispielsweise die an die Adressanschlüsse angelegte Spaltenadresse
die Speicherzelle SZa auswählt,
so werden die beiden steuerbaren Schalter 21a und 22a des
Leseverstärkers 20a leitend
gesteuert. Die steuerbaren Schalter 21b und 22b des
Leseverstärkers 20b werden
gesperrt betrieben. Wenn in der Speicherzelle SZa beispielsweise eine
logische 1-Information
abgespeichert war, so verstärkt
der Verstärker 23a die
Potentialanhebung auf der Bitleitung BLa zu einem hohen Spannungspotential
auf der lokalen Datenleitung LDQ. Auf der komplementären lokalen
Datenleitung /LDQ erzeugt der Leseverstärker 20a einen niedrigen
Spannungspegel. Der sekundäre
Leseverstärker 30 vergleicht die
beiden ihm zugeführten
Signalpegel und erzeugt ausgangsseitig ein der logischen 1-Information entsprechendes
Datensignal DQ. Nach dem Auslesen der Speicherzelle wird der Testbetriebszustand
des integrierten Halbleiterspeichers durch das Anlegen einer charakteristischen
Signalkombination zum Beenden des Testbetriebszustandes wieder deaktiviert. Dabei
kann es sich wieder um eine beliebige Signalkombination aus Datensignalen,
Steuersignalen und Adresssignalen handeln. Sobald die Steuerschaltung 60 diese
Signalkombination erkennt, schaltet sie den integrierten Halbleiterspeicher
wieder in den Normalbetriebszustand.
-
Durch
die Verschiebung der Signalflanke des Steuersignals /RAS während der
Signalkombination ACTM kann die zu testende Lesezeit variiert werden. Da
die auf die Signalkombination ACTM folgende Signalkombination READ
die Steuerschaltung 60 immer synchron zu einem nachfolgenden
Steuertakt ansteuert, stellt die Signalkombination READ einen festen
Bezugszeitpunkt dar. Wenn die aufsteigende Signalflanke des Steuersignals
/RAS die Steuerschaltung 60 zeitlich weiter vor der Signalkombination
READ ansteuert, so kann die zu testende Lesezeit verlängert werden.
Wenn die steigende Signalflanke des Steuersignals /RAS zeitlich
näher an
die Signalkombination READ verschoben wird, so lassen sich kürzere Lesezeiten
testen.
-
Dadurch,
dass die Steuerschaltung 60 im Testbetriebszustand asynchron
arbeitet, kann der zeitliche Abstand zwischen dem leitend Steuern
eines Auswahltransistors einer Speicherzelle und dem Auslesen der
entsprechenden Speicherzelle am Datenanschluss DIO kürzer sein
als der Taktzyklus des Steuertaktes. Somit lassen sich Lesezeiten
einstellen bzw. testen, die kürzer
sind als eine Taktperiode des Steuertaktes.
-
Um
die in der Spezifikation angegebenen Lesezeiten zu gewährleisten,
werden die zu testenden Lesezeiten kürzer eingestellt, als sie im
Datenblatt spezifiziert sind. Wenn beispielsweise in der Spezifikation
eine Lesezeit von 12 ns als Zeitspanne angegeben wird, die erforderlich
ist bis Daten nach dem leitend Steuern des Auswahltransistors am
Datenanschluss DIO anliegen, so kann mit dem beschriebenen Verfahren
der zeitliche Abstand zwischen dem leitend Steuern des Auswahltransistors
und dem Anliegen der Daten am Datenanschluss DIO auf beispielsweise
8 ns reduziert werden. Wenn der während der Taktzyklen 3, 4 und
5 eingelesene Datensatz DQ bei der eingestellten Lesezeit korrekt
ausgelesen werden kann, so kann die betreffende Speicherzelle als
fehlerfrei angesehen werden. Wenn der zuvor eingelesene Datensatz
DQ jedoch innerhalb der eingestellten Zeitspanne nicht richtig ausgelesen werden
kann, so lässt
sich auf eine fehlerhafte Speicherzelle schließen. Diese kann bei Anwendung
des Testverfahrens auf Scheibenebene durch eine redundante Speicherzelle
ersetzt werden.
-
4 zeigt
das in 3 anhand des Signalzustandsdiagramm beschriebene
Verfahren zum Testen der Lesezeiten in einem Ablaufdiagramm. Zum
Aktivieren des Testbetriebszustandes des integrierten Halbleiterspeichers
wird eine beliebige Signalkombination aus Datensignalen, Steuersignalen und
Adresssignalen an die Steueranschlüsse der Steuerschaltung 60 angelegt.
Die Steuerschaltung 60 wird dadurch für die den Testbetriebszustand kennzeichnenden
Signalkombinationen aus den Steuersignalen sensibilisiert. Zum Starten
des ersten Testzyklus im Testbetriebszustand wird die Steuerschaltung 60 mit
der Signalkombination PRE angesteuert. Dadurch werden die Bitleitungen
des Speicherzellenfeldes auf ein gemeinsames Vorladepotential vorgeladen.
Nachfolgend wird die Steuerschaltung 60 mit der Signalkombination
ACTM angesteuert. Sobald die Steuerschaltung 60 die steigende
Signalflanke des /RAS Steuersignals detektiert, wird der Auswahltransistor
der zu testenden Speicherzelle leitend gesteuert. Das leitend Steuern
des Auswahltransistors erfolgt dabei asynchron zu einem Steuertakt
des Halbleiterspeichers. Dadurch kann die Operation des leitend
Steuern des Auswahltransistors zeitlich nahe an die nachfolgende
READ-Signalkombination zum Auslesen der Speicherzelle am Datenanschluss
DIO verschoben werden. Durch das nachfolgende Ansteuern der Steuerschaltung 60 mit einer
charakteristischen Signalkombination aus Datensignalen, Steuersignalen
und Adresssignalen lässt
sich der Testbetriebszustand des integrierten Halbleiterspeichers
wieder deaktivieren.
-
- 10
- Speicherzellenfeld
- 20
- primärer Leseverstärker
- 21,
22
- steuerbarer
Schalter
- 23,
24
- Verstärkerelement
- 30
- sekundärer Leseverstärker
- 40
- Wortleitungstreiber
- 50
- Adressregister
- 60
- Steuerschaltung
- 100
- integrierter
Halbleiterspeicher
- S60
- Steueranschluss
der Steuerschaltung
- S1,
S2
- interne
Steuersignale
- WL
- Wortleitung
- BL
- Bitleitung
- AT
- Auswahltransistor
- SC
- Speicherkondensator
- SZ
- Speicherzelle
- M
- Bezugspotentialanschluss
- SAT
- Steueranschluss
des Auswahltransistors
- LDQ
- lokale
Datenleitung
- DQ
- Datenstrom
- DIO
- Ein-/Ausgangsanschluss
für Daten
- CLK
- Taktsignal
- /CS
- Chip-Select
Signal
- /RAS
- Row-Adress-Strobe
Signal
- /CAS
- Column-Adress-Strobe
Signal
- /WE
- Write-Enable
Signal
- ACT
- Signalkombination
zur Aktivierung des Halbleiter
-
- speichers
- WRITE
- Signalkombination
für einen
Schreibzugriff
- READ
- Signalkombination
für einen
Lesezugriff
- PRE
- Signalkombination
für einen
Vorladevorgang
- ACTM
- modifiziertes
Aktivierungssignal zum leitend Steu
-
- ern
von Auswahltransistoren im Testbetriebszustand
- TRCD
- Lesezeit