JP2000021198A - 同期型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト動作モードにおいてテスタ装置の生成
する外部クロック信号よりも高速なテスト動作が可能な
同期型半導体集積回路装置を提供する。 【解決手段】 同期型半導体記憶装置１０００は、テス
ト動作モードにおいて、外部クロック信号ｅｘｔ．ＣＬ
Ｋを受けて、周波数の高い内部クロック信号ｉｎｔ．Ｃ
ＬＫを生成する内部クロック調整回路２００に制御され
て、書込み動作および読出動作を行う。内部クロック調
整回路２００に含まれるクロック周期変換回路４００
は、外部クロック信号をから順次位相の遅れたクロック
信号ＣＬＫ１〜ＣＬＫ８の特定の対について、階層的に
排他的論理和演算を行うことにより、内部クロック信号
ｉｎｔ．ＣＬＫを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、外部クロック信号に同期して動作す
る半導体集積回路装置に関する。より特定的には、この
発明は、外部クロック信号に同期して動作する、たとえ
ば同期型半導体記憶装置に関する。

【０００２】

【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。

【０００３】また、上述したようなＳＤＲＡＭに限ら
ず、近年の半導体集積回路装置の動作速度は、その微細
加工技術や設計技術等の向上に伴って、著しく向上して
いる。

【０００４】このようなＳＤＲＡＭ等の半導体集積回路
装置の製造工程においては、その製造工程中において、
あるいは製品出荷段階前において、製品の良不良の判断
や信頼性保証のために、いわゆるテスタ装置による電気
的特性の評価が行なわれる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たとおりＳＤＲＡＭ等の動作速度の向上に伴って、テス
タ装置の動作速度も試験対象デバイスの動作速度に対応
して向上させることが必要となり、試験コストが高くな
る傾向にある。

【０００６】図２１は、従来の１Ｇビットの容量を有す
るＳＤＲＡＭ２０００の全体構成を示す概略ブロック図
である。

【０００７】ＳＤＲＡＭ２０００は、クロック入力端子
２およびクロック入力バッファ４を介して外部クロック
信号ｅｘｔ．ＣＬＫを受け内部クロック信号ｉｎｔ．Ｃ
ＬＫを出力する内部制御クロック生成回路８と、外部制
御信号入力端子１０を介して与えられる制御信号を入力
バッファ１２〜２０を介して受け、内部制御信号を出力
するモードデコーダ２２と、入力信号の“Ｈ”レベルま
たは“Ｌ”レベルの判定をする際の基準電位Ｖｒｅｆを
受ける入力端子２２と、アドレス信号入力端子３０を介
して与えられるアドレス信号と、制御信号とに応じて、
ＳＤＲＡＭ２０００の動作モードに対する情報、たとえ
ばバースト長に関するデータ等を設定し保持するモード
レジスタ４６と、アドレス信号入力端子３０を介して与
えられるアドレス信号Ａ０〜Ａ１２を受けて、モードデ
コーダ２２に制御されて時分割して与えられる行アドレ
スおよび列アドレスをそれぞれ受けるロウアドレスバッ
ファ４７およびコラムアドレスバッファ４９とを含む。

【０００８】ＳＤＲＡＭ２０００は、さらに、モードデ
コーダ２２により制御され、セルフリフレッシュモード
が設定されている期間中セルフリフレッシュ動作を制御
するクロックを出力するセルフリフレッシュタイマ５４
と、セルフリフレッシュタイマ５４により制御されて、
セルフリフレッシュ期間中のアドレス信号を出力するリ
フレッシュアドレスカウンタ５６と、リフレッシュアド
レスカウンタ５６およびロウアドレスバッファ４７から
の出力を受けて、通常動作中はロウアドレスバッファ４
７からの出力を、セルフリフレッシュモード期間中はリ
フレッシュアドレスカウンタ５６からの出力を選択的に
出力するマルチプレクサ５８と、アドレス信号入力端子
３０を介して与えられるバンクアドレスＢＡ０〜ＢＡ２
を受けるバンクアドレスバッファ５１、バンクアドレス
バッファ５１からの出力を受けて、指定されたバンクア
ドレスを出力するバンクデコーダ６６と、指定されたバ
ンク内の行アドレスをプリデコードするロウプリデコー
ダ６２と、コラムアドレスバッファ５１からの出力を受
けて、バーストモードが指定されている間は設定されて
いるバースト長に応じたバーストアドレスを出力するバ
ーストアドレスカウンタ６０と、バーストアドレスカウ
ンタ６０からの出力を受けて、選択されたバンク内の列
アドレスをプリデコードするコラムプリデコーダ６４と
を含む。

【０００９】ＳＤＲＡＭ２０００は、さらに、バンク０
〜バンク７にそれぞれ対応して設けられるメモリアレイ
ブロック１００、１１０および１２０と、各メモリアレ
イブロック（バンク）に対応して設けられ、バンクデコ
ーダ６６およびロウプリデコーダ６２からの出力に応じ
て、対応するバンク中の行の選択を行なうロウデコーダ
１０２、１１２、１２２と、各バンクに対応して設けら
れ、コラムプリデコーダ６４からの出力を受けて、対応
するバンク中の列の選択を行なうコラムデコーダ１０
４、１１４、１２４と、各バンクに対応して設けられ、
読出されたデータをグローバルＩ／ＯバスＧ−Ｉ／Ｏに
与え、あるいはグローバルＩ／ＯパスＧ−Ｉ／Ｏからの
書込データを対応するメモリアレイブロックに与える入
出力回路１０６、１１６、１２６と、グローバルＩ／Ｏ
バスに与える書込データ、あるいはグローバルＩ／Ｏバ
スにより伝達された読出データを保持するリード／ライ
トレジスタ８４と、リード／ライトレジスタ８４に対し
て双方向入出力バッファ７２〜８２を介して設けられ、
入出力データＤＱ０〜ＤＱ３１を外部との間で授受する
データ入出力端子７０とを含む。

【００１０】図２２は、図２１に示した従来のＳＤＲＡ
Ｍ２０００の動作を説明するためのタイミングチャート
である。

【００１１】時刻ｔ０（図示せず）において、外部クロ
ック信号ｅｘｔ．ＣＬＫの立上がり時点において、信号
／ＣＳ、信号／ＲＡＳが活性状態（“Ｌ”レベル）であ
って、活性化されるバンクアドレスが指定されること
で、対応するバンクの動作が活性化されているものとす
る。

【００１２】また、時刻ｔ０において与えられたアドレ
ス信号に応じて、対応する行の選択動作が行なわれる。

【００１３】続いて、時刻ｔ１における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりの時点で、信号／ＣＳ、信
号／ＣＡＳおよび信号／ＷＥが活性状態（“Ｌ”レベ
ル）であることに応じて、書込動作が指定される。時刻
ｔ１において与えられるアドレス信号に応じて、連続し
たデータの書込（バーストライト動作）が行なわれる。
すなわち、ＳＤＲＡＭ２０００内における書込動作を指
示する信号ＷＲＩＤＥが活性状態（“Ｈ”レベル）とな
るとともに、バーストアドレスカウンタ６０から指定さ
れたバースト長に応じた内部アドレスｉｎｔ．ＡＴＤが
出力される。

【００１４】これに応じて、時刻ｔ１においてデータ入
出力端子ＤＫに与えられた書込データは、ＳＤＲＡＭ２
０００内のライトレジスタ８４中にラッチされ、グロー
バルＩ／ＯバスＤ／Ｉ／Ｏを介して、選択されたメモリ
アレイブロックまで伝達される。メモリアレイブロック
中のＩ／Ｏ線対Ｍ−Ｉ／Ｏを介して伝達された書込デー
タは、ＳＤＲＡＭ２０００中において生成される書込ク
ロック信号ＷＣＬＫに同期して、内部アドレス信号ｉｎ
ｔ．ＡＤＤにより選択されたメモリセル列に対応する列
選択信号ＹＳが活性化することで、ビット線対ＢＬへと
伝達される。

【００１５】これに応じて、選択されたメモリセルへの
データの書込が行なわれる。以下、同様にして、順次時
刻ｔ２、時刻ｔ３、時刻ｔ４においてデータ入出力端子
ＤＫに与えられるデータが、順次選択されたメモリセル
へと書込まれる。

【００１６】一方、読出動作においては、時刻ｔ６（図
示せず）における外部クロック信号ｅｘｔ．ＣＬＫの立
上がりの位置において、信号／ＣＳおよび信号／ＲＡＳ
が活性化することで、バンクアドレス信号により選択さ
れたバンクが活性化される。

【００１７】続いて、時刻ｔ７における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりにおいて、信号／ＣＳおよ
び信号／ＣＡＳが活性状態（“Ｌ”レベル）であること
に応じて、読出動作が指定され、時刻ｔ７において与え
られるアドレス信号により、対応する列の選択動作が行
なわれる。この時刻ｔ７において与えられたアドレス信
号に応じて、バーストアドレスカウンタ６０は、指定さ
れたバースト長、たとえばバースト長＝４に対応するバ
ーストアドレスを順次出力する。

【００１８】ＳＤＲＡＭ２０００中において説明される
読出クロック信号ＲＣＬＫに応答して、対応するメモリ
セルの選択が行なわれ、読出データがＩ／Ｏ線対Ｍ−Ｉ
／ＯおよびグローバルＩ／ＯバスＧ−Ｉ／Ｏを介して、
リードライトレジスタ８４まで読出されて保持される。
時刻ｔ７において与えられた列アドレスに対応する読出
データは、時刻ｔ９において、データ入出力端子ＤＱに
対して出力される。

【００１９】以下、同様にして、バーストアドレスカウ
ンタ６０により指定されるバーストアドレスから読出さ
れたデータが、順次時刻ｔ１０、時刻ｔ１１および時刻
ｔ１２において、データ入出力端子ＤＱに与えられる。

【００２０】従来のＳＤＲＡＭにおける書込動作および
読出動作は以上説明したようにして行なわれるので、Ｓ
ＤＲＡＭ２０００のテスト動作を行なうための周波数を
より高くしようとすると、テスタ側で生成する外部のク
ロック周波数を高くすることが必要となる。これは、テ
スタの構成を複雑とし、ひいては高価なテスタ装置を用
いることが必要となる。

【００２１】言い換えると、ＳＤＲＡＭ２０００の製造
工程中におけるテストコストの上昇をもたらしてしまう
という問題点があった。

【００２２】

【課題を解決するための手段】請求項１記載の同期型集
積回路装置は、外部クロック信号に基づいて動作し、外
部から制御信号を受け、かつ外部との間でデータを授受
する同期型半導体集積回路装置であって、前記制御信号
により制御されて、第１の動作モードにおいては、前記
外部クロック信号に対応した内部クロック信号を生成
し、第２の動作モードにおいては、前記外部クロックの
活性化に同期して活性化し、かつ前記外部クロックの１
周期中にＮ回活性状態となる（Ｎ：自然数、Ｎ＞２）内
部クロック信号を生成する内部同期信号発生回路と、前
記制御信号により制御され、前記外部からのデータに対
して前記内部クロック信号に同期して、所定の処理を行
う内部回路と、前記内部クロック信号に同期して、前記
内部回路からのデータを出力するデータ入出力回路とを
備える。

【００２３】請求項２記載の同期型集積回路装置は、請
求項１記載の同期型集積回路の構成に加えて、前記内部
クロック信号に同期して、外部から前記制御信号を取り
こむ制御信号入力回路と、前記内部クロック信号に同期
して、外部から前記アドレス信号を取りこむアドレス信
号入力回路とをさらに備え、前記内部回路は、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、前記制御信号および前記アドレス信号に応じて、対
応するメモリセルを選択する選択回路と、前記選択され
たメモリセルと前記データ入出力回路との間でデータの
授受を行う読出・書込回路とを含む。

【００２４】請求項３記載の同期型集積回路装置は、請
求項１記載の同期型集積回路の構成に加えて、前記外部
クロック信号に同期して、外部から前記制御信号を取り
こむ制御信号入力回路と、前記外部クロック信号に同期
して、外部から前記アドレス信号を取りこむアドレス信
号入力回路とをさらに備え、前記内部回路は、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、前記制御信号および前記アドレス信号に応じて、対
応するメモリセルを選択する選択回路と、前記選択され
たメモリセルと前記データ入出力回路との間でデータの
授受を行う読出・書込回路とを含む。

【００２５】請求項４記載の同期型集積回路装置は、請
求項３記載の同期型集積回路の構成に加えて、外部から
与えられたアドレス信号に基づいて、予め設定されたバ
ースト長に相当するビット数分の内部アドレスを前記内
部クロック信号に同期して生成するバーストカウンタを
さらに備え、前記選択回路は、前記内部アドレス信号に
応じて対応するメモリセルを選択し、前記読出・書込回
路は、前記第２の動作モードにおいては、前記外部クロ
ックの特定の活性化時に取りこまれた書込みデータを保
持し、前記内部クロック信号の活性化に同期して、前記
書込みデータを読出・書込回路に与える。

【００２６】請求項５記載の同期型集積回路装置は、請
求項２または３記載の同期型集積回路の構成に加えて、
前記制御信号と前記アドレス信号とに応じて、前記第１
および前記第２の動作モードいずれが指定されたかのモ
ード指示情報を保持するモード保持回路をさらに備え、
前記内部同期信号発生回路は、前記モード指示情報に応
じて、出力する内部クロック信号の周波数を設定する。

【００２７】請求項６記載の同期型集積回路装置は、請
求項１記載の同期型集積回路の構成において、前記内部
同期信号発生回路は、前記第２の動作モードにおいて
は、前記外部クロック信号と同期し、かつ、前記外部ク
ロックのＮ倍（Ｎ：自然数、Ｎ＞２）の周波数の内部ク
ロック信号を生成し、前記外部クロック信号と前記内部
クロック信号との同期をとるための位相ロックドループ
回路を含む。

【００２８】請求項７記載の同期型集積回路装置は、請
求項１記載の同期型集積回路の構成に加えて、前記内部
同期信号発生回路は、前記第２の動作モードにおいて、
前記内部クロック信号を出力する同期遅延クロック発生
回路を備え、前記同期遅延クロック回路は、前記外部ク
ロック信号を受けて、遅延制御信号レベルに応じた遅延
時間で遅延した信号を出力する可変遅延回路を含み、前
記可変遅延回路は、直列に接続され、各々の遅延時間が
前記遅延制御信号により制御される複数の遅延回路を有
し、前記同期遅延クロック回路は、前記可変遅延回路の
出力と前記外部クロック信号とを受けて、位相比較を行
う位相比較回路と、前記位相比較結果に応じて、前記可
変遅延回路の出力と前記外部クロック信号とが同期する
ように制御するためのレベルを有する前記遅延制御信号
を出力する遅延制御回路と、前記複数の遅延回路からの
複数の遅延出力信号および前記外部クロック信号のう
ち、２つずつの信号の排他的論理和演算結果に基づい
て、前記内部クロック信号を生成する周期変換回路とを
さらに含む。

【００２９】請求項８記載の同期型集積回路装置は、請
求項７記載の同期型集積回路の構成に加えて、前記可変
遅延回路は、２^m 個（ｍ：自然数）の遅延回路を含み、
前記周期変換回路は、前記遅延回路からの複数の遅延出
力信号および前記外部クロック信号のうち、一方に対し
て他方が２^m-1 個の前記遅延回路の遅延時間分だけ遅延
した２つの信号の排他的論理和演算を行う排他的論理和
ゲートを含む。

【００３０】請求項９記載の同期型集積回路装置は、請
求項７記載の同期型集積回路の構成に加えて、前記可変
遅延回路は、２^m 個（ｍ：自然数）の遅延回路を含み、
前記周期変換回路は、第１番から第ｍ番のｍ個の論理演
算回路を含み、前記第１番の論理演算回路は、前記遅延
回路からの複数の遅延出力および前記外部クロック信号
のうち、一方に対して他方が２^m-1 個の前記遅延回路の
遅延時間分だけ遅延した２つの信号の排他的論理和演算
をそれぞれ行う２^m-1 個の排他的論理和ゲートを有し、
前記第ｉ番（２≦ｉ≦ｍ）の論理演算回路は、前記第
（ｉ−１）番の論理演算回路の２^m-(i-1) 個の排他的論
理和ゲートからの出力のうち、一方に対して他方が２
^m-i 個の前記遅延回路の遅延時間分だけ遅延した２つの
信号の排他的論理和演算をそれぞれ行う２^m-i 個の排他
的論理和ゲートを有し、前記第ｍ番の論理演算回路の前
記排他的論理和演算回路が前記内部クロック信号を出力
する。

【００３１】請求項１０記載の同期型集積回路装置は、
請求項７記載の同期型集積回路の構成に加えて、前記可
変遅延回路は、前記外部クロック信号を受けて、遅延制
御信号レベルに応じた遅延時間で遅延した信号を出力す
るまでの経路中に含まれる前記遅延回路の個数を変更す
る手段をさらに含む。

【００３２】請求項１１記載の同期型集積回路装置は、
請求項１記載の同期型集積回路の構成に加えて、前記内
部同期信号発生回路は、前記第２の動作モードにおい
て、前記内部クロック信号を出力する同期クロック発生
回路を備え、前記同期遅延クロック発生回路は、前記外
部クロック信号の活性化に応じて、セットされるフリッ
プフロップ回路と、前記フリップフロップ回路の出力の
活性化に応じて、所定周期のクロック信号を発振するク
ロックパルス発生回路と、前記クロックパルス発生回路
の出力の活性化回数が所定回数となるのに応じて出力を
活性化するカウンタ回路とを含み、前記フリップフロッ
プ回路は、前記カウンタ回路の出力の活性化に応じてリ
セットされ、前記クロックパルス発生回路の出力および
前記カウンタ回路の出力のいずれかが前記内部クロック
信号として出力される。

【００３３】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。

【００３４】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子２と、外部ク
ロック端子２に与えられたクロック信号をバッファ処理
するクロック入力バッファ４および６と、クロックバッ
ファ４および６の出力を受けて、内部制御クロック信号
を生成する内部制御クロック信号生成回路８と、内部信
号クロック信号を受けて、通常動作モードにおいては内
部制御クロック生成回路８の出力を内部クロック信号ｉ
ｎｔ．ＣＬＫとして出力し、テストモード動作において
は、内部制御クロック信号に基づいて、それよりも周波
数の高い内部クロック信号ｉｎｔ．ＣＬＫを出力する内
部クロック調整回路２００と、外部制御信号入力端子１
０を介して与えられる外部制御信号を、入力バッファ１
２〜２０を介して受けるモードデコーダ２２とを備え
る。

【００３５】内部制御信号入力端子１０には、信号ＣＫ
Ｅと、チップセレクト信号／ＣＳと、行アドレスストロ
ーブ信号／ＲＡＳと、列アドレスストローブ信号／ＣＡ
Ｓと書込制御信号／ＷＥとが与えられる。信号ＣＫＥ
は、チップへの制御信号の入力を可能とすることを指示
するための信号であり、この信号が活性化されないと、
制御信号の入力が許可されずチップとして動作しない。

【００３６】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。

【００３７】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。

【００３８】モードデコーダ２２は、これら外部制御信
号に応じて、ＳＤＲＡＭ１０００の内部回路の動作を制
御するための内部制御信号を出力する。モードデコーダ
２２は、たとえば内部制御信号として、信号ＲＯＷＡ、
信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号ＲＥＡＤ、
信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを出力す
る。信号ＲＯＷＡは、ロウ系のアクセスが行なわれるこ
とを示す信号であり、信号ＣＯＬＡはコラム系アクセス
が行なわれることを示す信号であり、信号ＡＣＴはワー
ド線の活性化を指示する信号である。

【００３９】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。

【００４０】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。

【００４１】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ５４と、セルフリフレッシュタイマ
５４からの指示に従って、リフレッシュ動作を行なうア
ドレスを発生するためのリフレッシュカウンタ５６を含
む。

【００４２】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子２２と、アドレ
ス信号入力端子３０を介して与えられるアドレス信号
と、上述した外部制御信号との組合せに応じて、所定の
動作モード、に対する情報、たとえばバースト長に対す
るデータや後に説明するようなテストモードが指定され
ているかに関する情報を保持するモードレジスタ４６
と、アドレス信号をアドレス信号入力バッファ３２〜３
８を介して受けて、行アドレスが入力されるタイミング
において、入力された行アドレスを保持するロウアドレ
スラッチ４８と、アドレス信号Ａ０〜Ａ１２を受けて、
列アドレスが入力されるタイミングにおいてこの列アド
レスを保持するコラムアドレスラッチ５０と、リフレッ
シュアドレスカウンタ５６からの出力とロウアドレスラ
ッチ４８からの出力とを受けて、通常動作においてはロ
ウアドレスラッチからの出力を、セルフリフレッシュ動
作中はリフレッシュアドレスカウンタ５６からの出力を
選択して出力するマルチプレクサ５８と、マルチプレク
サ５８からの出力を受けて行アドレスをプリデコードす
るためのロウプリデコーダ６２と、コラムアドレスラッ
チ５０に保持された列アドレスを基準として、モードレ
ジスタ４６からのバースト長のデータに応じて内部列ア
ドレスを生成するバーストアドレスカウンタ６０と、バ
ーストアドレスカウンタ６０の出力を受けて、対応する
列アドレスのプリデコードを行なうコラムプリデコーダ
６４と、アドレス入力端子に与えられるバンクアドレス
ＢＡ０〜ＢＡ２を入力バッファ４０〜４４を介して受
け、指定されたバンクアドレス値を保持するバンクアド
レスラッチ５２と、バンクアドレスラッチ５２の出力を
受けて、バンクアドレスをデコードするバンクデコーダ
６６と、それぞれが読出／書込動作を独立に行なうこと
が可能な単位であるバンク０〜バンク７として動作する
メモリアレイブロック１００、１１０および１２０と、
バンクデコーダ６６からの出力およびロウプリデコーダ
６２からの出力に応じて、対応するバンク中の行（ワー
ド線）を選択するためのロウデコーダ１０２、１１２お
よび１２２と、コラムプリデコーダ６４からの出力に応
じて対応するバンク中の列（ビット線対）を選択するた
めのコラムデコーダ１０４、１１４および１２４と、読
出動作においては選択されたバンク中の選択されたメモ
リセルから読出されたデータをグローバルＬ／ＯバスＧ
−Ｉ／Ｏに与え、書込動作においては、バスＧ−Ｉ／Ｏ
により伝達された書込データを対応するバンクに与える
Ｉ／Ｏポート１０６、１１６および１２６と、書込動作
において、外部から与えられた書込データを保持し、バ
ーストＧ−Ｉ／Ｏに与え、読出動作において、バスＧ−
Ｉ／Ｏにより伝達された読出データを保持するリード／
ライトレジスタ８６と、リード／ライトレジスタ８６と
データ入出力端子７０との間で入出力データＤＱ０〜Ｄ
Ｑ３１のやり取りを行なうための双方向入出力バッファ
７２〜８２とを含む。

【００４３】図２は、図１に示した内部クロック調整回
路２００の構成を示す概略ブロック図である。

【００４４】内部クロック調整回路２００は、内部制御
クロック生成回路８からの出力を受けて、モードレジス
タ４６から出力されるテストモード信号ＴＭに制御され
て、テストモードが指定されている期間中（信号ＴＭが
“Ｈ”レベルで、信号／ＴＭが”Ｌ”である期間中）は
導通状態となるトランスミッションゲート２０４と、内
部制御クロック生成回路８からの出力を受けて信号ＴＭ
が不活性期間（“Ｌ”レベル）である期間中は導通状態
となるトランスミッションゲート２０６と、トランスミ
ッションゲート２０４からの出力を受けて、外部クロッ
ク信号よりも周波数の高い内部クロック信号を生成する
内部同期信号発生回路２０２と、内部同期信号発生回路
２０２の出力を受けて、信号ＴＭの活性期間中において
内部クロック信号ｉｎｔ．ＣＬＫとして出力するトラン
スミッションゲート２０８と、信号ＴＭの不活性期間中
において、トランスミッションゲート２０６からの出力
を受けて内部クロック信号ｉｎｔ．ＣＬＫとして出力す
るトランスミッションゲート２１０とを含む。

【００４５】すなわち、内部クロック調整回路２００
は、テストモードが指定されている期間中は、内部同期
信号発生回路２０２により生成された外部クロック信号
ｅｘｔ．ＣＬＫよりも高い周波数のクロック信号を内部
クロック信号ｉｎｔ．ＣＬＫとして出力し、信号ＴＭが
不活性である期間中は内部制御クロック生成回路８から
出力される外部クロック信号ｅｘｔ．ＣＬＫと同一の周
波数の信号を内部クロック信号ｉｎｔ．ＣＬＫとして出
力する。

【００４６】ここで、内部同期信号発生回路２０２とし
ては、たとえばフェーズロックドループ回路（以下ＰＬ
Ｌ回路と称す）と分周回路とを組合せることで、外部ク
ロック信号ｅｘｔ．ＣＬＫの周波数に対して分周比Ｎ
（Ｎは自然数）に相当して、外部クロック信号ｅｘｔ．
ＣＬＫのＮ倍の周波数を発生させる回路としてもよい
し、後に説明するようにＤＬＬ回路に基づいて外部クロ
ック信号ｅｘｔ．ＣＬＫのＮ倍の周波数の内部クロック
信号ｉｎｔ．ＣＬＫを生成する構成とすることが可能で
ある。

【００４７】図３は、図１に示したＳＤＲＡＭ１０００
のテストモードにおける動作の概略を説明するためのタ
イミングチャートである。

【００４８】外部テスタが発生する外部クロック信号ｅ
ｘｔ．ＣＬＫの周波数に対して、ＳＤＲＡＭ１０００中
の内部クロック調整回路２００はその８倍の内部クロッ
ク信号ｉｎｔ．ＣＬＫを生成しているものとする。

【００４９】すなわち、外部テスタの供給するクロック
は２０ＭＨｚ程度の周波数である場合も、ＳＤＲＡＭ１
０００中の内部クロック信号ｉｎｔ．ＣＬＫは１６０Ｍ
Ｈｚ程度の周波数での動作を行なうことになる。これに
より、安価なテスタを用いた場合でも高速なマージンテ
ストが可能となる。さらに、ＳＤＲＡＭ１０００中にお
いてはその内部回路は高速で動作しているため、試験時
間も大幅に短縮することが可能である。

【００５０】図３を参照して、時刻ｔ１における外部ク
ロック信号ｅｘｔ．ＣＬＫの立上がりのエッジにおい
て、信号／ＣＳおよび信号／ＲＡＳが活性状態であるこ
とに応じて、ＳＤＲＡＭの活性化が指示される。時刻ｔ
１以前において、コマンド信号（外部制御信号）とアド
レス信号とのレベル組み合わせによりテストモードであ
ることが指定されているものとする。

【００５１】時刻ｔ１において、行アドレスの取込が行
なわれ、ロウアドレスラッチ４８中に保持される。続い
て、時刻ｔ２において内部クロック信号ｉｎｔ．ＣＬＫ
の活性化のエッジで信号／ＣＳ、信号／ＣＡＳおよび信
号／ＷＥが活性状態であることに応じて書込動作が指定
される。このとき、列アドレスも入力されコラムアドレ
スラッチ５０がその値を保持する。時刻ｔ２における動
作においては外部クロック信号自体はコマンドを入力す
る場合のトリガとはなっていないが、内部クロックの立
上がりのエッジに合わせて制御信号を活性化することで
書込動作の指定を行なうことが可能である。このとき、
バーストライトの動作モードを設定することで、次のサ
イクル以降での書込作業はバーストテストカウンタ６０
により、ＳＤＲＡＭ１０００内部において自動的にコラ
ムアドレスをインクリメントさせながら進行することに
なる。

【００５２】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。

【００５３】その後は、ＳＤＲＡＭ１０００中で生成さ
れる書込用クロック信号ＷＣＬＫの変化に合わせて、外
部において書込データを変化させれば、ＳＤＲＡＭ１０
００が内部クロックＷＣＬＫの立上がりエッジに応答し
て書込データの取込を行なってくれるので、外部テスタ
は、書込データの変化のみを行なえばよいため、その負
荷が大幅に軽減される。

【００５４】次に、読出動作においては、時刻ｔ６にお
いて、外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエ
ッジにおいて、信号／ＣＳおよび信号ＲＡＳが活性状態
であることに応じて、ワード線を活性化させるためのＡ
ＣＴコマンドの入力が行なわれる。この時点で、ワード
線を指定するアドレスの入力も同時に行なわれる。続い
て、時刻ｔ７において、信号／ＣＳおよび信号／ＣＡＳ
が活性状態であることに応じて、読出動作の指定が行な
われる。このとき、列アドレスの指定が行なわれ、コラ
ムアドレスラッチ５０に保持される。コラムアドレスラ
ッチ５０に保持された列アドレスに基づいて、バースト
アドレスカウンタ６０が内部アドレスを生成する。ワー
ド線が活性化され、選択されたメモリセルから読出さ
れ、センスアンプにより増幅されたデータは、ＳＤＲＡ
Ｍ１０００中で生成される読出クロックＲＣＬＫに同期
して読出され、リード／ライトレジスタ８６に保持さ
れ、順次データ入出力端子７０に対して出力されてい
く。すなわち、この場合外部クロックはコマンドを入力
するトリガとはなっていないが、内部クロックの立上が
りのポイントに合わせて、コマンド入力の識別を指示す
る信号／ＣＳの活性化とともに、コマンドデータ、アド
レスデータ、入出力データを与えることで、内部クロッ
クの立上がりに応答してコマンドへアドレス信号の取込
が行なわれる。ここで、バーストリードの動作モードに
対する設定が行なわれていると、時刻ｔ７以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら行なわれることになる。

【００５５】ここで、読出されたデータを受ける側のテ
スタ装置においては、インターリーブ動作等により、外
部クロック信号ｅｘｔ．ＣＬＫに対して同期し、かつ活
性化する周期がＮ倍の周期であるストローブ信号を生成
するように設定されているものとする。この場合は、テ
スタ側においては同一のサイクル内に複数のストローブ
信号が発生され、ＳＤＲＡＭ１０００からは、内部クロ
ック信号に合わせて読出データの出力が行なわれるた
め、テスタ側で内部クロック信号の周期に合わせてスト
ローブ信号を変化させれば、読出データと期待値との反
対を行なうことが可能となる。

【００５６】この場合テスタ側で生成するストローブ信
号をＳＤＲＡＭ１０００中の内部クロック信号に合わせ
て発生させることになる。ただし、この場合内部クロッ
ク信号ｉｎｔ．ＣＬＫが、外部クロック信号ｅｘｔ．Ｃ
ＬＫの１／Ｎの周期で動作していることがテスタ側にお
いて始めから判明しているため、テスタ側においてイン
ターリーブ動作（すなわち１サイクル中でストローブを
複数活性化させる動作。）を行なうことで上述のような
ストローブ信号を生成することが可能となる。

【００５７】このインターリーブ動作においては、長周
期の波形を複数重ね合わせることで短周期の波形を生成
することが行なわれる。

【００５８】なお以上の説明においては、被テストデバ
イスとしてはＳＤＲＡＭを例として説明したが、外部ク
ロック信号ｅｘｔ．ＣＬＫのＮ倍の周波数の内部クロッ
ク信号ｉｎｔ．ＣＬＫを半導体集積回路装置側で生成す
る構成とすれば、内部回路群の動作周波数のマージンテ
ストを低周波テスタで同時に実施することが可能とな
る。すなわち、上述したようなテスト方式は、ＳＤＲＡ
Ｍのみならず、半導体装置全般において、安価な低周波
テスタを用いることで高周波の動作テストを行なうこと
を可能とする方法を提供するものである。

【００５９】図４は、図２に示した内部同期信号発生回
路２０２中に含まれるＤＬＬ回路の構成を示す概略ブロ
ック図である。ＤＬＬ回路３００は、トランスミッショ
ンゲート２０４を介して与えられる内部制御クロック生
成回路８からの外部クロック信号と同周期のクロック信
号ＣＬＫを受けて、後に説明する遅延制御回路３３０に
より制御された遅延時間で遅延して出力する可変遅延回
路３０２と、クロック信号ＣＬＫと遅延回路３０２から
の出力とを受けて、両者の位相の比較を行ない、信号Ｃ
ＬＫに対して、可変遅延回路３０２からの出力の位相が
遅れている場合信号ＵＰを活性状態とし、逆の場合は信
号ＤＯＷＬを活性状態とする位相比較回路３２０と、位
相比較回路からの信号ＵＰおよび信号ＤＯＷＭを受け
て、遅延回路３０２の遅延時間を制御する遅延制御回路
３３０とを含む。

【００６０】可変遅延回路３０２は、さらに互いに直列
に接続され、各々の遅延時間が遅延制御回路３３０によ
り制御される遅延回路３０４〜３１６と、遅延回路３１
６の出力を受けて、位相比較回路３２０に対して出力す
る遅延回路３１８〜３２０とを含む。ここで、図示省略
しているが、遅延回路３１８〜３２０の間には、遅延回
路３１８と３２０とを含めて９個の遅延回路が直列に接
続されている。

【００６１】すなわち、可変遅延回路３０２は、合計１
６個の遅延回路３０４〜３２０を含む。

【００６２】以下では、可変遅延回路３０２の入力ノー
ドに与えられる信号を信号ＣＬＫ１とし、遅延回路３０
４から出力される信号をＣＬＫ２とし、遅延回路３０６
〜３１６からそれぞれ出力される信号を信号ＣＬＫ３〜
ＣＬＫ８でそれぞれ表すものとする。

【００６３】図５は、遅延回路３００から出力される信
号ＣＬＫ１〜ＣＬＫ８に応じて、外部クロック信号ｅｘ
ｔ．ＣＬＫに同期し、かつその周波数を逓倍したクロッ
ク信号を出力するクロック周期変換回路４００の構成を
示す概略ブロック図である。

【００６４】以下では、可変遅延回路３０２から出力さ
れる信号と信号ＣＬＫが完全に同期している状態、すな
わち遅延回路３０４から３２０の各々の遅延時間の総和
がクロック信号ＣＬＫの１周期分に相当している状態を
想定する。

【００６５】この場合、この遅延回路あたりの遅延は、
信号ＣＬＫの１／１６周期分の遅延時間に設定されてい
ることになる。

【００６６】すなわち、信号ＣＬＫ１は、信号ＣＬＫと
同一の位相であり、信号ＣＬＫ２は信号ＣＬＫから１／
１６周期分だけ遅延した信号であり、以下同様にして、
信号ＣＬＫｉ（ｉ＝３〜８）は、信号ＣＬＫからｉ／１
６周期だけ遅延した信号となっている。

【００６７】クロック周期変換回路４００は、信号ＣＬ
Ｋ１〜ＣＬＫ８を受ける第１論理演算回路４０２と、第
１論理演算回路４０２の出力を受ける第２論理演算回路
４０４と、第２論理演算回路４０４の出力を受けて変換
されたクロック周期を有する内部クロック信号を出力す
る排他的論理和ゲートＥＸ７とを含む。

【００６８】第１論理演算回路４０２は、モードレジス
タ４６により指定される変換周期データに応じて制御さ
れ、信号ＣＬＫ５および接地電位を受けるスイッチＳＷ
１と、ＳＷ１の出力および信号ＣＬＫ１を受ける排他的
論理和演算回路ＥＸ１と、変換周期データに応じて制御
され、信号ＣＬＫ３と接地電位とを受けるスイッチＳＷ
２と、変換周期データに応じて制御され信号ＣＬＫ７と
接地電位とを受けるスイッチＳＷ３と、スイッチＳＷ２
およびスイッチＳＷ３の出力を受ける排他的論理和演算
ゲートＥＸ２と、変換周期データに応じて制御され得、
信号ＣＬＫ２と接地電位とを受けるスイッチＳＷ４と、
変換周期データに応じて制御され、信号ＣＬＫ６と接地
電位とを受けるスイッチＳＷ５と、スイッチＳＷ４およ
びＳＷ５の出力を受ける排他的論理和ゲートＥＸ３と、
変換周期データに応じて制御され得、信号ＣＬＫ４およ
び接地電位とを受けるスイッチＳＷ６と、変換周期デー
タに応じて制御され、信号ＣＬＫ８と接地電位とを受け
るスイッチＳＷ７と、スイッチＳＷ６およびＳＷ７の出
力を受ける排他的論理和ゲートＥＸ４とを含む。

【００６９】第２論理演算回路４０４は、排他的論理和
ゲートＥＸ１およびＥＸ２の出力を受ける排他的論理和
ゲートＥＸ５と、排他的論理和ゲートＥＸ３およびＥＸ
４の出力を受ける排他的論理和ゲートＥＸ６とを含む。
排他的論理和ゲートＥＸ７は、排他的論理和ゲートＥＸ
５およびＥＸ６の出力を受ける構成となっている。

【００７０】図６は、図４および図５に示した信号ＣＬ
Ｋ１〜ＣＬＫ８の波形を示すタイミングチャートであ
る。

【００７１】上述したとおり、信号ＣＬＫ１は、信号Ｃ
ＬＫと同一位相の信号であり、信号ＣＬＫｉは、信号Ｃ
ＬＫに対して、ｉ／１６Ｔ（Ｔは信号ＣＬＫの周期）だ
け遅延した信号となっている。

【００７２】まず、以下では、クロック周期変換回路４
００により、外部クロック信号ｅｘｔ．ＣＬＫと同一の
周期を有する信号ＣＬＫから１６分の１の周期を持つ内
部クロック信号を生成する場合の動作について説明す
る。

【００７３】この場合、スイッチＳＷ１〜ＳＷ７はそれ
ぞれ信号ＣＬＫ２〜ＣＬＫ８の方を選択するように切換
えられているものとする。

【００７４】このとき、排他的論理和ゲートＥＸ１から
出力される信号は、信号ＣＬＫ１と信号ＣＬＫ５の排他
的論理和を取った信号であるため、図７に示すとおり、
信号ＣＬＫ１に対して、２倍の周波数を有し、かつその
活性化のタイミングが揃った信号となっている。

【００７５】一方、排他的論理和ゲートＥＸ２から出力
される信号は、信号ＣＬＫに対して２倍の周期を有し、
信号ＣＬＫの活性化のエッジから１／８Ｔだけ遅延した
信号となっている。

【００７６】排他的論理和ゲートＥＸ３から出力される
信号は、ＣＬＫの２倍の周期を有し、信号ＣＬＫの活性
化のエッジに対して１／１６Ｔだけ遅延した信号となっ
ている。

【００７７】一方、排他的論理和ゲートＥＸ４から出力
される信号は、信号ＣＬＫの２倍の周波数を有し、信号
ＣＬＫの活性化のエッジから３／１６Ｔだけ遅延した信
号となっている。

【００７８】排他的論理和ゲートＥＸ５から出力される
信号は、排他的論理和ゲートＥＸ１およびＥＸ２の出力
信号の排他的論理和演算結果となるので、図７に示すと
おり、信号ＣＬＫの４倍の周波数を有し、信号ＣＬＫの
活性化のエッジとその活性化のエッジが揃った信号とな
っている。

【００７９】一方、排他的論理和ゲートＥＸ６から出力
される信号は、排他的論理和ゲートＥＸ３およびＥＸ４
からの出力の排他的論理和演算結果であるため、図７に
示すとおり、信号ＣＬＫの４倍の周波数を有し、信号Ｃ
ＬＫの活性化のエッジに対して、１／１６Ｔだけ遅延し
た信号となっている。

【００８０】したがって、排他的論理和ゲートＥＸ７か
ら出力される信号は、排他的論理和ゲートＥＸ５および
ＥＸ６から出力される排他的論理和演算結果に相当する
ため、図７に示すとおり信号ＣＬＫの８倍の周波数を有
し、活性化のエッジが信号ＣＬＫと揃った信号となる。

【００８１】以上の説明では、信号ＣＬＫに対して、８
倍の周波数を有する内部クロック信号を生成する動作に
ついて説明した。

【００８２】しかしながら、たとえばクロック周期変換
回路４００において、スイッチ回路ＳＷ１、ＳＷ２およ
びＳＷ３を、それぞれクロック信号ＣＬＫ５、ＣＬＫ３
およびＣＬＫ７を選択する側に設定し、スイッチ回路Ｓ
Ｗ４、ＳＷ５、ＳＷ６およびＳＷ７を、すべて接地電位
を選択する側に設定した場合には、排他的論理和ゲート
ＥＸ６からの出力レベルは“Ｌ”レベルに固定される。
このため、排他的論理和ゲートＥＸ７から出力される信
号は、排他的論理和ゲートＥＸ５から出力される信号と
同一のものとなる。すなわち、スイッチ回路ＳＷ１〜Ｓ
Ｗ７を上述したような状態に設定した場合の排他的論理
和ゲートＥＸ５、すなわち排他的論理和ゲートＥＸ７か
らの出力レベルの変化を図８に示す。図７でも説明した
のと同様に、このような設定においては、排他的論理和
ゲートＥＸ５から出力される信号は信号ＣＬＫに対して
４倍の周期を有することになる。

【００８３】同様にして、信号ＳＷ１のみを信号ＣＬＫ
５を選択する状態に設定し、他のスイッチ回路ＳＷ２〜
ＳＷ７をすべて接地電位レベルを選択する側に設定した
場合の出力波形を図９に示す。

【００８４】この場合、排他的論理和ゲートＥＸ２の出
力レベルも“Ｌ”レベルに固定されるため、排他的論理
和ゲートＥＸ５からの出力レベルは、排他的論理和ゲー
トＥＸ１からの出力レベルに一致する。この場合、排他
的論理和ゲートＥＸ６の出力レベルも“Ｌ”レベルに固
定されているため、排他的論理和ゲートＥＸ７から出力
される信号ＯＵＴのレベルは、排他的論理和ゲートＥＸ
１から出力される出力信号のレベルと一致することにな
る。

【００８５】図９にも示したとおり、この場合は、信号
ＯＵＴは、信号ＣＬＫに対して２倍の周期を有する。

【００８６】さらに、スイッチ回路ＳＷ１〜ＳＷ７のす
べてを接地電位を選択する側に設定した場合の出力波形
を図１０に示す。

【００８７】この場合は、排他的論理和ゲートＥＸ２、
ＥＸ３、ＥＸ４およびＥＸ６の出力レベルはすべて
“Ｌ”レベルに固定される。また、排他的論理和ゲート
ＥＸ１の出力レベルは信号ＣＬＫ１と同一のものとな
る。排他的論理和ゲートＥＸ５およびＥＸ７の出力レベ
ルは、排他的論理和ゲートＥＸ１の出力レベルと同一の
ものとなるので、結果的に出力信号ＯＵＴは、信号ＣＬ
Ｋ１と同一のレベルを有することになる。

【００８８】この場合は、したがって、出力信号ＯＵＴ
はクロック信号ＣＬＫ１と同一の周波数を有する。

【００８９】以上説明したとおり、スイッチ回路ＳＷ１
〜ＳＷ７の切換動作をモードレジスタ４６中に設定した
値に応じて制御することで、外部クロック信号に対して
１倍から８倍までの周波数の内部クロック信号ｉｎｔ．
ＣＬＫを生成することが可能となる。

【００９０】また、外部クロック信号に対して１倍およ
び２倍の周波数の内部クロック信号のみが必要な場合
は、図５中の排他的論理和ゲートＥＸ１およびスイッチ
回路ＳＷ１のみを有する構成とすればよく、外部クロッ
ク信号に対して１から４倍までの周波数の内部クロック
信号が必要な場合は、排他的論理和ゲートＥＸ１、ＥＸ
２およびＥＸ５とスイッチ回路ＳＷ１、ＳＷ２およびＳ
Ｗ３を有する構成とすればよい。

【００９１】すなわち、一般に外部クロック信号ｅｘ
ｔ．ＣＬＫに対してＮ倍の周波数の内部クロック信号ｉ
ｎｔ．ＣＬＫが必要である場合は、排他的論理和ゲート
回路は（Ｎ−１）個、スイッチ回路も（Ｎ−１）個によ
って、クロック周期変換回路を構成することが可能であ
る。

【００９２】以上のような構成で、比較的簡単な回路構
成によって、外部クロック信号に同期し、かつ外部クロ
ック信号ｅｘｔ．ＣＬＫに対して整数倍の周波数を有す
る内部クロック信号を生成することが可能となる。

【００９３】なお、以上の説明においては、信号ＣＬＫ
１〜ＣＬＫ８は、外部クロック信号に同期した信号を生
成するためのＤＬＬ回路３００により生成されるものと
した。

【００９４】しかしながら、外部クロック信号よりも短
い周期で変化する内部クロック信号を生成するのみでよ
く、必ずしも外部クロック信号の周期を等分した波形を
有する内部クロック信号とする必要がない場合は、より
簡単な回路構成でこのような内部クロック信号ｉｎｔ．
ＣＬＫを生成することが可能である。

【００９５】すなわち、外部クロック信号と同一の周期
を有する信号ＣＬＫに対して、直列に接続された７個の
遅延回路３０４〜３１６に対して、その各々の遅延回路
から出力される信号をＣＬＫ２〜ＣＬＫ８とし、クロッ
ク信号ＣＬＫを信号ＣＬＫ１とする構成も可能である。

【００９６】このようなクロック生成回路３５０の構成
を図１１に示す。遅延回路３５４〜３６６の遅延時間
は、この場合外部クロック信号の位相に対して制御され
ることなく、固定された遅延時間を有することになる。

【００９７】この場合でも、遅延回路３５４〜３６６の
遅延時間が十分小さい場合には、すなわち外部クロック
信号ｅｘｔ．ＣＬＫが１回活性化する期間中、言い換え
れば、外部クロック信号ｅｘｔ．ＣＬＫの１周期の期間
中において、８回活性化する外部クロック信号を生成す
ることが可能である。

【００９８】このような内部クロック信号を用いること
で、データの書込動作等を高速化することが可能であ
る。

【００９９】図１２は、図４に示したＤＬＬ回路中の遅
延回路３０４〜３１６の構成を示す概略ブロック図であ
り、図１３は、図１２に示した遅延回路の構成をより詳
細に説明するための回路図である。

【０１００】図１２に示すとおり、たとえば遅延回路３
０４は、２段のインバータ３０４２および３０４４を直
列に接続した構成を有する。

【０１０１】図１３に示すとおり、インバータ３０４２
は、電源電位Ｖｃｃと接地電位との間に順次接続される
ＰチャネルＭＯＳトランジスタＰ１１、Ｐ１２およびＮ
チャネルＭＯＳトランジスタＮ１１、Ｎ１２とを含む。
ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネル
ＭＯＳトランジスタＮ１１のゲートが遅延回路３０４に
対する入力信号を受ける。ＰチャネルＭＯＳトランジス
タＰ１１のゲートは遅延制御回路３３０からの制御信号
ＣＰを受け、ＮチャネルＭＯＳトランジスタＮ１２のゲ
ートは遅延制御回路３３０からの制御信号ＣＮを受け
る。すなわち、信号ＣＰのレベルが低くなればなるほど
インバータ３０４２に供給される電流値は増大し、同様
にして、信号ＣＮのレベルが高くなればなるほどインバ
ータ３０４２に供給される充電電流は増大し、信号ＣＮ
のレベルが低くなればなるほどインバータ３０４２から
の放電電流のレベルが増大することになる。

【０１０２】言い換えれば、信号ＣＰのレベルが低いほ
ど、かつ信号ＣＮのレベルが高いほどインバータ３０４
２の動作速度は向上し、この逆の場合その動作速度は低
下することになる。

【０１０３】インバータ３０４４についても同様の構成
である。以上のような構成により、遅延回路３０４の遅
延時間は、遅延制御回路３３０からの信号ＣＰおよびＣ
Ｎのレベルにより制御されることになる。

【０１０４】以上説明してきたような構成により、通常
動作においては、外部クロック信号ｅｘｔ．ＣＬＫに同
期した動作を行なうＳＤＲＡＭ１０００を、テストモー
ド動作を指定した期間中においては、外部クロック信号
ｅｘｔ．ＣＬＫの周波数をＮ倍だけ高速化した内部クロ
ック信号で動作させることが可能となり、テストモード
期間中においては外部クロック信号の周波数を低く抑え
ても、ＳＤＲＡＭ１０００の動作テストを行なうことが
可能となるため、テスタ側の負担が軽減し、テストコス
トの低減を図ることが可能となる。

【０１０５】このようなテストコストの低減効果は、上
述したようなＳＤＲＡＭに限らず、外部クロック信号ｅ
ｘｔ．ＣＬＫに同期して動作する半導体集積回路装置の
テスト動作に対して一般的に適用することが可能であ
る。

【０１０６】［実施の形態２］図１４は、本発明の実施
の形態２のＳＤＲＡＭ１２００の構成を示す概略ブロッ
ク図である。

【０１０７】ＳＤＲＡＭ１２００の基本的な構成は、図
１に示したＳＤＲＡＭ１０００の構成と同様である。

【０１０８】したがって、同一部分には同一符号を付し
てその説明は繰返さない。ＳＤＲＡＭ１２００の構成が
図１に示した実施の形態１のＳＤＲＡＭ１０００の構成
と異なる点は、モードデコーダおよびモードレジスタに
対する同期動作の制御と、リード／ライトレジスタ８６
のデータ保持動作である。

【０１０９】すなわち、以下に説明するとおり、実施の
形態２のＳＤＲＡＭ１２００においては、外部制御信号
やアドレス信号の取込動作は、外部クロック信号ｅｘ
ｔ．ＣＬＫに同期して行なわれるのに対し、選択された
メモリアレイブロック中へのデータの書込動作や選択さ
れたメモリアレイブロックからのデータの読出動作につ
いては、内部クロック調整回路２００により生成される
外部クロック信号ｅｘｔ．ＣＬＫよりも高速な内部クロ
ック信号ｉｎｔ．ＣＬＫにより制御される構成となって
いる。

【０１１０】図１５は、図１４に示したＳＤＲＡＭ１２
００の書込動作を説明するためのタイミングチャートで
ある。

【０１１１】時刻ｔ１以前において、コマンド信号とア
ドレス信号との組み合わせにより、テストモードが指定
されているものとする。

【０１１２】時刻ｔ１における外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号／ＣＳお
よび信号／ＲＡＳが活性状態であることに応じて、ワー
ド線の活性化を指示するＡＣＴコマンドが与えられる。
このとき、同時に行アドレスも与えられる。

【０１１３】続いて、時刻ｔ２における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号／
ＣＳおよび信号／ＣＡＳおよび信号／ＷＥが活性状態で
あることに応答して書込動作が指定される。このとき、
列アドレスが同時に指定されるとともに、書込データも
データ入出力端子７０に対して与えられる。与えられた
列アドレスはコラムアドレスラッチ５０に取込まれ、バ
ーストアドレスカウンタ６０は予め設定されたバースト
長に応じて内部アドレス信号ｉｎｔ．ＡＤＤを順次イン
クリメントしながら出力する。このとき、リード／ライ
トレジスタ８６は、時刻ｔ２において取込まれた書込デ
ータを保持し、バーストライト期間中は、常にグローバ
ルＩ／ＯバスＧ−Ｉ／Ｏに対して、同一のデータを出力
し続ける。ＳＤＲＡＭ１２００においては、内部クロッ
ク信号ｉｎｔ．ＣＬＫと同一の周期を有する内部書込ク
ロック信号ＷＣＬＫに応答して、順次バーストアドレス
カウンタ６０から出力されるアドレスに従って、書込デ
ータがグローバルＩ／ＯバスＧ−Ｉ／Ｏから、選択され
たメモリアレイブロック上を走るメインＩ／Ｏ線対Ｍ−
Ｉ／Ｏに伝達される。内部アドレス信号ｉｎｔ．ＡＤＤ
に応じて対応する列を選択する列選択信号ＹＳが活性化
されるのに応じて、選択されたメモリセル列に対応する
ビット線対に書込データが伝達される。以後は、時刻ｔ
２において、書込動作を指示するコマンドが入力された
時点で、データ入出力端子７０に対して与えられた書込
データが順次選択されていくメモリセルに対して繰返し
書込まれていく。

【０１１４】このような構成とすることで、コマンドデ
ータの出力、アドレスデータの出力および書込データの
出力のすべてを外部クロック信号ｅｘｔ．ＣＬＫに同期
してのみ行なえばよい構成となるため、テスタ装置にお
ける負担は実施の形態１に比べてさらに軽減されること
になる。

【０１１５】すなわち、より簡易な構成のテスタ装置に
よって、テスト動作を行なうことが可能となる。

【０１１６】図１６は、図１４に示した実施の形態２の
ＳＤＲＡＭ１２００のテストモードにおける読出動作を
説明するためのタイミングチャートである。

【０１１７】この場合も、時刻ｔ１以前において、コマ
ンド信号とアドレス信号との組み合わせにより、テスト
モードが指定されているものとする。

【０１１８】時刻ｔ１において、ＡＣＴコマンドが与え
られることは、図１５に示した書込動作と同様である。

【０１１９】時刻ｔ２において、外部クロック信号ｅｘ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号／ＣＳ、
信号／ＣＡＳが活性状態であることに応じて、読出動作
が指定される。このとき、読出動作を行なうための列ア
ドレスも同時にＳＤＲＡＭ１２００に与えられる。時刻
ｔ２において、読出動作が指定されるのに応じて、バー
ストアドレスカウンタは、予め設定られたバースト長に
応じて、内部アドレスｉｎｔ．ＡＤＤを出力する。以後
は、ＳＤＲＡＭ１２００中で内部クロック信号ｉｎｔ．
ＣＬＫに応じて生成される読出クロックＲＣＬＫの活性
化に応じて、読出され、センスアンプにより増幅された
データが、メモリアレイ上のメインＩ／Ｏ線対Ｍ−Ｉ／
Ｏ、グローバルＩ／ＯバスＧ−Ｉ／Ｏを介して、データ
入出力端子７０に与えられる。図１６に示した例におい
ては、時刻ｔ２から内部クロック信号ｉｎｔ．ＣＬＫの
周期後の時刻ｔ４から順次データが外部に読出される。

【０１２０】この場合、実施の形態１と同様に、テスタ
側では、インターリーブ動作によって、外部クロック信
号の２倍の周期でストローブ信号を発生させれば、この
ような読出データと期待値との比較を行なうことが可能
である。

【０１２１】以上のような構成とすることで、テスタ側
の負担を大幅に軽減し、より簡易な構成でかつ安価なテ
スタ装置により、高速な動作テストを行なうことが可能
となる。

【０１２２】［実施の形態３］図１７は、本発明の実施
の形態３の内部クロック信号調整回路５００の構成を示
す概略ブロック図である。

【０１２３】すなわち、たとえば内部クロック調整回路
は実施の形態１のＳＤＲＡＭ１０００の内部クロック調
整回路２００を置き換えるものとして用いることも可能
であるし、さらに、より一般の同期型半導体集積回路装
置中のテストモード期間中の内部クロック信号を生成す
るための回路として用いることも可能である。

【０１２４】内部クロック調整回路５００は、外部クロ
ック信号ｅｘｔ．ＣＬＫと同一の周期を有する信号ＣＬ
Ｋを受けて、ワンショットのパルス信号を発生するワン
ショット発生回路５０２と、ワンショット発生回路５０
２の出力に応じてセットされるＲＳフリップフロップ回
路５０４と、ＲＳフリップフロップ回路５００の出力が
活性化されることに応じて、発振動作を開始する発振回
路５０６と、発振回路５０６から出力されるクロック信
号をカウントするカウンタ回路５０８と、カウンタ回路
５０８のカウント出力を受けて、所定回数だけのカウン
ト動作が終了するとワンショットパルス信号を発生する
ワンショット発生回路５１０とを含み、ワンショット発
生回路５１０の出力信号に応じて、ＲＳフリップフロッ
プ回路５０４の出力レベルがリセットされる。

【０１２５】ワンショット発生回路５０２は、信号ＣＬ
Ｋを受けて所定時間遅延して出力する遅延回路５０２２
と、遅延回路５０２２の出力と信号ＣＬＫとを受けるＮ
ＡＮＤ回路５０２４とを含む。

【０１２６】クロック発生回路５０６は、ＲＳフリップ
フロップ回路５０４の出力を一方の入力ノードに受ける
ＮＡＮＤ回路５０６２と、ＮＡＮＤ回路５０６２の出力
を受けて、所定時間遅延して出力する遅延回路５０６４
とを含み、遅延回路５０６４の出力は、ＮＡＮＤ回路５
０６２の他方の入力ノードと結合している。

【０１２７】カウンタ回路５０８は、３段に縦列接続さ
れたＴフリップフロップ回路５０８２、５０８４、５０
８６を含む。カウンタ回路５０８への入力信号を以下で
は信号ＣＬＫ８とし、Ｔフリップフロップ回路５０８２
の出力を信号ＣＬＫ４とし、Ｔフリップフロップ回路５
０８４の出力をクロック信号ＣＬＫ２とし、Ｔフリップ
フロップ回路５０８６の出力信号を信号ＣＬＫ１と呼ぶ
ことにする。

【０１２８】ワンショット発生回路５１０は、ワンショ
ット発生回路５０２と同様の構成を有する。

【０１２９】図１８は、図１７に示した内部クロック調
整回路５００の動作を説明するためのタイミングチャー
トである。

【０１３０】時刻ｔ１において、クロック信号ＣＬＫが
活性化するのに応じて、ワンショット発生回路５０２か
らの出力信号Ｎ１は、所定時間だけ活性状態（“Ｌ”レ
ベル）となるワンショットパルスが出力される。

【０１３１】これに応じて、ＲＳフリップフロップ回路
５０４の出力がセットされ、クロック発生回路５０６か
らクロック信号の出力が開始される。時刻ｔ２におい
て、信号ＣＬＫ８が“Ｌ”レベルとなるのに応じて、Ｔ
フリップフロップ回路５０８２の出力が活性状態へと変
化する。以後は、信号ＣＬＫ４は、信号ＣＬＫ８の２倍
の周囲で変化する。

【０１３２】続いて、信号ＣＬＫ４が時刻ｔ４において
“Ｌ”レベルに立下がるに応じて、Ｔフリップフロップ
回路５０８４の出力信号である信号ＣＬＫ２が活性状態
へと変化する。

【０１３３】以降は、信号ＣＬＫ２は、信号ＣＬＫ４の
２倍の周期、言い換えると、信号ＣＬＫ８の４倍の周期
で変化する。

【０１３４】続いて、時刻ｔ８において、信号ＣＬＫ２
が“Ｌ”レベルとなるのに応じて、信号ＣＬＫ１が活性
状態へと変化する。

【０１３５】以後は、信号ＣＬＫ１は、信号ＣＬＫ２の
２倍の周期、すなわち、信号ＣＬＫ８の８倍の周期で変
化する。

【０１３６】時刻ｔ９において、信号ＣＬＫ１が“Ｌ”
レベルで変化する、すなわち信号ＣＬＫ８が８回活性状
態を経た後“Ｌ”レベルへと変化するのに応じて、ワン
ショット発生回路５１０から所定時間の活性期間を有す
るパルス信号が出力され、これに応じてＲＳフリップフ
ロップ回路５０４の出力レベルがリセットされる。この
時点で、発振回路５０６の発進動作は停止する。続い
て、時刻ｔ１０において、再び信号ＣＬＫが活性状態と
なるのに応じて、時刻ｔ１から時刻ｔ９までと同様の動
作が繰返される。

【０１３７】以上説明したような動作により、内部クロ
ック調整回路５００は、外部クロック信号ｅｘｔ．ＣＬ
Ｋと同一の周期を有するクロック信号ＣＬＫの１周期の
期間中において、８回活性状態となるクロック信号ＣＬ
Ｋ８、４回活性状態となるクロック信号ＣＬＫ４、２回
活性状態となるクロック信号ＣＬＫ２をそれぞれ出力す
る。

【０１３８】これらのいずれかを内部クロック信号ｉｎ
ｔ．ＣＬＫとして用いることで、テストモード期間中に
おいて、外部クロック信号ｅｘｔ．ＣＬＫよりも高い周
波数において半導体集積回路装置の内部回路を動作させ
ることが可能となり、より低いテストコストにおいて、
高速動作する半導体集積回路装置のテストを行なうこと
が可能となる。

【０１３９】［実施の形態４］図１９は、本発明の実施
の形態４の内部クロック調整回路中に含まれるＤＬＬ回
路６００の構成を示す図である。

【０１４０】すなわち、実施の形態４の内部クロック調
整回路は、実施の形態１の内部クロック調整回路の構成
において、そのＤＬＬ回路の構成が異なるのみである。

【０１４１】実施の形態４のＤＬＬ回路６００において
は、外部クロック信号ｅｘｔ．ＣＬＫと同一の周期を有
するクロック信号ＣＬＫとループさせた信号ＲＣＬＫを
位相比較回路を用いて位相を比較し、信号ＲＣＬＫの位
相が信号ＣＬＫに対して進んでいるかあるいは遅れてい
るかに応じて信号ＵＰまたは信号ＤＯＷＮを出力する。
位相比較回路３２０からの出力は遅延制御回路３３０に
与えられ、各遅延回路６０４〜６２０の遅延時間を同時
に調整することで、信号ＣＬＫと信号ＲＣＬＫの位相を
同期させる。

【０１４２】ここで、上述したとおり、同期型半導体記
憶装置を外部のテスト装置によりテストする場合、一般
には、外部のテスタから供給される外部クロック信号に
同期させて、同期型半導体記憶装置の動作をテストする
ことになる。しかしながら、高速動作が可能な同期型半
導体記憶装置を安価なシステムでもテスト可能とするた
めに、内部クロック信号をテスタからの外部クロック信
号よりも周波数の高いものとする場合、実施の形態１の
内部クロック調整回路の構成のままで同期動作を行う
と、以下に説明するような問題点が存在する。

【０１４３】まず、通常動作においては、テスト動作に
おける内部クロック信号は発生されておらず、可変遅延
回路６０２中においては、遅延回路６０４および６０６
のみがＤＬＬ回路６００のループに接続されているのみ
である。

【０１４４】いいかえれば、通常動作においては、ＤＬ
Ｌ回路において外部クロック信号を遅延させる時間は、
外部クロック信号の約１周期分で良いため、外部クロッ
ク信号の周波数がＳＤＲＡＭ等の動作周波数と同等であ
る場合は、ＤＬＬ回路において外部クロック信号を遅延
させる時間は、比較的小さな値で良い。

【０１４５】遅延回路６０４および６０６の総遅延量が
外部クロック信号ｅｘｔ．ＣＬＫの１周期分の遅延量に
相当するため、１つの遅延回路あたりの遅延時間は、外
部クロック信号ｅｘｔ．ＣＬＫの１／２周期に設定され
ていることになる。

【０１４６】このような遅延段の１段あたりの遅延時間
が、遅延制御回路３３０から出力される信号ＣＰおよび
ＣＮにより調整されていることになる。

【０１４７】ところで、このような通常動作にくらべ
て、ＳＤＲＡＭ等がテスト動作モードに入った場合にお
いて、ＳＤＲＡＭ等の動作周波数がテスト装置からの外
部クロック信号ＣＬＫの周波数よりも大きくなったとき
も、遅延回路６０４および６０６のみがＤＬＬ回路６０
０のループに接続されている構成のままで、外部クロッ
ク信号ＣＬＫと同期動作を行ったとする。この場合、同
期動作に必要な遅延時間がＤＬＬ回路の遅延制御量の範
囲を超えてしまうことにより、外部クロック信号ＣＬＫ
とＤＬＬ回路の出力信号とが同期が取れなくなってしま
う可能性がある。

【０１４８】さらには、テスト動作モードにおいては、
たとえ同期動作を行うことが可能なときも、大きく制御
信号ＣＰ，ＣＮの電位レベルを変化させることが必要に
なる。このことは、言い換えるとテストモードが設定さ
れた後、テストモード動作を開始するまでにある程度の
時間が必要であることを意味する。

【０１４９】さらに、遅延制御回路３３０が出力する信
号ＣＰおよびＣＮの変化する幅を大きくするためには、
この遅延制御回路３３０の構成が複雑化してしまう。

【０１５０】そこで、実施の形態４のＤＬＬ回路は、上
記のような問題点を解決するために、以下に説明するよ
うな動作を行う。

【０１５１】以下では、説明の簡単のために、通常動作
時に比べて、テスト動作モードにおいて、外部クロック
信号ＣＬＫの周波数が１／２であるものとする。

【０１５２】すなわち、図１９において、通常動作にお
いては、スイッチ回路ＳＷ１１が配線６３０と接続する
側に設定され、スイッチ回路ＳＷ１ｎ（最終段の遅延回
路６２０の出力の接続を変更するためのスイッチ回路）
が配線６３０と位相比較回路３２０とを接続する側に設
定されているものとする。

【０１５３】このとき、遅延回路６０４および６０６に
より外部クロック信号ＣＬＫが遅延された信号と、外部
クロック信号ＣＬＫとの位相が位相比較回路３２０によ
り比較され、この２つの信号の位相が同期することにな
る。

【０１５４】さて、テスト動作モードにおいては、テス
タ装置から与えられる外部クロック信号ＣＬＫの周波数
は１／２であって、言いかえると、周期は２倍となる。
この場合、可変遅延回路６０２中のスイッチ回路ＳＷ１
１、ＳＷ１２、…、ＳＷｉ、…、ＳＷ１ｎは、モードレ
ジスタ４６からの信号ＴＭＤ１、ＴＭＤ２、…、ＴＭＤ
ｉ、…、ＴＭＤｎにより制御されて、以下のような接続
に変更される。

【０１５５】すなわち、スイッチ回路ＳＷ１１は、遅延
回路６０６の出力ノードと、遅延回路６０８の入力ノー
ドとを接続する側に設定される。

【０１５６】スイッチ回路ＳＷ１２は、遅延回路６１０
の出力を配線６３０と接続する側に設定される。スイッ
チ回路ＳＷ１ｎは配線６３０と位相比較回路３２０とを
接続する側に設定されている。

【０１５７】一方、他のスイッチ回路ＳＷ１３〜ＳＷ１
ｎ−１は、次段の遅延回路の入力ノードと接続する側に
設定される。これは、配線６３０の寄生容量を低減し、
配線６３０の信号遅延を抑制するためである。

【０１５８】すなわち、遅延回路６０４、６０６、６０
８および６１０により外部クロック信号ＣＬＫが遅延さ
れた信号と、外部クロック信号ＣＬＫとの位相が位相比
較回路３２０により比較され、この２つの信号の位相が
同期することになる。

【０１５９】つまり、テスト動作モードにおいては、外
部クロック信号ＣＬＫの周期が通常動作時に比べて２倍
となり、可変遅延回路６０２での総遅延量も２倍とする
ことが必要となるのに応じて、可変遅延回路６０２内に
おける遅延ループ中に含まれる遅延回路の数も２倍にな
ることになる。

【０１６０】このように、スイッチ回路ＳＷ１１〜ＳＷ
１ｎを制御することで、各遅延回路６０４〜６１０の遅
延時間は、通常動作時とテスト動作モード時でほとんど
同じ値でよいことになる。

【０１６１】このことは、言いかえると、図１３におい
て説明した各遅延回路の動作電流値を制御するために遅
延制御回路３３０から出力される信号ＣＰおよびＣＮの
値も、通常動作時とテスト動作モード時でほとんど同じ
値でよいことを意味する。

【０１６２】すなわち、テスト動作モードにおいて、外
部クロック信号ＣＬＫの周期が長くなった場合でも、同
期動作に必要な遅延時間がＤＬＬ回路の遅延制御量の範
囲を超えてしまうことにより、外部クロック信号ＣＬＫ
とＤＬＬ回路の出力信号とが同期が取れなくなるという
ようなことを避けることが可能である。

【０１６３】さらには、テスト動作モードに移行した場
合に、同期動作をとるまでの所要時間が低減され、か
つ、遅延制御回路３３０の構成も簡略化できることにな
る。

【０１６４】図２０は、テスト動作モードにおいて、通
常動作よりも２倍の周波数の内部クロック信号を発生さ
せる動作を説明するためのタイミングチャートである。

【０１６５】なお、図１９に示したＤＬＬ回路６００の
可変遅延回路６０２中の遅延回路６０４への入力信号Ｃ
ＬＫ１および遅延回路６０６への入力信号ＣＬＫ２か
ら、２倍の周波数の内部クロック信号ｉｎｔ．ＣＬＫを
生成する構成は、実施の形態１の図５において説明した
クロック周期変換回路４００の構成と同様であるものと
する。

【０１６６】つまり、外部クロック信号ＣＬＫと同期し
ている信号ＣＬＫ１と、信号ＣＬＫ１よりも外部クロッ
ク信号の１／４周期分だけ遅延している信号ＣＬＫ２と
の排他的論理和演算の結果を内部クロック信号ｉｎｔ．
ＣＬＫとする。

【０１６７】時刻ｔ１〜ｔ２の間は、信号ＣＬＫ１は”
Ｈ”レベルであって、信号ＣＬＫ２は”Ｌ”レベルであ
るため、内部クロック信号ｉｎｔ．ＣＬＫは”Ｈ”レベ
ルである。

【０１６８】つづいて、時刻ｔ２〜ｔ３の間は、信号Ｃ
ＬＫ１は”Ｈ”レベルであって、信号ＣＬＫ２は”Ｈ”
レベルであるため、内部クロック信号ｉｎｔ．ＣＬＫ
は”Ｌ”レベルである。

【０１６９】以下同様にして、内部クロック信号ｉｎ
ｔ．ＣＬＫは、外部クロック信号ＣＬＫの２倍の周波数
で変化することになる。

【０１７０】テスト動作モード時における内部クロック
信号ｉｎｔ．ＣＬＫの周波数が、外部クロック信号ＣＬ
Ｋよりも、より高い場合は、ＤＬＬ回路に与えられるテ
ストモード信号ＴＭＤ１、ＴＭＤ２、…、ＴＭＤｉ、
…、ＴＭＤｎに応じて、スイッチ回路ＳＷ１１〜ＳＷ１
ｎがそれぞれ切換わり、遅延ループ内に接続される遅延
段の数が外部クロック信号ＣＬＫと内部クロック信号ｉ
ｎｔ．ＣＬＫの周期の比に対応するように設定される。

【０１７１】このテストモード信号ＴＭＤ１〜ＴＭＤｎ
の値は、モードレジスタ４６の設定に応じて変化する。

【０１７２】外部クロック信号の周波数に対する内部ク
ロック信号ｉｎｔ．ＣＬＫの周波数の比がより大きくな
る場合でも、図１９に示したＤＬＬ回路６００において
は、テスト動作モードにおいては、遅延ループに含まれ
る遅延回路の数が多くなるため、このように大きく制御
信号の電位レベルを変化させる必要がない。

【０１７３】このことは、上述したのと同様に、テスト
モードが設定された後、テストモード動作を開始するま
での時間をより短縮させることが可能であることを意味
する。さらに、遅延制御回路３３０が出力する信号ＣＰ
およびＣＮの変化する幅も小さくすることが可能で、こ
の遅延制御回路３３０の構成を簡略化することも可能で
ある。

【０１７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１７５】

【発明の効果】請求項１記載の同期型半導体集積回路装
置は、内部回路は、第２の動作モードにおいては、外部
クロック信号の１周期の期間中にＮ回活性状態となる内
部クロック信号に同期して動作するので、第２の動作モ
ードにおいてテスト動作を行うことでテスト時間の短縮
とテストコストの低減を図ることが可能である。

【０１７６】請求項２記載の同期型半導体集積回路装置
は、内部回路は、同期型の半導体記憶装置として動作
し、第２の動作モードにおいては、外部クロック信号の
１周期の期間中にＮ回活性状態となる内部クロック信号
に同期して動作するので、第２の動作モードにおいてテ
スト動作を行うことでテスト時間の短縮とテストコスト
の低減を図ることが可能である。

【０１７７】請求項３記載の同期型半導体集積回路装置
は、内部回路は、同期型の半導体記憶装置として動作
し、第２の動作モードにおいては、外部クロック信号の
１周期の期間中にＮ回活性状態となる内部クロック信号
に同期して動作し、かつ、外部制御信号やアドレス信号
の取りこみは外部クロック信号に同期して行うので、第
２の動作モードにおいてテスト動作を行うことでテスト
時間の短縮とテストコストの低減を図ることが可能であ
る。

【０１７８】請求項４記載の同期型半導体集積回路装置
は、請求項３記載の同期型半導体記憶装置の奏する効果
に加えて、書き込みデータの取りこみも外部クロック信
号に同期して行われるので、第２の動作モードにおいて
テスト動作を行うことで、一層テスト時間の短縮とテス
トコストの低減を図ることが可能である。

【０１７９】請求項５記載の同期型半導体集積回路装置
は、外部制御信号とアドレス信号の組み合わせにより、
第２の動作モードの指定が行われるので従来の動作モー
ド設定回路の構成を共有しつつ、モード設定を行う構成
を実現でき、回路構成の簡単化とチップ面積の増加の抑
制とを図ることが可能である。

【０１８０】請求項６記載の同期型半導体集積回路装置
は、外部クロック信号の活性化および不活性化のタイミ
ングに同期した、内部クロック信号を生成できるので、
テスタ装置でのストローブ信号の生成が容易である。

【０１８１】請求項７ないし９記載の同期型半導体集積
回路装置は、外部クロック信号に対する遅延ロックルー
プを構成する遅延回路からの信号に基づいて、スイッチ
回路と排他的論理和演算回路とによる簡単な構成の回路
でＮ倍の周期をもつ内部クロック信号を構成することが
可能である。

【０１８２】請求項１０記載の同期型半導体集積回路装
置は、外部クロック信号に対する遅延ロックループを構
成する遅延回路からの信号に基づいて、スイッチ回路と
排他的論理和演算回路とによる簡単な構成の回路でＮ倍
の周期をもつ内部クロック信号を生成する際に、内部ク
ロック信号発生での所要時間を短縮し、かつ、遅延制御
回路の構成も簡略化することが可能である。

【０１８３】請求項１１記載の同期型半導体集積回路装
置は、簡易な構成の回路で、外部クロックの活性化に同
期して活性化し、かつ前記外部クロックの１周期中にＮ
回活性状態となる内部クロック信号を生成することが可
能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成を示す概略ブロック図である。

【図２】 図１に示した内部クロック調整回路２００の
構成を示す概略ブロック図である。

【図３】 ＳＤＲＡＭ１０００の動作を説明するための
タイミングチャートである。

【図４】 内部クロック調整回路２００に含まれるＤＬ
Ｌ回路３００の構成を示す概略ブロック図である。

【図５】 内部クロック調整回路２００に含まれるクロ
ック周期変換回路４００の構成を示す概略ブロック図で
ある。

【図６】 ＤＬＬ回路３００から出力されるクロック信
号ＣＬＫ１〜ＣＬＫ８の変化を示すタイミングチャート
である。

【図７】 テストモードにおける内部クロック調整回路
２００の動作を説明するための第１のタイミングチャー
トである。

【図８】 テストモードにおける内部クロック調整回路
２００の動作を説明するための第２のタイミングチャー
トである。

【図９】 テストモードにおける内部クロック調整回路
２００の動作を説明するための第３のタイミングチャー
トである。

【図１０】 テストモードにおける内部クロック調整回
路２００の動作を説明するための第４のタイミングチャ
ートである。

【図１１】 クロック信号ＣＬＫ１〜ＣＬＫ８を出力す
るクロック生成回路３５０の構成を示す概略ブロック図
である。

【図１２】 遅延回路３０４の構成を示す概略ブロック
図である。

【図１３】 遅延回路３０４の構成を示す回路図であ
る。

【図１４】 本発明の実施の形態２の同期型半導体記憶
装置１２００の構成を示す概略ブロック図である。

【図１５】 同期型半導体記憶装置１２００の書込動作
を説明するためのタイミングチャートである。

【図１６】 同期型半導体記憶装置１２００の読出動作
を説明するためのタイミングチャートである。

【図１７】 実施の形態３の内部クロック信号調整回路
５００の構成を示す概略ブロック図である。

【図１８】 内部クロック信号調整回路５００の動作を
説明するためのタイミングチャートである。

【図１９】 実施の形態４の内部クロック信号調整回路
に含まれるＤＬＬ回路６００の構成を示す概略ブロック
図である。

【図２０】 ＤＬＬ回路６００の動作を説明するための
タイミングチャートである。

【図２１】 従来の同期型半導体記憶装置２０００の構
成を示す概略ブロック図である。

【図２２】 従来の同期型半導体記憶装置２０００の動
作を示すタイミングチャートである。

【符号の説明】

２ クロック入力端子、４、６ クロック入力バッフ
ァ、１０ 外部制御信号入力端子群、１２、１４、１
６、１８、２０ 制御信号入力バッファ、２２ モード
デコーダ、３０ アドレス信号入力端子群、３２〜４４
入力バッファ、４６ モードレジスタ、４８ ロウア
ドレスラッチ、５０ コラムアドレスラッチ、５２ バ
ンクアドレスラッチ、５４ セルフリフレッシュタイ
マ、５６ リフレッシュアドレスカウンタ、５８ マル
チプレクサ、６０ バーストアドレスカウンタ、６２
ロウプリデコーダ、６４ コラムプリデコーダ、６６
バンクデコーダ、７０ データ入出力端子、７２〜８２
入出力バッファ回路、８６ リード／ライトレジス
タ、１００、１１０、１２０ メモリアレイブロック、
１０２、１１２、１２２ ロウデコーダ、１０４、１１
４、１２４ コラムデコーダ、１０６、１１６、１２６
Ｉ／Ｏポート、１０００、１２００、２０００ 同期
型半導体記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷崎 弘晃 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 駒井 豊 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 Ｆターム(参考） 5B024 AA09 BA29 EA02 5L106 AA01 DD37 GG03

Claims (11)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に基づいて動作し、外
   部から制御信号を受け、かつ外部との間でデータを授受
   する同期型半導体集積回路装置であって、 前記制御信号により制御されて、第１の動作モードにお
   いては、前記外部クロック信号に対応した内部クロック
   信号を生成し、第２の動作モードにおいては、前記外部
   クロックの活性化に同期して活性化し、かつ前記外部ク
   ロックの１周期中にＮ回活性状態となる（Ｎ：自然数、
   Ｎ＞２）内部クロック信号を生成する内部同期信号発生
   回路と、 前記制御信号により制御され、前記外部からのデータに
   対して前記内部クロック信号に同期して、所定の処理を
   行う内部回路と、 前記内部クロック信号に同期して、前記内部回路からの
   データを出力するデータ入出力回路とを備える、同期型
   半導体集積回路装置。
2. 【請求項２】 前記内部クロック信号に同期して、外部
   から前記制御信号を取りこむ制御信号入力回路と、 前記内部クロック信号に同期して、外部から前記アドレ
   ス信号を取りこむアドレス信号入力回路とをさらに備
   え、 前記内部回路は、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 前記制御信号および前記アドレス信号に応じて、対応す
   るメモリセルを選択する選択回路と、 前記選択されたメモリセルと前記データ入出力回路との
   間でデータの授受を行う読出・書込回路とを含む、請求
   項１記載の同期型半導体集積回路装置。
3. 【請求項３】 前記外部クロック信号に同期して、外部
   から前記制御信号を取りこむ制御信号入力回路と、 前記外部クロック信号に同期して、外部から前記アドレ
   ス信号を取りこむアドレス信号入力回路とをさらに備
   え、 前記内部回路は、 行列状に配置される複数のメモリセルを有するメモリセ
   ルアレイと、 前記制御信号および前記アドレス信号に応じて、対応す
   るメモリセルを選択する選択回路と、 前記選択されたメモリセルと前記データ入出力回路との
   間でデータの授受を行う読出・書込回路とを含む、請求
   項１記載の同期型半導体集積回路装置。
4. 【請求項４】 外部から与えられたアドレス信号に基づ
   いて、予め設定されたバースト長に相当するビット数分
   の内部アドレスを前記内部クロック信号に同期して生成
   するバーストカウンタをさらに備え、 前記選択回路は、前記内部アドレス信号に応じて対応す
   るメモリセルを選択し、 前記読出・書込回路は、前記第２の動作モードにおいて
   は、前記外部クロックの特定の活性化時に取りこまれた
   書込みデータを保持し、前記内部クロック信号の活性化
   に同期して、前記書込みデータを読出・書込回路に与え
   る、請求項３記載の同期型半導体集積回路。
5. 【請求項５】 前記制御信号と前記アドレス信号とに応
   じて、前記第１および前記第２の動作モードいずれが指
   定されたかのモード指示情報を保持するモード保持回路
   をさらに備え、 前記内部同期信号発生回路は、前記モード指示情報に応
   じて、出力する内部クロック信号の周波数を設定する、
   請求項２または３記載の同期型半導体集積回路。
6. 【請求項６】 前記内部同期信号発生回路は、前記第２
   の動作モードにおいては、前記外部クロック信号と同期
   し、かつ、前記外部クロックのＮ倍（Ｎ：自然数、Ｎ＞
   ２）の周波数の内部クロック信号を生成し、 前記外部クロック信号と前記内部クロック信号との同期
   をとるための位相ロックドループ回路を含む、請求項１
   記載の同期型半導体集積回路装置。
7. 【請求項７】 前記内部同期信号発生回路は、 前記第２の動作モードにおいて、前記内部クロック信号
   を出力する同期遅延クロック発生回路を備え、 前記同期遅延クロック回路は、 前記外部クロック信号を受けて、遅延制御信号レベルに
   応じた遅延時間で遅延した信号を出力する可変遅延回路
   を含み、 前記可変遅延回路は、 直列に接続され、各々の遅延時間が前記遅延制御信号に
   より制御される複数の遅延回路を有し、 前記同期遅延クロック回路は、 前記可変遅延回路の出力と前記外部クロック信号とを受
   けて、位相比較を行う位相比較回路と、 前記位相比較結果に応じて、前記可変遅延回路の出力と
   前記外部クロック信号とが同期するように制御するため
   のレベルを有する前記遅延制御信号を出力する遅延制御
   回路と、 前記複数の遅延回路からの複数の遅延出力信号および前
   記外部クロック信号のうち、２つずつの信号の排他的論
   理和演算結果に基づいて、前記内部クロック信号を生成
   する周期変換回路とをさらに含む、請求項１記載の同期
   型集積回路装置。
8. 【請求項８】 前記可変遅延回路は、２^m 個（ｍ：自然
   数）の遅延回路を含み、 前記周期変換回路は、 前記遅延回路からの複数の遅延出力信号および前記外部
   クロック信号のうち、一方に対して他方が２^m-1 個の前
   記遅延回路の遅延時間分だけ遅延した２つの信号の排他
   的論理和演算を行う排他的論理和ゲートを含む、請求項
   ７記載の同期型半導体集積回路装置。
9. 【請求項９】 前記可変遅延回路は、２^m 個（ｍ：自然
   数）の遅延回路を含み、 前記周期変換回路は、 第１番から第ｍ番のｍ個の論理演算回路を含み、 前記第１番の論理演算回路は、 前記遅延回路からの複数の遅延出力および前記外部クロ
   ック信号のうち、一方に対して他方が２^m-1 個の前記遅
   延回路の遅延時間分だけ遅延した２つの信号の排他的論
   理和演算をそれぞれ行う２^m-1 個の排他的論理和ゲート
   を有し、 前記第ｉ番（２≦ｉ≦ｍ）の論理演算回路は、 前記第（ｉ−１）番の論理演算回路の２^m-(i-1) 個の排
   他的論理和ゲートからの出力のうち、一方に対して他方
   が２^(m-i) 個の前記遅延回路の遅延時間分だけ遅延した
   ２つの信号の排他的論理和演算をそれぞれ行う２^m-i 個
   の排他的論理和ゲートを有し、 前記第ｍ番の論理演算回路の前記排他的論理和演算回路
   が前記内部クロック信号を出力する、請求項７記載の同
   期型半導体集積回路装置。
10. 【請求項１０】 前記可変遅延回路は、 前記外部クロック信号を受けて、遅延制御信号レベルに
    応じた遅延時間で遅延した信号を出力するまでの経路中
    に含まれる前記遅延回路の個数を変更する手段をさらに
    含む、請求項７記載の同期型半導体集積回路装置。
11. 【請求項１１】 前記内部同期信号発生回路は、 前記第２の動作モードにおいて、前記内部クロック信号
    を出力する同期クロック発生回路を備え、 前記同期遅延クロック発生回路は、 前記外部クロック信号の活性化に応じて、セットされる
    フリップフロップ回路と、 前記フリップフロップ回路の出力の活性化に応じて、所
    定周期のクロック信号を発振するクロックパルス発生回
    路と、 前記クロックパルス発生回路の出力の活性化回数が所定
    回数となるのに応じて出力を活性化するカウンタ回路と
    を含み、 前記フリップフロップ回路は、前記カウンタ回路の出力
    の活性化に応じてリセットされ、 前記クロックパルス発生回路の出力および前記カウンタ
    回路の出力のいずれかが前記内部クロック信号として出
    力される、請求項１記載の同期型集積回路装置。