JP2002311091A

JP2002311091A - 半導体装置

Info

Publication number: JP2002311091A
Application number: JP2001111264A
Authority: JP
Inventors: Hirotoshi Sato; 広利佐藤; Masaki Tsukide; 正樹築出; Yoshiyuki Shimizu; 禎之清水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-10
Filing date: 2001-04-10
Publication date: 2002-10-23
Also published as: US6493279B2; US20020145925A1

Abstract

(57)【要約】【課題】発振周波数の測定を容易に行なうことができ
る半導体装置を提供する。【解決手段】テストモード時には、スイッチ回路５０
は非活性化状態とされ、スイッチ回路４８，５２が活性
化状態とされる。ノードＮ４より信号が入力されスイッ
チ回路５２，反転遅延回路４６およびスイッチ回路４８
を介して遅延値を測定することによりリングオシレータ
の発振周波数を測定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には所定の周期の信号を発生させるため
の発振回路を含む半導体装置に関する。

【０００２】

【従来の技術】半導体装置の内部において所定の周期で
変化するクロック信号等が必要な場合に、リングオシレ
ータなどの発振回路を搭載することがよく行なわれてい
る。従来、リングオシレータに関しては、印加するバイ
アス電位をヒューズ切換により変化させ、リングオシレ
ータの周波数を変化させ、そのリングオシレータの出力
を外部に引出してモニタしていた。

【０００３】

【発明が解決しようとする課題】しかし、リングオシレ
ータの周波数を正確に測定するには、発振が開始されて
から発振が安定するまで待ち、発振周波数を測定する必
要があった。

【０００４】また、自励発振する信号の周波数を自動で
測定するためには、検査機械がそのような機能を備えて
いる必要もあった。

【０００５】この発明の目的は、簡易に発振周波数をモ
ニタでき、その調整が可能な半導体装置を提供すること
である。

【０００６】

【課題を解決するための手段】請求項１に記載の半導体
装置は、動作モードとして、通常モードとテストモード
とを有する半導体装置であって、通常モードにおいて自
励発振し、クロック信号を出力する発振回路を備え、発
振回路は、第１の内部ノードに与えられた信号を遅延さ
せ反転させて第２の内部ノードに出力する反転遅延回路
と、通常モードにおいて第２の内部ノードの信号を第１
の内部ノードに伝達しクロック信号を発生するループを
形成し、テストモードにおいて外部から与えられるテス
ト入力信号を第１の内部ノードに伝達し、かつ、テスト
入力信号に応じて第２の内部ノードに出力される信号を
モニタ信号として外部に出力する経路切換部とを含み、
クロック信号に応じて動作を行なう内部回路をさらに備
える。

【０００７】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、経路切換部は、通
常モードにおいて導通し、第２の内部ノードと第１の内
部ノードとを接続する第１のスイッチ回路と、テストモ
ードにおいて導通し、テスト入力信号が与えられるノー
ドと第１の内部ノードとを接続する第２のスイッチ回路
と、テストモードにおいて導通し、モニタ信号を出力す
るノードと第２の内部ノードとを接続する第２のスイッ
チ回路とを有する。

【０００８】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、第１〜第３のスイ
ッチ回路は、それぞれ第１〜第３のトランスファゲート
を有し、第２、第３のトランスファゲートは、テストモ
ードにおいて活性化されるテスト信号に応じて導通し、
第１のトランスファゲートは、テスト信号と相補な信号
に応じて導通する。

【０００９】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、反転遅延回路は、
各々がバイアス電圧に応じて遅延時間が変化する直列に
接続された複数のインバータを有し、発振回路は、外部
から与えられるチューニング信号に応じてバイアス電圧
を変化させるバイアス回路をさらに含む。

【００１０】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、バイアス回路は、
第３の内部ノードと電源ノードとを結ぶ経路上に接続さ
れ、ゲートが第４の内部ノードに接続される第１のＰチ
ャネルＭＯＳトランジスタと、第３の内部ノードと接地
ノードとの間に接続され、ゲートが第３の内部ノードに
接続される第１のＮチャネルＭＯＳトランジスタと、第
４の内部ノードと接地ノードとの間に接続され、ゲート
に所定の基準電位を受ける第２のＮチャネルＭＯＳトラ
ンジスタと、電源ノードと第４の内部ノードとの間に接
続され、チューニング信号に応じて電源ノードから第４
の内部ノードに向けて流れる電流を調整する調整部とを
有し、調整部は、選択されると、電源ノードと第４の内
部ノードとの間に並列接続されゲートがともに第４の内
部ノードに接続され、第１のＰチャネルＭＯＳトランジ
スタとカレントミラーを形成する複数の第３のＰチャネ
ルＭＯＳトランジスタと、チューニング信号に応じて、
選択する複数の第３のＰチャネルＭＯＳトランジスタの
数を決定する選択部とを有する。

【００１１】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置の構成に加えて、バイアス回路は、
第３の内部ノードと電源ノードとを結ぶ経路上に接続さ
れ、ゲートが第４の内部ノードに接続される第１のＰチ
ャネルＭＯＳトランジスタと、第３の内部ノードと接地
ノードとの間に接続され、ゲートが第３の内部ノードに
接続される第１のＮチャネルＭＯＳトランジスタと、第
４の内部ノードと接地ノードとの間に接続され、ゲート
に所定の基準電位を受ける第２のＮチャネルＭＯＳトラ
ンジスタと、電源ノードと第４の内部ノードとの間に接
続され、チューニング信号に応じて電源ノードから第４
の内部ノードに向けて流れる電流を調整する調整部とを
有し、調整部は、電源ノードと第４の内部ノードとの間
に直列に接続される第３、第４のＰチャネルＭＯＳトラ
ンジスタを有し、第３のＰチャネルＭＯＳトランジスタ
は、チューニング信号をゲートに受け、第４のＰチャネ
ルＭＯＳトランジスタのゲートは第４の内部ノードに接
続される。

【００１２】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、内部回路は、複数
のダイナミック型のメモリセルを有するメモリセルアレ
イを含み、クロック信号に応じてメモリセルアレイのリ
フレッシュ周期を示す信号を出力する信号出力回路をさ
らに備える。

【００１３】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、メモリセルアレイ
は、アドレス信号に応じてアクセスされるメモリセルが
特定され、アドレス信号は、複数の列アドレスビット
と、複数の列アドレスビットと一括して与えられる複数
の行アドレスビットとを含み、内部回路は、複数の列ア
ドレスビットに応じてメモリセルアレイの列選択を行な
う列デコーダと、複数の行アドレスビットに応じてメモ
リセルアレイの行選択を行なう行デコーダとをさらに含
む。

【００１４】請求項９に記載の半導体装置は、請求項８
に記載の半導体装置の構成に加えて、アドレス信号に応
じてテストモードの検出を行なうテストモード検出回路
をさらに備える。

【００１５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００１６】［実施の形態１］図１は、本発明の適用例
の１つである半導体装置１の構成を示す概略ブロック図
である。

【００１７】図１を参照して、半導体装置１は、制御信
号／Ｍ−ＣＥ，／ＯＥ，／ＷＥ，／ＳＭ−ＬＢ，／ＳＭ
−ＵＢを受ける入力端子群２と、データ信号ＤＱ０〜Ｄ
Ｑ７が入出力される端子群４と、データ信号ＤＱ８〜Ｄ
Ｑ１５が入出力される端子群６と、アドレス信号Ａ０〜
Ａ１９が入力される端子群８と、電源電位ＶＣＣが与え
られる電源端子１０と、接地電圧ＧＮＤが与えられる接
地端子１２とを含む。

【００１８】制御信号／Ｍ−ＣＥは、半導体装置１を外
部からアクセスするときに選択するためのチップイネー
ブル信号である。制御信号／ＯＥは、半導体装置１を読
出モードに設定するとともに出力バッファを活性化させ
るアウトプットイネーブル信号である。制御信号／ＷＥ
は、半導体装置１を書込モードに設定するライトイネー
ブル信号である。制御信号／ＳＭ−ＬＢは、下位（lowe
r bit）側のデータ端子群４からデータの入出力を行な
うことを選択するための信号である。制御信号／ＳＭ−
ＵＢは、上位（upper bit）側のデータ端子群６からデ
ータの入出力を行なうことを選択するための信号であ
る。

【００１９】半導体装置１は、さらに、アドレス信号Ａ
０〜Ａ１９を受けてテストモードを検出し、種々のテス
ト信号を出力するテストモード検出回路１４と、入力端
子群２からの信号とテストモード検出回路１４の出力と
応じて、半導体装置１がアクセスされていない状態にあ
ることを検出するとセルフリフレッシュサイクルを示す
信号ＲＥＦＣＹＣＬＥを出力するセルフリフレッシュ回
路１６と、入力端子群２から与えられる信号と信号ＲＥ
ＦＣＹＣＬＥとに応じて半導体装置１の所定の動作モー
ドに相当する制御クロックを各ブロックに対して出力す
る制御クロック発生回路２２とを備える。

【００２０】半導体装置１は、さらに、制御クロック発
生回路２２の出力に応じてアドレス信号Ａ０〜Ａ６を受
けて内部に伝達する列アドレスバッファ２４と、制御ク
ロック発生回路２２の出力に応じてアドレス信号Ａ７〜
Ａ１９を受けて内部に伝達する行アドレスバッファ２５
とを含む。

【００２１】半導体装置１は、さらに、行アドレスバッ
ファ２５が出力する内部アドレス信号ＩＡ７〜ＩＡ１９
を制御クロック発生回路２２の出力に応じて受けワード
線ＷＬを選択する行デコーダ２６と、列アドレスバッフ
ァ２４が出力する内部アドレス信号ＩＡ０〜ＩＡ６を制
御クロック発生回路２２の出力に応じて受けビット線Ｂ
Ｌの選択を行なう列デコーダ２８と、マトリックス状に
配置されるメモリセルＭＣを含むメモリセルアレイ３２
と、メモリセルアレイ３２からの出力を増幅し読出すセ
ンスアンプおよび入出力制御回路３０とを含む。

【００２２】なお、図１においては、メモリセルアレイ
３２が含む複数のメモリセルＭＣのうちワード線ＷＬ，
ビット線ＢＬ、メモリセルＭＣを代表的に１つずつ示し
ている。

【００２３】各メモリセルＭＣは、図示しないが、対応
するビット線ＢＬに一方端が接続されゲートが対応する
ワード線に接続されるアクセストランジスタＡＴと、ア
クセストランジスタＡＴの他方端とセルプレートとの間
に接続されるキャパシタＣとを含む。

【００２４】半導体装置１は、さらに、制御クロック発
生回路２２が出力する下位制御信号ＬＣに応じて端子群
４からデータ信号ＤＱ０〜ＤＱ７を受けてセンスアンプ
および入出力制御回路３０に伝達する下位側の入力バッ
ファＩＢＬと、制御信号ＬＣに応じてセンスアンプおよ
び入出力制御回路３０から信号を受けて端子群４にデー
タ信号を出力する下位側出力バッファＯＢＬと、制御ク
ロック発生回路２２が出力する上位制御信号ＵＣに応じ
て端子群６からデータ信号ＤＱ８〜ＤＱ１５を受けてセ
ンスアンプおよび入出力制御回路３０に伝達する上位側
入力バッファＩＢＵと、制御信号ＵＣに応じてセンスア
ンプおよび入出力制御回路３０から読出されたデータを
端子群６に出力する上位側出力バッファＯＢＵとを含
む。

【００２５】一般に、スタティックランダムアクセスメ
モリ（ＳＲＡＭ）は、外部から与える信号の制御が簡単
である。しかし、メモリセルＭＣを高密度に集積化する
にはダイナミックランダムアクセスメモリ（ＤＲＡＭ）
のメモリセルの方がコスト的に優れている。ただし、Ｄ
ＲＡＭは、メモリセルに蓄積された電荷により情報を保
持するため、一定期間ごとにリフレッシュ動作を行なわ
せる必要があり、制御は複雑となる。

【００２６】図１に示した半導体装置１は、外部から与
える信号は、ＳＲＡＭと同様なアドレス信号および制御
信号である。つまり、外部から与える制御はＳＲＡＭと
同様にシンプルで、かつ、内部に用いるメモリセルはＤ
ＲＡＭと同様なメモリセルを用いることで大容量で、か
つ制御の簡単な半導体メモリを実現している。

【００２７】しかしながら、ＤＲＡＭのメモリセルは、
一定期間以上アクセスがないとリフレッシュが必要にな
ってくる。そこで、アクセスが生じていない時間にセル
フリフレッシュ回路１６が信号ＲＥＦＣＹＣＬＥによっ
て制御クロック発生回路２２にリフレッシュ動作を指示
している。

【００２８】図２は、図１のセルフリフレッシュ回路１
６の第１の実施例であるセルフリフレッシュ回路１６ａ
の構成を示した回路図である。

【００２９】図２を参照して、セルフリフレッシュ回路
１６ａは、通常時にクロック信号ＰＨＹ０を出力するリ
ングオシレータ４２と、クロック信号ＰＨＹ０を分周し
てリフレッシュ周期を示す信号ＲＥＦＣＹＣＬＥを出力
するカウンタ回路４４とを含む。

【００３０】リングオシレータ４２は、テスト信号ＴＭ
ＯＳＣＴＵＮＥの活性化に応じて導通し、テスト信号Ｒ
ＥＦＣＹＣＭＯＩＮが与えられるノードＮ４とノードＮ
２とを接続するスイッチ回路５２と、ノードＮ２に入力
が接続されノードＮ１に出力が接続される反転遅延回路
４６と、テスト信号ＴＭＯＳＣＴＵＮＥの活性化に応じ
てノードＮ１とノードＮ３とを接続するスイッチ回路４
８と、テスト信号／ＴＭＯＳＣＴＵＮＥの活性化に応じ
てノードＮ１とノードＮ２とを接続するスイッチ回路５
０とを含む。なお、ノードＮ３からはモニタ用のテスト
信号である信号ＲＥＦＣＹＣＭＯＮＦが出力される。

【００３１】すなわち、スイッチ回路４８〜５２は、通
常モードにおいてノードＮ１の信号をノードＮ２に伝達
し前記クロック信号を発生するループを形成し、テスト
モードにおいて外部から与えられるテスト入力信号ＲＥ
ＦＣＹＣＭＯＩＮをノードＮ２に伝達し、かつ、信号Ｒ
ＥＦＣＹＣＭＯＩＮに応じてノードＮ１に出力される信
号をモニタ信号ＲＥＦＣＹＣＭＯＮＦとして外部に出力
する経路切換部として働く。

【００３２】反転遅延回路４６は、ノードＮ２とノード
Ｎ１との間に直列に接続される奇数段のインバータ５４
〜６２を含む。

【００３３】次に、半導体装置１のテストモードについ
て説明する。通常の読出動作および書込動作とは別の動
作をテストモードと称する。テストモードを用いてさま
ざまな回路機能を測定することができる。

【００３４】図３は、テストモードへの設定方法を説明
するための波形図である。図１、図３を参照して、テス
トモードに設定するには、アドレス信号Ａ＜１９：０＞
の一部に特定の設定動作を行なうことによりテストモー
ド検出回路１４がテストモードを受付ける状態にし、そ
の後特定の信号を続けて入力することにより所定のテス
トモードに半導体装置１を設定する。

【００３５】まず、時刻ｔ１〜ｔ２においてアドレス信
号Ａ＜３：０＞の４ビットの信号をテストモード検出回
路１４が０ｈ，Ｆｈ，０ｈ，Ｆｈの順に変化したことを
検出する。これにより、テストモードを指定できる受付
状態となる。

【００３６】引き続き、時刻ｔ２〜ｔ３においてアドレ
ス信号Ａ＜３：０＞にＦｈ，Ｆｈ，を入力すると、複数
あるテストモードのうちの１つが特定され、そのテスト
モードに設定される。

【００３７】テストモードに設定されると、たとえば、
アドレス信号Ａ０〜Ａ１９のうちのいずれかからテスト
モード検出回路１４を経由してセルフリフレッシュ回路
１６に対してテスト信号ＲＥＦＣＹＣＭＯＩＮ，ＴＭＯ
ＳＣＴＵＮＥを与えることができる。

【００３８】図４は、半導体装置１のテスト動作を説明
するための動作波形図である。図４を参照して、時刻ｔ
１以前には図３で説明したようにテストモードへの設定
が行なわれており、図２のスイッチ回路４８，５２は接
続状態となっており、一方スイッチ回路５０は開放状態
となっている。

【００３９】テスト時には、外部からテスト信号ＲＥＦ
ＣＹＣＭＯＩＮをロウレベルからハイレベルに変化させ
ると、所定の遅延時間Ｔｄ後にリングオシレータ４２か
ら信号ＲＥＦＣＹＣＭＯＮＦが出力される。

【００４０】すなわち時刻ｔ１において、テスト信号Ｒ
ＥＦＣＹＣＭＯＩＮがＬレベルからＨレベルに立上がる
と、スイッチ回路５２および反転遅延回路４６、スイッ
チ回路４８を介して時刻ｔ２において信号ＲＥＦＣＹＣ
ＭＯＮＦがＨレベルからＬレベルに立下がる。スイッチ
回路５２，４８の遅延時間は反転遅延回路４６の遅延時
間よりもかなり小さいため、遅延時間Ｔｄは、ほぼ反転
遅延回路４６の遅延時間と等しいと考えて良い。

【００４１】図２において、通常動作時においては、ス
イッチ回路５０が接続状態となり、スイッチ回路４８お
よび５２は開放状態となる。したがって、クロック信号
ＰＨＹ０は反転遅延回路４６の遅延時間に相関する周期
で変化するクロック信号となる。

【００４２】この遅延時間Ｔｄを観測することにより、
通常動作時におけるクロック信号ＰＨＹ０の周期を特定
することができる。反転遅延回路４６の立上がり時間と
立下がり時間とが等しい場合には、クロック信号ＰＨＹ
０の周期Ｔは遅延時間Ｔｄのほぼ２倍となる。

【００４３】したがって、リングオシレータ４２を自励
発振させて、安定な発振になるまで待ってからクロック
信号ＰＨＹ０の測定をしなくても、テスト時に短時間で
遅延時間を観測することによって、通常発振時における
クロック周期Ｔを知ることが可能となる。また、内部か
ら与える信号ＲＥＦＣＹＣＭＯＩＮを基準として信号Ｒ
ＥＦＣＹＣＭＯＮＦに変化が現われるまでの遅延時間Ｔ
ｄを測定すればよいので、測定にも、高度な検査器は必
要がない。

【００４４】［実施の形態２］図５は、図１のセルフリ
フレッシュ回路１６の第２の実施の形態であるセルフリ
フレッシュ回路１６ｂの構成を示したブロック図であ
る。

【００４５】図５を参照して、セルフリフレッシュ回路
１６ｂは、制御信号／Ｍ−ＣＥ，／ＯＥ，／ＷＥ，／Ｓ
Ｍ−ＬＢ，／ＳＭ−ＵＢを監視し、アクセスが行なわれ
ていないことを検知するとリフレッシュ動作を実施させ
る制御信号ＯＮを活性化させるリフレッシュ検出回路１
０２と、接地電位と電源電位との間の所定の定電位であ
るバイアス信号ＢＩＡＳＬおよびチューニング信号ＺＴ
ＵＮＥ＜３：０＞に応じてバイアス信号ＢＩＡＳＳを出
力するバイアス発生回路１０４と、テスト信号ＴＭＯＳ
ＣＴＵＮＥ，ＲＥＦＣＹＣＭＯＩＮおよび制御信号Ｏ
Ｎ、バイアス信号ＢＩＡＳＳに応じてクロック信号ＰＨ
Ｙ０および信号ＲＥＦＣＹＣＭＯＮＦを出力するリング
オシレータ１０６と、クロック信号ＰＨＹ０を分周して
リフレッシュサイクルを示す信号ＲＥＦＣＹＣＬＥを出
力するカウンタ回路１０８とを含む。

【００４６】図６は、図５におけるバイアス発生回路１
０４の構成を示した回路図である。図６を参照して、バ
イアス発生回路１０４は、ノードＮ１０と接地ノードと
の間に接続されゲートにバイアス信号ＢＩＡＳＬを受け
るＮチャネルＭＯＳトランジスタ１２６と、ノードＮ１
１と接地ノードとの間に接続されゲートがノードＮ１１
に接続されるＮチャネルＭＯＳトランジスタ１２８と、
電源ノードとノードＮ１０との間に接続される電流調整
回路１２０と、電源ノードとノードＮ１１との間に直列
に接続されるＰチャネルＭＯＳトランジスタ１２２，１
２４とを含む。ＰチャネルＭＯＳトランジスタ１２２の
ゲートは接地ノードに接続される。ＰチャネルＭＯＳト
ランジスタ１２４のゲートはノードＮ１０に接続され
る。また、ＰチャネルＭＯＳトランジスタ１２２，１２
４のバックゲートはともに電源ノードに接続される。

【００４７】電流調整回路１２０は、電源ノードとノー
ドＮ１０との間に直列に接続されるＰチャネルＭＯＳト
ランジスタ１３０，１３２を含む。ＰチャネルＭＯＳト
ランジスタ１３０のゲートは接地ノードに接続される。
ＰチャネルＭＯＳトランジスタ１３２のゲートはノード
Ｎ１０に接続される。ＰチャネルＭＯＳトランジスタ１
３０，１３２のバックゲートはともに電源ノードに接続
される。

【００４８】電流調整回路１２０は、さらに、電源ノー
ドとノードＮ１０との間に直列に接続されるＰチャネル
ＭＯＳトランジスタ１３４，１３６を含む。Ｐチャネル
ＭＯＳトランジスタ１３４は、ゲートに信号ＺＴＵＮＥ
＜３＞を受ける。ＰチャネルＭＯＳトランジスタ１３６
のゲートはノードＮ１０に接続される。ＰチャネルＭＯ
Ｓトランジスタ１３４，１３６のバックゲートは、とも
に電源ノードに接続される。

【００４９】電流調整回路１２０は、さらに、電源ノー
ドとノードＮ１０との間に直列に接続されるＰチャネル
ＭＯＳトランジスタ１３８，１４０を含む。Ｐチャネル
ＭＯＳトランジスタ１３８のゲートは信号ＺＴＵＮＥ＜
２＞を受ける。ＰチャネルＭＯＳトランジスタ１４０の
ゲートはノードＮ１０に接続される。ＰチャネルＭＯＳ
トランジスタ１３８，１４０のバックゲートは、ともに
電源ノードへ接続される。

【００５０】電流調整回路１２０は、さらに、電源ノー
ドとノードＮ１０との間に直列に接続されるＰチャネル
ＭＯＳトランジスタ１４２，１４４を含む。Ｐチャネル
ＭＯＳトランジスタ１４２は、ゲートに信号ＺＴＵＮＥ
＜１＞を受ける。ＰチャネルＭＯＳトランジスタ１４４
のゲートはノードＮ１０に接続される。ＰチャネルＭＯ
Ｓトランジスタ１４２，１４４のバックゲートはともに
電源ノードに接続される。

【００５１】電流調整回路１２０は、さらに、電源ノー
ドとノードＮ１０との間に直列に接続されるＰチャネル
ＭＯＳトランジスタ１４６，１４８を含む。Ｐチャネル
ＭＯＳトランジスタ１４６は、ゲートに信号ＺＴＵＮＥ
＜０＞を受ける。ＰチャネルＭＯＳトランジスタ１４８
のゲートはノードＮ１０に接続される。ＰチャネルＭＯ
Ｓトランジスタ１４６，１４８のバックゲートは、とも
に電源ノードに接続される。

【００５２】信号ＺＴＵＮＥ＜０＞〜ＺＴＵＮＥ＜３＞
を変化させることにより、電流調整回路１２０に流れる
電流が変化するため、カレントミラー動作によりノード
Ｎ１１の電位を調整することができる。したがって、ノ
ードＮ１１から出力されるバイアス信号ＢＩＡＳＳの電
位レベルを調整することが可能となる。

【００５３】図７は、図５におけるリングオシレータ１
０６の構成を示した回路図である。図７を参照して、リ
ングオシレータ１０６は、信号ＩＮを受けて所定の遅延
時間後に反転して信号ＯＵＴ１をノードＮ２１に出力す
る反転遅延回路１６２と、ノードＮ２１とノードＮ２２
との間に接続されるトランスファーゲート１７２と、ノ
ードＮ２２とテスト信号ＲＥＦＣＹＣＭＯＩＮが与えら
れるノードＮ２４との間に接続されるトランスファーゲ
ート１７４と、ノードＮ２１とノードＮ２３との間に接
続されるトランスファーゲート１７０と、テスト信号Ｔ
ＭＯＳＣＴＵＮＥを受けて反転し信号ＺＴＭＯＳＣＴＵ
ＮＥを出力するインバータ１６８とを含む。

【００５４】トランスファーゲート１７２は、テスト信
号ＴＭＯＳＣＴＵＮＥがＬレベルで、かつ、信号ＺＴＭ
ＯＳＣＴＵＮＥがＨレベルのときに導通する。一方、ト
ランスファーゲート１７０，１７４は、テストモード時
においてテスト信号ＴＭＯＳＣＴＵＮＥがＨレベルで、
かつ、信号ＺＴＭＯＳＣＴＵＮＥがＬレベルのときに導
通する。

【００５５】リングオシレータ１０６は、さらに、反転
遅延回路１６２が出力する信号ＯＵＴ２と信号ＩＮとに
応じてクロック信号ＰＨＹ０を出力するクロック出力回
路１６４と、テスト信号ＴＭＯＳＣＴＵＮＥ，ＺＴＭＯ
ＳＣＴＵＮＥに応じてノードＮ２３に出力される信号Ｏ
ＵＴ３を信号ＲＥＦＣＹＣＭＯＮＦとして出力するモニ
タ信号出力回路１６６とを含む。

【００５６】図８は、図７における反転遅延回路１６２
の構成を示した回路図である。図８を参照して、反転遅
延回路１６２は、制御信号ＯＮを受けて反転し信号ＺＯ
Ｎを出力するインバータ１８０と、信号ＩＮが与えられ
るノードＮ３１と信号ＯＵＴ１を出力するノードＮ４２
との間に直列に接続される１１段のインバータ１８１〜
１９１とを含む。

【００５７】反転遅延回路１６２は、さらに、インバー
タ１８１の入力ノードＮ３１と電源ノードとの間に接続
されゲートに制御信号ＯＮを受けるＰチャネルＭＯＳト
ランジスタ１９２と、インバータ１８２の入力ノードＮ
３２と接地ノードとの間に接続されゲートに信号ＺＯＮ
を受けるＮチャネルＭＯＳトランジスタ２０２と、イン
バータ１８４の入力ノードＮ３４と電源ノードとの間に
接続されゲートに制御信号ＯＮを受けるＰチャネルＭＯ
Ｓトランジスタ１９３と、インバータ１８５の入力ノー
ドＮ３５と接地ノードとの間に接続されゲートに信号Ｚ
ＯＮを受けるＮチャネルＭＯＳトランジスタ２０３とを
含む。

【００５８】反転遅延回路１６２は、さらに、インバー
タ１８６の入力ノードＮ３６と電源ノードとの間に接続
されゲートに制御信号ＯＮを受けるＰチャネルＭＯＳト
ランジスタ１９４と、インバータ１８７の入力ノードＮ
３７と接地ノードとの間に接続されゲートに信号ＺＯＮ
を受けるＮチャネルＭＯＳトランジスタ２０４と、イン
バータ１８８の入力ノードＮ３８と電源ノードとの間に
接続されゲートに制御信号ＯＮを受けるＰチャネルＭＯ
Ｓトランジスタ１９５と、インバータ１８９の入力ノー
ドＮ３９と接地ノードとの間に接続されゲートに信号Ｚ
ＯＮを受けるＮチャネルＭＯＳトランジスタ２０５と、
インバータ１９０の入力ノードＮ４０と電源ノードとの
間に接続され制御信号ＯＮをゲートに受けるＰチャネル
ＭＯＳトランジスタ１９６と、インバータ１９１の入力
ノードＮ４１と接地ノードとの間に接続されゲートに信
号ＺＯＮを受けるＮチャネルＭＯＳトランジスタ２０６
とを含む。

【００５９】インバータ１８７は、ノードＮ３８に信号
ＯＵＴ２を出力し、この信号ＯＵＴ２は図７のクロック
出力回路１６４に伝達される。

【００６０】インバータ１８１は、電源ノードと接地ノ
ードとの間に直列に接続されるＰチャネルＭＯＳトラン
ジスタ２１２およびＮチャネルＭＯＳトランジスタ２１
３，２１４を含む。ＮチャネルＭＯＳトランジスタ２１
４のゲートはバイアス信号ＢＩＡＳＳを受ける。Ｐチャ
ネルＭＯＳトランジスタ２１２のゲートおよびＮチャネ
ルＭＯＳトランジスタ２１３のゲートはともに、このイ
ンバータ１８１の入力信号を受ける。また、Ｐチャネル
ＭＯＳトランジスタ２１２とＮチャネルＭＯＳトランジ
スタ２１３の接続ノードからはこのインバータ１８１の
出力信号が出力される。

【００６１】インバータ１８２〜１９１については、イ
ンバータ１８１と同様な構成であるので、説明は繰返さ
ない。

【００６２】図９は、図７におけるモニタ信号出力回路
１６６の構成を示した回路図である。

【００６３】図９を参照して、モニタ信号出力回路１６
６は、テスト信号ＴＭＯＳＣＴＵＮＥとノードＮ４５に
与えられる信号ＯＵＴ３とを受けるＮＡＮＤ回路２２０
と、ＮＡＮＤ回路２２０の出力を受けて反転するインバ
ータ２２２と、信号ＺＴＭＯＳＣＴＵＮＥがＨレベル
で、かつ、信号ＴＭＯＳＣＴＵＮＥがＬレベルのときに
導通しインバータ２２２の出力をノードＮ４５に与える
トランスファーゲート２２４とを含む。

【００６４】図１０は、図７におけるクロック出力回路
１６４の構成を示した回路図である。

【００６５】図１０を参照して、クロック出力回路１６
４は、電源ノードと接地ノードとの間に直列に接続され
る、ＰチャネルＭＯＳトランジスタ２３０，２３２およ
びＮチャネルＭＯＳトランジスタ２３４，２３６を含
む。ＰチャネルＭＯＳトランジスタ２３０のゲートおよ
びＮチャネルＭＯＳトランジスタ２３６のゲートは信号
ＩＮを受ける。ＰチャネルＭＯＳトランジスタ２３２の
ゲートおよびＮチャネルＭＯＳトランジスタ２３４のゲ
ートは信号ＯＵＴ２を受ける。このように、発振経路に
おける２つの信号を受けることにより、トランジスタ２
３０〜２３６に流れる貫通電流の低減を図っている。

【００６６】クロック出力回路１６４は、さらに、Ｐチ
ャネルＭＯＳトランジスタ２３２とＮチャネルＭＯＳト
ランジスタ２３４の接続ノードに入力が接続されるイン
バータ２３８と、インバータ２３８の出力を受けて反転
するインバータ２４０と、制御信号ＯＮおよびインバー
タ２４０の出力を受けるＮＡＮＤ回路２４２と、ＮＡＮ
Ｄ回路２４２の出力を受けて反転しクロック信号ＰＨＹ
０を出力するインバータ２４４とを含む。

【００６７】次に、実施の形態２のリングオシレータの
調整について説明する。図８に示した反転遅延回路１６
２は、合計１１段の奇数段のインバータで構成され、各
ノードについて見ると、ハイレベルとローレベルを一定
の周波数で繰返す。この周波数の周期は印加されるバイ
アス信号ＢＩＡＳＳの電圧レベルにより調整される。

【００６８】図１１は、実施の形態２のクロック周波数
を調整する説明をするための動作波形図である。

【００６９】図７、図１１を参照して、通常時におい
て、自励発振が起こる場合の信号伝達経路は、反転遅延
回路１６２，トランスファーゲート１７２である。

【００７０】自励発振により、信号ＩＮおよび信号ＯＵ
Ｔ２が周期的に変化し、これをクロック出力回路１６４
が検出して他のブロックに対してクロック信号ＰＨＹ０
として出力する。この際、トランスファーゲート１７
０，１７４は非活性化状態を維持する。

【００７１】まず調整前においては、クロック信号ＰＨ
Ｙ０の周期はＴ１であったとする。この周期Ｔ１を測定
するために、図３で説明したようなテストシーケンスを
用いてテストモードに設定する。テストモード時は、ト
ランスファーゲート１７２は非活性化状態とされ、トラ
ンスファーゲート１７０，１７４が活性化状態とされ
る。そして、外部からテスト信号ＲＥＦＣＹＣＭＯＩＮ
を入力し、信号ＲＥＦＣＹＣＭＯＮＦをモニタすること
により遅延時間Ｔｄ１を測定する。

【００７２】これにより、通常発振時におけるクロック
信号ＰＨＹ０の周期Ｔ１が所望の時間よりも短いことが
判明したとする。

【００７３】続いて、クロック周期Ｔ１をさらに長い周
期Ｔ２にするために調整を行なう。この調整は図６に示
したバイアス発生回路１０４に与えるチューニング信号
ＺＴＵＮＥ＜３：０＞を変化させることにより行なう。
このチューニング信号は、たとえば、図１のテストモー
ド検出回路１４を介して所定のアドレス信号のビットか
ら与えることができる。

【００７４】テストモードにおいて、テスト信号ＲＥＦ
ＣＹＣＭＯＩＮから信号ＲＥＦＣＹＣＭＯＮＦまでの遅
延時間Ｔｄ２が希望する発振周波数の周期に対応するも
のとなるようにチューニング信号ＺＴＵＮＥ＜３：０＞
を決定する。これにより、通常発振時において希望する
発振周期Ｔ２にクロック信号ＰＨＹ０の発振周波数を設
定することができる。

【００７５】以上説明したように、本発明の実施の形態
によれば、外部から発振回路の遅延値を測定することが
できる。また、外部からバイアス電流を調整し、発振回
路の発振周波数を調整することができる。したがって、
発振回路の発振周波数の調整を容易に行なうことができ
る。

【００７６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７７】

【発明の効果】請求項１〜３に記載の半導体装置は、通
常時に自励発振する発振回路の発振周波数を、テストモ
ードにおいて容易に測定できる。

【００７８】請求項４〜６に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて発振周波
数の調整を容易に行なうことができる。

【００７９】請求項７〜９に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、リフレ
ッシュ周期の確認を容易に行なうことができる。

【図面の簡単な説明】

【図１】本発明の適用例の１つである半導体装置１の
構成を示す概略ブロック図である。

【図２】図１のセルフリフレッシュ回路１６の第１の
実施例であるセルフリフレッシュ回路１６ａの構成を示
した回路図である。

【図３】テストモードへの設定方法を説明するための
波形図である。

【図４】半導体装置１のテスト動作を説明するための
動作波形図である。

【図５】図１のセルフリフレッシュ回路１６の第２の
実施の形態であるセルフリフレッシュ回路１６ｂの構成
を示したブロック図である。

【図６】図５におけるバイアス発生回路１０４の構成
を示した回路図である。

【図７】図５におけるリングオシレータ１０６の構成
を示した回路図である。

【図８】図７における反転遅延回路１６２の構成を示
した回路図である。

【図９】図７におけるモニタ信号出力回路１６６の構
成を示した回路図である。

【図１０】図７におけるクロック出力回路１６４の構
成を示した回路図である。

【図１１】実施の形態２のクロック周波数を調整する
説明をするための動作波形図である。

【符号の説明】

１半導体装置、２入力端子群、４，６データ端子
群、８端子群、１０電源端子、１２接地端子、１４
テストモード検出回路、１６，１６ａ，１６ｂセル
フリフレッシュ回路、２２制御クロック発生回路、２
４列アドレスバッファ、２５行アドレスバッファ、
２６行デコーダ、２８列デコーダ、３０入出力制
御回路、３２メモリセルアレイ、４２，１０６リン
グオシレータ、４４，１０８カウンタ回路、４６，１
６２反転遅延回路、４８，５０，５２スイッチ回
路、５４，１６８インバータ、１０２リフレッシュ
検出回路、１０４バイアス発生回路、１２０電流調
整回路、１２２〜１４８，１９２〜１９６，２０２〜２
０６，２１２〜２１４，２３０〜２３６トランジス
タ、１６４クロック出力回路、１６６モニタ信号出
力回路、１７０〜１７４，２２４トランスファーゲー
ト、１８０〜１９１，２２２，２３８，２４０，２４４
インバータ、２２０，２４２ＮＡＮＤ回路、ＡＴ
アクセストランジスタ、ＢＬビット線、Ｃキャパシ
タ、ＩＢＬ，ＩＢＵ入力バッファ、ＭＣメモリセ
ル、ＯＢＬ，ＯＢＵ出力バッファ、ＷＬワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｇ０１Ｒ 31/28 ＷＨ０３Ｋ 3/354 Ｂ (72)発明者清水禎之東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 2G132 AA09 AD08 AK15 AK21 5F038 AV06 CA06 CD09 DF05 DT02 DT03 DT15 EZ20 5L106 AA01 DD11 EE06 5M024 AA91 BB22 BB40 EE22 GG05 HH01 MM06 PP01 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】動作モードとして、通常モードとテスト
モードとを有する半導体装置であって、前記通常モードにおいて自励発振し、クロック信号を出
力する発振回路を備え、前記発振回路は、第１の内部ノードに与えられた信号を遅延させ反転させ
て第２の内部ノードに出力する反転遅延回路と、前記通常モードにおいて前記第２の内部ノードの信号を
前記第１の内部ノードに伝達し前記クロック信号を発生
するループを形成し、前記テストモードにおいて外部か
ら与えられるテスト入力信号を前記第１の内部ノードに
伝達し、かつ、前記テスト入力信号に応じて前記第２の
内部ノードに出力される信号をモニタ信号として外部に
出力する経路切換部とを含み、前記クロック信号に応じて動作を行なう内部回路をさら
に備える、半導体装置。
【請求項２】前記経路切換部は、前記通常モードにおいて導通し、前記第２の内部ノード
と前記第１の内部ノードとを接続する第１のスイッチ回
路と、前記テストモードにおいて導通し、前記テスト入力信号
が与えられるノードと前記第１の内部ノードとを接続す
る第２のスイッチ回路と、前記テストモードにおいて導通し、前記モニタ信号を出
力するノードと前記第２の内部ノードとを接続する第２
のスイッチ回路とを有する、請求項１に記載の半導体装
置。
【請求項３】前記第１〜第３のスイッチ回路は、それぞれ第１〜第３のトランスファゲートを有し、前記第２、第３のトランスファゲートは、前記テストモ
ードにおいて活性化されるテスト信号に応じて導通し、前記第１のトランスファゲートは、前記テスト信号と相
補な信号に応じて導通する、請求項２に記載の半導体装
置。
【請求項４】前記反転遅延回路は、各々がバイアス電圧に応じて遅延時間が変化する直列に
接続された複数のインバータを有し、前記発振回路は、外部から与えられるチューニング信号に応じて前記バイ
アス電圧を変化させるバイアス回路をさらに含む、請求
項１に記載の半導体装置。
【請求項５】前記バイアス回路は、前記第３の内部ノードと電源ノードとを結ぶ経路上に接
続され、ゲートが第４の内部ノードに接続される第１の
ＰチャネルＭＯＳトランジスタと、第３の内部ノードと接地ノードとの間に接続され、ゲー
トが前記第３の内部ノードに接続される第１のＮチャネ
ルＭＯＳトランジスタと、前記第４の内部ノードと接地ノードとの間に接続され、
ゲートに所定の基準電位を受ける第２のＮチャネルＭＯ
Ｓトランジスタと、前記電源ノードと前記第４の内部ノードとの間に接続さ
れ、前記チューニング信号に応じて前記電源ノードから
前記第４の内部ノードに向けて流れる電流を調整する調
整部とを有し、前記調整部は、選択されると、前記電源ノードと前記第４の内部ノード
との間に並列接続されゲートがともに前記第４の内部ノ
ードに接続され、前記第１のＰチャネルＭＯＳトランジ
スタとカレントミラーを形成する複数の第３のＰチャネ
ルＭＯＳトランジスタと、前記チューニング信号に応じて、選択する前記複数の第
３のＰチャネルＭＯＳトランジスタの数を決定する選択
部とを有する、請求項４に記載の半導体装置。
【請求項６】前記バイアス回路は、前記第３の内部ノ
ードと電源ノードとを結ぶ経路上に接続され、ゲートが
第４の内部ノードに接続される第１のＰチャネルＭＯＳ
トランジスタと、第３の内部ノードと接地ノードとの間に接続され、ゲー
トが前記第３の内部ノードに接続される第１のＮチャネ
ルＭＯＳトランジスタと、前記第４の内部ノードと接地ノードとの間に接続され、
ゲートに所定の基準電位を受ける第２のＮチャネルＭＯ
Ｓトランジスタと、前記電源ノードと前記第４の内部ノードとの間に接続さ
れ、前記チューニング信号に応じて前記電源ノードから
前記第４の内部ノードに向けて流れる電流を調整する調
整部とを有し、前記調整部は、前記電源ノードと前記第４の内部ノードとの間に直列に
接続される第３、第４のＰチャネルＭＯＳトランジスタ
を有し、前記第３のＰチャネルＭＯＳトランジスタは、前記チュ
ーニング信号をゲートに受け、前記第４のＰチャネルＭＯＳトランジスタのゲートは前
記第４の内部ノードに接続される、請求項４に記載の半
導体装置。
【請求項７】前記内部回路は、複数のダイナミック型のメモリセルを有するメモリセル
アレイを含み、前記クロック信号に応じて前記メモリセルアレイのリフ
レッシュ周期を示す信号を出力する信号出力回路をさら
に備える、請求項１に記載の半導体装置。
【請求項８】前記メモリセルアレイは、アドレス信号
に応じてアクセスされるメモリセルが特定され、前記アドレス信号は、複数の列アドレスビットと、前記複数の列アドレスビットと一括して与えられる複数
の行アドレスビットとを含み、前記内部回路は、前記複数の列アドレスビットに応じて前記メモリセルア
レイの列選択を行なう列デコーダと、前記複数の行アドレスビットに応じて前記メモリセルア
レイの行選択を行なう行デコーダとをさらに含む、請求
項７に記載の半導体装置。
【請求項９】前記アドレス信号に応じて前記テストモ
ードの検出を行なうテストモード検出回路をさらに備え
る、請求項８に記載の半導体装置。