JPH10163451A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成により高集積化と高信頼性を実現
した半導体記憶装置を提供する。 【解決手段】 アドレス選択用ＭＯＳＦＥＴと情報記憶
用キャパシタからなり、上記情報記憶用キャパシタの共
通電極に中間電位からなるプレート電圧が供給されてな
る複数のメモリセルを有する半導体記憶装置において、
上記プレート電圧が中間電位に近い所定の電位に到達し
たことを電圧検出回路又はタイマー回路を用いて間接的
に検出し、上記所定電位以下のときに上記ワード線の選
択動作を禁止し又は相補ビット線を上記中間電位にプリ
チャージ状態にさせ、上記プレート電圧が所定の電位が
上記所定電位に到達した後に上記動作を解除してメモリ
アクセスを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主として記憶用キャパシタに高誘電体又は強誘
電体を用いた大記憶容量のダイナミック型ＲＡＭ（ラン
ダム・アクセス・メモリ）に利用して有効な技術に関す
るものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおいては、約２
５６Ｍビットから１Ｇビットのように記憶容量の増大化
が進められている。このような大記憶容量のダイナミッ
ク型ＲＡＭに関しては、１９９６年２月１２日、日経マ
グロウヒル社発行「日経エレクトロニクス」第１０９頁
から第１１３頁がある。

【０００３】

【発明が解決しようとする課題】上記のような記憶容量
化の増大のためには、メモリセルのサイズを益々小さく
形成する必要がある。本願発明者等においては、情報記
憶用キャパシタの小サイズ化のために誘電体として高誘
電体（例えばＴａ₂ Ｏ₅ 膜）又は強誘電体（例えばＢＳ
Ｔ、ＰＺＴ膜）を用いることを考えた。しかしながら、
このような高誘電体膜や強誘電体膜を用いた場合、次の
ような問題の生じることが判明した。上記記憶キャパシ
タのプレート（共通）電極に動作電圧の中間電圧に供給
する場合、電源投入直後において上記多数のキャパシタ
が並列接続されてなるプレート電圧を上記中間電位にす
るには比較的長い時間を費やすことが必要である。しか
しながら、従来のダイナミック型ＲＡＭでは、上記プレ
ート電圧の電圧設定に配慮がなされておらず、制御信号
を入力すると内部回路は上記プレート電圧の立ち上がり
に無関係に動作を開始してリード又はライト動作が可能
とされる。

【０００４】ただし、上記のリード／ライト動作は、上
記のようにプレート電圧の変化に対応してメモリセルの
実質的な保持電圧が変化するものであるので、上記のよ
うな電源投入直後のリード／ライトの保証は行わないこ
とにより対処するものである。しかしながら、本願発明
者等の研究によれば、上記のような高誘電体膜又は強誘
電体膜を用いた場合、その耐圧が比較的低く、誘電体膜
の劣化等特性そのものに悪影響を及ぼすことが判った。

【０００５】この発明の目的は、簡単な構成により高集
積化と高信頼性を実現した半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、アドレス選択用ＭＯＳＦＥ
Ｔと情報記憶用キャパシタからなり、上記情報記憶用キ
ャパシタの共通電極に中間電位からなるプレート電圧が
供給されてなる複数のメモリセルを有する半導体記憶装
置において、上記プレート電圧が中間電位に近い所定の
電位に到達したことを電圧検出回路又はタイマー回路を
用いて間接的に検出し、上記所定電位以下のときに上記
ワード線の選択動作を禁止し又は相補ビット線を上記中
間電位にプリチャージ状態にさせ、上記プレート電圧が
所定の電位が上記所定電位に到達した後に上記動作を解
除してメモリアクセスを可能にする。

【０００７】

【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。

【０００８】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。メモリアレイは、全体として４個
に分けられたメモリブロックから構成される。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分にアドレス入力回路、データ入
出力回路及びボンディングパッド列からなる入出力イン
ターフェイス回路及び電源発生回路等が設けられる。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なるメモリブロックのうち、上下に配置された２個ずつ
が１組となり、その中央部側にメインワードドライバＭ
ＷＤが配置される。このメインワードドライバＭＷＤ
は、上記１つのメモリブロックを貫通するように延長さ
れるメインワード線の選択信号を形成する。１つのメモ
リブロックは、上記メインワード線方向に４Ｋビット、
それと直交する図示しない相補ビット線（又はデータ線
ともいう）方向に４Ｋビットの記憶容量を構成するダイ
ナミック型メモリセルが接続される。このようなメモリ
ブロックが全体で４個設けられるから、４×４Ｋ×４Ｋ
＝６４Ｍビットのような大記憶容量を持つようにされ
る。

【００１０】上記１つのメモリブロックは、メインワー
ド線方向に対して８個に分割される。かかる分割された
メモリブロック毎にサブワードドライバＳＷＤが設けら
れる。サブワードドライバＳＷＤは、メインワード線に
対して１／８の長さに分割され、それと平行に延長され
るサブワード線の選択信号を形成する。この実施例で
は、メインワード線の数を減らすために、言い換えるな
らば、メインワード線の配線ピッチを緩やかにするため
に、特に制限されないが、１つのメインワード線に対し
て、相補ビット線方向に４本からなるサブワード線を配
置させる。このようにメインワード線方向には８本に分
割され、及び相補ビット線方向に対して４本ずつが割り
当てられたサブワード線の中から１本のサブワード線を
選択するために、後述するようなサブワード選択線ドラ
イバが配置される。このサブワード選択線ドライバは、
上記サブワードドライバの配列方向に延長される４本の
サブワード選択線の中から１つを選択する選択信号を形
成する。

【００１１】同図において、半導体チップの長手方向と
平行になるよう配置されたＳＡはセンスアンプであり、
チップ中央寄りに設けられたｃolumn Ｄecは、カラムデ
コーダである。そして、上記メモリブロックを上下に分
割するよう中央部に設けられたＡＣＴＲＬは、アレイ制
御回路であり、アドレスデコーダや、動作に必要なタイ
ミング信号を供給する。

【００１２】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
上記センスアンプＳＡにより相補ビット線が１６分割に
分割される。特に制限されないが、後述するように、セ
ンスアンプＳＡは、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプを除
いて、センスアンプを中心にして左右に相補ビット線が
設けられ、左右いずれかの相補ビット線に選択的に接続
される。

【００１３】図２には、上記メモリアレイのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として２
本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。

【００１４】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線ＳＷＬは、偶
数０〜６と奇数１〜７の合計８本のサブワード線が１つ
のメモリセルアレイに交互に配置される。メインワード
ドライバに隣接する偶数０〜６と、メインワード線の遠
端側（ワードドライバの反対側）に配置される奇数１〜
７を除いて、メモリセルアレイ間に配置されるサブワー
ドドライバＳＷＤは、それを中心にした左右のメモリブ
ロックのサブワード線の選択信号を形成する。

【００１５】前記のようにメモリブロックとしては、メ
インワード線方向に８本に分けられるが、上記のように
実質的にサブワードドライバＳＷＤにより２つのメモリ
ブロックに対応したサブワード線が同時に選択されるの
で、実質的には４つに分けられることとなる。上記のよ
うにサブワード線を偶数０〜６と偶数１〜７に分け、そ
れぞれメモリブロックの両側にサブワードドライバＳＷ
Ｄを配置する構成では、メモリセルの配置に合わせて高
密度に配置されるサブワード線ＳＷＬの実質的なピッチ
がサブワードドライバＳＷＤの中で２倍に緩和でき、サ
ブワードドライバＳＷＤとサブワード線ＳＷＬ０等とを
効率よくレイアウトすることができる。

【００１６】上記サブワードドライバＳＷＤは、４本の
サブワード線０〜６（１〜７）に対して共通に選択信号
を供給する。また、インバータ回路を介した反転信号を
供給する。上記４つのサブワード線の中から１つのサブ
ワード線を選択するためのサブワード選択線ＦＸが設け
られる。サブワード選択線ＦＸは、ＦＸ０〜ＦＸ７のよ
うな８本から構成され、そのうちの偶数サブワード選択
線ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ０
〜６に供給され、そのうち奇数サブワード選択線ＦＸ１
〜ＦＸ７が上記奇数列のサブワードドライバ１〜７に供
給される。特に制限されないが、サブワード選択線ＦＸ
０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線
層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ
２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎ
の交差する部分では、第３層目の金属配線層Ｍ３により
構成される。

【００１７】図３には、上記メインワード線とセンスア
ンプとの関係を説明するための要部ブロック図が示され
ている。同図においては、代表として１本のメインワー
ド線ＭＷＬが示されている。このメインワード線ＭＷＬ
は、メインワードドライバＭＷＤにより選択される。上
記メインワードドライバに隣接して、上記偶数サブワー
ド線に対応したサブワードドライバＳＷＤが設けられ
る。

【００１８】同図では、上記メインワード線ＭＷＬと平
行に配置される図示しないサブワード線と直交するよう
に相補ビット線（Pair Bit Line)が設けられる。この実
施例では、特に制限されないが、相補ビット線も偶数列
と奇数列に分けられ、それぞれに対応してメモリセルア
レイを中心にして左右にセンスアンプＳＡが振り分けら
れる。センスアンプＳＡは、前記のようにシェアードセ
ンス方式とされるが、端部のセンスアンプＳＡでは、実
質的に片方にした相補ビット線が設けられないが、後述
するようなシェアードスイッチＭＯＳＦＥＴを介して相
補ビット線と接続される。

【００１９】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って入出
力線が配置される。この入出力線は、カラムスイッチを
介して上記相補ビット線に接続される。カラムスイッチ
は、スイッチＭＯＳＦＥＴから構成される。このスイッ
チＭＯＳＦＥＴのゲートは、カラムデコーダ（COLUMN D
ECORDER)の選択信号が伝えられるカラム選択線ＹＳに接
続される。

【００２０】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリセルアレイＭＭＡＴ
０とＭＭＡＴ１に挟まれて配置されたセンスアンプＳＡ
１とそれに関連した回路が例示的に示されている。メモ
リセルアレイ（メモリマット）ＭＭＡＴ１はブラックボ
ックスとして示され、端部に設けられるセンスアンプＳ
Ａ０もブラックボックスとして示されている。

【００２１】ダイナミック型メモリセルは、メモリマッ
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと
情報記憶用キャパシタＣｓから構成される。上記アドレ
ス選択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレイン（又
はソース）がビット線に接続され、ソース（又はドレイ
ン）に情報記憶キャパシタＣｓの一方の電極からなる蓄
積ノードが接続される。情報記憶用キャパシタＣｓの他
方の電極は共通化されて、後述するようなプレート電圧
ＶＰＬが与えられる。

【００２２】一対の相補ビット線は、同図に示すように
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプＳＡ１の単位回路は、ゲートとドレイ
ンとが交差接続されてラッチ形態にされたＮチャンネル
型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦ
ＥＴＱ７，Ｑ８から構成される。

【００２３】上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ
６のソースは、共通ソース線ＣＳＮに接続される。Ｐチ
ャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソ
ース線ＣＳＰに接続される。上記共通ソース線ＣＳＮと
ＣＳＰには、図示しないがＮチャンネル型ＭＯＳＦＥＴ
とＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳ
ＦＥＴがそれぞれ設けられて、センスアンプの活性化信
号により上記パワースイッチＭＯＳＦＥＴがオン状態に
なり、センスアンプの動作に必要な電圧供給を行うよう
にされる。

【００２４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣが供
給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択
信号ＹＳによりスイッチ制御されるカラムスイッチを構
成する。この実施例では、１つのカラム選択信号ＹＳに
より４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。

【００２５】それ故、上記カラム選択信号ＹＳは、セン
スアンプＳＡ１側で例示的に示されている２対のビット
線と、センスアンプＳＡ０側に設けられる図示しない残
り２対のビット線とに対応した合計４対の相補ビット線
を選択できるようにされる。これらの２対ずつの相補ビ
ット線対は、上記カラムスイッチを介して２対ずつの共
通入出力線Ｉ／Ｏに接続される。

【００２６】センスアンプＳＡ１は、シェアードスイッ
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリセルアレイ）間に設けられるセンスアンプに接続
される。

【００２７】例えば、メモリマットＭＭＡＴ０のサブワ
ード線ＳＷＬが選択されたときには、センスアンプＳＡ
０の右側シェアードスイッチＭＯＳＦＥＴと、センスア
ンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴＱ１
及びＱ２がオン状態になる。ただし、上記端部のセンス
アンプＳＡ０では、上記右側シェアードスイッチＭＯＳ
ＦＥＴのみが設けられるものである。信号ＳＨＬは、左
側シェアード選択信号であり、信号ＳＨＲは、右側シェ
アード選択信号である。

【００２８】図５には、この発明に係るダイナミック型
ＲＡＭの周辺部分の一実施例の概略ブロック図が示され
ている。タイミング制御回路ＴＧは、外部端子から供給
されるロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。

【００２９】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。

【００３０】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＣＡＢは、アドレス端子から入力されたカ
ラムアドレス信号を上記タイミング信号φＹＬにより取
り込んでラッチ回路に保持させる。

【００３１】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＭＸＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
ではオートリフレッシュとセルフリフレッシュを持つよ
うにされる。

【００３２】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００３３】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００３４】タイミング信号φＭＳは、特に制限されな
いが、メモリアレイ選択動作を指示する信号であり、ロ
ウアドレスバッファＲＡＢに供給され、このタイミング
に同期して選択信号ＭＳｉが出力される。タイミング信
号φＳＡは、センスアンプの動作を指示する信号であ
る。このタイミング信号φＳＡに基づいて、センスアン
プの後述するような活性化パルスＳＡＥが形成される。

【００３５】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００３６】プレート電圧発生回路ＶＰＬＧは、図示し
ない外部端子から供給された電源電圧ＶＣＣと回路の接
地電位ＶＳＳとを受け、上記相補ビット線のハイレベル
とロウレベルの中間電位に対応したプレート電圧を形成
して、上記メモリセルの共通電極（プレート）に供給す
る。特に制限されないが、このプレート電圧は、上記相
補ビット線のハーフプリチャージ電圧ＨＶＣと共通に用
いるようにしてもよい。あるいは、上記中間電圧を形成
して、それぞれ出力回路を介して相互に影響を受けない
ようにして、上記プレート電圧ＶＰＬあるいはハーフプ
リチャージ電圧ＨＶＣとして出力させるものであっても
よい。

【００３７】この実施例では、プレート電圧をモニター
する電圧検出回路ＶＰＬＭが設けられる。この電圧検出
回路ＶＰＬＭは、上記中間電位に近い所定の基準電圧が
設定されせており、かかる基準電圧と上記プレート電圧
ＶＰＬとを比較し、その比較出力信号φＭを形成する。
この比較出力信号φＭは、上記タイミング制御回路ＴＧ
に供給される。上記タイミング制御回路ＴＧは、上記プ
レート電圧が所定電圧より低いときの上記比較出力信号
φＭにより、ロウ系のタイミング信号Ｒ１，Ｒ３等の発
生が禁止される。例えば、／ＲＡＳ信号をロウレベルに
してロウ系のアドレス選択回路を動作させてメモリアク
セスを行うとしても、ワード線の選択動作が禁止され、
又は相補ビット線のプリチャージ回路がプリチャージ動
作を維持するようにされる。

【００３８】上記タイミング制御回路ＴＧは、上記プレ
ート電圧が所定電圧より高くなったときの上記比較出力
信号φＭにより、ロウ系のタイミング信号Ｒ１，Ｒ３等
の発生が有効とされる。例えば、／ＲＡＳ信号をロウレ
ベルにしてロウ系のアドレス選択回路を動作させてメモ
リアクセスを行うと、上記タイミング信号Ｒ１，Ｒ３等
が発生されてプリチャージ回路のプリチャージ動作の終
了、ワード線の選択動作あるいはセンスアンプの動作が
開始される。

【００３９】特に制限されないが、上記電圧検出回路Ｖ
ＰＬＭは、テストモードにされたときに発生されたテス
ト信号ＴＳＴにより、その動作が無効にされる。つま
り、テストモードにされたときには、上記電圧検出回路
ＶＰＬＭの動作が実質的に停止されて、上記検出出力信
号φＭが無効にされる。つまり、この検出出力信号φＭ
が上記プレート電圧が所定電圧より低いときを示すもの
であったとしも、上記メモリアクセスを禁止する機能が
無効にされる。つまり、プレート電圧に無関係に外部か
らのメモリアクセスが可能にされる。

【００４０】図６には、上記電圧検出回路の一実施例の
回路図が示されている。同図の各回路素子は、前記図４
に示した回路素子と一部重複しているが、それぞれは別
個の回路機能を持つものであると理解されたい。この実
施例では、特に制限されないが、差動回路による電圧比
較回路が用いられる。差動ＭＯＳＦＥＴＱ１のゲートに
は、電源電圧を抵抗Ｒ１とＲ２で分圧することにより形
成された基準電圧（モニタ電圧ＶＭ）が供給される。つ
まり、モニタ電圧ＶＭは、ＶＭ＝Ｒ２×ＶＣＣ／（Ｒ１
＋Ｒ２）のような電圧に設定される。上記モニタ電圧Ｖ
Ｍは、上記電源電圧ＶＣＣが３．３Ｖのとき、上記プレ
ート電圧ＶＰＬはその半分の１．６５Ｖに設定され、情
報記憶用キャパシタの誘電体膜の耐圧劣化を防止する目
的であるので、それに対応して上記モニタ電圧ＶＭはＶ
ＣＣ／４以上の約１Ｖ程度に設定される。

【００４１】上記差動ＭＯＳＦＥＴＱ１と差動対にされ
た差動ＭＯＳＦＥＴＱ２のゲートには、プレート電圧Ｖ
ＰＬが供給される。ＭＯＳＦＥＴＱ１とＱ２の共通接続
されたソースと接地電位点との間には、バイアス電流を
流すＭＯＳＦＥＴＱ３が設けられる。上記差動回路で消
費される電流を低減させるために、上記ＭＯＳＦＥＴＱ
３は、そのサイズが小さく形成されて上記電圧比較動作
に必要最小な電流しか流さないようにされる。以上のＭ
ＯＳＦＥＴＱ１〜Ｑ３は、Ｎチャンネル型により構成さ
れる。上記ＭＯＳＦＥＴＱ１とＱ２のドレインには、Ｐ
チャンネル型ＭＯＳＦＥＴＱ４とＱ５からなる電流ミラ
ー形態の負荷回路が設けられる。上記電圧比較回路は、
上記ＶＭ＞ＶＰＬのときには、ＭＯＳＦＥＴＱ１がオン
状態となり、ハイレベルの出力信号を形成し、上記ＶＭ
＜ＶＰＬになると、出力信号が反転してロウレベルの出
力信号を形成する。

【００４２】上記ＭＯＳＦＥＴＱ２とＱ５の共通接続さ
れたドレインから得られる上記出力信号は、特に制限さ
れないが、ナンドゲート回路Ｇ１を通して上記検出出力
信号φＭとして出力される。上記ナンドゲート回路Ｇ１
の他方の入力には、制御信号としてテストモード時にモ
ニタ回路停止させるための信号がインバータ回路Ｎ１を
介して制御信号φＡとして供給される。つまり、上記信
号φＡがハイレベル（‘Ｈ’）とき、モニタ回路イネー
ブルとされて、上記電圧比較出力が上記ナンドゲート回
路Ｇ１により反転されて電圧検出信号（プレート電圧モ
ニタ信号）φＭとして出力される。上記信号φＡがロウ
レベル（‘Ｌ’）とき、モニタ回路ドントケアとされ
て、上記電圧比較出力に無関係に電圧検出信号φＭはハ
イレベルにされる。これにより、テストモードのときに
は、例えＶＭ＞ＶＰＬのときでも、上記信号φＭがハイ
レベルにされて、後述するようなメモリアクセスが可能
とされる。

【００４３】図７には、この発明に係るダイナミック型
ＲＡＭの電源投入直後における動作を説明するための概
略波形図が示されている。電源投入により電源電圧ＶＣ
Ｃが立ち上がる。このような電源直後にロウアドレスス
トローブ信号／ＲＡＳがロウレベルにされてメモリアク
セスを行うとしても、上記プレート電圧ＶＰＬは、膨大
な数のメモリセルが共通に接続されることにより大きな
寄生容量を持つためにその電位は比較的大きな時定数を
もって緩やかにしか上昇できない。

【００４４】このとき、上記電圧検出回路では、上記の
ようなプレート電圧ＶＰＬがモニタ電圧ＶＭより低いた
めに、上記プレート電圧モニタ信号φＭをロウレベルに
するので、上記信号／ＲＡＳがロウレベルにされるにも
かかわらず、ワード線の選択信号φ１、センスアンプの
駆動信号φｓがロウレベルのままにされ、ワード線は非
選択状態となり、ビット線は上記プレート電圧ＶＰＬに
対応したプリチャージ電圧に維持される。このため、情
報記憶キャパシタの両電極には実質的に電位差が生じる
ことがなく、不所望に高い電圧が印加されないため高誘
電体膜あるいは強誘電体膜が劣化することがない。

【００４５】上記プレート電圧ＶＰＬが上記１／４ＶＣ
Ｃ以上の例えば１Ｖ程度に上昇したとき、上記電圧検出
回路により上記プレート電圧モニタ信号φＭをハイレベ
ルにする。したがって、信号／ＲＡＳがロウレベルにさ
れると、それに応じてワード線の選択信号φ１、センス
アンプ駆動信号φｓが発生され、そのときに入力された
アドレス信号に対応したワード線が選択状態にされ、セ
ンスアンプの増幅動作によりビット線の電位はハイレベ
ル／ロウレベルに変化する。

【００４６】このとき、上記ワード線の選択動作により
ビット線に接続されるメモリセルの情報記憶キャパシタ
においては、上記プレート電圧ＶＰＬがほぼ１Ｖ程度ま
で上昇しており、ハイレベルにされたビット線の電位
３．３Ｖが蓄積ノードに伝えられるキャパシタの両電極
間には上記２．２Ｖしか印加されず、ロウレベルにされ
たビット線の電位０Ｖが蓄積ノードに伝えられるキャパ
シタの両電極間には上記１Ｖしか印加されない。

【００４７】仮に、上記のようなプレート電圧モニタ機
能が存在しないダイナミック型ＲＡＭにおいては、上記
のように電源電圧直後においてプレート電圧ＶＰＬがほ
ぼ０Ｖの状態で、ワード線が選択状態にされてセンスア
ンプが動作すると、ハイレベルにされたビット線の電位
３．３Ｖが蓄積ノードに伝えられるキャパシタの両電極
間には上記３．３Ｖもの大きな電圧が印加されることに
なる。この電圧３．３Ｖは、通常動作はもちろんのこ
と、電源電圧ＶＣＣを５．３Ｖのような高い電圧に設定
して行うエージング時に比べても大きな電圧である。つ
まり、通常動作では上記プレート電圧ＶＰＬがＶＣＣ／
２の１．６５Ｖになるので、キャパシタの両電極にはビ
ット線のハイレベル／ロウレベルに対して上記１．６５
Ｖしか印加されず、上記エージング時にも、ＶＣＣ／２
の２．６５Ｖしか印加されないからである。

【００４８】この実施例では、上記のようなプレート電
圧モニタ機能を付加することにより、情報記憶キャパシ
タの両電極には、上記エージング時の２．６５Ｖが最大
印加電圧になるので、かかる電圧に対して高誘電体膜あ
るいは強誘電体膜が所望の耐圧特性を持つように製造す
ればよいことが判る。

【００４９】図８には、この発明に係るダイナミック型
ＲＡＭにおけるロウ系タイミング信号の制御回路を説明
するための回路図が示されている。同図（ａ）では、Ｒ
ＡＳパッドからの入力信号を受ける入力バッファに、ナ
ンドゲート回路Ｇ２を用いて、かかるナンドゲート回路
Ｇ２を上記プレート電圧モニタ信号φＭで制御する。こ
れにより、上記信号φＭがロウレベルのときには、かか
るゲート回路Ｇ２のゲートを閉じて、入力信号（／ＲＡ
Ｓ）の入力を禁止し、ワード線選択信号φ１及びセンス
アンプ駆動信号φｓの両方の発生を禁止する。

【００５０】同図（ｂ）では、ワード線選択信号φ１を
形成する経路にナンドゲート回路Ｇ３を設け、かかるゲ
ート回路Ｇ３を上記プレート電圧モニタ信号φＭで制御
することにより、ワード線の選択動作のみを禁止するも
のである。つまり、ワード線を非選択状態にすれば、例
えセンスアンプが活性化されてビット線の電位がハイレ
ベル／ロウレベルに変化されても、メモリセルの情報記
憶キャパシタが上記ビット線に接続されず、電源投入直
後においてメモリセルの情報記憶キャパシタに上記のよ
うな高電圧が印加されてしまうのを防止することができ
る。

【００５１】同図（ｃ）では、センスアンプ駆動信号φ
ｓを形成する経路にナンドゲート回路Ｇ４を設け、かか
るゲート回路Ｇ４を上記プレート電圧モニタ信号φＭで
制御することにより、センスアンプの増幅動作を禁止す
るものである。つまり、ワード線が選択状態にされて、
メモリセルがビット線に接続されてもセンスアンプが活
性化されなければ、ビット線の電位はプリチャージ電
位、つまりプレート電圧と等しくされるので、電源投入
直後においてメモリセルの情報記憶キャパシタに上記の
ような高電圧が印加されてしまうことを防止することが
できる。

【００５２】図９には、この発明に係るメモリセルの一
実施例の概略素子構造断面図が示されている。この実施
例のメモリセルは、キャパシタを構成する誘電体膜が高
誘電率材料又は強誘電率材料からなるキャパシタである
ことを除いて基本的には、従来のダイナミック型メモリ
セルと類似の構成とされる。ゲート絶縁膜とその上に形
成された第１層目のポリシリコン層によりワード線が構
成されて、アドレス選択用ＭＯＳＦＥＴＱｍが形成され
る。このアドレス選択用ＭＯＳＦＥＴＱｍの一方のソー
ス，ドレイン拡散層は、２つのＭＯＳＦＥＴにおいて共
通化され、コンタクトホール（ｐｌｕｇ）を介して、特
に制限されないが、２層目ポリシリコン層からなるビッ
ト線に接続される。

【００５３】この実施例では、集積密度を高くするため
に、特に制限されないが、上記アドレス選択用ＭＯＳＦ
ＥＴＱｍの上部に強誘電体キャパシタが形成される。つ
まり、アドレス選択用ＭＯＳＦＥＴＱｍの他方のソー
ス，ドレインは、コンタトトホールを対してキャパシタ
Ｃｓの一方の電極である蓄積電極に接続される。キャパ
シタＣｓは、蓄積電極と高誘電体膜又は強誘電体膜及び
他方の電極から構成され、かかる他方の電極は他のメモ
リセルのものと共通プレート線により共通化されてプレ
ート電圧ＶＰＬが印加される。

【００５４】上記素子形成領域上には、第１層目のアル
ミニュウム層Ｍ１や第２層目アルミニュウム層Ｍ２が形
成される。上記第１層目のアルミニュウム層Ｍ１は、特
に制限されないが、ワード線の抵抗値を減らすためにワ
ード線と所定の簡単で接続されるというワードシャント
として用いられる。第２層目のアルミニュウム層Ｍ２
は、特に制限されないが、Ｙ選択信号線、電源電圧線等
に用いられる。なお、必要ならその上に第３層目のアル
ミュウム層Ｍ３が形成される。

【００５５】上記誘電体膜は、高誘電率材料としてＴａ
₂ Ｏ₅ が用いられ、強誘電率材料としてはＰＺＴやＢＳ
Ｔが用いられ、両側の電極は、特に制限されないが、Ｐ
ｔ等合金が用いられる。この他、強誘電体膜としてはＢ
ａＭｇＦ₄ 等を用いることができ、このような強誘電体
キャパシタの形成方法に関しては、例えば、雑誌『セミ
コンダクタ・ワールド』１９９１年１２月号、ＰＰ．１
２２−１２５に詳しく述べられている。

【００５６】図１０には、この発明を説明するための高
誘電率材料の電圧−電流特性図が示されている。同図で
は、高誘電率材料としてＴａ₂ Ｏ₅ 膜が例として示され
ている。同図に示すように、Ｔａ₂ Ｏ₅ 膜においては対
プレート電圧に対して、特に負方向に対して耐圧が小さ
いことが判る。つまり、比較のために従来のＯＮＯ膜の
特性図が示されているが、これに比べると上記Ｔａ₂ Ｏ
₅ 膜でのリーク電流が大きく、耐圧が小さいことが判
る。他の強誘電率材料においても上記と同様な傾向を示
すものである。

【００５７】図１１には、電源投入時においてメモリセ
ルに加わる電圧の説明図が示されている。同図（Ａ）に
は、等価回路が示され、（Ｂ）にはそのときの電位が示
されている。電源投入直後にワード線がハイレベルの選
択状態にされ、かつセンスアンプが活性化されてビット
線の電位をハイレベル／ロウレベルにすると、プレート
電圧ＶＰＬがまだ０Ｖの状態のときに、ビット線のハイ
レベル（Ｈ）のＶＣＣがキャパシタの両電極に加わるこ
とになる。これに対して、定常状態では、プレート電圧
ＶＰＬがＶＣＣ／２に設定されることから、ＶＣＣ／２
のように上記電源投入直後の半分の電圧しか印加されな
いものである。

【００５８】上記実施例のようにＴａ₂ Ｏ₅ 膜を用いた
場合において、モニタ電圧をＶＣＣ／４のように１Ｖ以
下に設定すると、上記図１０の特性から理解されるよう
に、プレート電圧に対して負電圧に対して耐圧が小さい
ことに適合できる。つまり、リーク電流の許容値を１０
^-8Ａ／ｃｍ² にしたとき、負側は１Ｖで正側が２Ｖ以上
になるので都合が良い。

【００５９】図１２には、この発明の他の一実施例のダ
イナミック型ＲＡＭに用いられるタイマー回路の回路図
が示されている。この実施例においては、上記プレート
電圧ＶＰＬの立ち上がりは、一定の時定数をもって立ち
上がることに着目し、プレート電圧ＶＰＬそのものをモ
ニタするものに代えて、プレート電圧の立ち上がり時間
に対応した時間をタイマー回路で計測するようにするも
のである。つまり、電源投入直後から一定時間経過した
なら、プレート電圧ＶＰＬが上記所定の電圧に到達した
であろうと見做し、上記ワード線の選択やセンスアンプ
の動作を許可するようにするものである。

【００６０】同図には、上記一定時間を計測するタイマ
ー回路が示されている。インバータ回路Ｎ２、Ｎ３及び
抵抗Ｒ３とキャパシタＣ１からなる遅延回路（時定数回
路）とノアゲート回路Ｇ５とをリング状に接続してリン
グオシレータを形成する。電源投入直後においては、カ
ウンタ回路部の出力φＴがロウレベルにされており、上
記ノアゲート回路Ｇ５のゲートを開いた状態とし、実質
的にインバータ回路として動作させる。これにより、上
記インバータ回路Ｎ２、Ｎ３、遅延回路及びノアゲート
回路Ｇ５の信号伝播遅延時間（周期Ｔ／２）に対応した
周波数での発振動作を行い、基本クロック信号φｃを形
成する。

【００６１】この発振動作により形成された発振パルス
φｃは、カウンタ回路部に供給されて計数動作が行われ
る。このカウンタ回路部での計数出力φＴがロウレベル
からハイレベルに変化する時間は、上記プレート電圧Ｖ
ＰＬが上記のように約１Ｖ程度に立ち上がるに費やされ
る時間に対応して決められる。これにより、かかるタイ
マー出力φＴは、前記のようなプレート電圧モニタ信号
φＭと同様に用いることができる。つまり、図８におい
ては、信号φＭに代えて上記タイマー信号φＴを用い、
（Ａ）ではワード線選択信号φ１とセンスアンプ駆動信
号φｓを止め、（Ｂ）ではワード線選択信号φ１のみを
止め、（Ｃ）ではセンスアンプ駆動信号φｓのみを止め
るように制御するのに用いられる。上記信号φＴが発生
されたなら、低消費電力化のために上記発振回路の動作
及び計数動作が停止させられる。

【００６２】図１３には、この発明に係る他の一実施例
のダイナミック型ＲＡＭの電源投入直後における動作を
説明するための概略波形図が示されている。電源投入に
より電源電圧ＶＣＣが立ち上がる。このような電源直後
にロウアドレスストローブ信号／ＲＡＳがロウレベルに
されてメモリアクセスを行うとしても、上記プレート電
圧ＶＰＬは、膨大な数のメモリセルが共通に接続される
ことにより大きな寄生容量を持つためにその電位は比較
的大きな時定数をもって緩やかにしか上昇できない。

【００６３】このとき、上記タイマー回路では、上記の
ようなプレート電圧ＶＰＬがモニタ電圧ＶＭより低い時
間帯では信号φＴをロウレベルにするので、上記信号／
ＲＡＳがロウレベルにされるにもかかわらず、ワード線
の選択信号φ１、センスアンプの駆動信号φｓがロウレ
ベルのままにされ、ワード線は非選択状態となり、ビッ
ト線は上記プレート電圧ＶＰＬに対応したプリチャージ
電圧に維持される。このため、情報記憶キャパシタの両
電極には実質的に電位差が生じることがなく、不所望に
高い電圧が印加されないため高誘電体膜あるいは強誘電
体膜が劣化することがない。

【００６４】上記プレート電圧ＶＰＬが上記１／４ＶＣ
Ｃ以上の例えば１Ｖ程度に上昇したと見做される時間に
なると、上記タイマー回路により上記タイマー出力信号
φＴをハイレベルにする。したがって、信号／ＲＡＳが
ロウレベルにされると、それに応じてワード線の選択信
号φ１、センスアンプ駆動信号φｓが発生され、そのと
きに入力されたアドレス信号に対応したワード線が選択
状態にされ、センスアンプの増幅動作によりビット線の
電位はハイレベル／ロウレベルに変化する。これにより
上記同様に、上記ワード線の選択動作によりビット線に
接続されるメモリセルの情報記憶キャパシタにおいて
は、上記プレート電圧ＶＰＬがほぼ１Ｖ程度まで上昇し
ており、ハイレベルにされたビット線の電位３．３Ｖが
蓄積ノードに伝えられるキャパシタの両電極間には上記
２．２Ｖしか印加されず、ロウレベルにされたビット線
の電位０Ｖが蓄積ノードに伝えられるキャパシタの両電
極間には上記１Ｖしか印加されないようにするものであ
る。

【００６５】図１４には、この発明に係る半導体記憶装
置に用いられるプレート電圧発生回路の一実施例の回路
図が示されている。ＭＯＳＦＥＴのソースとドレインと
が共通接続されることによりゲート容量をキャパシタと
して利用されてなる直列形態のキャパシタＣ１とＣ２に
より電源電圧ＶＣＣが分圧されてＶＣＣ／２の基準電圧
が形成される。特に制限されないが、上記キャパシタＣ
１とＣ２には、それぞれダイオード形態のＭＯＳＦＥＴ
及び抵抗素子からなる高抵抗回路からなる直流電流経路
が設けられて、電源電圧ＶＣＣに追従した基準電圧を安
定的に形成されるようにされる。

【００６６】上記基準電圧は、そのしきい値電圧が比較
的小さくされたＮチャンネル型ＭＯＳＦＥＴＱ１０とＰ
チャンネル型ＭＯＳＦＥＴＱ１１のソースに供給され
る。これらのＭＯＳＦＥＴＱ１０とＱ１１は、それぞれ
のゲートとドレインが共通接続されることによりダイオ
ード形態とされる。そして、特に制限されないが、上記
ＭＯＳＦＥＴＱ１０とＱ１１のドレイン側には定電流源
として作用するＰチャンネル型ＭＯＳＦＥＴＱ２０とＮ
チャンネル型ＭＯＳＦＥＴＱ２１とがそれぞれ設けられ
てバイアス電流が供給される。これにより、ＭＯＳＦＥ
ＴＱ１０とＱ１１は、ソースに供給された基準電圧をそ
のゲート，ソース間のしきい値電圧に対応してレベルシ
フトさせる。

【００６７】上記定電流ＭＯＳＦＥＴＱ２０，Ｑ２１を
駆動するために、上記基準電圧はＰチャンネル型ＭＯＳ
ＦＥＴＱ２２のゲートに供給され、ここで定電流が形成
される。このＰチャンネル型ＭＯＳＦＥＴＱ２２のドレ
イン電流は、Ｎチャンネル型ＭＯＳＦＥＴからなる電流
ミラー回路に供給され、一方では上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１１のドレイン側に設けられたＮチャンネ
ル型の定電流ＭＯＳＦＥＴＱ２１を駆動するのに用いら
れ、他方では電流ミラー回路を介して上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１０のドレイン側に設けられるＰチャ
ンネル型の定電流ＭＯＳＦＥＴＱ２０が駆動される。

【００６８】上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０に
よりレベルシフトされた基準電圧は、Ｎチャンネル型Ｍ
ＯＳＦＥＴＱ１２のゲートに供給される。上記Ｐチャン
ネル型ＭＯＳＦＥＴＱ１１によりレベルシフトされた基
準電圧は、Ｐチャンネル型ＭＯＳＦＥＴＱ１３のゲート
に供給される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１２
とＰチャンネル型ＭＯＳＦＥＴＱ１３は、ソースフォロ
ワＭＯＳＦＥＴとして動作させられ、そのソースが共通
化されて出力端子に接続される。これらのＭＯＳＦＥＴ
Ｑ１２とＱ１３は、上記レベルシフト用のＭＯＳＦＥＴ
Ｑ１０とＱ１１のしきい値電圧より大きなしきい値電圧
を持つようにされる。

【００６９】したがって、基準電圧と等しい出力電圧が
ＶＣＣ／２のときには、上記出力ＭＯＳＦＥＴＱ１２と
Ｑ１３は、ゲート，ソース間にそのしきい値電圧より小
さな電圧しか印加されないからオフ状態にされて定常的
に直流電流を流さないようにされる。もしも、上記基準
電圧（ＶＣＣ／２）に対して出力電圧が低下して、上記
ＭＯＳＦＥＴＱ１０とＱ１２のしきい値電圧の差分より
大きくなると、上記ＭＯＳＦＥＴＱ１２がオン状態とな
り上記出力電圧を上昇させるように作用する。逆に、上
記基準電圧（ＶＣＣ／２）に対して出力電圧が上昇し
て、上記ＭＯＳＦＥＴＱ１１とＱ１３のしきい値電圧の
差分より大きくなると、上記ＭＯＳＦＥＴＱ１３がオン
状態となり上記出力電圧を低下させるように作用する。
基本的にはこのような制御作用によって出力電圧を上記
基準電圧に対応してＶＣＣ／２に設定するものである。

【００７０】この実施例では、感度を高くするために上
記出力ＭＯＳＦＥＴＱ１２とＱ１３を増幅素子として作
用させる。つまり、これらのＭＯＳＦＥＴＱ１２とＱ１
３のドレイン側には上記同様な定電流ＭＯＳＦＥＴＱ２
３，Ｑ２４を負荷として設け、そのドレインの増幅出力
によりＰチャンネル型の出力ＭＯＳＦＥＴＱ１４と、Ｎ
チャンネル型の出力ＭＯＳＦＥＴＱ１５を駆動するよう
にする。つまり、上記基準電圧（ＶＣＣ／２）に対して
出力電圧が低下して、上記ＭＯＳＦＥＴＱ１０とＱ１２
のしきい値電圧の差分より大きくなって上記ＭＯＳＦＥ
ＴＱ１２がオン状態となると、そのドレイン出力により
ＭＯＳＦＥＴＱ１４がオン状態となって上記出力電圧を
上昇させるように動作する。

【００７１】逆に、上記基準電圧（ＶＣＣ／２）に対し
て出力電圧が上昇して、上記ＭＯＳＦＥＴＱ１１とＱ１
３のしきい値電圧の差分より大きくなり上記ＭＯＳＦＥ
ＴＱ１３がオン状態となると、そのドレイン出力により
ＭＯＳＦＥＴＱ１５がオン状態となって上記出力電圧を
低下させるように作用する。この実施例では、このよう
な制御能力を電源投入時には大きくして、プレート電圧
ＶＰＬの立ち上がりを速くし、定常状態時では小さくし
てプレート電圧ＶＰＬの安定化と低消費電力化を図るよ
うにする。

【００７２】上記のような制御能力の切り換えのため
に、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１４のソース側
には、電源供給手段としてＰチャンネル型からなるパワ
ースイッチＭＯＳＦＥＴＱ１６とＱ１７が設けられ、上
記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のソース側には、
回路の接地電位供給手段としてＮチャンネル型からなる
パワースイッチＭＯＳＦＥＴＱ１８とＱ１９が設けられ
る。上記ＭＯＳＦＥＴＱ１６とＱ１８は、そのサイズＷ
（チャンネル幅）が大きく形成されて大きな電流供給能
力を持つようにされる。上記ＭＯＳＦＥＴＱ１７とＱ１
９は、サイズＷが小さく形成されて小さな電流供給能力
を持つようにされる。

【００７３】電源投入モニタ回路は、抵抗ＲＬとキャパ
シタＣＬからなる時定数回路であり、その時定数τに従
って立ち上がる信号ΨＡが形成される。この信号ΨＡが
ＣＭＯＳインバータ回路のロジックスレッショルド電圧
に達するまでは、その出力信号がハイレベルになり、図
１５の動作図に示したように上記大きなサイズのＭＯＳ
ＦＥＴＱ１８と、その反転信号よりＭＯＳＦＥＴＱ１６
をオン状態にする。つまり、電源投入直後では、上記プ
レート電圧発生回路は、大きな出力電流を流すようにさ
れてプレート電圧ＶＰＬの立ち上がりを高速にする。上
記信号ΨＡがＣＭＯＳインバータ回路のロジックスレッ
ショルド電圧を越えると、その出力信号がロウレベルに
なり、上記小さなサイズのＭＯＳＦＥＴＱ１７と、その
反転信号よりＭＯＳＦＥＴＱ１９をオン状態にする。つ
まり、上記プレート電圧ＶＰＬがＶＣＣ／２に到達した
後は、上記プレート電圧発生回路は、制限された比較的
小さな出力電流しか流すようにされてプレート電圧ＶＰ
Ｌの安定化を図るものである。

【００７４】これにより、図１５に示すように、上記高
速駆動機能を付加しない場合に比べて上記プレート電圧
ＶＰＬの立ち上がりが速くできるので、それに見合って
上記タイマー回路を用いた場合には、上記設定時間が短
くされる。プレート電圧をモニタする方式では、上記プ
レート電圧ＶＰＬの電位をモニタするものであるので、
その電位変化に従って電源投入から比較的短い時間での
メモリアクセスを可能にするものである。

【００７５】図１６には、この発明が適用されたシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の概略ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。

【００７６】この実施例のＳＤＲＡＭは、メモリバンク
０（ＢＡＮＫ０）を構成するメモリアレイ(MEMORY ARRA
Y)２００Ａと、メモリバンク１（ＢＡＮＫ１）を構成す
るメモリアレイ（MEMORY ARRAY）２００Ｂとを備える。
上記それぞれのメモリアレイ２００Ａ，２００Ｂは、マ
トリクス配置されたダイナミック型メモリセルを備え、
図に従えば同一列に配置されたメモリセルの選択端子は
列毎のワード線（図示せず）に結合され、同一行に配置
されたメモリセルのデータ入出力端子は行毎に相補デー
タ線（図示せず）に結合される。

【００７７】メモリアレイ２００Ａの図示しないワード
線はロウデコーダ（ROW DECODER)２０１Ａによるロウア
ドレス信号のデコード結果に従って１本が選択レベルに
駆動される。メモリアレイ２００Ａの図示しない相補デ
ータ線はセンスアンプ及びカラム選択回路(SENSE AMPLI
FIER&I/O BUS) ２０２Ａに結合される。センスアンプび
カラム選択回路２０２Ａにおけるセンスアンプ(SENSE A
MPLIFIER) は、メモリセルからのデータ読出しによって
夫々の相補データ線に現れる微小電位差を検出して増幅
する増幅回路である。それにおけるカラムスイッチ回路
は、相補データ線を各別に選択して相補共通データ線(I
/O BUS) に導通させるためのスイッチ回路である。カラ
ムスイッチ回路はカラムデコーダ(COLUMN DECODER)２０
３Ａによるカラムアドレス信号のデコード結果に従って
選択動作される。

【００７８】メモリアレイ２００Ｂ側にも上記と同様に
ロウデコーダ（ROW DECODER)２０１Ｂ，センスアンプ及
びカラム選択回路(SENSE AMPLIFIER&I/O BUS) ２０２Ｂ
及びカラムデコーダ(COLIMN DECODER)２０３Ｂが設けら
れる。上記メモリバンク２００Ａと２００Ｂの相補共通
データ線(I/O BUS) は、後述するような画像処理等のた
めに用いられるシフトレジスタ（SHIFT REGISTER) ２１
２を介して入力バッファ(INPUT BUFFER)２１０の出力端
子及び出力バッファ(OUTPUT BUFFER) ２１１の入力端子
に接続される。入力バッファ２１０の入力端子及び出力
バッファ２１１の出力端子は８ビットのデータ入出力端
子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続される。

【００７９】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ(COLUMN ADDRESS BUFFER) ２０５とロウ
アドレスバッファ(ROW ADDRESS BUFFER)２０６にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号はそれぞれのバッファ２０５と２０６が保持す
る。ロウアドレスバッファ２０６はリフレッシュ動作モ
ードにおいてはリフレッシュカウンタ(REFRESH COUNTE
R) ２０８から出力されるリフレッシュアドレス信号を
ロウアドレス信号として取り込む。カラムアドレスバッ
ファ２０５の出力はカラムアドレスカウンタ(COLUMN AD
DRESS COUNTER)２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００８０】コントローラ(CONTROL LOGIC & TIMING GE
NERATOR)２１３は、特に制限されなが、クロック信号Ｃ
ＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト
信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ
（記号／はこれが付された信号がロウイネーブルの信号
であることを意味する）、ロウアドレスストローブ信号
／ＲＡＳ、ライトイネーブル信号／ＷＥ、データ入出力
マスクコントロール信号ＤＱＭなどの外部制御信号と、
アドレス入力端子Ａ０〜Ａ１１からの制御データ及び基
準電圧Ｖref とが供給され、それらの信号のレベルの変
化やタイミングなどに基づいてＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、そのためのコントロール
ロジックとモードレジスタを備える。

【００８１】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００８２】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１３に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００８３】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００８４】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００８５】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００８６】上記のアドレス信号、クロック信号、各制
御信号及びデータ入出力信号は、前記ＳＳＴＬ又はＧＴ
Ｌのような小振幅のインターフェイスが採用される。つ
まり、上記アドレスバッファやクロックバッファ及び制
御入力バッファとデータ入力バッファには、上記実施例
と同様な差動回路が用いられ、その入力には前記実施例
のような静電保護回路とそれに相似のダミー回路が付加
されるものである。

【００８７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００８８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。特に制限されないが、後述するよう
な画像処理動作において、必要ならばワード線の切り換
え時間を確保するためにＣＡＳレイテンシイを大きな値
に設定するよう用いるようにできる。

【００８９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００９０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００９１】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このときＡ０〜Ａ８に供給されるアドレス
がカラムアドレス信号として取り込まれる。これによっ
て取り込まれたカラムアドレス信号はバーストライトに
おいてはバーストスタートアドレスとしてカラムアドレ
スカウンタ２０７に供給される。これによって指示され
たバーストライト動作の手順もバーストリード動作と同
様に行われる。但し、ライト動作にはＣＡＳレイテンシ
イはなく、ライトデータの取り込みは当該カラムアドレ
ス・ライトコマンドサイクルから開始される。

【００９２】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００９３】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００９４】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００９５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００９６】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００９７】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００９８】ＳＤＲＡＭは、外部クロック信号ＣＬＫに
基づいて形成される内部クロック信号に同期してデー
タ、アドレス又は／ＲＡＳ、／ＣＡＳ等の各種制御信号
を入出力可能なメモリであると定義できる。ＳＤＲＡＭ
は、ＤＲＡＭと同様の大容量メモリをＳＲＡＭ（スタテ
ィック型ＲＡＭ）に匹敵する高速動作させることが可能
であり、また、選択された１本のワード線に対して幾つ
かのデータをアクセスするかをバーストレングスによっ
て指定することによって、内蔵カラムアドレスカウンタ
２０７で順次カラム系の選択状態を切り換えていって複
数個のデータを連続的にリード又はライトできる。

【００９９】この実施例では、タイマー（TIMER)２０９
が設けられる。ＳＤＲＡＭでは、上記のようなクロック
信号ＣＬＫが供給されることに着目し、タイマー回路２
０９は、上記クロック信号ＣＬＫを計数して電源投入時
の時間計測を行うようにされる。これにより、前記のよ
うな発振回路を内蔵させることが不用となる。このタイ
マー回路２０９の出力信号φＴは、前記のようにワード
線選択信号やセンスアンプの活性化信号を止めるように
用いられる。ＳＤＲＡＭにおいて、上記タイマー回路２
０９を設けることに代えて、プレート電圧ＶＰＬをモニ
タして、前記同様にワード線の選択動作やセンスアンプ
を活性化させる駆動信号を止めるようにするものであっ
てもよい。

【０１００】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） アドレス選択用ＭＯＳＦＥＴと情報記憶用キャ
パシタからなり、上記情報記憶用キャパシタの共通電極
に中間電位からなるプレート電圧が供給されてなる複数
のメモリセルを有する半導体記憶装置において、上記プ
レート電圧が中間電位に近い所定の電位に到達したこと
を電圧検出回路又はタイマー回路を用いて間接的に検出
し、上記所定電位以下のときに上記ワード線の選択動作
を禁止し又は相補ビット線を上記中間電位にプリチャー
ジ状態にさせ、上記プレート電圧が所定の電位が上記所
定電位に到達した後に上記動作を解除してメモリアクセ
スを可能にすることにより、上記キャパシタの高誘電膜
や強誘電膜には定常状態及びエージング状態よりも小さ
な電圧しか印加されず、キャパシタの高信頼性を実現で
きるという効果が得られる。

【０１０１】（２） 上記（１）により上記情報記憶用
キャパシタの誘電体膜が強誘電率材料又は高誘電率材料
の耐圧強度が上記相補ビット線のハイレベルとロウレベ
ルの電圧差に対して弱いものを用いても、上記ビット線
電圧差以上の電位が印加されず、小さなサイズで大きな
容量を得ることができるメモリセルの材料選択幅を広く
することができるという効果が得られる。

【０１０２】（３） プレート電圧発生回路の出力電流
能力を電源投入直後に大きくすることにより、プレート
電圧ＶＰＬの立ち上がりを高速にすることができ、上記
キャパシタの誘電体膜の保護を行いつつ、電源投入から
メモリアクセスが可能にされるまでの時間を短くするこ
とができるという効果が得られる。

【０１０３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、プレ
ート電圧モニタ信号を形成する電圧比較回路は、前記の
ような基準電圧を用いるもの他、図１４の電源投入モニ
タ回路に用いられているようにＣＭＯＳインバータ回路
のロジックスレッショルド電圧を用いるものであっても
よい。この場合、通常のＣＭＯＳインバータ回路では、
ＶＣＣ／２のような比較的高い電圧にされるが、Ｎチャ
ンネル型ＭＯＳＦＥＴのサイズをＰチャンネル型ＭＯＳ
ＦＥＴのサイズに比べて大きくすることにより、ロジッ
クスレッショルド電圧を上記１Ｖ程度まで低下させる
か、あるいはＮチャンネル型ＭＯＳＦＥＴのゲート，ソ
ース間のしきい値電圧を利用してプレート電圧を検出す
るものであってもよい。

【０１０４】上記タイマー回路は、前記のようにパルス
を計数するものの他、図１４の電源投入モニタ回路に用
いられて時定数回路を利用してアナログ的な時間計測を
行うようにするものであってもよい。プレート電圧発生
回路は、図１４に示したＭＯＳＦＥＴＱ１２とＱ１３で
プレート電圧を形成するものであってもよい。この場合
には、上記ＭＯＳＦＥＴＱ１２とＱ１３のドレイン側に
設けられる定電流源ＭＯＳＦＥＴは省略できる。

【０１０５】プレート電圧ＶＰＬは、上記のように相補
ビット線のハイレベルとロウレベルに中間電位に設定す
るものであり、上記のようにビット線のハイレベルがＶ
ＣＣにされるためにＶＣＣ／２に設定されるものであ
る。したがって、ビット線のハイレベルとロウレベルの
中間電位が上記電源電圧ＶＣＣとは関係なく設定される
ものでは、上記中間電位に対応して設定されるものであ
る。あるいは、使用する高誘電体層あるいは強誘電体の
プレート電圧に対する正方向と負方向の耐圧に対応し、
それぞれのリーク電流が等しくなるようにビット線の中
間電位から偏倚させて設定されるものであってもよい。

【０１０６】この発明は、アドレス選択用ＭＯＳＦＥＴ
と情報記憶用キャパシタからなるメモリセルを用い、キ
ャパシタに高誘電率材料又は強誘電率材料を用いて構成
されたダイナミック型ＲＡＭ、シンクロナスダイナミッ
ク型ＲＡＭあるいは、強誘電体メモリ等の各種半導体記
憶装置に広く利用することができ、かかる半導体記憶装
置は、それをコントロールする制御回路等を含んだ各種
半導体集積回路装置に内蔵されるもきであってもよい。

【０１０７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス選択用ＭＯＳＦＥ
Ｔと情報記憶用キャパシタからなり、上記情報記憶用キ
ャパシタの共通電極に中間電位からなるプレート電圧が
供給されてなる複数のメモリセルを有する半導体記憶装
置において、上記プレート電圧が中間電位に近い所定の
電位に到達したことを電圧検出回路又はタイマー回路を
用いて間接的に検出し、上記所定電位以下のときに上記
ワード線の選択動作を禁止し又は相補ビット線を上記中
間電位にプリチャージ状態にさせ、上記プレート電圧が
所定の電位が上記所定電位に到達した後に上記動作を解
除してメモリアクセスを可能にすることにより、上記キ
ャパシタの高誘電膜や強誘電膜には定常状態及びエージ
ング状態よりも小さな電圧しか印加されずキャパシタの
高信頼性を実現できる。

【図面の簡単な説明】

【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す概略レイアウト図である。

【図２】図１のダイナミック型ＲＡＭのメモリアレイの
メインワード線とサブワード線との関係を説明するため
の要部ブロック図である。

【図３】図１のダイナミック型ＲＡＭのメインワード線
とセンスアンプとの関係を説明するための要部ブロック
図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す要部回路図である。

【図５】この発明に係るダイナミック型ＲＡＭの周辺部
分の一実施例を示す概略ブロック図である。

【図６】図５に示された電圧検出回路の一実施例を示す
回路図である。

【図７】この発明に係るダイナミック型ＲＡＭの電源投
入直後における動作を説明するための概略波形図であ
る。

【図８】この発明に係るダイナミック型ＲＡＭにおける
ロウ系タイミング信号の制御回路を説明するための回路
図である。

【図９】この発明に係るメモリセルの一実施例を示す概
略素子構造断面図である。

【図１０】この発明を説明するための高誘電率材料の電
圧−電流特性図である。

【図１１】電源投入時において上記メモリセルに加わる
電圧を説明するための説明図である。

【図１２】この発明の他の一実施例に用いられるタイマ
ー回路を示す回路図である。

【図１３】この発明に係る他の一実施例のダイナミック
型ＲＡＭの電源投入直後における動作を説明するための
概略波形図である。

【図１４】この発明に係る半導体記憶装置に用いられる
プレート電圧発生回路の一実施例を示す回路図である。

【図１５】上記プレート電圧発生回路の動作の電源投入
時の動作の概略を説明するための波形図である。

【図１６】この発明が適用されたシンクロナスＤＲＡＭ
の一実施例を示す概略ブロック図である。

【符号の説明】

ＳＡ，ＳＡ０，ＳＡ１…センスアンプ、ＳＷＤ…サブワ
ードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴ
ＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メ
インワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム
選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（メモ
リブロック）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入
出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カ
ラムアドレスバッファ、ＭＸＸ…マルチプレクサ、ＲＦ
Ｃ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰ
Ｄ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、
ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、
ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信
号、ＶＰＬ…プレート電圧、ＨＶＣ…ハーフプリチャー
ジ電圧、ＳＨＬ，ＳＨＲ…シェアード選択線、Ｉ／Ｏ…
入出力線、Ｇ１〜Ｇ５…ゲート回路、Ｎ１〜Ｎ３…イン
バータ回路、Ｃ１〜Ｃ３、ＣＬ…キャパシタ、Ｒ１，Ｒ
２，ＲＬ…抵抗素子、２００Ａ，２００Ｂ…メモリアレ
イ、２０１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２
０２Ｂ…センスアンプ及びカラム選択回路、２０３Ａ，
２０３Ｂ…カラムデコーダ、２０５…カラムアドレスバ
ッファ、２０６…ロウアドレスバッファ、２０７…カラ
ムアドレスカウンタ、２０８…リフレッシュカウンタ、
２０９…タイマー回路、２１０…入力バッファ、２１１
…出力バッファ、２１２…シフトレジスタ、２１３…コ
ントローラ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６８１Ｅ (72)発明者 加瀬 重和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ゲートがワード線に接続され、一方のソ
   ース，ドレインが上記ワード線と交差する相補ビット線
   の一方に接続され、他方のソース，ドレインが情報記憶
   用キャパシタの一方の電極側の蓄積ノードに接続されて
   なるアドレス選択ＭＯＳＦＥＴからなるメモリセルと、 電源電圧と回路の接地電位を受けて、上記相補ビット線
   に与えられるハイレベルとロウレベルの中間電位にされ
   たプレート電圧を形成して、上記メモリセルの情報記憶
   用キャパシタの他方の電極側が共通化されてなるプレー
   ト電極に供給するプレート電圧供給回路と、 上記プレート電圧が上記中間電位に近い所定の電位に到
   達したことを検出するプレート電圧検出回路とを備え、 上記プレート電圧が所定の電位が上記所定電位以下のと
   きに上記ワード線の選択動作を禁止し又は相補ビット線
   を上記中間電位にプリチャージ状態にさせ、上記プレー
   ト電圧が所定の電位が上記所定電位に到達した後に上記
   動作を解除してメモリアクセスを可能にしてなることを
   特徴とする半導体記憶装置。
2. 【請求項２】 ゲートがワード線に接続され、一方のソ
   ース，ドレインが上記ワード線と交差する相補ビット線
   の一方に接続され、他方のソース，ドレインが情報記憶
   用キャパシタの一方の電極側の蓄積ノードに接続されて
   なるアドレス選択ＭＯＳＦＥＴからなるメモリセルと、 電源電圧と回路の接地電位を受けて、上記相補ビット線
   に与えられるハイレベルとロウレベルの中間電位にされ
   たプレート電圧を形成して、上記メモリセルの情報記憶
   用キャパシタの他方の電極側が共通化されてなるプレー
   ト電極に供給するプレート電圧供給回路と、 電源投入時において上記プレート電圧が上記中間電位に
   近い所定の電位に到達するに要する時間に対応した設定
   時間を計測するタイマー回路とを備え、 上記タイマー回路の計測出力が上記設定時間以下のとき
   に上記ワード線の選択動作を禁止し又は相補ビット線を
   上記中間電位にプリチャージ状態にさせ、上記タイマー
   回路の計測出力が上記設定時間に達した後に上記動作を
   解除してメモリアクセスを可能にしてなることを特徴と
   する半導体記憶装置。
3. 【請求項３】 上記情報記憶用キャパシタは、その誘電
   体膜が強誘電率材料又は高誘電率材料から構成され、そ
   の耐圧強度が上記相補ビット線のハイレベルとロウレベ
   ルの電圧差に対して弱いものであることを特徴とする請
   求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記プレート電圧供給回路は、 電源電圧と回路の接地電位を分圧して、上記中間電圧を
   形成する電圧発生回路と、 上記中間電圧を電源電圧側にゲート，ソース間電圧分レ
   ベルシフトして第１の電圧を形成するダイオード形態の
   Ｎチャンネル型の第１ＭＯＳＦＥＴと、 上記中間電圧を回路の接地電位側にゲート，ソース間電
   圧分レベルシフトして第２の電圧を形成するダイオード
   形態のＰチャンネル型の第２ＭＯＳＦＥＴと、 上記第１の電圧がゲートに供給され、そのしきい値電圧
   が上記第１のＭＯＳＦＥＴに比べて大きくされ、そのソ
   ースが出力端子に接続されたＮチャンネル型の第１出力
   ＭＯＳＦＥＴと、 上記第２の電圧がゲートに供給され、そのしきい値電圧
   が上記第２のＭＯＳＦＥＴに比べて大きくされ、そのソ
   ースが上記出力端子に接続されたＰチャンネル型の第２
   出力ＭＯＳＦＥＴと、 上記第１出力ＭＯＳＦＥＴのドレイン側に設けられて定
   電流を流すＰチャンネル型の第３ＭＯＳＦＥＴと、 上記第２出力ＭＯＳＦＥＴのドレイン側に設けられて定
   電流を流すＮチャンネル型の第４ＭＯＳＦＥＴと、 上記第１出力ＭＯＳＦＥＴのドレインにゲートが接続さ
   れ、上記出力端子にドレインが接続されたＰチャンネル
   型の第３出力ＭＯＳＦＥＴと、 上記第２出力ＭＯＳＦＥＴのドレインにゲートが接続さ
   れ、上記出力端子にドレインが接続されたＮチャンネル
   型の第４出力ＭＯＳＦＥＴと、 上記第３の出力ＭＯＳＦＥＴのソース側に設けられ、電
   源投入直後の一定期間にオン状態にされて比較的大きな
   電流を流すようにされたＰチャンネル型の第１のパワー
   スイッチＭＯＳＦＥＴと、少なくとも上記一定期間後に
   オン状態にされて比較的小さな電流を流すようにされた
   Ｐチャンネル型の第２のパワースイッチＭＯＳＦＥＴ
   と、 上記第４の出力ＭＯＳＦＥＴのソース側に設けられ、比
   較的小さな電流を流すようにされたＮチャンネル型の第
   ３のパワースイッチＭＯＳＦＥＴとを含むものであるこ
   とを特徴とする請求項１、請求項２又は請求項３の半導
   体記憶装置。
5. 【請求項５】 上記メモリセルは、ダイナミック型メモ
   リセルを構成するものであり、上記半導体記憶装置はダ
   イナミック型ＲＡＭであることを特徴とする請求項１、
   請求項２、請求項３又は請求項４の半導体記憶装置。
6. 【請求項６】 上記メモリセルは、ダイナミック型メモ
   リセルを構成するものであり、上記半導体記憶装置はシ
   ンクロナスダイナミック型ＲＡＭであり、上記タイマー
   回路は外部端子から供給されたクロック信号を計数する
   ことにより上記所定時間の計測出力を形成するものであ
   ることを特徴とする請求項２、請求項３又は請求項４の
   半導体記憶装置。