JP3714489B2 - ダイナミック型ｒａｍとメモリモジュール - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）とメモリモジュール及びそのリフレッシュ方法に関し、主として大記憶容量のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ダイナミック型ＲＡＭでは、キャパシタに電荷の形態の記憶情報を保持するものであるので、それが失われる前に読み出して増幅してもとの状態に戻すというリフレッシュ動作が必要である。メモリセルの情報記憶時間が一定でないことから、短い周期でリフレッシュをすべきワード線のアドレスを記憶させてるようにしたものが、特開昭６１−２１７９８８号公報より提案されている。また、全ワード線のアドレスをリフレッシュを行う順番で記憶させたものが、特開昭５１−１２７６２９号公報により提案されている。
【０００３】
【発明が解決しようとする課題】
ダイナミック型メモリセルの情報保持時間（リテンション時間）は、図２６に示すように、短いものから長いものまで連続的に分布して、かつそのサンプル毎においても区々となるものである。従来のダイナミック型ＲＡＭでは最も短いものに注目して、そのリフレッシュ周期を設定するものであるためにリフレッシュ回数が実際のダイナミック型メモリセルの実力に対して短くなるものが多くなり、消費電力が増大するという問題が生じる。そこで、上記特開昭６１−２１７９８８号公報のように、短い周期のものを選び出して、それに付いては短く周期でリフレッシュするようにするものが提案されているが、上記のように短いものから長いものまで連続的に分布するものでは実質的に適用不可能となる。
【０００４】
上記のように短い周期のものを記憶回路に記憶させるもの、あるいは上記短周期のワード線のアドレスやリフレッシュを行う順番のアドレスを記憶するような方式では、記憶情報に欠陥があるとメモリセルの情報保持時間に合わせて正しくリフレッシュ動作が行われなくなるため、それによって直ちにメモリセルの記憶情報が破壊されてしまうという不良につながり信頼性の観点からも大きな問題を有するものである。
【０００５】
ダイナミック型ＲＡＭにおいて、リード・ライト動作時とリフレッシュ動作時のアドレスを同じくすると、リード・ライト時にメモリセルが存在しないワード線も選択状態にしなければならず電流消費が増大する。一方、リフレッシュ動作はメモリセルの情報保持時間以内に繰り返して行う必要があり、ワード線数の増大によりリフレッシュサイクル数が増大し、ダイナミック型ＲＡＭの動作の大半がリフレッシュ動作に占領されてしまう。そこで、大記憶容量化に伴いリード・ライト時に比べてリフレッシュ時には選択されるワード線の数を多くしてリフレッシュサイクル数を４Ｋ（４０９６）程度に抑えることが行われている。この場合、同時にリフレッシュされるメモリセルの数が増大し、その中で１つでも短い周期のものが存在すればそれに従う結果となるために、上記のように短周期と長周期に分けたとしても、短周期でリフレッシュされるものが増大してしまうという問題が生じる。
【０００６】
この発明の目的は、大記憶容量化されたメモリセルの情報保持時間に合わせて合理的で、かつ高信頼性によりリフレッシュを行わせることが可能なダイナミック型ＲＡＭとメモリモジュール及びそのリフレッシュ方法を提供することにある。この発明の他の目的は、スタンバイモードでの低消費電力化を図ったダイナミック型ＲＡＭとメモリモジュール及びそのリフレッシュ方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にする。
【０００８】
【作用】
上記した手段によれば、上記リフレッシュアドレスが共通に割り当てられた複数のワード線毎にメモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できる。
【０００９】
【実施例】
図１には、この発明に係るダイナミック型ＲＡＭ（以下、単にＤＲＡＭと称する）の一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、特に制限されないが、単結晶シリコンのような１個の半導体基板上に形成される。
【００１０】
この実施例のＤＲＡＭは、ＤＲＡＭ本体と適応リフレッシュコントローラから構成される。ＤＲＡＭ本体は、特に制限されないが、約６４Ｍｂ（メガビット）のような大きな記憶容量を持つようにされる。ＤＲＡＭ本体は、特に制限されないが、４つのメモリブロック（アレーブロック）から構成される。各アレーブロック０〜アレーブロック３は、それぞれが約１６Ｍｂの記憶容量を持ち、リフレッシュ動作のときにはそれぞれ１本ずつのワード線ＷＬが選択されて、かかるワード線に接続されたメモリセルの記憶電荷が読み出されて、それがセンスアンプにより増幅されてものと状態に戻されるというリフレッシュ動作が行われる。
【００１１】
上記ワード線は、物理的に一本のワード線であるという意味ではなく、リフレッシュアドレスに対応された論理的な意味でのワード線である。つまり、上記のように１つのアレーブロックが約１６Ｍｂのような記憶容量を持つ場合、１回のリフレッシュ動作によって４０９６個のメモリセルをリフレッシュさせることが必要になる。このような多数のメモリセルを１本のワード線に接続すると、ワード線の負荷が重くなって動作速度が遅くなる等のために、複数のワード線に分割されて、それらに同じロウアドレスを割り付けて同時選択させるようにするものである。
【００１２】
上記のようなリフレッシュ動作のためのリフレッシュアドレス信号Ａ０〜Ａ１１は（リフレッシュ）アドレスカウンタにより生成される。タイマ回路は、上記６４Ｍｂのメモリセルの中で最も情報保持時間が短いものに合わせたクロック信号ＣＬＫを発生させる。タイマ回路は、上記リフレッシュアドレス信号Ａ０〜Ａ１１による４０９６回を１廻（１周期）りとしたリフレッシュ動作においては、上記最も短い情報保持時間Ｔmin とすると、Ｔmin ／４０９６より短い周期のクロック信号ＣＬＫを発生させる。
【００１３】
タイミング発生回路ＲＡＳＧenは、上記クロック信号ＣＬＫに同期してロウ系のタイミング信号を発生させ、上記リフレッシュアドレス信号Ａ０〜Ａ１１により指定されたワード線の選択動作及びセンスアンプの増幅動作を制御してリフレッシュ動作を行わせる。上記アドレスカウンタは、上記タイミング発生回路ＲＡＳＧenによるリフレッシュ動作によるタイミング信号により＋１の計数動作を行い、次のリフレッシュアドレスを生成する。このようなリフレッシュ制御回路は、基本的には従来のダイナミック型ＲＡＭにおけるリフレッシュ制御回路と同様である。
【００１４】
この実施例では、上記のようなリフレッシュ制御回路を備えてなるＤＲＡＭ本体に対して、データ保持動作（スタンバイモード）での低消費電力化を図る等のために次のような適応リフレッシュコントローラが設けられる。
【００１５】
上記アドレスカウンタにより形成されたリフレッシュアドレス信号Ａ０〜Ａ１１は、プログラマブル・リード・オンリー・メモリ（以下、単にＰＲＯＭという）に供給される。ＰＲＯＭ（リフレッシュ周期保持回路）は、リフレッシュアドレスに対応した４Ｋ分のアドレス空間を持ち、１つのアドレスには上記ＤＲＡＭ本体の４つのアレーブロック０〜３のそれぞれに対応した４ビットの記憶情報を持つようにされる。それ故、ＰＲＯＭアレーの全体のメモリ容量は、４Ｋ×４＝１６Ｋビットとされる。
【００１６】
上記アドレスカウンタからのキャリー（桁上げ）信号ＣＡＲＲＹは、ｍ進カウンタにより１／ｍに分周される。つまり、ｍ進カウンタは、特定のメモリセルについてのリフレッシュ回数でみると、ｍ回のリフレッシュに１回の割合で発生される分周パルスを形成することとなる。逆にいうならば、上記のように最も短い情報保持時間に対応したメモリセルのリフレッシュ周期ｔ１に対して、ｍ倍の長さに設定された分周パルス／Ｔ２（ｔ２＝ｍ×ｔ１）が形成される。
【００１７】
特に制限されないが、上記アドレスカウンタで形成されたリフレッシュドレス信号Ａ０〜Ａ１１のうち、下位５ビットのアドレス信号Ａ０〜Ａ４はＰＲＯＭアレーのＹデコーダに供給され、アドレス信号Ａ５〜Ａ１１は、Ｘデコーダ（ワードドライバ）に供給される。上記ＰＲＯＭアレーには、ＤＲＡＭ本体側の４つのメモリマットにおいてリフレッシュアドレスＡ０〜Ａ１１によりそれぞれ指定される合計４つのワード線に一対一に対応された４ビットの記憶情報を持ち、それが短周期でのリフレッシュか長周期でのリフレッシュかを２値（‘０’と‘１’）のリフレッシュ時間設定情報（リフレッシュ周期の情報）に対応して記憶させる。すなわち、あるアレーブロック中の１つのワード線に注目した場合、（セルフ）リフレッシュ期間において、上記１つのワード線が選択状態にされてから、次に再び上記１つのワード線が選択状態とされる迄の期間を上記リフレッシュ時間設定情報（リフレッシュ周期の情報）であると定義する。
【００１８】
上記アドレスカウンタにより形成されたリフレッシュアドレス信号は、他方においてマルチプレクサ機能を持つＸ−アドレスバッァを介して取り込まれ、内部アドレス信号ＢＸ０−ＢＸ８はＸ−プリデコーダに供給され、内部アドレス信号ＢＸ９−ＢＸ１１はマット選択回路に供給される。上記マット選択回路に対しては、通常アクセス時に最上位ビットの内部アドレス信号ＢＸ１２が供給されている。リフレッシュモードでは、かかる内部アドレス信号ＢＸ１２が無効にされて、内部アドレス信号ＢＸ１２によるメモリブロックの選択機能が無効となって、両方共に選択状態にされる。
【００１９】
上記ＰＲＯＭアレーからの４ビットの読み出し信号は、センスアンプを通してラッチ回路に保持される。特に制限されないが、適応リフレッシュコントローラの低消費電力化のために、ＰＲＯＭは上記アドレス信号の入力により４ビットのデータが読み出されて出力部のラッチに保持されたなら、センスアンプを含めて全ての回路が非動作状態にされる。
【００２０】
同図において、上記ＰＲＯＭから読み出された４ビットからなるリフレッシュ時間設定情報（category-0-3) は、ｍ進カウンタの分周パルス／Ｔ２とアンドゲート回路により論理積が採られ、このアンドゲート回路により上記アレーブロック０〜アレーブロック３のそれぞれに対応したリフレッシュ禁止信号inhibit-0 〜inhibit-3 が形成される。上記リフレッシュ禁止信号inhibit-0 は、アレーブロック０に供給される。同様に、残りの他のリフレッシュ禁止信号inhibit-1 〜inhibit-3 は、アレーブロック１〜アレーブロック３にそれぞれ供給される。
【００２１】
ここで、信号／Ｔ２は、それがロウレベルをアクティブレベルであることを表している。それ故、分周パルス／Ｔ２は、通常はハイレベルで、上記キャリー信号ＣＡＲＲＹをｍ個計数したときにロウレベルにされる。上記リフレッシュアドレス信号Ａ０〜Ａ１１によりリフレッシュ動作が行われるとき、上記リフレッシュ時間設定情報（category-0 )が短周期に対応した‘０’（ロウレベル）なら無条件にリフレッシュ禁止信号inhibit-0 が‘０’（ロウレベル）にされて、リフレッシュ動作が実施される。
【００２２】
これに対して、例えば上記リフレッシュ時間設定情報（category-0 )が長周期に対応した‘１’（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期間ではリフレッシュ禁止信号inhibit-0 を‘１’（ハイレベル）にしてリフレッシュ動作を行わせないように禁止して、そのリフレッシュサイクルをスキップさせる。上記リフレッシュ時間設定情報（category-0 )が長周期に対応した‘１’（ハイレベル）であっても、ｍ回に１回の割合で上記分周パルス／Ｔ２がロウレベルにされため、上記アンドゲート回路により上記リフレッシュ禁止信号inhibit-0 を‘０’（ロウレベル）にする。このため、リフレッシュ時間設定情報（category-0 )が長周期とされたワード線においては、上記分周パルス／Ｔ２により設定された時間間隔によりリフレッシュ動作が実施されることになる。
【００２３】
他のアレーブロック１〜アレーブロック３においても、上記リフレッシュ時間設定情報（category-1〜category-3) が長周期に対応した‘１’（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期間ではそれぞれのリフレッシュ禁止信号inhibit-1 〜inhibit-3 が‘１’になってリフレッシュ動作を行わせないように禁止させてそのリフレッシュサイクルをスキップさせ、ｍ回に１回の割合で上記分周パルス／Ｔ２がロウレベルにされることに応じて、上記リフレッシュ禁止信号inhibit-1 〜inhibit-3 が強制的にロウレベルの無効にされる結果、上記分周パルス／Ｔ２により設定された時間間隔によりリフレッシュ動作が実施されることになる。
【００２４】
本実施例のように、長周期でのリフレッシュ動作を行うか否かの制御をアレーブロック０〜３毎にえば、リフレッシュアドレス（Ａ０〜Ａ１１）により一括して指定するのに比較して、より小さな単位（ワード線毎）でリフレッシュ時間を設定することができる。これにより、長周期でリフレッシュを行うメモリセルの割合が増えるのでリフレッシュに要する電力をより低減することができる。
【００２５】
図２には、図１の１つのアレーブロックに対応した一実施例の概略回路図が示されている。１つのアレーブロックは、８個のメモリマットＭＡＴ０〜ＭＡＴ７から構成される。１つのメモリマットＭＡＴ０が代表として例示的に示されているように、Ｘデコーダ・ワードドライバにより１つのワード線ＷＬの選択信号が形成される。かかるワード線ＷＬと交差するように一対の相補ビット線ＢＬ，／ＢＬが配置される。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用のキャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、上記ワード線ＷＬに接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは上記一方のビット線ＢＬに接続され、他方のソース，ドレインは上記キャパシタＣｓの一方の電極に接続されている。
【００２６】
上記相補ビット線ＢＬ，／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介してセンスアンプに接続される。センスアンプは、ゲートとドレインが交差接続されたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＰチャンネル型ＭＯＳＦＥＴＱ７のドレインは、一方のビット線ＢＬに接続される。Ｎチャンネル型ＭＯＳＦＥＴＱ６とＰチャンネル型ＭＯＳＦＥＴＱ８のドレインは、他方のビット線／ＢＬに接続される。そして、上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースは、上記ワード線ＷＬと平行に延長されるコモンソース線ＣＳＮに接続され、Ｐチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８の共通化されたソースは、上記ワード線ＷＬと平行に延長されるコモンソース線ＣＳＰに接続される。上記コモンソース線ＣＳＮとＣＳＰには、センスアンプの動作タイミングに同期してセンスアンプ制御回路から回路の接地電位と電源電圧ＶＣＣのような動作電圧が与えられる。
【００２７】
上記相補ビット線ＢＬ，／ＢＬに対応されたセンスアンプの入出力ノードには、プリチャージ回路が設けられる。プリチャージ回路は、センスアンプの両入力を短絡する短絡ＭＯＳＦＥＴＱ１１と、それぞれの入出力ノードにＶＣＣ／２のようなハーフプリチャージ電圧ＨＶＣを供給するＭＯＳＦＥＴＱ９とＱ１０から構成される。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートには、マットコントロール回路により形成されたプリチャージ信号／ＰＣが供給される。
【００２８】
上記Ｘデコーダには、Ｘ−プリデコーダからプリデコード信号ＡＸｉが供給される。マット選択回路は、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７の中から１つのメモリマットを選択するマット選択信号ＭＳ０〜ＭＳ７を形成し、それぞれのメモリマットＭＡＴ０〜ＭＡＴ７に供給する。
【００２９】
この実施例では、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７からなるアレーブロックに対応して形成されたリフレッシュ禁止信号inhibit-K(K=0-3)がインバータ回路により反転され、リフレッシュ禁止信号INHIBIT として各メモリマットＭＡＴ０〜ＭＡＴ７に供給される。上記代表として例示的に示されているメモリマットＭＡＴ０において、上記インバータ回路により反転されたリフレッシュ禁止信号INHIBIT は、アンドゲート回路Ｇの一方の入力に供給される。このアンドゲート回路Ｇの他方の入力には、上記マットセレクト信号ＭＳ０が供給される。このアンドゲート回路Ｇの出力信号ＭＳ０’は、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路を活性化させる制御信号とされる。
【００３０】
例えば、リフレッシュアドレス信号によりマット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ−プリデコーダにより形成されたプリデコード信号によりメモリマットＭＡＴ０の１つのワード線を指定したとき、上記リフレッシュ禁止信号inhibit-K がロウレベル（‘０’）なら、インバータ回路により反転された上記リフレッシュ禁止信号INHIBIT がハイレベル（‘１’）になり、上記アンドゲート回路Ｇのゲートを開くよう制御するので、上記制御信号ＭＳ０’がマット選択信号ＭＳ０のハイレベルに対応してハイレベルになり、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路を活性化させ、上記Ｘデコーダ・ワードドライバにより１つのワード線を選択してそれに設けられるメモリセルのリフレッシュ動作が行われる。
【００３１】
これに対して、リフレッシュアドレス信号によりマット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ−プリデコーダにより形成されたプリデコード信号によりメモリマットＭＡＴ０の１つのワード線を指定したとき、上記リフレッシュ禁止信号INHIBIT がロウレベル（‘０’）なら、上記アンドゲート回路Ｇ１がゲートを閉じるよう制御されて、上記マット選択信号ＭＳ０がハイレベルの選択レベルであるにもにもかかわらずに、アンドゲート回路Ｇの出力信号ＭＳ０’がロウレベルのままとなり、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路が非活性状態のままとなってリフレッシュが行われない。なお、図１のｍ進カウンタ、上記ｍ進カウンタの出力信号／Ｔ２を受けるゲート、図２のリフレッシュ禁止信号inhibit-K を受けるインバータ回路及びアンドゲート回路Ｇにより制御回路が構成される。
【００３２】
図３には、図２の１つのアレーブロックの動作を説明するためのタイミング図が示されている。タイマ回路により形成されたクロック信号ＣＬＫのロウレベルに同期して、内部ロウアドレスストローブ信号／ＲＡＳがロウレベルになり、リフレッシュの起動がかかる。リフレッシュ禁止信号INHIBIT が実線で示したようにハイレベルなら、リフレッシュアドレス信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、それを解読してマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形成される。そして、選択されたメモリマットにおいては、プリチャージ信号／ＰＣがロウレベルになり、プリチャージ動作が停止させられる。その後、ワード線ＷＬが選択レベルにされ、センスアンプ動作信号ＣＳＮがロウレベルに、ＣＳＰがハイレベルにされてセンスアンプが増幅動作を開始して、上記ワード線に接続されたメモリセルの記憶情報を増幅して再書込みを行ってリフレッシュ動作を終了させる。
【００３３】
上記リフレッシュ禁止信号INHIBIT が点線で示したようにロウレベルなら、リフレッシュアドレス信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、それを解読してマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形成されにもかかわらず、上記マット選択信号ＭＳｉがそれに対応したメモリマットＭＡＴｉに供給されないから、プリチャージ信号／ＰＣはハイレベルのままのプリチャージ動作を維持し、ワード線ＷＬは非選択レベルのロウレベルに固定され、センスアンプ動作信号ＣＳＮとＣＳＰも共にハーフプリチャージ電圧のままにされる。
【００３４】
クロック信号ＣＬＫがロウレベルからハイレベルに立ち上がる時、次のリフレッシュ動作に用いられるリフレッシュアドレス信号Ａ０−Ａ１１のインクリメント動作が行われ、それに対応して上記ＰＲＯＭアレーから読み出し動作が行われて上記リフレッシュ禁止信号INHIBIT が次のリフレッシュ動作に先行して出力される。以下、上記クロック信号ＣＬＫがハイレベルからロウレベルに変化したタイミングで、上記信号／ＲＡＳがロウレベルになり、上記リフレッシュ禁止信号INHIBIT に対応してリフレッシュ動作が禁止されるから否かの決定される。
【００３５】
図４には、上記メモリマットに設けられるＸデコーダの一実施例の回路図が示されている。同図には、８個のワードドハライバ選択回路が代表として例示的に示されている。ワードドライバ選択信号ＸＤＳ０は、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳインバータ回路により形成される。このＣＭＯＳインバータ回路の入力には、デコーダ回路が設けられる。デコーダ回路は、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ２と、かかるＭＯＳＦＥＴＱ２に対して直列に設けられるＮチャンネル型ＭＯＳＦＥＴＱ３から構成される。このＭＯＳＦＥＴＱ３のゲートには、プリデコード信号ＡＸ２ｉが供給され、残り７個のワードドライバ選択回路の同様なＮチャンネル型ＭＯＳＦＥＴに対して共通に用いられる。
【００３６】
上記Ｎチャンネル型ＭＯＳＦＥＴＱ３のソースには、デスチャージ信号ＸＤＧＢが供給される。つまり、マット選択信号ＭＳとロウ系のタイミング信号Ｒ１がナンドゲート回路Ｇ１とインバータ回路Ｎ１及びインバータ回路Ｎ２を通して上記ディスチャージ信号ＸＤＧＢが形成される。上記インバータ回路Ｎ１の出力がプリチャージ信号ＰＣとして上記Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１のゲートに供給される。上記マット選択信号ＭＳは、前記図２の実施例では、上記アンドゲート回路Ｇにより形成された制御信号ＭＳ０’に対応した信号である。
【００３７】
この実施例回路の動作は、次の通りである。マット選択信号ＭＳ又はタイミング信号Ｒ１がロウレベルのとき、上記プリチャージ信号ＰＣがロウレベルになり、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１等をオン状態にしてプリチャージ動作を行わせる。これにより、各ワードトライバ選択回路を構成するＣＭＯＳインバータ回路の入力レベルがハイレベルになるので、各ワードドランバ選択信号ＸＤＳ０〜ＸＤＳ７はロウレベルの非選択レベルにされている。上記のようなプリチャージ信号ＰＣがロウレベルときには、上記デスチャージ信号ＸＤＧＢがハイレベルにされており、オン状態のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号ＡＸ２ｉ、ＡＸ５ｉによりたとえＭＯＳＦＥＴＱ２、Ｑ３がオン状態にされていても直流電流が流れることはなく、上記プリチャージ電圧を確保することができる。
【００３８】
上記マット選択信号ＭＳとタイミング信号Ｒ１のハイレベルにより、上記プリチャージ信号ＰＣがハイレベルになり、上記プリチャージＭＯＳＦＥＴＱ１等はオフ状態にされる。そして、上記ディスチャージ信号ＸＤＧＢがロウレベルに変化するので、上記プリデコード信号ＡＸ２ｉとＡＸ５ｉにより指定される１つのワードドライバ選択回路においてディスチャージ経路が形成されてロウレベルに引き抜かれる。これにより、例えばワードドライバ選択信号ＸＤＳ７がロウレベルからハイレベルの選択レベルにされる。
【００３９】
このとき、残りのワードトライバ選択回路では、ロウレベルの非選択信号により入力側と電源電圧ＶＣＣとの間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥＴＱ７がオン状態にされて、その入力レベルを電源電圧ＶＣＣレベルに固定するというラッチ動作を行う。つまり、残りの非選択のワードドライバ選択回路において、上記プリチャージ電圧がリーク電流により低下してしまうことにより、誤って非選択のワードトライバを選択してしまうことを防止している。
【００４０】
この実施例回路において、上記マット選択信号ＭＳを前記のようなリフレッシュ禁止信号INHIBIT によりロウレベルのままにすることにより、上記タイミング信号Ｒ１やプリデコード信号ＡＸ２ｉやＡＸ５ｉが発生されてもデコーダ回路はプリチャージ信号ＰＣがロウレベルのままのプリチャージ動作となり、ワードドライバ選択信号が発生されないのでワード線の選択動作が禁止される。
【００４１】
図５には、この発明に係るダイナミック型ＲＡＭにおける適応リフレッシュ動作を説明するためのタイミング図が示されている。上記のように短周期に対応されたワード線は、タイマ回路により形成されたクロック信号ＣＬＫに同期し、アドレスカウンタの１廻りに対応した時間ｔ１に１回の割合でリフレッシュ動作が実施され、長周期に対応されたワード線はｍ回（／Ｔ２）に１回の割合でリフレッシュ動作が実施される。このようにして、実質的な全ワード線についてのリフレッシュ動作が行われる。
【００４２】
リフレッシュ動作の詳細は、拡大して示されているように、クロック信号ＣＬＫのロウレベルにより／ＲＡＳ信号がロウレベルにされて、アドレス信号Ａ０〜Ａ１１により指定されたｎ−１番地のワード線は、分周パルス／Ｔ２がハイレベルであるために、ＰＲＯＭ出力のデータラッチからのリフレッシュ時間設定情報（category）がロウレベルならリフレッシュ禁止信号inhibit もロウレベルにされることに応じて選択されて、それに設けらるメモリセルのリフレッシュ動作が行われる。もしも、アドレス信号Ａ０〜Ａ１１により指定されたｎ−１番地のワード線は、上記リフレッシュ時間設定情報（category）がハイレベルなら信号inhibit もハイレベルにされるために選択動作が行われないことによりそれに設けられるメモリセルのリフレッシュ動作が禁止される。
【００４３】
特に制限されないが、上記信号／ＲＡＳのハイレベルへの変化に同期してリフレッシュアドレスカウンタが＋１の歩進動作を行い、リフレッシュアドレスがｎ番地に更新される。そして、クロック信号ＣＬＫのハイレベルへの変化に同期して、かかるｎ番地のリフレッシュアドレスによりＰＲＯＭの読み出しが実施されて、リフレッシュ動作に先行してそのリフレッシュ時間設定情報の読み出しが行われる。
【００４４】
この実施例においては、上記リフレッシュアドレスにより各メモリマットにおいてリフレッシュ動作が行われる約４Ｋビットからなるメモリセルの中で最も短い情報保持時間のものが、上記タイマ回路で形成されたクロック信号ＣＬＫのｍ倍よりも短いものは短周期として記憶され、上記ｍ倍よりも長いものは長周期として記憶される。このとき、高信頼性化のために、ＰＲＯＭセルが未書き込みの状態を上記短周期の情報（例えば‘０’）とされ、それを書き込み状態としたものを上記長周期の情報（例えば‘１’）とされる。
【００４５】
上記ＰＲＯＭを後述するようなＥＰＲＯＭセルを用いて構成した場合、書き込み不足やデータの揮発化によって、上記のように‘１’と書き込まれた情報が誤って‘０’と読み出されたとしても、長周期でリフレッシュ動作を行うべきメモリセルが短周期でリフレッシュされるだけとなり、ＤＲＡＭのデータ保持動作そのものには何ら悪影響を与えないから高信頼性とすることができる。
【００４６】
図６と図７には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。図６には、メモリアレイとその周辺選択回路が示され、図８にはアドレスバッファや入出力バッファのような入出力インターフェイス部とタイミング制御回路が示されている。
【００４７】
図６において、２つのメモリマットＭＡＴ０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けられる。すなわち、センスアンプＳＡ０１は、２つのメモリマットＭＡＴ０とＭＡＴ１に対して選択的に用いられるシェアードセンスアンプとされる。センスアンプＳＡ０１の入出力部には、図示しないが選択スイッチが設けられてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット線（又は相補データ線あるいは相補ディジット線と呼ばれることもある）に接続される。
【００４８】
他のメモリマットＭＡＴ２，ＭＡＴ３や、ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ４５及びＳＡ６７が共通に設けられる。上記のような合計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセンスアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレイＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ０に対してＹデコーダＹＤＥＣが設けられる。ＹデコーダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が設けられる。このメモリアレイＭＡＲＹ１は、内部構成が省略されているが、上記メモリアレイＭＡＲＹ０と同様な構成にされる。
【００４９】
各メモリマットＭＡＴ０〜ＭＡＴ７において、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデコーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分のワード線選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７の出力信号とによってワード線の選択信号を形成するワードドライバＷＤ０〜ＷＤ７が設けられる。このワードドライバには、欠陥救済のための予備のワード線に対応したワードドライバも含まれる。
【００５０】
上記一対のメモリマットＭＡＴ０，ＭＡＴ１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設けられる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉと信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下位２ビットのアドレス信号の解読信号とを受けて、選択されたメモリマットに対した１つのマット制御回路において、４本のワード線の中の１本を選択する選択信号ＸｉＢ等を出力する。
【００５１】
この他に、マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマットに対応して左右いずれかのメモリマットに対応したビット線選択スイッチをオン状態のままとし、非選択のメモリマットに対応したビット線選択スイッチをオフ状態にする選択信号や、センスアンプの増幅動作を開始させるタイミング信号を出力する。さらに、後述するようなリフレッシュ動作における待機時にはセンスアンプ、ビット線選択スイッチのいずれか１つ又は、両方を制御してビット線をフローティング状態にさせる機能が設けられる。
【００５２】
不良ワード線へのアクセスが行われたときには、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ等を出力が禁止されるので不良ワード線の選択動作が停止される。これに代えて、冗長回路側の選択信号ＸＲｉＢが形成されるので、予備のワード線が選択状態にされる。
【００５３】
図７において、タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００５４】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、後述するようなロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００５５】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００５６】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含まれる前記のようなタイマ回路により形成されたリフレッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００５７】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００５８】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００５９】
タイミング信号φＭＳは、マット選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期してマット選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成されることの他、相補ビット線のプリチャージ終了動作や、非選択のメモリマット側のビット線を切り離す動作の制御信号を形成するにも用いられる。
【００６０】
この実施例では、ロウ系の冗長回路Ｘ−ＲＤＥが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良ワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備ワード線を選択する選択信号ＸＲｉＢを出力させる。
【００６１】
図７では省略されているが、上記ロウ系の回路と同様な回路がカラム系にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、カラムデコーダＹＤによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。
【００６２】
図８には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の要部回路図が示されている。同図においては、メモリマットＭＡＴ０の４本のワード線、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示され、メモリマットＭＡＴ１はブラックボックスとして示されている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代表として回路記号が付加されている。
【００６３】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線／ＢＬＬに接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。
【００６４】
上記ビット線ＢＬＬと／ＢＬＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。
【００６５】
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１４がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の動作タイミングに回路の接地電位を供給する。
【００６６】
これらセンスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないようなパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によってビット線ＢＬＬと／ＢＬＬとの電位差がある程度大きくなって時点で大きな電流を流すようなパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされる。
【００６７】
上記センスアンプの入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線と図示しない残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続される。
【００６８】
図９と図１０には、この発明が適用されるダイナミック型ＲＡＭの一実施例のメモリアレイのレイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、上記のように約６４Ｍビットのような記憶容量を持つようにされる。図９と図１０には、横長とされたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図が示され、上記横長のチップにおける中央部分に設けられるＹ救済回路が両図に重複して示されている。
【００６９】
２つのメモリマットを中心にしてセンスアンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレス割り付けは、上側Ｕと下側ＬをＸアドレスの最上位ビット／Ｘ１２とＸ１２が割り当てられる。上記のようなＹデコーダＹＤＥＣを中心にして８個ずつの２群に分けられたメモリマットは、アドレス信号／Ｘ１１とＸ１１が割り当てられる。同図には、Ｘ１１により指定される下半分が省略されている。上記２群に分けられた８個のメモリマットは、４個ずつに分けられて／Ｘ１０とＸ１０が割り当てられる。同図では、下側Ｌの４つのメモリマットに割り当てられるアドレスＸ１０が大小として例示的に示されている。そして、同図では省略されているが、センスアンプを中心にして分けられた２個ずつのメモリマットには、／Ｘ９とＸ９が割り当てられ、センスアンプを中心にして分けられたメモリマットは／Ｘ８とＸ８が割り当てられる。
【００７０】
チップの縦方向（上下）には設けられたロウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ及びマット外入出力線Ｉ／Ｏは、前記図１におけるワードドライバＷＤ、デコーダＸＤ及びマット制御回路ＭＡＴＣＴＲＬとマット外の入出力線から構成される。チップの長手方向の中央部には、アドレス側とＩ／Ｏ側の入力バッファや出力バっファ等の入出力インターフェイス回路が設けられる。
【００７１】
メモリマットに付された矢印は、アドレスの方向を示している。つまり、リフレッシュの順序は、同図では上から下方向に順次に行われる。同図の矢印の方向に順次にリフレッシュを行うようにすると、８１９２サイクルになってしまいメモリアクセスが制限されので、例えば、アドレスＸ１２により指定されるメモリマットを同時選択するようにして上記のような４つのアレーブロックに分けて、それぞれのワード線毎にリフレッシュ禁止信号を割り当てるとともに、４０９６（約４Ｋ）サイクルで全てのリフレッシュを終了させる。つまり、図１の４つのアレーブロック０〜３は、上記アドレスＸ１２が無効にされることにより、図９（Ｌ側）の上側Ｕと下側Ｌとで２つのアレーブロック０と１に対応され、図１０（Ｒ側）の上側Ｕと下側Ｌとで２つのアレーブロック２と３に対応される。
【００７２】
カラム方向のアドレス割り付けは、Ｙ救済回路を挟んで左側と右側をＹアドレスの最上位ビット／Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコーダＸＤＥＣ等中心にして左右に分けられたメモリマットは、アドレス信号／Ｙ１１とＹ１１が割り当てられる。そして、１つのメモリマット内において、／Ｘ１０とＸ１０が割り当てられる。上記のようにメモリマット内では４対のビット線が同時に選択されるので、そのうちのいずれか１つのを最終的に選択するときには、Ｙ９とＹ８あるいは最下位の２ビットＹ０とＹ１が用いられる。これにより、Ｙ方向においても全体としてＸ方向に対応して約８Ｋのアドレス割り当てが行われる。
【００７３】
図１１には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、特に制限されないが、前記同様に約６４Ｍｂの記憶容量を持つようにされる。メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分に同図では省略されているが、アドレス入力回路、データ入出力回路等の入出力インターフェイス回路が設けられる。
【００７４】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバが配置される。このメインワードドライバは、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００７５】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバが設けられる。サブワードドライバは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００７６】
これにより、上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。
【００７７】
図１２には、上記ダイナミック型ＲＡＭの一実施例のレイアウト図が示されている。同図においては、この発明に係るダイナミック型ＲＡＭの理解を助けるために、いわばカラム系の重要な回路ブロックであるセンスアンプＳＡやカラムデコーダの配置が示されている。同図において、ＭＷＤは上記メインワードドライバ、ＳＷＤはサブワードドライバ、ＳＡはセンスアンプ、Ｃolumn Ｄecは、カラムデコーダである。そして、２つのメモリアレイの間に配置されたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００７８】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても８分割される。つまり、太い黒線で示されたセンスアンプＳＡにより 相補ビット線が８分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００７９】
図１３には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００８０】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリブロックに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリブロック間に配置されるサブワードドライバは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００８１】
これにより、前記のようにメモリブロックとしては、８ブロックに分けられるが、上記のように実質的にサブワードドライバにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４ブロックに分けられることとなる。上記のようにサブワード線を偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバの中で２倍に緩和でき、サブワードドライバとサブワード線とを効率よくレイアウトすることができる。
【００８２】
上記サブワードドライバは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸが設けられる。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００８３】
図１４には、上記メモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００８４】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリブロック（メモリアレイ）を中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００８５】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DECORDER の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００８６】
この実施例でも、アレーブロックは、前記のように分けて構成される。また、１つのメインワード線に対して４本のサブワード線を同時に選択状態にすれば、リフレッシュサイクルを１／４に短くできる。つまり、１０２４サイクルにより１廻りのリフレッシュを行うようにすることができる。上記のように４本のサブワード線を同時に選択状態にするためには、最下位ビットのアドレスＡ０とＡ１１を無効にすればよい。
【００８７】
図１５には、この発明に係るＤＲＡＭの他の一実施例の概略ブロック図が示されている。この実施例では、長期間とされるリフレッシュ周期がＴ２、Ｔ３及びＴ４のように複数種類設けられる。つまり、前述したように、ＤＲＡＭに設けられたメモリセルの情報保持時間は、短いものから長いものまで連続的に分布するものであり、いっそうの最適化を図るためにメモリセルの持つ情報保持時間を可能な限りに有効利用するように、複数種類の最適周期をもってそれぞれのリフレッシュができるようにするものである。
【００８８】
タイマ回路では、前記同様にメモリセルの中で最も短い情報保持時間を持つものに合わせたクロック信号ＣＬＫが形成される。これを基準にして、アドレスカウンタのキャリー信号ＣＡＲＲＹを第１、第２及び第３の各段の分周回路によりそれぞれが１／ｍ１、１／ｍ２及び１／ｍ３のような各分周比により順次に分周して、分周パルス／Ｔ２、／Ｔ３及び／Ｔ４をそれぞれ形成する。ここで、アドレスカウンタの１廻り、言い換えるならば、キャリー信号ＣＡＲＲＹの１周期をｔ１とすると、第１分周回路の分周パルス／Ｔ２の周期ｔ２はｍ１×ｔ１に設定される。第２分周回路の分周パルス／Ｔ３の周期ｔ３はｍ２×ｔ２（＝ｍ１×ｍ２×ｔ１）に設定される。そして、第３分周回路の分周パルス／Ｔ４の周期ｔ４はｍ３×ｔ３（＝ｍ１×ｍ２×ｍ３×ｔ１）に設定される。
【００８９】
上記のように短周期を含めて３通りの長周期に対応して、ＰＲＯＭに記憶されるリフレッシュ時間設定情報（category) は２ビットを単位として行われる。例えば、２ビットの記憶情報が‘０’‘０’なら短周期とされ、‘０’‘１’なら分周パルス／Ｔ２に対応された長周期とされ、‘１’‘０’なら分周パルス／Ｔ３に対応された長周期とされ、‘１’‘１’なら分周パルス／Ｔ４に対応された長周期とされる。
【００９０】
上記のようなリフレッシュ時間設定情報（category) は、論理回路ＬＯＧによりデコードされ、上記各分周パルス／Ｔ２、／Ｔ３及び／Ｔ４とそれぞれ前記同様に論理積が採られて、上記同様にして対応する分周パルスにより指定された時間割合で対応するリフレッシュ時間設定情報を無効にさせる。このような各信号の論理和信号がリフレッシュ禁止信号（inhibit)として前記のようなマット選択信号／ＭＳの有効／無効を制御する。つまり、分周パルス／Ｔ２に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ２の周期でリフレッシュが行われ、分周パルス／Ｔ３に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ３の周期でリフレッシュが行われ、分周パルス／Ｔ４に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ４の周期でリフレッシュが行われる。
【００９１】
この構成では、短いものから長いものまで連続的に分布する情報保持時間を持つメモリセルに対して、各メモリセルの持つ情報保持時間に対応して長い周期でのリフレッシュ動作を行うようにすることができるから、いっそうの低消費電力化が可能になる。
【００９２】
図１６には、この発明に係るＤＲＡＭに搭載される適応リフレッシュコントローラのＰＲＯＭアレイに用いられるメモリセルの一実施例の構成図が示されている。この実施例では、メモリセルとしてフローティングゲートとコントロールゲートとを持つ不揮発性メモリセルが利用され、フローティングゲートに電荷を注入して、そのしきい値電圧を変化させて情報記憶を行わせるようにされる。
【００９３】
この実施例では、ＤＲＡＭの製造プロセスを利用して上記のような不揮発性メモリセルを形成するために、ゲートが単層ポリシリコン層により構成される。同図（Ａ）には、ＮＭＯＳ方式のものが示され、（Ｂ）にはＰＭＯＳ方式のものが示されている。
【００９４】
（Ａ）ＮＭＯＳ方式では、ｎ＋型のソース，ドレインの拡散層を挟む半導体領域上に薄いゲート絶縁膜上にフローティングゲート（Floating Gate)が形成される。この単層のフローティングゲートは素子分離用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成される。この素子形成領域には、ｎ＋型の拡散層からなるコントロールゲート(Control Gate)が形成される。このコントロールゲートは、ワード線ＷＬを兼ねている。
【００９５】
（Ｂ）ＰＭＯＳ方式では、上記同様にｎ＋型のソース，ドレインの拡散層を挟む半導体領域上に薄いゲート絶縁膜上にフローティングゲートが形成される。このフローティングゲートは素子分離用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成される。この素子形成領域には、ｎ型のウェル領域とされており、ｐ＋型の拡散層からなるコントロールゲートが形成される。このコントロールゲートは、上記同様にワード線ＷＬを兼ねている。このＰＭＯＳ方式では、コントロールゲートをｎ型ウェル領域に形成するため、素子分離用のフィールド絶縁膜のピッチが広くなる結果、ＮＭＯＳ方式よりもメモリセルのサイズが若干大きくなる。
【００９６】
上記のような単層ゲート構造とすることにより、ＤＲＡＭの製造プロセスをそのまま利用し、言い換えるならば、ＤＲＡＭ本体部と同じ製造プロセスにより、適応リフレッシュコントローラを構成するＰＲＯＭを形成することができる。このＰＲＯＭは、ワード線毎の情報保持時間に対応して１回限りのリフレッシュ時間設定情報が書き込まれる。それ故、通常のＥＰＲＯＭのように紫外線消去用窓は不要とされる。
【００９７】
図１７には、上記ＰＲＯＭの一実施例の概略回路図が示されている。ワード線ＷＬは、コントールゲートに接続される。メモリセルのソースは回路の接地電位に接続され、ドレインはデータ線ＤＬに接続される。ワード線には、高抵抗値を持つようにされた負荷ＭＯＳＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴからなり、ソースには書き込み動作のときに高電圧にされる電源端子Ｖ３に接続される。上記ワード線ＷＬは、ゲートに定常的に電源電圧Ｖ２が与えられたＮチャンネル型ＭＯＳＦＥＴＱ３を介してワードドライバの出力端子に接続される。ワードドライバは、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路により構成される。このワードドライバの動作電圧Ｖ１は、特に制限されないが、上記電源電圧Ｖ２と同じ電圧とされる。
【００９８】
読み出し動作時には、電源端子Ｖ３は回路の接地電位又は電源電圧とされるのでＰチャンネル型ＭＯＳＦＥＴＱ４は実質的にオフ状態にされる。これにより、ワード線ＷＬはワードドライバの出力信号のハイレベルとロウレベルに対応してハイレベルとロウレベルにされる。ただし、ワード線のハイレベルは、ワードドライバの出力ハイレベルに対してＮチャンネル型ＭＯＳＦＥＴＱ３のしきい値電圧分だけ低いレベルにされる。
【００９９】
書き込み動作時には、電源端子Ｖ３には約１２Ｖのような高い電圧が供給される。ワードドライバの出力信号がロウレベルのときには、ＭＯＳＦＥＴＱ２のコンダクタンスが、上記ＭＯＳＦＥＴＱ４に比べて十分小さいためにワード線ＷＬをロウレベルにする。これに対して、ワードドライバの出力信号がハイレベルにされると、ＭＯＳＦＥＴＱ３がオフ状態になり、ワード線ＷＬは高抵抗としてのＭＯＳＦＥＴＱ４により電圧Ｖ３に対応して約１２Ｖのような高電圧とされる。このとき、データ線ＤＬにハイレベルの書き込み信号が供給されているなら、メモリセルがオン状態となり、ドレイン近傍で高電界で発生したホットエレクトロンがフローティングゲートに注入されて書き込み動作が行われる。もしも、データ線ＤＬがロウレベルなら、メモリセルに電流が流れないので上記のような書き込み動作が行われない。
【０１００】
上記のようにフローティンクゲートに電荷が注入されたメモリセルは、上記のような読み出し動作においてワード線ＷＬの選択レベルに対して、高いしきい値電圧を持つようにされる。これにより、ワードトライバでワード線がハイレベルにされるにもかかわらず、メモリセルはオフ状態となってメモリ電流が流れない。上記フローティングゲートへの電荷の注入の有無に対応したメモリセルのオフ状態／オン状態に対応したメモリ電流の有無をセンスアンプによりセンスして‘０’又は‘１’の読み出し信号が得られる。
【０１０１】
図１８には、上記ＰＲＯＭの他の一実施例の概略回路図が示されている。この実施例では、ワードトライバの構成が前記実施例とは異なるようにされる。読み出し動作のときには、信号／ＷＥのハイレベルにより、ゲートに電源電圧ＶＣＣが供給されたＮチャンネル型ＭＯＳＦＥＴＱ３のソースがロウレベルとなるため、かかるＭＯＳＦＥＴＱ３がオン状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに上記ロウレベルを伝える。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定常的に電源電圧ＶＣＣが供給されているのでオン状態にされている。それ故、上記同様なワードトライバを構成するＣＭＯＳインバータ回路の出力信号がそのままワード線ＷＬに伝えられる。
【０１０２】
読み出し動作のときには、信号／ＷＥのロウレベルにより、ロウレベルの選択信号が供給されたときにはゲートに電源電圧ＶＣＣが供給されたＮチャンネル型ＭＯＳＦＥＴＱ３のソースがハイレベルとなるため、かかるＭＯＳＦＥＴＱ３がオフ状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートにはＰチャンネル型ＭＯＳＦＥＴＱ５を通して高電圧が供給されるために同様にオフ状態にされる。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定常的に電源電圧ＶＣＣが供給されているのでオン状態にされており、上記ワードドライバの出力信号のハイレベルによりオフ状態にされる。それ故、ワード線ＷＬはＰチャンネル型ＭＯＳＦＥＴＱ４を通して書き込み用高電圧ＶＰＰが伝えられる。
【０１０３】
もしも、ワードトライバの入力にハイレベルの非選択信号が供給されたなら、ノアゲート回路の出力がロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ３をオン状態にさせる。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態となり、ワードトライバの出力信号のロウレベルをワード線ＷＬに伝える。Ｐチャンネル型ＭＯＳＦＥＴＱ４やＱ５は、そのオン抵抗値が上記ワードトライバを構成するＮチャンネル型ＭＯＳＦＥＴに比べて大きくされているので、上記のようにワード線ＷＬはワードドライバの出力信号に対応してロウレベルにされる。メモリセルに対する書き込み動作と読み出し動作は、前記同様であるのでその説明を省略する。
【０１０４】
図１９には、上記ＰＲＯＭの他の一実施例の概略回路図が示されている。この実施例では、記憶情報としてヒューズ（ＦＵＳＥ）が利用される。メモリセルは、ソースが回路の接地電位に接続され、ゲートがワード線に接続され、ドレインとデータ線の間にヒューズが設けられたＭＯＳＦＥＴにより構成される。このヒューズは、特に制限されないが、レーザー光線のようなエネルギー線を選択的に照射して切断させられる。
【０１０５】
上記ワード線ＷＬ０〜ＷＬ７等は、Ｘデコーダ（Ｘ−ＤＥＣＯＤＥＲ）により選択され、データ線はカラムスイッチを介してセンスアンプＳＡの入力線（共通データ線）に選択的に接続される。かかるカラムスイッチを構成するＭＯＳＦＥＴのゲートには、Ｙデコーダ（Ｙ−ＤＥＣＯＤＥＲ）により形成された選択信号ＹＳ０〜ＹＳ１１等が供給される。
【０１０６】
センスアンプＳＡの入力線（共通データ線）には、プリチャージＭＯＳＦＥＴが設けられる。この実施例のＰＲＯＭでは、非選択期間に信号ＰＣのハイレベルによりＰチャンネル型のプリチャージＭＯＳＦＥＴがオン状態となって、共通データ線を電源電圧ＶＣＣのようなハイレベルにチャージアップしている。選択されたワード線とデータ線の交点に設けられたメモリセルのヒューズが切断されているなら、上記共通データ線のディスチャージ経路が形成されないからハイレベルのままとされ、センスアンプＳＡを構成するインバータ回路の出力信号がロウレベルにされる。このロウレベルの出力信号を受けて、入力側に設けられたＰチャンネル型ＭＯＳＦＥＴがオン状態となって、上記フローティング状態でハイレベルにされている共通データ線をハイレベルにするというラッチをかける。
【０１０７】
選択されたワード線とデータ線の交点に設けられたメモリセルのヒューズが切断されない状態なら、上記共通データ線は、上記カラムスイッチＭＯＳＦＥＴ、データ線及びメモリセルのヒューズとＭＯＳＦＥＴからなるディスチャージ経路が形成されてロウレベルにされる。センスアンプＳＡを構成するインバータ回路は、かかる入力信号のロウレベルにより出力信号をハイレベルにする。このようなハイレベルの読み出し出力のときには、上記ディスチャージ経路により共通データ線はロウレベルに固定されているので、センスアンプＳＡでは上記のようなラッチ動作を行う回路を用意する必要はない。
【０１０８】
図２０には、上記図１９の実施例における２個分のメモリセルの一実施例の構成図が示されている。同図（Ａ）は、２層目と３層目のメタル層Ｍ２とＭ３及びスルーホールＴＨ２のパターン図が示され、（Ｂ）は、１層目のメタル層Ｍ１、第１層目ポリシリコン層ＦＧ、スルーホールＴＨ１、及びコンタクトホールＣＮＴのパターン図が示されている。同図の（Ａ）と（Ｂ）は、実際には重合わされて構成されるが、図面が複雑になるので上記のように（Ａ）（Ｂ）の２つに分けて示されている。
【０１０９】
ヒューズは、レーザー光線等の照射による切断を可能にするために最上層のメタル層（アルミニュウム等）により形成される。ヒューズの両端は、スルーホールＴＨ２により２層目のメタル層Ｍ２に導かれ、上部ではデータ線ＤＬに接続される。つまり、２層目のメタル層Ｍ２は１層目のメタル層Ｍ１を介して１層目のポリシリコンＦＧからなる縦方向に延びるようにされたデータ線ＤＬに接続される。ワード線は１層目のメタル層Ｍ１により構成され、横方向に延びるように形成される。このメタル層Ｍ１は、ＭＯＳＦＥＴのゲート電極を構成する１層目のポリシリコン層ＦＧに接続される。
【０１１０】
上記ヒューズを構成する３層目のメタル層Ｍ３は、下部で上記同様に２層目のメタル層Ｍ２に接続され、更に１層目のメタル層を介してドレインの拡散層に接続される。ソース拡散層は、上記２つのＭＯＳＦＥＴ対して共通化されており、接地電位ＧＮＤが与えられる。
【０１１１】
図２１には、この発明に係るＤＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、適応リフレッシュコントローラに設けられるＰＲＯＭは、上記のようなヒューズを用いて構成される。このＰＲＯＭは、ワード線を長く形成してデータ線に接続されるメモリセルの数を数個程度と少なくして、ワード線方向に細長いレイアウト構成とする。これによりメモリチップの長手方向の一端に設けられる。これにより、メモリチップのサイズを長手方向に約０．１３５１ｍｍ程度大きくするだけで済む。
【０１１２】
この実施例では、リフレッシュアドレス信号Ａ０〜Ａ１１がメモリチップの中央部分のエリアを長手方向に適応リフレッシュコントローラが形成された端部に向かうような配線により供給され、かかるコントローラから出力されるリフレッシュ禁止信号inhibit-0 〜inhibit-3 が大きく４つに分けられたメモリマットに供給される。
【０１１３】
図２２には、この発明に係る適応リフレッシュコントローラのＰＲＯＭに用いられるメモリセルの他の実施例の回路図が示されている。この実施例では、ダイナミック型メモリセルが利用される。ただし、ダイナミック型メモリセルの情報記憶用キャパシタに対して耐圧以上の電圧を選択的に印加してかかるキャパシタを破壊して、その極板間を導通させることにより記憶動作を行われる。
【０１１４】
このため、メモリセルのプレート電極側には、ダイナミック型ＲＡＭのメモリセルと異なり、電圧が変化させられるようされる。つまり、書き込み動作のときには、電源電圧又は電源電圧より若干高い電圧にされる。上記のように破壊を生じさせるメモリセルに対しては、データ線を通して回路の接地電圧を印加することにより、両電極間に比較的高い電圧を供給して絶縁破壊を生じさせるようにする。これにたいして、書き込みを行わないメモリセルに対しては電源電圧に対応したハイレベルを供給して高い電圧が印加されないようにする。
【０１１５】
ＤＲＡＭと同じセンスアンプを用いて読み出し動作を行う場合、プレート電圧中間電圧に対して少し高い電圧に設定される。上記絶縁破壊されたキャパシタを持つメモリセルでは中間電圧に対して高い電圧が出力され、絶縁破壊されないキャパシタではロウレベルの出力信号が出力される。つまり、ダイナミック型メモリセルではリフレッシュ動作を行わないと放電してしまいう自然にロウレベルの保持状態にされるからである。
【０１１６】
図２３には、この発明に係るメモリモジュールの一実施例のブロック図が示されている。この実施例のメモリモジュールは、複数のＤＲＡＭチップとコントローラチップが同じ実装基板に搭載されて構成される。ＤＲＡＭチップは、それぞれが公知のリフレッシュ制御回路を持つようにされる。通常のメモリアクセスのときには、通常のリフレッシュ制御動作、ＣＢＲ（ＣＡＳビフォワーＲＡＳリフレッシュ）等によりリフレッシュ動作が行われる。
【０１１７】
コントローラチップには、前記と同様なタイマ回路、アドレスカウンタ及びＰＲＯＭからなる適応リフレッシュコントローラが設けられる。ＰＲＯＭには、各リフレッシュアドレスに対応したＤＲＡＭの情報保持時間に対応した短周期か長周期かのリフレッシュ時間設定情報が記憶される。ＣＢＲリフレッシュでは内蔵のリフレッシュアドレスカウンタによりリフレッシュ動作が行われるものであり、外部からはどのワード線が選択されるかが不明である。そのため、メモリモジュールにおていは、ＲＡＳオンリーリフレッシュが利用される。つまり、上記コントローラチップからＲＡＳオンリーリフレッシュ動作に必要なＲＡＳ信号とアドレス信号が入力される。
【０１１８】
例えば、リフレッシュ時間設定情報が前記のように短周期と長周期の２種類にされているときには、特定のリフレッシュアドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッシュ時間設定情報が短周期とされたものではタイマ回路により形成されたクロック信号ＣＬＫに同期してＲＡＳ信号がＤＲＡＭに入力されるので上記特定リフレッシュアドレス信号Ａ０〜Ａ１１に対してリフレッシュ動作が行われる。特定のリフレッシュアドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッシュ時間設定情報が長周期とされたものは原則としてＲＡＳ信号の発生が禁止されるから、リフレッシュ動作が原則として行われない。ただし、前記同様にアドレスカウンタのキリャー信号ＣＡＲＲＹを分周回路により１／ｍ１に分周して、上記ＰＲＯＭからの信号を論理回路ＬＯＧにより無効にさせる。
【０１１９】
上記長周期に対応されたリフレッシュ時間設定情報は、実質的にリフレッシュ動作を禁止する信号としてされる。したがって、上記分周回路の分周パルスによりｍ回に１回の割合でそれを無効にさせることにより、リフレッシュ動作が実施される。このようにして、長周期のリフレッシュ動作は、短周期に対して分周回路の分周比１／ｍに対応されたｍ倍の長い周期とされる。
【０１２０】
図２４には、この発明に係るリフレッシュ方法を説明するためのメモリセルの情報保持時間と累積度数の関係を説明するための特性図が示されている。ＤＲＡＭに形成されるメモリセルは、その製造プロセスのバラツキ等により区々となり、０．１秒以下のものから１０秒を超える長いものまで広い範囲に連続的に分布し、しかも全体としては情報保持時間の長いもの多いという傾向にある。従来のリフレッシュ方法では、このようなメモリセルの情報保持時間の分布に対しては何らの配慮もなく、単純に最も短い情報保持時間ｔ１を基準にしてリフレッシュ周期が決定される。累積度数からみると、全体に対して極く少数のメモリセルの情報保持時間によりリフレッシュ周期が決定されるために、メモリセルの持つ情報保持時間をいかに無駄にしているかが判り、それは消費電流を増大させることにつながるものである。
【０１２１】
この実施例では、最も短い情報保持時間ｔ１を短周期とし、それに対して整数倍にされた保持時間ｔ２を選びだし、それ以上の情報保持時間を持つものを上記長周期ｔ２によりリフレッシュ動作を行わせるようにするものである。これにより、メモリセルの全体からみれば、短周期でリフレッシュ動作が行われるものは、せいぜい１％以下で残り９９％を長周期ｔ２によりリフレッシュ動作させることができるから、大幅な低消費電力化を図ることができる。
【０１２２】
図２５には、この発明に係る適応リフレッシュコントローラを起動させるためのタイミング図が示されている。この実施例の適応リフレッシュ動作は、通常のメモリアクセス時の時に行われるリフレッシュ動作ではなく、ＤＲＡＭがスタンバイ状態にされるときのセルフリフレッシュ動作に利用される。つまり、ＣＢＲのタイミングでリフレッシュモードに入り、そのときにライトイネーブル／ＷＥをロウレベルにすることにより、通常のＣＢＲリフレッシュから適応リフレッシュコントローラの動作が有効となって、ＰＲＯＭに記憶されたリフレッシュ時間設定情報に対応された適応リフレッシュ動作（スーパーローパワーモード）が実施される。このスーパーローパワーモードでは、基板バックバイアス電圧発生回路に対してもローパワーモードに切り換えるようにすることにより、スタティック型ＲＡＭと同等のデータ保持動作を実現することが可能となる。
【０１２３】
シンクロナスＤＲＡＭのようにコマンドを持つものでは、特定のコマンドの設定により上記適応リフレッシュコントローラの動作を有効にするものであってもよい。このように、適応リフレッシュコントローラによるリフレッシュ動作を起動させる方法は、特定の外部制御端子端子を設けるもの等種々の実施形態を採ることができる。また、メモリモジュールに搭載されるリフレッシュコントローラでは、レジスタを設けてそこに適応リフレッシュ動作を指示するフラグを書き込むようにしてリフレッシュ動作を起動させる等種々の実施形態を採ることができる。
【０１２４】
図２６には、この発明を説明するためのメモリセルの情報保持時間と累積度数の関係を説明するための特性図が示されている。前記のようにＤＲＡＭに形成されるメモリセルは、製造プロセスのバラツキ等により区々となり、しかも各ＤＲＡＭ＃１〜＃３毎に分布が異なる。このため、ＤＲＡＭ＃１に対応した時間ｔ１とｔ２のように固定したのでは、ＤＲＡＭ＃２やＤＲＡＭ＃３では保持データが破壊されてしまうメモリセルが生じる。したがって、タイマ回路はそれぞれのＤＲＡＭ＃１〜＃３における最も短い情報保持時間に対応したクロック信号ＣＬＫを発生させるようにプログラマブルにされる。このようなタイマ回路の発振周波数をプログラマブルにする方法は、前記のようなヒューズを用いて発振回路の時定数をトリミングするもの等により実施される。それぞれのＤＲＡＭ＃１〜＃３の保持時間の分布に応じて、長周期に対応された時間ｔ２も任意に設定できるようにされる。この時間ｔ２の設定は、分周回路を可変分周回路とすればよい。
【０１２５】
図２６には、この発明に係る適応リフレッシュ方法を説明するための長周期と平均リフレッシュ周期との関係を説明するための特性図が示されている。上記長周期の時間ｔ２は、最適値が存在する。つまり、この時間ｔ２を長くすれば、単位時間当たりの長周期でのリフレッシュ回数が少なってそこでの消費電流は減少するが、反面では短周期でのリフレッシュ動作が行われるワード線の数が増大して消費電流が増加してしまう。
【０１２６】
上記短周期ｔ１によるリフレッシュ及び長周期ｔ２によるリフレッシュとによる平均リフレッシュ周期ｔＲは、次式（１）により求められる。
１／ｔＲ＝（１−Ｐｍ（ｔ２））／ｔ１＋Ｐｍ（ｔ２）／ｔ２ ・・・（１）
ここで、Ｐｍ（ｔ２）は、長周期ｔ２でリフレッシュを行うワード線の割合であり、次式（２）で与えられる。
Ｐｍ（ｔ２）＝（１−Ｐcell（ｔ２））m ・・・（２）
ｍは１ワード線当たりのメモリセルの数であり、Ｐcell（ｔ２）は、メモリセルのリフレッシュ時間がｔ２以下である確率を示す。
【０１２７】
図２７は、この発明に係るリフレッシュ方法における最適リフレッシュ周期を説明するための特性図が示されている。同図には、２つのサンプル＃１と＃２が示され、各サンプルにおいてワード線当たりのメモリセルの数が４Ｋと１６Ｋの場合がそれぞれ示されている。短周期ｔ１に対して長周期ｔ２を長くするに従い、平均リフレッシュ周期が長くされて消費電力となる。しかし、ある長周期ｔ２を長くしていくと、短周期でリフレッシュが行われるメモリセルが増加してしまうので、逆に平均リフレッシュ周期が短くなる。そこで、上記特性のピークに対応して長周期ｔ２が設定される。つまり、式（１）が最小値（ｔＲが最大値）となるようなｔ２を選ぶようにする。
【０１２８】
上記のようなメモリセルの情報保持時間の判定は、例えば５０ｍｓ、１００ｍｓ、４００ｍｓ、８００ｍｓ、２ｓ、４ｓのような数点でのポーズテストを行うことにより、それぞれの時間で記憶情報が失われていないかの読み出し試験を行う。上記のような数点の試験結果から最短の情報保持時間ｔ１と全体の情報保持時間の予測して最適な長周期ｔ２を求めて、タイマ回路のクロック信号ＣＬＫの周波数と、分周回路の分周比を設定するとともに、それぞれのリフレッシュアドレスに対応して短周期か長周期かのリフレッシュ時間設定情報をＰＲＯＭに書き込むようにする。
【０１２９】
リフレッシュアドレス毎に一括して長周期でリフレッシュするか短周期でリフレッシュするかを指定するようにすると、必然的に同時にリフレッシュされるメモリセルの数が増大してしまう。この結果、１つでも短周期でリフレッシュする必要があるものが存在したときには、他の全てが長周期でのリフレッシュで足りるにもかかわらず短周期でのリフレッシュをする結果となってしまう。これに対して、本願発明では、リフレッシュアドレスにより選択されるワード線を複数に分割し、各分割されたワード線に設けられるメモリセルの情報保持時間に対応して、ワード線毎に短周期か長周期かを設定できるようにしている。このため、上記の例では上記リフレッシュアドレスにより選択されるメモリセルのうち１つだけ短周期のものが存在した場合、Ｎ本に分割されたワード線のうち、上記短周期のメモリセルが存在する１つのワード線のみが短周期でのリフレッシュ動作を行い、他のＮ−１本のワード線については長周期でのリフレッシュ動作を実施するようにできる。これにより、平均的なリフレッシュ周期が長くでき、低消費電力化を図ることができる。
【０１３０】
図２８には、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator) 基板上に形成されたＤＲＡＭ（以下、ＳＯＩ−ＤＲＡＭという）の情報保持時間（リテンション時間）と累積度数との関係を説明するための特性図が示されている。同図には、比較のために通常基板（バルク）に形成されたＤＲＡＭの特性も点線で示されている。
【０１３１】
リテンション時間の平均値は、ＳＯＩ基板を用いることにより通常の基板（バルク）を用いた場合に比較して５倍ないし１０倍程度改善される。これは、ＳＯＩ基板上に形成されたＤＲＡＭメモリセルは、その構造上情報蓄積ノードに相当する拡散層の底面が埋め込み酸化膜に接してｐｎ接合を形成していない。このため、かかるｐｎ接合の面積に比例するリーク電流が大幅に低減されることに起因していると考えられるからである。
【０１３２】
これに対して、リテンション時間のワースト値は、ＳＯＩ基板を用いてもほとんど改善されない。そのため、リテンション時間の分布は、同図のように時間の短い側にテールを引いた形状になる。このテール部分のリテンション時間を決めている要因は、欠陥に起因するリーク電流であると考えられる。このような欠陥は、基板内に一定の密度で分布しており、それが接合の近傍に存在すると、その接合のリーク電流を異常に増大させる。ＳＯＩ−ＤＲＡＭでは、上記のように接合面積が小さいので、そのようなことが起こる頻度は低くなるるが、リーク電流の大きさ自体は接合面積によらないのでリテンション時間のワースト値そのものは改善されない。
【０１３３】
上記のようにＳＯＩ−ＤＲＡＭにおいては、大多数のメモリセルのリテンション時間が改善されるにもかかわず、従来技術のリフレッシュ方式ではリフレッシュ周期を効果的に延長することができない。これに対して、本発明のリフレッシュ方式では、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができる。
【０１３４】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にすることにより、メモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できるという効果が得られる。
【０１３５】
（２） 上記リフレッシュアドレスにより、複数のアレーブロックにおいてそれぞれ設けられたアドレス選択回路をマット選択信号により活性化して１本ずつのワード線を選択するとともに、上記記憶回路に記憶されるリフレッシュ時間設定情報により上記マット選択信号を有効／無効にするという簡単な構成により複数のアレーブロックのワード線毎のメモリセルの情報保持時間に対応させて適応リフレッシュが可能となって低消費電力化を実現することができるという効果が得られる。
【０１３６】
（３） ＳＯＩ−ＤＲＡＭにおいてこの発明に係る適応リフレッシュコントローラを設けることにより、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができるという効果が得られる。
【０１３７】
（４） 上記分周回路を第１の分周出力と、かかる第１の分周出力を更に分周した第２の分周出力を形成するものとし、上記リフレッシュ設定情報をかかる分周出力に対応させた複数段階に分けるようにすることによりいっそうの低消費電力化を実現することができるという効果が得られる。
【０１３８】
（５） 上記記憶回路として、ソースとドレインを構成する拡散層が形成された第１素子形成領域と、コントロールゲートを構成する拡散層が形成された第２素子形成領域と、かかる第１と第２の素子形成領域上の半導体基板上に両領域をまたがるように形成されたフローティングゲートとから単層ゲート構造の不揮発性メモリセルを用いることより、ＤＲＡＭのプロセスをそのまま利用してＰＲＯＭも一体的に形成することができるという効果が得られる。
【０１３９】
（６） 上記記憶回路として、最上層の金属配線層をヒューズと直列形態に接続されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギー光線で選択的に切断させることにより記憶情報の書き込みを行わせることにより簡単にＰＲＯＭを形成することができるという効果が得られる。
【０１４０】
（７） 上記記憶回路としては、ダイナミック型メモリセルを用い、かかるメモリセルの情報記憶キャパシタに高電界を作用させて絶縁破壊を生じさせることにより記憶情報の書き込みを行うようにすることにより簡単にＰＲＯＭを形成することができるという効果が得られる。
【０１４１】
（８） 上記タイマ回路と上記分周回路の分周比をそれが搭載されたダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してプログラマブルに設定可能することにより、製造プロセスバラツキに適応した最適リフレッシュが実施できるという効果が得られる。
【０１４２】
（９） 記憶回路に記憶されるリフレッシュ時間設定情報を、メモリセルの未書き込み状態が短時間で実施されるリフレッシュ動作を有効にする記憶情報とされ、書き込み状態が短時間で実施されるリフレッシュ動作を無効にする記憶情報とすることにより、書き込み情報の不足ないし揮発化に対する誤りに対してもメモリ保持データが破壊されてしまうという動作が防止できるから高信頼性にできるという効果が得られる。
【０１４３】
（１０） ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、かかるダイナミック型メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えてなる複数のダイナミック型ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成されたダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、かかるタイマ回路の出力パルスを計数してリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、上記リフレッシュアドレスにより読み出し動作が行われ、複数のダイナミック型ＲＡＭにおいて上記リフレッシュアドレスにより選択されるワード線に接続されるダイナミック型メモリセルの最も短い情報保持時間に対応され、上記タイマ回路の出力パルス又は分周回路の分周出力に対応されたリフレッシュ時間設定情報が記憶された記憶回路と、上記リフレッシュアドレスにより各ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッシュ動作により実施されるリフレッシュ動作を上記記憶回路に記憶されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記分周回路の出力によりかかるリフレッシュ時間設定情報を無効にしてなる適応リフレッシュコントローラとを共通の実装基板に搭載してメモリモジュールを構成することにより、メモリモジュールでのリフレッシュ動作の大幅な低消費電力化を図ることができるという効果が得られる。
【０１４４】
（１１） 上記タイマ回路と上記分周回路の分周比を上記ダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してそれぞれがプログラマブルに設定可能にされることにより搭載されるダイナミック型ＲＡＭの選別を不要にできるとともに最適リフレッシュの設定が可能になるという効果が得られる。
【０１４５】
（１２） 上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した第１のパルスと、かかる第１のパルスを計数してリフレッシュアドレスと、その１廻りのリフレッシュ動作毎に発生されるキャリー信号を分周してなる第２のパルスを形成し、かかるリフレッシュアドレスに対応された複数のワード線毎のそれぞれに対応され、上記第１のパルス又は第２のパルスに対応されたリフレッシュ時間設定情報を記憶回路に記憶し、上記リフレッシュアドレスにより実施されるリフレッシュ動作を上記記憶回路から読み出されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記第２のパルスにより記憶回路から読み出されたリフレッシュ時間設定情報を無効にすることにより、ＤＲＡＭに形成されたダイナミック型メモリセルの情報保持時間に適合したリフレッシュ動作を実施することができるという効果が得られる。
【０１４６】
（１３） 上記第１のパルスと第２のパルスの周期は、それによりリフレッシュ動作が行われるダイナミック型メモリセルの情報保持時間に対応してプログラマブルに設定することによりＤＲＡＭの製造バラツキに適合したリフレッシュ動作を実施することができるという効果が得られる。
【０１４７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図９及び図１０の実施例において、ＸＤＥＣ、ＡＲＹＣＴＲＬ、Ｉ／Ｏが設けられるエリア中心にして２つのアレーブロックに分けて、言い換えるならば、ＹアドレスＹ１１と／Ｙ１１に対応してアレーブロックを更に２分割し、全体として８個のアレーブロックに分けて、１つのリフレッシュアドレスにより８本のワード線を割り当てるようにしてもよい。この場合には、それぞれのリフレッシュ設定時間情報に対応してリフレッシュ動作の有効／無効を簡単に制御できるようにするため、図１のマット選択回路においては、８個のアレーブロックに対応したマッツト選択信号を形成するようにしておくことが便利である。このように、１つのリフレッシュアドレスにより指定されるワード線の数、言い換えるならば、アレーブロックの数はメモリアレイのレイアウト方式に応じて種々の実施形態を採ることができる。
【０１４８】
リフレッシュ時間設定情報が記憶されるＰＲＯＭは、強誘電体キャパシタとアドレス選択用ＭＯＳＦＥＴとからなる不揮発性のメモリセルを用いるもの、あるいはポリシリコン層からなるヒューズを電気的に切断させるもの等種々の実施形態を採ることができる。
【０１４９】
ＤＲＡＭ本体の構成、特にメモリアレイのマット分割方法やその選択方法は種々の実施形態を採ることができる。回路の簡素化のために上記メモリアレイが複数のメモリマットに分割され、各メモリマットにおいて同時にリフレッシュ動作のためのワード線が同時に選択されるものにおいても、リフレッシュアドレス単位でのリフレッシュ時間設定情報を決めるようにしてもよい。この場合には、複数のメモリマットの中で最も短い情報保持時間を持つメモリセルにより、上記リフレッシュ時間が合わせられる。
【０１５０】
ＤＲＡＭは、制御信号ＲＡＳやＣＡＳ及びＷＥにより動作が制御されるもの他、クロック信号に同期して動作させられるシンクロナスＤＲＡＭや、ランダム入出力回路とシリアル入出力回路とを備えた２ポートメモリ等その入出力インターフェイスは種々の実施形態をとることができるものである。
【０１５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にすることにより、メモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できる。
【０１５２】
上記リフレッシュアドレスにより、複数のアレーブロックにおいてそれぞれ設けられたアドレス選択回路をマット選択信号により活性化して１本ずつのワード線を選択するとともに、上記記憶回路に記憶されるリフレッシュ時間設定情報により上記マット選択信号を有効／無効にするという簡単な構成により複数のアレーブロックのワード線毎のメモリセルの情報保持時間に対応させて適応リフレッシュが可能となって低消費電力化を実現することができる。
【０１５３】
ＳＯＩ−ＤＲＡＭにおいてこの発明に係る適応リフレッシュコントローラを設けることにより、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができる。
【０１５４】
上記分周回路を第１の分周出力と、かかる第１の分周出力を更に分周した第２の分周出力を形成するものとし、上記リフレッシュ設定情報をかかる分周出力に対応させた複数段階に分けるようにすることによりいっそうの低消費電力化を実現することができる。
【０１５５】
上記記憶回路として、ソースとドレインを構成する拡散層が形成された第１素子形成領域と、コントロールゲートを構成する拡散層が形成された第２素子形成領域と、かかる第１と第２の素子形成領域上の半導体基板上に両領域をまたがるように形成されたフローティングゲートとから単層ゲート構造の不揮発性メモリセルを用いることより、ＤＲＡＭのプロセスをそのまま利用してＰＲＯＭも一体的に形成することができる。
【０１５６】
上記記憶回路として、最上層の金属配線層をヒューズと直列形態に接続されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギー光線で選択的に切断させることにより記憶情報の書き込みを行わせることにより簡単にＰＲＯＭを形成することができる。
【０１５７】
上記記憶回路としては、ダイナミック型メモリセルを用い、かかるメモリセルの情報記憶キャパシタに高電界を作用させて絶縁破壊を生じさせることにより記憶情報の書き込みを行うようにすることにより簡単にＰＲＯＭを形成することができる。
【０１５８】
上記タイマ回路と上記分周回路の分周比をそれが搭載されたダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してプログラマブルに設定可能することにより、製造プロセスバラツキに適応した最適リフレッシュが実施できる。
【０１５９】
記憶回路に記憶されるリフレッシュ時間設定情報を、メモリセルの未書き込み状態が短時間で実施されるリフレッシュ動作を有効にする記憶情報とされ、書き込み状態が短時間で実施されるリフレッシュ動作を無効にする記憶情報とすることにより、書き込み情報の不足ないし揮発化に対する誤りに対してもメモリ保持データが破壊されてしまうという動作が防止できるから高信頼性にできる。
【０１６０】
ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、かかるダイナミック型メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えてなる複数のダイナミック型ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成されたダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、かかるタイマ回路の出力パルスを計数してリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、上記リフレッシュアドレスにより読み出し動作が行われ、複数のダイナミック型ＲＡＭにおいて上記リフレッシュアドレスにより選択されるワード線に接続されるダイナミック型メモリセルの最も短い情報保持時間に対応され、上記タイマ回路の出力パルス又は分周回路の分周出力に対応されたリフレッシュ時間設定情報が記憶された記憶回路と、上記リフレッシュアドレスにより各ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッシュ動作により実施されるリフレッシュ動作を上記記憶回路に記憶されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記分周回路の出力によりかかるリフレッシュ時間設定情報を無効にしてなる適応リフレッシュコントローラとを共通の実装基板に搭載してメモリモジュールを構成することにより、メモリモジュールでのリフレッシュ動作の大幅な低消費電力化を図ることができる。
【０１６１】
上記タイマ回路と上記分周回路の分周比を上記ダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してそれぞれがプログラマブルに設定可能にされることにより搭載されるダイナミック型ＲＡＭの選別を不要にできるとともに最適リフレッシュの設定が可能になる。
【０１６２】
上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した第１のパルスと、かかる第１のパルスを計数してリフレッシュアドレスと、その１廻りのリフレッシュ動作毎に発生されるキャリー信号を分周してなる第２のパルスを形成し、かかるリフレッシュアドレスに対応された複数のワード線のそれぞれにに対応され、上記第１のパルス又は第２のパルスに対応されたリフレッシュ時間設定情報を記憶回路に記憶しておき、上記リフレッシュアドレスにより実施されるリフレッシュ動作を上記記憶回路から読み出されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記第２のパルスにより記憶回路から読み出されたリフレッシュ時間設定情報を無効にすることにより、ＤＲＡＭに形成されたダイナミック型メモリセルの情報保持時間に適合したリフレッシュ動作を実施することができる。
【０１６３】
上記第１のパルスと第２のパルスの周期は、それによりリフレッシュ動作が行われるダイナミック型メモリセルの情報保持時間に対応してプログラマブルに設定することによりＤＲＡＭの製造バラツキに適合したリフレッシュ動作を実施することができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略ブロック図である。
【図２】図１の１つのアレーブロックに対応した一実施例を示す概略回路図である。
【図３】図２の１つのアレーブロックの動作を説明するためのタイミング図である。
【図４】図２のメモリマットに設けられるＸデコーダの一実施例を示す回路図である。
【図５】この発明に係るダイナミック型ＲＡＭにおける適応リフレッシュ動作を説明するためのタイミング図である。
【図６】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイとその周辺回路部のブロック図である。
【図７】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す入出力インターフェイスと制御回路部のブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す要部回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイの一部のレイアウト図である。
【図１０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイの残り一部のレイアウト図である。
【図１１】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図１２】図１１のダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図１３】図１２メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図１４】図１２のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図１５】この発明に係るＤＲＡＭの他の一実施例を示す概略ブロック図である。
【図１６】この発明に係るＤＲＡＭに搭載される適応リフレッシュコントローラのＰＲＯＭアレイに用いられるメモリセルの一実施例を示す構成図である。
【図１７】図１６のＰＲＯＭの一実施例を示す概略回路図である。
【図１８】図１６のＰＲＯＭの他の一実施例を示す概略回路図である。
【図１９】図１６のＰＲＯＭの他の一実施例を示す概略回路図である。
【図２０】図１９のＰＲＯＭにおける２個分のメモリセルの一実施例を示す構成図である。
【図２１】この発明に係るＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２２】この発明に係る適応リフレッシュコントローラのＰＲＯＭに用いられるメモリセルの他の実施例を示す回路図である。
【図２３】この発明に係るメモリモジュールの一実施例を示すブロック図である。
【図２４】この発明に係るリフレッシュ方法を説明するためのメモリセルの情報保持時間と累積度数の関係を示す特性図である。
【図２５】この発明に係る適応リフレッシュコントローラを起動させるための一実施例を示すタイミング図である。
【図２６】この発明を説明するためのメモリセルの情報保持時間と累積度数の関係を示す特性図である。
【図２７】この発明に係る適応リフレッシュ方法を説明するための長周期と平均リフレッシュ周期との関係を示す特性図である。
【図２８】ＳＯＩ基板上に形成されたＤＲＡＭの情報保持時間と累積度数との関係を説明するための特性図である。
【符号の説明】
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、ＡＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
ＭＷＤ…メインワードドライバ、ＳＷＤ…サブワードドライバ、ＡＣＴＲＬ…アレイコントローラ、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＢＬＬ，／ＢＬＬ…ビット線、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、Ｍ１〜Ｍ３…メタル（アルミニュウム）層、ＴＨ１，ＴＨ２…スルーホール、ＣＮＴ…コンタクト、ＦＧ…１層目ポリシリコン層。
【産業上の利用分野】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）とメモリモジュール及びそのリフレッシュ方法に関し、主として大記憶容量のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ダイナミック型ＲＡＭでは、キャパシタに電荷の形態の記憶情報を保持するものであるので、それが失われる前に読み出して増幅してもとの状態に戻すというリフレッシュ動作が必要である。メモリセルの情報記憶時間が一定でないことから、短い周期でリフレッシュをすべきワード線のアドレスを記憶させてるようにしたものが、特開昭６１−２１７９８８号公報より提案されている。また、全ワード線のアドレスをリフレッシュを行う順番で記憶させたものが、特開昭５１−１２７６２９号公報により提案されている。
【０００３】
【発明が解決しようとする課題】
ダイナミック型メモリセルの情報保持時間（リテンション時間）は、図２６に示すように、短いものから長いものまで連続的に分布して、かつそのサンプル毎においても区々となるものである。従来のダイナミック型ＲＡＭでは最も短いものに注目して、そのリフレッシュ周期を設定するものであるためにリフレッシュ回数が実際のダイナミック型メモリセルの実力に対して短くなるものが多くなり、消費電力が増大するという問題が生じる。そこで、上記特開昭６１−２１７９８８号公報のように、短い周期のものを選び出して、それに付いては短く周期でリフレッシュするようにするものが提案されているが、上記のように短いものから長いものまで連続的に分布するものでは実質的に適用不可能となる。
【０００４】
上記のように短い周期のものを記憶回路に記憶させるもの、あるいは上記短周期のワード線のアドレスやリフレッシュを行う順番のアドレスを記憶するような方式では、記憶情報に欠陥があるとメモリセルの情報保持時間に合わせて正しくリフレッシュ動作が行われなくなるため、それによって直ちにメモリセルの記憶情報が破壊されてしまうという不良につながり信頼性の観点からも大きな問題を有するものである。
【０００５】
ダイナミック型ＲＡＭにおいて、リード・ライト動作時とリフレッシュ動作時のアドレスを同じくすると、リード・ライト時にメモリセルが存在しないワード線も選択状態にしなければならず電流消費が増大する。一方、リフレッシュ動作はメモリセルの情報保持時間以内に繰り返して行う必要があり、ワード線数の増大によりリフレッシュサイクル数が増大し、ダイナミック型ＲＡＭの動作の大半がリフレッシュ動作に占領されてしまう。そこで、大記憶容量化に伴いリード・ライト時に比べてリフレッシュ時には選択されるワード線の数を多くしてリフレッシュサイクル数を４Ｋ（４０９６）程度に抑えることが行われている。この場合、同時にリフレッシュされるメモリセルの数が増大し、その中で１つでも短い周期のものが存在すればそれに従う結果となるために、上記のように短周期と長周期に分けたとしても、短周期でリフレッシュされるものが増大してしまうという問題が生じる。
【０００６】
この発明の目的は、大記憶容量化されたメモリセルの情報保持時間に合わせて合理的で、かつ高信頼性によりリフレッシュを行わせることが可能なダイナミック型ＲＡＭとメモリモジュール及びそのリフレッシュ方法を提供することにある。この発明の他の目的は、スタンバイモードでの低消費電力化を図ったダイナミック型ＲＡＭとメモリモジュール及びそのリフレッシュ方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にする。
【０００８】
【作用】
上記した手段によれば、上記リフレッシュアドレスが共通に割り当てられた複数のワード線毎にメモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できる。
【０００９】
【実施例】
図１には、この発明に係るダイナミック型ＲＡＭ（以下、単にＤＲＡＭと称する）の一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、特に制限されないが、単結晶シリコンのような１個の半導体基板上に形成される。
【００１０】
この実施例のＤＲＡＭは、ＤＲＡＭ本体と適応リフレッシュコントローラから構成される。ＤＲＡＭ本体は、特に制限されないが、約６４Ｍｂ（メガビット）のような大きな記憶容量を持つようにされる。ＤＲＡＭ本体は、特に制限されないが、４つのメモリブロック（アレーブロック）から構成される。各アレーブロック０〜アレーブロック３は、それぞれが約１６Ｍｂの記憶容量を持ち、リフレッシュ動作のときにはそれぞれ１本ずつのワード線ＷＬが選択されて、かかるワード線に接続されたメモリセルの記憶電荷が読み出されて、それがセンスアンプにより増幅されてものと状態に戻されるというリフレッシュ動作が行われる。
【００１１】
上記ワード線は、物理的に一本のワード線であるという意味ではなく、リフレッシュアドレスに対応された論理的な意味でのワード線である。つまり、上記のように１つのアレーブロックが約１６Ｍｂのような記憶容量を持つ場合、１回のリフレッシュ動作によって４０９６個のメモリセルをリフレッシュさせることが必要になる。このような多数のメモリセルを１本のワード線に接続すると、ワード線の負荷が重くなって動作速度が遅くなる等のために、複数のワード線に分割されて、それらに同じロウアドレスを割り付けて同時選択させるようにするものである。
【００１２】
上記のようなリフレッシュ動作のためのリフレッシュアドレス信号Ａ０〜Ａ１１は（リフレッシュ）アドレスカウンタにより生成される。タイマ回路は、上記６４Ｍｂのメモリセルの中で最も情報保持時間が短いものに合わせたクロック信号ＣＬＫを発生させる。タイマ回路は、上記リフレッシュアドレス信号Ａ０〜Ａ１１による４０９６回を１廻（１周期）りとしたリフレッシュ動作においては、上記最も短い情報保持時間Ｔmin とすると、Ｔmin ／４０９６より短い周期のクロック信号ＣＬＫを発生させる。
【００１３】
タイミング発生回路ＲＡＳＧenは、上記クロック信号ＣＬＫに同期してロウ系のタイミング信号を発生させ、上記リフレッシュアドレス信号Ａ０〜Ａ１１により指定されたワード線の選択動作及びセンスアンプの増幅動作を制御してリフレッシュ動作を行わせる。上記アドレスカウンタは、上記タイミング発生回路ＲＡＳＧenによるリフレッシュ動作によるタイミング信号により＋１の計数動作を行い、次のリフレッシュアドレスを生成する。このようなリフレッシュ制御回路は、基本的には従来のダイナミック型ＲＡＭにおけるリフレッシュ制御回路と同様である。
【００１４】
この実施例では、上記のようなリフレッシュ制御回路を備えてなるＤＲＡＭ本体に対して、データ保持動作（スタンバイモード）での低消費電力化を図る等のために次のような適応リフレッシュコントローラが設けられる。
【００１５】
上記アドレスカウンタにより形成されたリフレッシュアドレス信号Ａ０〜Ａ１１は、プログラマブル・リード・オンリー・メモリ（以下、単にＰＲＯＭという）に供給される。ＰＲＯＭ（リフレッシュ周期保持回路）は、リフレッシュアドレスに対応した４Ｋ分のアドレス空間を持ち、１つのアドレスには上記ＤＲＡＭ本体の４つのアレーブロック０〜３のそれぞれに対応した４ビットの記憶情報を持つようにされる。それ故、ＰＲＯＭアレーの全体のメモリ容量は、４Ｋ×４＝１６Ｋビットとされる。
【００１６】
上記アドレスカウンタからのキャリー（桁上げ）信号ＣＡＲＲＹは、ｍ進カウンタにより１／ｍに分周される。つまり、ｍ進カウンタは、特定のメモリセルについてのリフレッシュ回数でみると、ｍ回のリフレッシュに１回の割合で発生される分周パルスを形成することとなる。逆にいうならば、上記のように最も短い情報保持時間に対応したメモリセルのリフレッシュ周期ｔ１に対して、ｍ倍の長さに設定された分周パルス／Ｔ２（ｔ２＝ｍ×ｔ１）が形成される。
【００１７】
特に制限されないが、上記アドレスカウンタで形成されたリフレッシュドレス信号Ａ０〜Ａ１１のうち、下位５ビットのアドレス信号Ａ０〜Ａ４はＰＲＯＭアレーのＹデコーダに供給され、アドレス信号Ａ５〜Ａ１１は、Ｘデコーダ（ワードドライバ）に供給される。上記ＰＲＯＭアレーには、ＤＲＡＭ本体側の４つのメモリマットにおいてリフレッシュアドレスＡ０〜Ａ１１によりそれぞれ指定される合計４つのワード線に一対一に対応された４ビットの記憶情報を持ち、それが短周期でのリフレッシュか長周期でのリフレッシュかを２値（‘０’と‘１’）のリフレッシュ時間設定情報（リフレッシュ周期の情報）に対応して記憶させる。すなわち、あるアレーブロック中の１つのワード線に注目した場合、（セルフ）リフレッシュ期間において、上記１つのワード線が選択状態にされてから、次に再び上記１つのワード線が選択状態とされる迄の期間を上記リフレッシュ時間設定情報（リフレッシュ周期の情報）であると定義する。
【００１８】
上記アドレスカウンタにより形成されたリフレッシュアドレス信号は、他方においてマルチプレクサ機能を持つＸ−アドレスバッァを介して取り込まれ、内部アドレス信号ＢＸ０−ＢＸ８はＸ−プリデコーダに供給され、内部アドレス信号ＢＸ９−ＢＸ１１はマット選択回路に供給される。上記マット選択回路に対しては、通常アクセス時に最上位ビットの内部アドレス信号ＢＸ１２が供給されている。リフレッシュモードでは、かかる内部アドレス信号ＢＸ１２が無効にされて、内部アドレス信号ＢＸ１２によるメモリブロックの選択機能が無効となって、両方共に選択状態にされる。
【００１９】
上記ＰＲＯＭアレーからの４ビットの読み出し信号は、センスアンプを通してラッチ回路に保持される。特に制限されないが、適応リフレッシュコントローラの低消費電力化のために、ＰＲＯＭは上記アドレス信号の入力により４ビットのデータが読み出されて出力部のラッチに保持されたなら、センスアンプを含めて全ての回路が非動作状態にされる。
【００２０】
同図において、上記ＰＲＯＭから読み出された４ビットからなるリフレッシュ時間設定情報（category-0-3) は、ｍ進カウンタの分周パルス／Ｔ２とアンドゲート回路により論理積が採られ、このアンドゲート回路により上記アレーブロック０〜アレーブロック３のそれぞれに対応したリフレッシュ禁止信号inhibit-0 〜inhibit-3 が形成される。上記リフレッシュ禁止信号inhibit-0 は、アレーブロック０に供給される。同様に、残りの他のリフレッシュ禁止信号inhibit-1 〜inhibit-3 は、アレーブロック１〜アレーブロック３にそれぞれ供給される。
【００２１】
ここで、信号／Ｔ２は、それがロウレベルをアクティブレベルであることを表している。それ故、分周パルス／Ｔ２は、通常はハイレベルで、上記キャリー信号ＣＡＲＲＹをｍ個計数したときにロウレベルにされる。上記リフレッシュアドレス信号Ａ０〜Ａ１１によりリフレッシュ動作が行われるとき、上記リフレッシュ時間設定情報（category-0 )が短周期に対応した‘０’（ロウレベル）なら無条件にリフレッシュ禁止信号inhibit-0 が‘０’（ロウレベル）にされて、リフレッシュ動作が実施される。
【００２２】
これに対して、例えば上記リフレッシュ時間設定情報（category-0 )が長周期に対応した‘１’（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期間ではリフレッシュ禁止信号inhibit-0 を‘１’（ハイレベル）にしてリフレッシュ動作を行わせないように禁止して、そのリフレッシュサイクルをスキップさせる。上記リフレッシュ時間設定情報（category-0 )が長周期に対応した‘１’（ハイレベル）であっても、ｍ回に１回の割合で上記分周パルス／Ｔ２がロウレベルにされため、上記アンドゲート回路により上記リフレッシュ禁止信号inhibit-0 を‘０’（ロウレベル）にする。このため、リフレッシュ時間設定情報（category-0 )が長周期とされたワード線においては、上記分周パルス／Ｔ２により設定された時間間隔によりリフレッシュ動作が実施されることになる。
【００２３】
他のアレーブロック１〜アレーブロック３においても、上記リフレッシュ時間設定情報（category-1〜category-3) が長周期に対応した‘１’（ハイレベル）なら分周パルス／Ｔ２がハイレベルの期間ではそれぞれのリフレッシュ禁止信号inhibit-1 〜inhibit-3 が‘１’になってリフレッシュ動作を行わせないように禁止させてそのリフレッシュサイクルをスキップさせ、ｍ回に１回の割合で上記分周パルス／Ｔ２がロウレベルにされることに応じて、上記リフレッシュ禁止信号inhibit-1 〜inhibit-3 が強制的にロウレベルの無効にされる結果、上記分周パルス／Ｔ２により設定された時間間隔によりリフレッシュ動作が実施されることになる。
【００２４】
本実施例のように、長周期でのリフレッシュ動作を行うか否かの制御をアレーブロック０〜３毎にえば、リフレッシュアドレス（Ａ０〜Ａ１１）により一括して指定するのに比較して、より小さな単位（ワード線毎）でリフレッシュ時間を設定することができる。これにより、長周期でリフレッシュを行うメモリセルの割合が増えるのでリフレッシュに要する電力をより低減することができる。
【００２５】
図２には、図１の１つのアレーブロックに対応した一実施例の概略回路図が示されている。１つのアレーブロックは、８個のメモリマットＭＡＴ０〜ＭＡＴ７から構成される。１つのメモリマットＭＡＴ０が代表として例示的に示されているように、Ｘデコーダ・ワードドライバにより１つのワード線ＷＬの選択信号が形成される。かかるワード線ＷＬと交差するように一対の相補ビット線ＢＬ，／ＢＬが配置される。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用のキャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、上記ワード線ＷＬに接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは上記一方のビット線ＢＬに接続され、他方のソース，ドレインは上記キャパシタＣｓの一方の電極に接続されている。
【００２６】
上記相補ビット線ＢＬ，／ＢＬは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介してセンスアンプに接続される。センスアンプは、ゲートとドレインが交差接続されたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＰチャンネル型ＭＯＳＦＥＴＱ７のドレインは、一方のビット線ＢＬに接続される。Ｎチャンネル型ＭＯＳＦＥＴＱ６とＰチャンネル型ＭＯＳＦＥＴＱ８のドレインは、他方のビット線／ＢＬに接続される。そして、上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースは、上記ワード線ＷＬと平行に延長されるコモンソース線ＣＳＮに接続され、Ｐチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８の共通化されたソースは、上記ワード線ＷＬと平行に延長されるコモンソース線ＣＳＰに接続される。上記コモンソース線ＣＳＮとＣＳＰには、センスアンプの動作タイミングに同期してセンスアンプ制御回路から回路の接地電位と電源電圧ＶＣＣのような動作電圧が与えられる。
【００２７】
上記相補ビット線ＢＬ，／ＢＬに対応されたセンスアンプの入出力ノードには、プリチャージ回路が設けられる。プリチャージ回路は、センスアンプの両入力を短絡する短絡ＭＯＳＦＥＴＱ１１と、それぞれの入出力ノードにＶＣＣ／２のようなハーフプリチャージ電圧ＨＶＣを供給するＭＯＳＦＥＴＱ９とＱ１０から構成される。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートには、マットコントロール回路により形成されたプリチャージ信号／ＰＣが供給される。
【００２８】
上記Ｘデコーダには、Ｘ−プリデコーダからプリデコード信号ＡＸｉが供給される。マット選択回路は、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７の中から１つのメモリマットを選択するマット選択信号ＭＳ０〜ＭＳ７を形成し、それぞれのメモリマットＭＡＴ０〜ＭＡＴ７に供給する。
【００２９】
この実施例では、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７からなるアレーブロックに対応して形成されたリフレッシュ禁止信号inhibit-K(K=0-3)がインバータ回路により反転され、リフレッシュ禁止信号INHIBIT として各メモリマットＭＡＴ０〜ＭＡＴ７に供給される。上記代表として例示的に示されているメモリマットＭＡＴ０において、上記インバータ回路により反転されたリフレッシュ禁止信号INHIBIT は、アンドゲート回路Ｇの一方の入力に供給される。このアンドゲート回路Ｇの他方の入力には、上記マットセレクト信号ＭＳ０が供給される。このアンドゲート回路Ｇの出力信号ＭＳ０’は、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路を活性化させる制御信号とされる。
【００３０】
例えば、リフレッシュアドレス信号によりマット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ−プリデコーダにより形成されたプリデコード信号によりメモリマットＭＡＴ０の１つのワード線を指定したとき、上記リフレッシュ禁止信号inhibit-K がロウレベル（‘０’）なら、インバータ回路により反転された上記リフレッシュ禁止信号INHIBIT がハイレベル（‘１’）になり、上記アンドゲート回路Ｇのゲートを開くよう制御するので、上記制御信号ＭＳ０’がマット選択信号ＭＳ０のハイレベルに対応してハイレベルになり、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路を活性化させ、上記Ｘデコーダ・ワードドライバにより１つのワード線を選択してそれに設けられるメモリセルのリフレッシュ動作が行われる。
【００３１】
これに対して、リフレッシュアドレス信号によりマット選択回路がマット選択信号ＭＳ０を発生させ、Ｘ−プリデコーダにより形成されたプリデコード信号によりメモリマットＭＡＴ０の１つのワード線を指定したとき、上記リフレッシュ禁止信号INHIBIT がロウレベル（‘０’）なら、上記アンドゲート回路Ｇ１がゲートを閉じるよう制御されて、上記マット選択信号ＭＳ０がハイレベルの選択レベルであるにもにもかかわらずに、アンドゲート回路Ｇの出力信号ＭＳ０’がロウレベルのままとなり、上記Ｘデコーダ、マットコントロール回路、センスアンプ制御回路が非活性状態のままとなってリフレッシュが行われない。なお、図１のｍ進カウンタ、上記ｍ進カウンタの出力信号／Ｔ２を受けるゲート、図２のリフレッシュ禁止信号inhibit-K を受けるインバータ回路及びアンドゲート回路Ｇにより制御回路が構成される。
【００３２】
図３には、図２の１つのアレーブロックの動作を説明するためのタイミング図が示されている。タイマ回路により形成されたクロック信号ＣＬＫのロウレベルに同期して、内部ロウアドレスストローブ信号／ＲＡＳがロウレベルになり、リフレッシュの起動がかかる。リフレッシュ禁止信号INHIBIT が実線で示したようにハイレベルなら、リフレッシュアドレス信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、それを解読してマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形成される。そして、選択されたメモリマットにおいては、プリチャージ信号／ＰＣがロウレベルになり、プリチャージ動作が停止させられる。その後、ワード線ＷＬが選択レベルにされ、センスアンプ動作信号ＣＳＮがロウレベルに、ＣＳＰがハイレベルにされてセンスアンプが増幅動作を開始して、上記ワード線に接続されたメモリセルの記憶情報を増幅して再書込みを行ってリフレッシュ動作を終了させる。
【００３３】
上記リフレッシュ禁止信号INHIBIT が点線で示したようにロウレベルなら、リフレッシュアドレス信号Ａ０−Ａ１１に対応して内部アドレス信号ＢＸｉ、それを解読してマット選択信号ＭＳｉとプリデコード信号ＡＸｉが形成されにもかかわらず、上記マット選択信号ＭＳｉがそれに対応したメモリマットＭＡＴｉに供給されないから、プリチャージ信号／ＰＣはハイレベルのままのプリチャージ動作を維持し、ワード線ＷＬは非選択レベルのロウレベルに固定され、センスアンプ動作信号ＣＳＮとＣＳＰも共にハーフプリチャージ電圧のままにされる。
【００３４】
クロック信号ＣＬＫがロウレベルからハイレベルに立ち上がる時、次のリフレッシュ動作に用いられるリフレッシュアドレス信号Ａ０−Ａ１１のインクリメント動作が行われ、それに対応して上記ＰＲＯＭアレーから読み出し動作が行われて上記リフレッシュ禁止信号INHIBIT が次のリフレッシュ動作に先行して出力される。以下、上記クロック信号ＣＬＫがハイレベルからロウレベルに変化したタイミングで、上記信号／ＲＡＳがロウレベルになり、上記リフレッシュ禁止信号INHIBIT に対応してリフレッシュ動作が禁止されるから否かの決定される。
【００３５】
図４には、上記メモリマットに設けられるＸデコーダの一実施例の回路図が示されている。同図には、８個のワードドハライバ選択回路が代表として例示的に示されている。ワードドライバ選択信号ＸＤＳ０は、Ｐチャンネル型ＭＯＳＦＥＴＱ５とＮチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳインバータ回路により形成される。このＣＭＯＳインバータ回路の入力には、デコーダ回路が設けられる。デコーダ回路は、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号がゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ２と、かかるＭＯＳＦＥＴＱ２に対して直列に設けられるＮチャンネル型ＭＯＳＦＥＴＱ３から構成される。このＭＯＳＦＥＴＱ３のゲートには、プリデコード信号ＡＸ２ｉが供給され、残り７個のワードドライバ選択回路の同様なＮチャンネル型ＭＯＳＦＥＴに対して共通に用いられる。
【００３６】
上記Ｎチャンネル型ＭＯＳＦＥＴＱ３のソースには、デスチャージ信号ＸＤＧＢが供給される。つまり、マット選択信号ＭＳとロウ系のタイミング信号Ｒ１がナンドゲート回路Ｇ１とインバータ回路Ｎ１及びインバータ回路Ｎ２を通して上記ディスチャージ信号ＸＤＧＢが形成される。上記インバータ回路Ｎ１の出力がプリチャージ信号ＰＣとして上記Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１のゲートに供給される。上記マット選択信号ＭＳは、前記図２の実施例では、上記アンドゲート回路Ｇにより形成された制御信号ＭＳ０’に対応した信号である。
【００３７】
この実施例回路の動作は、次の通りである。マット選択信号ＭＳ又はタイミング信号Ｒ１がロウレベルのとき、上記プリチャージ信号ＰＣがロウレベルになり、Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１等をオン状態にしてプリチャージ動作を行わせる。これにより、各ワードトライバ選択回路を構成するＣＭＯＳインバータ回路の入力レベルがハイレベルになるので、各ワードドランバ選択信号ＸＤＳ０〜ＸＤＳ７はロウレベルの非選択レベルにされている。上記のようなプリチャージ信号ＰＣがロウレベルときには、上記デスチャージ信号ＸＤＧＢがハイレベルにされており、オン状態のプリチャージＭＯＳＦＥＴＱ１とプリデコード信号ＡＸ２ｉ、ＡＸ５ｉによりたとえＭＯＳＦＥＴＱ２、Ｑ３がオン状態にされていても直流電流が流れることはなく、上記プリチャージ電圧を確保することができる。
【００３８】
上記マット選択信号ＭＳとタイミング信号Ｒ１のハイレベルにより、上記プリチャージ信号ＰＣがハイレベルになり、上記プリチャージＭＯＳＦＥＴＱ１等はオフ状態にされる。そして、上記ディスチャージ信号ＸＤＧＢがロウレベルに変化するので、上記プリデコード信号ＡＸ２ｉとＡＸ５ｉにより指定される１つのワードドライバ選択回路においてディスチャージ経路が形成されてロウレベルに引き抜かれる。これにより、例えばワードドライバ選択信号ＸＤＳ７がロウレベルからハイレベルの選択レベルにされる。
【００３９】
このとき、残りのワードトライバ選択回路では、ロウレベルの非選択信号により入力側と電源電圧ＶＣＣとの間に設けられた帰還用のＰチャンネル型ＭＯＳＦＥＴＱ７がオン状態にされて、その入力レベルを電源電圧ＶＣＣレベルに固定するというラッチ動作を行う。つまり、残りの非選択のワードドライバ選択回路において、上記プリチャージ電圧がリーク電流により低下してしまうことにより、誤って非選択のワードトライバを選択してしまうことを防止している。
【００４０】
この実施例回路において、上記マット選択信号ＭＳを前記のようなリフレッシュ禁止信号INHIBIT によりロウレベルのままにすることにより、上記タイミング信号Ｒ１やプリデコード信号ＡＸ２ｉやＡＸ５ｉが発生されてもデコーダ回路はプリチャージ信号ＰＣがロウレベルのままのプリチャージ動作となり、ワードドライバ選択信号が発生されないのでワード線の選択動作が禁止される。
【００４１】
図５には、この発明に係るダイナミック型ＲＡＭにおける適応リフレッシュ動作を説明するためのタイミング図が示されている。上記のように短周期に対応されたワード線は、タイマ回路により形成されたクロック信号ＣＬＫに同期し、アドレスカウンタの１廻りに対応した時間ｔ１に１回の割合でリフレッシュ動作が実施され、長周期に対応されたワード線はｍ回（／Ｔ２）に１回の割合でリフレッシュ動作が実施される。このようにして、実質的な全ワード線についてのリフレッシュ動作が行われる。
【００４２】
リフレッシュ動作の詳細は、拡大して示されているように、クロック信号ＣＬＫのロウレベルにより／ＲＡＳ信号がロウレベルにされて、アドレス信号Ａ０〜Ａ１１により指定されたｎ−１番地のワード線は、分周パルス／Ｔ２がハイレベルであるために、ＰＲＯＭ出力のデータラッチからのリフレッシュ時間設定情報（category）がロウレベルならリフレッシュ禁止信号inhibit もロウレベルにされることに応じて選択されて、それに設けらるメモリセルのリフレッシュ動作が行われる。もしも、アドレス信号Ａ０〜Ａ１１により指定されたｎ−１番地のワード線は、上記リフレッシュ時間設定情報（category）がハイレベルなら信号inhibit もハイレベルにされるために選択動作が行われないことによりそれに設けられるメモリセルのリフレッシュ動作が禁止される。
【００４３】
特に制限されないが、上記信号／ＲＡＳのハイレベルへの変化に同期してリフレッシュアドレスカウンタが＋１の歩進動作を行い、リフレッシュアドレスがｎ番地に更新される。そして、クロック信号ＣＬＫのハイレベルへの変化に同期して、かかるｎ番地のリフレッシュアドレスによりＰＲＯＭの読み出しが実施されて、リフレッシュ動作に先行してそのリフレッシュ時間設定情報の読み出しが行われる。
【００４４】
この実施例においては、上記リフレッシュアドレスにより各メモリマットにおいてリフレッシュ動作が行われる約４Ｋビットからなるメモリセルの中で最も短い情報保持時間のものが、上記タイマ回路で形成されたクロック信号ＣＬＫのｍ倍よりも短いものは短周期として記憶され、上記ｍ倍よりも長いものは長周期として記憶される。このとき、高信頼性化のために、ＰＲＯＭセルが未書き込みの状態を上記短周期の情報（例えば‘０’）とされ、それを書き込み状態としたものを上記長周期の情報（例えば‘１’）とされる。
【００４５】
上記ＰＲＯＭを後述するようなＥＰＲＯＭセルを用いて構成した場合、書き込み不足やデータの揮発化によって、上記のように‘１’と書き込まれた情報が誤って‘０’と読み出されたとしても、長周期でリフレッシュ動作を行うべきメモリセルが短周期でリフレッシュされるだけとなり、ＤＲＡＭのデータ保持動作そのものには何ら悪影響を与えないから高信頼性とすることができる。
【００４６】
図６と図７には、この発明が適用されるダイナミック型ＲＡＭの一実施例のブロック図が示されている。図６には、メモリアレイとその周辺選択回路が示され、図８にはアドレスバッファや入出力バッファのような入出力インターフェイス部とタイミング制御回路が示されている。
【００４７】
図６において、２つのメモリマットＭＡＴ０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けられる。すなわち、センスアンプＳＡ０１は、２つのメモリマットＭＡＴ０とＭＡＴ１に対して選択的に用いられるシェアードセンスアンプとされる。センスアンプＳＡ０１の入出力部には、図示しないが選択スイッチが設けられてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット線（又は相補データ線あるいは相補ディジット線と呼ばれることもある）に接続される。
【００４８】
他のメモリマットＭＡＴ２，ＭＡＴ３や、ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ４５及びＳＡ６７が共通に設けられる。上記のような合計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセンスアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレイＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ０に対してＹデコーダＹＤＥＣが設けられる。ＹデコーダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が設けられる。このメモリアレイＭＡＲＹ１は、内部構成が省略されているが、上記メモリアレイＭＡＲＹ０と同様な構成にされる。
【００４９】
各メモリマットＭＡＴ０〜ＭＡＴ７において、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデコーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出力信号ＡＸｉを解読して４本分のワード線選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７の出力信号とによってワード線の選択信号を形成するワードドライバＷＤ０〜ＷＤ７が設けられる。このワードドライバには、欠陥救済のための予備のワード線に対応したワードドライバも含まれる。
【００５０】
上記一対のメモリマットＭＡＴ０，ＭＡＴ１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設けられる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉと信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下位２ビットのアドレス信号の解読信号とを受けて、選択されたメモリマットに対した１つのマット制御回路において、４本のワード線の中の１本を選択する選択信号ＸｉＢ等を出力する。
【００５１】
この他に、マット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマットに対応して左右いずれかのメモリマットに対応したビット線選択スイッチをオン状態のままとし、非選択のメモリマットに対応したビット線選択スイッチをオフ状態にする選択信号や、センスアンプの増幅動作を開始させるタイミング信号を出力する。さらに、後述するようなリフレッシュ動作における待機時にはセンスアンプ、ビット線選択スイッチのいずれか１つ又は、両方を制御してビット線をフローティング状態にさせる機能が設けられる。
【００５２】
不良ワード線へのアクセスが行われたときには、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ等を出力が禁止されるので不良ワード線の選択動作が停止される。これに代えて、冗長回路側の選択信号ＸＲｉＢが形成されるので、予備のワード線が選択状態にされる。
【００５３】
図７において、タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００５４】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、後述するようなロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００５５】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００５６】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧに含まれる前記のようなタイマ回路により形成されたリフレッシュ用の歩進パルス（クロック信号ＣＬＫ）φＲＣを計数してリフレッシュアドレス信号を生成する。この実施例ではオートリフレッシュとセルフリフレッシュを持つようにされる。
【００５７】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００５８】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００５９】
タイミング信号φＭＳは、マット選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期してマット選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成されることの他、相補ビット線のプリチャージ終了動作や、非選択のメモリマット側のビット線を切り離す動作の制御信号を形成するにも用いられる。
【００６０】
この実施例では、ロウ系の冗長回路Ｘ−ＲＤＥが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良ワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備ワード線を選択する選択信号ＸＲｉＢを出力させる。
【００６１】
図７では省略されているが、上記ロウ系の回路と同様な回路がカラム系にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、カラムデコーダＹＤによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。
【００６２】
図８には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例の要部回路図が示されている。同図においては、メモリマットＭＡＴ０の４本のワード線、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示され、メモリマットＭＡＴ１はブラックボックスとして示されている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代表として回路記号が付加されている。
【００６３】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線／ＢＬＬに接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。
【００６４】
上記ビット線ＢＬＬと／ＢＬＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。
【００６５】
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１４がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の動作タイミングに回路の接地電位を供給する。
【００６６】
これらセンスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないようなパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によってビット線ＢＬＬと／ＢＬＬとの電位差がある程度大きくなって時点で大きな電流を流すようなパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされる。
【００６７】
上記センスアンプの入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線と図示しない残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続される。
【００６８】
図９と図１０には、この発明が適用されるダイナミック型ＲＡＭの一実施例のメモリアレイのレイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、上記のように約６４Ｍビットのような記憶容量を持つようにされる。図９と図１０には、横長とされたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図が示され、上記横長のチップにおける中央部分に設けられるＹ救済回路が両図に重複して示されている。
【００６９】
２つのメモリマットを中心にしてセンスアンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレス割り付けは、上側Ｕと下側ＬをＸアドレスの最上位ビット／Ｘ１２とＸ１２が割り当てられる。上記のようなＹデコーダＹＤＥＣを中心にして８個ずつの２群に分けられたメモリマットは、アドレス信号／Ｘ１１とＸ１１が割り当てられる。同図には、Ｘ１１により指定される下半分が省略されている。上記２群に分けられた８個のメモリマットは、４個ずつに分けられて／Ｘ１０とＸ１０が割り当てられる。同図では、下側Ｌの４つのメモリマットに割り当てられるアドレスＸ１０が大小として例示的に示されている。そして、同図では省略されているが、センスアンプを中心にして分けられた２個ずつのメモリマットには、／Ｘ９とＸ９が割り当てられ、センスアンプを中心にして分けられたメモリマットは／Ｘ８とＸ８が割り当てられる。
【００７０】
チップの縦方向（上下）には設けられたロウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ及びマット外入出力線Ｉ／Ｏは、前記図１におけるワードドライバＷＤ、デコーダＸＤ及びマット制御回路ＭＡＴＣＴＲＬとマット外の入出力線から構成される。チップの長手方向の中央部には、アドレス側とＩ／Ｏ側の入力バッファや出力バっファ等の入出力インターフェイス回路が設けられる。
【００７１】
メモリマットに付された矢印は、アドレスの方向を示している。つまり、リフレッシュの順序は、同図では上から下方向に順次に行われる。同図の矢印の方向に順次にリフレッシュを行うようにすると、８１９２サイクルになってしまいメモリアクセスが制限されので、例えば、アドレスＸ１２により指定されるメモリマットを同時選択するようにして上記のような４つのアレーブロックに分けて、それぞれのワード線毎にリフレッシュ禁止信号を割り当てるとともに、４０９６（約４Ｋ）サイクルで全てのリフレッシュを終了させる。つまり、図１の４つのアレーブロック０〜３は、上記アドレスＸ１２が無効にされることにより、図９（Ｌ側）の上側Ｕと下側Ｌとで２つのアレーブロック０と１に対応され、図１０（Ｒ側）の上側Ｕと下側Ｌとで２つのアレーブロック２と３に対応される。
【００７２】
カラム方向のアドレス割り付けは、Ｙ救済回路を挟んで左側と右側をＹアドレスの最上位ビット／Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコーダＸＤＥＣ等中心にして左右に分けられたメモリマットは、アドレス信号／Ｙ１１とＹ１１が割り当てられる。そして、１つのメモリマット内において、／Ｘ１０とＸ１０が割り当てられる。上記のようにメモリマット内では４対のビット線が同時に選択されるので、そのうちのいずれか１つのを最終的に選択するときには、Ｙ９とＹ８あるいは最下位の２ビットＹ０とＹ１が用いられる。これにより、Ｙ方向においても全体としてＸ方向に対応して約８Ｋのアドレス割り当てが行われる。
【００７３】
図１１には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、特に制限されないが、前記同様に約６４Ｍｂの記憶容量を持つようにされる。メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分に同図では省略されているが、アドレス入力回路、データ入出力回路等の入出力インターフェイス回路が設けられる。
【００７４】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバが配置される。このメインワードドライバは、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００７５】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバが設けられる。サブワードドライバは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００７６】
これにより、上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。
【００７７】
図１２には、上記ダイナミック型ＲＡＭの一実施例のレイアウト図が示されている。同図においては、この発明に係るダイナミック型ＲＡＭの理解を助けるために、いわばカラム系の重要な回路ブロックであるセンスアンプＳＡやカラムデコーダの配置が示されている。同図において、ＭＷＤは上記メインワードドライバ、ＳＷＤはサブワードドライバ、ＳＡはセンスアンプ、Ｃolumn Ｄecは、カラムデコーダである。そして、２つのメモリアレイの間に配置されたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００７８】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても８分割される。つまり、太い黒線で示されたセンスアンプＳＡにより 相補ビット線が８分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００７９】
図１３には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００８０】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリブロックに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリブロック間に配置されるサブワードドライバは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００８１】
これにより、前記のようにメモリブロックとしては、８ブロックに分けられるが、上記のように実質的にサブワードドライバにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４ブロックに分けられることとなる。上記のようにサブワード線を偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバの中で２倍に緩和でき、サブワードドライバとサブワード線とを効率よくレイアウトすることができる。
【００８２】
上記サブワードドライバは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸが設けられる。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００８３】
図１４には、上記メモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００８４】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリブロック（メモリアレイ）を中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００８５】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DECORDER の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００８６】
この実施例でも、アレーブロックは、前記のように分けて構成される。また、１つのメインワード線に対して４本のサブワード線を同時に選択状態にすれば、リフレッシュサイクルを１／４に短くできる。つまり、１０２４サイクルにより１廻りのリフレッシュを行うようにすることができる。上記のように４本のサブワード線を同時に選択状態にするためには、最下位ビットのアドレスＡ０とＡ１１を無効にすればよい。
【００８７】
図１５には、この発明に係るＤＲＡＭの他の一実施例の概略ブロック図が示されている。この実施例では、長期間とされるリフレッシュ周期がＴ２、Ｔ３及びＴ４のように複数種類設けられる。つまり、前述したように、ＤＲＡＭに設けられたメモリセルの情報保持時間は、短いものから長いものまで連続的に分布するものであり、いっそうの最適化を図るためにメモリセルの持つ情報保持時間を可能な限りに有効利用するように、複数種類の最適周期をもってそれぞれのリフレッシュができるようにするものである。
【００８８】
タイマ回路では、前記同様にメモリセルの中で最も短い情報保持時間を持つものに合わせたクロック信号ＣＬＫが形成される。これを基準にして、アドレスカウンタのキャリー信号ＣＡＲＲＹを第１、第２及び第３の各段の分周回路によりそれぞれが１／ｍ１、１／ｍ２及び１／ｍ３のような各分周比により順次に分周して、分周パルス／Ｔ２、／Ｔ３及び／Ｔ４をそれぞれ形成する。ここで、アドレスカウンタの１廻り、言い換えるならば、キャリー信号ＣＡＲＲＹの１周期をｔ１とすると、第１分周回路の分周パルス／Ｔ２の周期ｔ２はｍ１×ｔ１に設定される。第２分周回路の分周パルス／Ｔ３の周期ｔ３はｍ２×ｔ２（＝ｍ１×ｍ２×ｔ１）に設定される。そして、第３分周回路の分周パルス／Ｔ４の周期ｔ４はｍ３×ｔ３（＝ｍ１×ｍ２×ｍ３×ｔ１）に設定される。
【００８９】
上記のように短周期を含めて３通りの長周期に対応して、ＰＲＯＭに記憶されるリフレッシュ時間設定情報（category) は２ビットを単位として行われる。例えば、２ビットの記憶情報が‘０’‘０’なら短周期とされ、‘０’‘１’なら分周パルス／Ｔ２に対応された長周期とされ、‘１’‘０’なら分周パルス／Ｔ３に対応された長周期とされ、‘１’‘１’なら分周パルス／Ｔ４に対応された長周期とされる。
【００９０】
上記のようなリフレッシュ時間設定情報（category) は、論理回路ＬＯＧによりデコードされ、上記各分周パルス／Ｔ２、／Ｔ３及び／Ｔ４とそれぞれ前記同様に論理積が採られて、上記同様にして対応する分周パルスにより指定された時間割合で対応するリフレッシュ時間設定情報を無効にさせる。このような各信号の論理和信号がリフレッシュ禁止信号（inhibit)として前記のようなマット選択信号／ＭＳの有効／無効を制御する。つまり、分周パルス／Ｔ２に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ２の周期でリフレッシュが行われ、分周パルス／Ｔ３に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ３の周期でリフレッシュが行われ、分周パルス／Ｔ４に対応されたリフレッシュ時間設定情報が設定されたワード線はｔ４の周期でリフレッシュが行われる。
【００９１】
この構成では、短いものから長いものまで連続的に分布する情報保持時間を持つメモリセルに対して、各メモリセルの持つ情報保持時間に対応して長い周期でのリフレッシュ動作を行うようにすることができるから、いっそうの低消費電力化が可能になる。
【００９２】
図１６には、この発明に係るＤＲＡＭに搭載される適応リフレッシュコントローラのＰＲＯＭアレイに用いられるメモリセルの一実施例の構成図が示されている。この実施例では、メモリセルとしてフローティングゲートとコントロールゲートとを持つ不揮発性メモリセルが利用され、フローティングゲートに電荷を注入して、そのしきい値電圧を変化させて情報記憶を行わせるようにされる。
【００９３】
この実施例では、ＤＲＡＭの製造プロセスを利用して上記のような不揮発性メモリセルを形成するために、ゲートが単層ポリシリコン層により構成される。同図（Ａ）には、ＮＭＯＳ方式のものが示され、（Ｂ）にはＰＭＯＳ方式のものが示されている。
【００９４】
（Ａ）ＮＭＯＳ方式では、ｎ＋型のソース，ドレインの拡散層を挟む半導体領域上に薄いゲート絶縁膜上にフローティングゲート（Floating Gate)が形成される。この単層のフローティングゲートは素子分離用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成される。この素子形成領域には、ｎ＋型の拡散層からなるコントロールゲート(Control Gate)が形成される。このコントロールゲートは、ワード線ＷＬを兼ねている。
【００９５】
（Ｂ）ＰＭＯＳ方式では、上記同様にｎ＋型のソース，ドレインの拡散層を挟む半導体領域上に薄いゲート絶縁膜上にフローティングゲートが形成される。このフローティングゲートは素子分離用のフィールド絶縁膜を挟んだ隣接の素子形成領域まで延長して形成される。この素子形成領域には、ｎ型のウェル領域とされており、ｐ＋型の拡散層からなるコントロールゲートが形成される。このコントロールゲートは、上記同様にワード線ＷＬを兼ねている。このＰＭＯＳ方式では、コントロールゲートをｎ型ウェル領域に形成するため、素子分離用のフィールド絶縁膜のピッチが広くなる結果、ＮＭＯＳ方式よりもメモリセルのサイズが若干大きくなる。
【００９６】
上記のような単層ゲート構造とすることにより、ＤＲＡＭの製造プロセスをそのまま利用し、言い換えるならば、ＤＲＡＭ本体部と同じ製造プロセスにより、適応リフレッシュコントローラを構成するＰＲＯＭを形成することができる。このＰＲＯＭは、ワード線毎の情報保持時間に対応して１回限りのリフレッシュ時間設定情報が書き込まれる。それ故、通常のＥＰＲＯＭのように紫外線消去用窓は不要とされる。
【００９７】
図１７には、上記ＰＲＯＭの一実施例の概略回路図が示されている。ワード線ＷＬは、コントールゲートに接続される。メモリセルのソースは回路の接地電位に接続され、ドレインはデータ線ＤＬに接続される。ワード線には、高抵抗値を持つようにされた負荷ＭＯＳＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴからなり、ソースには書き込み動作のときに高電圧にされる電源端子Ｖ３に接続される。上記ワード線ＷＬは、ゲートに定常的に電源電圧Ｖ２が与えられたＮチャンネル型ＭＯＳＦＥＴＱ３を介してワードドライバの出力端子に接続される。ワードドライバは、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳインバータ回路により構成される。このワードドライバの動作電圧Ｖ１は、特に制限されないが、上記電源電圧Ｖ２と同じ電圧とされる。
【００９８】
読み出し動作時には、電源端子Ｖ３は回路の接地電位又は電源電圧とされるのでＰチャンネル型ＭＯＳＦＥＴＱ４は実質的にオフ状態にされる。これにより、ワード線ＷＬはワードドライバの出力信号のハイレベルとロウレベルに対応してハイレベルとロウレベルにされる。ただし、ワード線のハイレベルは、ワードドライバの出力ハイレベルに対してＮチャンネル型ＭＯＳＦＥＴＱ３のしきい値電圧分だけ低いレベルにされる。
【００９９】
書き込み動作時には、電源端子Ｖ３には約１２Ｖのような高い電圧が供給される。ワードドライバの出力信号がロウレベルのときには、ＭＯＳＦＥＴＱ２のコンダクタンスが、上記ＭＯＳＦＥＴＱ４に比べて十分小さいためにワード線ＷＬをロウレベルにする。これに対して、ワードドライバの出力信号がハイレベルにされると、ＭＯＳＦＥＴＱ３がオフ状態になり、ワード線ＷＬは高抵抗としてのＭＯＳＦＥＴＱ４により電圧Ｖ３に対応して約１２Ｖのような高電圧とされる。このとき、データ線ＤＬにハイレベルの書き込み信号が供給されているなら、メモリセルがオン状態となり、ドレイン近傍で高電界で発生したホットエレクトロンがフローティングゲートに注入されて書き込み動作が行われる。もしも、データ線ＤＬがロウレベルなら、メモリセルに電流が流れないので上記のような書き込み動作が行われない。
【０１００】
上記のようにフローティンクゲートに電荷が注入されたメモリセルは、上記のような読み出し動作においてワード線ＷＬの選択レベルに対して、高いしきい値電圧を持つようにされる。これにより、ワードトライバでワード線がハイレベルにされるにもかかわらず、メモリセルはオフ状態となってメモリ電流が流れない。上記フローティングゲートへの電荷の注入の有無に対応したメモリセルのオフ状態／オン状態に対応したメモリ電流の有無をセンスアンプによりセンスして‘０’又は‘１’の読み出し信号が得られる。
【０１０１】
図１８には、上記ＰＲＯＭの他の一実施例の概略回路図が示されている。この実施例では、ワードトライバの構成が前記実施例とは異なるようにされる。読み出し動作のときには、信号／ＷＥのハイレベルにより、ゲートに電源電圧ＶＣＣが供給されたＮチャンネル型ＭＯＳＦＥＴＱ３のソースがロウレベルとなるため、かかるＭＯＳＦＥＴＱ３がオン状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに上記ロウレベルを伝える。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定常的に電源電圧ＶＣＣが供給されているのでオン状態にされている。それ故、上記同様なワードトライバを構成するＣＭＯＳインバータ回路の出力信号がそのままワード線ＷＬに伝えられる。
【０１０２】
読み出し動作のときには、信号／ＷＥのロウレベルにより、ロウレベルの選択信号が供給されたときにはゲートに電源電圧ＶＣＣが供給されたＮチャンネル型ＭＯＳＦＥＴＱ３のソースがハイレベルとなるため、かかるＭＯＳＦＥＴＱ３がオフ状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートにはＰチャンネル型ＭＯＳＦＥＴＱ５を通して高電圧が供給されるために同様にオフ状態にされる。Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートには、定常的に電源電圧ＶＣＣが供給されているのでオン状態にされており、上記ワードドライバの出力信号のハイレベルによりオフ状態にされる。それ故、ワード線ＷＬはＰチャンネル型ＭＯＳＦＥＴＱ４を通して書き込み用高電圧ＶＰＰが伝えられる。
【０１０３】
もしも、ワードトライバの入力にハイレベルの非選択信号が供給されたなら、ノアゲート回路の出力がロウレベルとなり、Ｎチャンネル型ＭＯＳＦＥＴＱ３をオン状態にさせる。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ３がオン状態となり、ワードトライバの出力信号のロウレベルをワード線ＷＬに伝える。Ｐチャンネル型ＭＯＳＦＥＴＱ４やＱ５は、そのオン抵抗値が上記ワードトライバを構成するＮチャンネル型ＭＯＳＦＥＴに比べて大きくされているので、上記のようにワード線ＷＬはワードドライバの出力信号に対応してロウレベルにされる。メモリセルに対する書き込み動作と読み出し動作は、前記同様であるのでその説明を省略する。
【０１０４】
図１９には、上記ＰＲＯＭの他の一実施例の概略回路図が示されている。この実施例では、記憶情報としてヒューズ（ＦＵＳＥ）が利用される。メモリセルは、ソースが回路の接地電位に接続され、ゲートがワード線に接続され、ドレインとデータ線の間にヒューズが設けられたＭＯＳＦＥＴにより構成される。このヒューズは、特に制限されないが、レーザー光線のようなエネルギー線を選択的に照射して切断させられる。
【０１０５】
上記ワード線ＷＬ０〜ＷＬ７等は、Ｘデコーダ（Ｘ−ＤＥＣＯＤＥＲ）により選択され、データ線はカラムスイッチを介してセンスアンプＳＡの入力線（共通データ線）に選択的に接続される。かかるカラムスイッチを構成するＭＯＳＦＥＴのゲートには、Ｙデコーダ（Ｙ−ＤＥＣＯＤＥＲ）により形成された選択信号ＹＳ０〜ＹＳ１１等が供給される。
【０１０６】
センスアンプＳＡの入力線（共通データ線）には、プリチャージＭＯＳＦＥＴが設けられる。この実施例のＰＲＯＭでは、非選択期間に信号ＰＣのハイレベルによりＰチャンネル型のプリチャージＭＯＳＦＥＴがオン状態となって、共通データ線を電源電圧ＶＣＣのようなハイレベルにチャージアップしている。選択されたワード線とデータ線の交点に設けられたメモリセルのヒューズが切断されているなら、上記共通データ線のディスチャージ経路が形成されないからハイレベルのままとされ、センスアンプＳＡを構成するインバータ回路の出力信号がロウレベルにされる。このロウレベルの出力信号を受けて、入力側に設けられたＰチャンネル型ＭＯＳＦＥＴがオン状態となって、上記フローティング状態でハイレベルにされている共通データ線をハイレベルにするというラッチをかける。
【０１０７】
選択されたワード線とデータ線の交点に設けられたメモリセルのヒューズが切断されない状態なら、上記共通データ線は、上記カラムスイッチＭＯＳＦＥＴ、データ線及びメモリセルのヒューズとＭＯＳＦＥＴからなるディスチャージ経路が形成されてロウレベルにされる。センスアンプＳＡを構成するインバータ回路は、かかる入力信号のロウレベルにより出力信号をハイレベルにする。このようなハイレベルの読み出し出力のときには、上記ディスチャージ経路により共通データ線はロウレベルに固定されているので、センスアンプＳＡでは上記のようなラッチ動作を行う回路を用意する必要はない。
【０１０８】
図２０には、上記図１９の実施例における２個分のメモリセルの一実施例の構成図が示されている。同図（Ａ）は、２層目と３層目のメタル層Ｍ２とＭ３及びスルーホールＴＨ２のパターン図が示され、（Ｂ）は、１層目のメタル層Ｍ１、第１層目ポリシリコン層ＦＧ、スルーホールＴＨ１、及びコンタクトホールＣＮＴのパターン図が示されている。同図の（Ａ）と（Ｂ）は、実際には重合わされて構成されるが、図面が複雑になるので上記のように（Ａ）（Ｂ）の２つに分けて示されている。
【０１０９】
ヒューズは、レーザー光線等の照射による切断を可能にするために最上層のメタル層（アルミニュウム等）により形成される。ヒューズの両端は、スルーホールＴＨ２により２層目のメタル層Ｍ２に導かれ、上部ではデータ線ＤＬに接続される。つまり、２層目のメタル層Ｍ２は１層目のメタル層Ｍ１を介して１層目のポリシリコンＦＧからなる縦方向に延びるようにされたデータ線ＤＬに接続される。ワード線は１層目のメタル層Ｍ１により構成され、横方向に延びるように形成される。このメタル層Ｍ１は、ＭＯＳＦＥＴのゲート電極を構成する１層目のポリシリコン層ＦＧに接続される。
【０１１０】
上記ヒューズを構成する３層目のメタル層Ｍ３は、下部で上記同様に２層目のメタル層Ｍ２に接続され、更に１層目のメタル層を介してドレインの拡散層に接続される。ソース拡散層は、上記２つのＭＯＳＦＥＴ対して共通化されており、接地電位ＧＮＤが与えられる。
【０１１１】
図２１には、この発明に係るＤＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、適応リフレッシュコントローラに設けられるＰＲＯＭは、上記のようなヒューズを用いて構成される。このＰＲＯＭは、ワード線を長く形成してデータ線に接続されるメモリセルの数を数個程度と少なくして、ワード線方向に細長いレイアウト構成とする。これによりメモリチップの長手方向の一端に設けられる。これにより、メモリチップのサイズを長手方向に約０．１３５１ｍｍ程度大きくするだけで済む。
【０１１２】
この実施例では、リフレッシュアドレス信号Ａ０〜Ａ１１がメモリチップの中央部分のエリアを長手方向に適応リフレッシュコントローラが形成された端部に向かうような配線により供給され、かかるコントローラから出力されるリフレッシュ禁止信号inhibit-0 〜inhibit-3 が大きく４つに分けられたメモリマットに供給される。
【０１１３】
図２２には、この発明に係る適応リフレッシュコントローラのＰＲＯＭに用いられるメモリセルの他の実施例の回路図が示されている。この実施例では、ダイナミック型メモリセルが利用される。ただし、ダイナミック型メモリセルの情報記憶用キャパシタに対して耐圧以上の電圧を選択的に印加してかかるキャパシタを破壊して、その極板間を導通させることにより記憶動作を行われる。
【０１１４】
このため、メモリセルのプレート電極側には、ダイナミック型ＲＡＭのメモリセルと異なり、電圧が変化させられるようされる。つまり、書き込み動作のときには、電源電圧又は電源電圧より若干高い電圧にされる。上記のように破壊を生じさせるメモリセルに対しては、データ線を通して回路の接地電圧を印加することにより、両電極間に比較的高い電圧を供給して絶縁破壊を生じさせるようにする。これにたいして、書き込みを行わないメモリセルに対しては電源電圧に対応したハイレベルを供給して高い電圧が印加されないようにする。
【０１１５】
ＤＲＡＭと同じセンスアンプを用いて読み出し動作を行う場合、プレート電圧中間電圧に対して少し高い電圧に設定される。上記絶縁破壊されたキャパシタを持つメモリセルでは中間電圧に対して高い電圧が出力され、絶縁破壊されないキャパシタではロウレベルの出力信号が出力される。つまり、ダイナミック型メモリセルではリフレッシュ動作を行わないと放電してしまいう自然にロウレベルの保持状態にされるからである。
【０１１６】
図２３には、この発明に係るメモリモジュールの一実施例のブロック図が示されている。この実施例のメモリモジュールは、複数のＤＲＡＭチップとコントローラチップが同じ実装基板に搭載されて構成される。ＤＲＡＭチップは、それぞれが公知のリフレッシュ制御回路を持つようにされる。通常のメモリアクセスのときには、通常のリフレッシュ制御動作、ＣＢＲ（ＣＡＳビフォワーＲＡＳリフレッシュ）等によりリフレッシュ動作が行われる。
【０１１７】
コントローラチップには、前記と同様なタイマ回路、アドレスカウンタ及びＰＲＯＭからなる適応リフレッシュコントローラが設けられる。ＰＲＯＭには、各リフレッシュアドレスに対応したＤＲＡＭの情報保持時間に対応した短周期か長周期かのリフレッシュ時間設定情報が記憶される。ＣＢＲリフレッシュでは内蔵のリフレッシュアドレスカウンタによりリフレッシュ動作が行われるものであり、外部からはどのワード線が選択されるかが不明である。そのため、メモリモジュールにおていは、ＲＡＳオンリーリフレッシュが利用される。つまり、上記コントローラチップからＲＡＳオンリーリフレッシュ動作に必要なＲＡＳ信号とアドレス信号が入力される。
【０１１８】
例えば、リフレッシュ時間設定情報が前記のように短周期と長周期の２種類にされているときには、特定のリフレッシュアドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッシュ時間設定情報が短周期とされたものではタイマ回路により形成されたクロック信号ＣＬＫに同期してＲＡＳ信号がＤＲＡＭに入力されるので上記特定リフレッシュアドレス信号Ａ０〜Ａ１１に対してリフレッシュ動作が行われる。特定のリフレッシュアドレスＡ０〜Ａ１１に対してＰＲＯＭからのリフレッシュ時間設定情報が長周期とされたものは原則としてＲＡＳ信号の発生が禁止されるから、リフレッシュ動作が原則として行われない。ただし、前記同様にアドレスカウンタのキリャー信号ＣＡＲＲＹを分周回路により１／ｍ１に分周して、上記ＰＲＯＭからの信号を論理回路ＬＯＧにより無効にさせる。
【０１１９】
上記長周期に対応されたリフレッシュ時間設定情報は、実質的にリフレッシュ動作を禁止する信号としてされる。したがって、上記分周回路の分周パルスによりｍ回に１回の割合でそれを無効にさせることにより、リフレッシュ動作が実施される。このようにして、長周期のリフレッシュ動作は、短周期に対して分周回路の分周比１／ｍに対応されたｍ倍の長い周期とされる。
【０１２０】
図２４には、この発明に係るリフレッシュ方法を説明するためのメモリセルの情報保持時間と累積度数の関係を説明するための特性図が示されている。ＤＲＡＭに形成されるメモリセルは、その製造プロセスのバラツキ等により区々となり、０．１秒以下のものから１０秒を超える長いものまで広い範囲に連続的に分布し、しかも全体としては情報保持時間の長いもの多いという傾向にある。従来のリフレッシュ方法では、このようなメモリセルの情報保持時間の分布に対しては何らの配慮もなく、単純に最も短い情報保持時間ｔ１を基準にしてリフレッシュ周期が決定される。累積度数からみると、全体に対して極く少数のメモリセルの情報保持時間によりリフレッシュ周期が決定されるために、メモリセルの持つ情報保持時間をいかに無駄にしているかが判り、それは消費電流を増大させることにつながるものである。
【０１２１】
この実施例では、最も短い情報保持時間ｔ１を短周期とし、それに対して整数倍にされた保持時間ｔ２を選びだし、それ以上の情報保持時間を持つものを上記長周期ｔ２によりリフレッシュ動作を行わせるようにするものである。これにより、メモリセルの全体からみれば、短周期でリフレッシュ動作が行われるものは、せいぜい１％以下で残り９９％を長周期ｔ２によりリフレッシュ動作させることができるから、大幅な低消費電力化を図ることができる。
【０１２２】
図２５には、この発明に係る適応リフレッシュコントローラを起動させるためのタイミング図が示されている。この実施例の適応リフレッシュ動作は、通常のメモリアクセス時の時に行われるリフレッシュ動作ではなく、ＤＲＡＭがスタンバイ状態にされるときのセルフリフレッシュ動作に利用される。つまり、ＣＢＲのタイミングでリフレッシュモードに入り、そのときにライトイネーブル／ＷＥをロウレベルにすることにより、通常のＣＢＲリフレッシュから適応リフレッシュコントローラの動作が有効となって、ＰＲＯＭに記憶されたリフレッシュ時間設定情報に対応された適応リフレッシュ動作（スーパーローパワーモード）が実施される。このスーパーローパワーモードでは、基板バックバイアス電圧発生回路に対してもローパワーモードに切り換えるようにすることにより、スタティック型ＲＡＭと同等のデータ保持動作を実現することが可能となる。
【０１２３】
シンクロナスＤＲＡＭのようにコマンドを持つものでは、特定のコマンドの設定により上記適応リフレッシュコントローラの動作を有効にするものであってもよい。このように、適応リフレッシュコントローラによるリフレッシュ動作を起動させる方法は、特定の外部制御端子端子を設けるもの等種々の実施形態を採ることができる。また、メモリモジュールに搭載されるリフレッシュコントローラでは、レジスタを設けてそこに適応リフレッシュ動作を指示するフラグを書き込むようにしてリフレッシュ動作を起動させる等種々の実施形態を採ることができる。
【０１２４】
図２６には、この発明を説明するためのメモリセルの情報保持時間と累積度数の関係を説明するための特性図が示されている。前記のようにＤＲＡＭに形成されるメモリセルは、製造プロセスのバラツキ等により区々となり、しかも各ＤＲＡＭ＃１〜＃３毎に分布が異なる。このため、ＤＲＡＭ＃１に対応した時間ｔ１とｔ２のように固定したのでは、ＤＲＡＭ＃２やＤＲＡＭ＃３では保持データが破壊されてしまうメモリセルが生じる。したがって、タイマ回路はそれぞれのＤＲＡＭ＃１〜＃３における最も短い情報保持時間に対応したクロック信号ＣＬＫを発生させるようにプログラマブルにされる。このようなタイマ回路の発振周波数をプログラマブルにする方法は、前記のようなヒューズを用いて発振回路の時定数をトリミングするもの等により実施される。それぞれのＤＲＡＭ＃１〜＃３の保持時間の分布に応じて、長周期に対応された時間ｔ２も任意に設定できるようにされる。この時間ｔ２の設定は、分周回路を可変分周回路とすればよい。
【０１２５】
図２６には、この発明に係る適応リフレッシュ方法を説明するための長周期と平均リフレッシュ周期との関係を説明するための特性図が示されている。上記長周期の時間ｔ２は、最適値が存在する。つまり、この時間ｔ２を長くすれば、単位時間当たりの長周期でのリフレッシュ回数が少なってそこでの消費電流は減少するが、反面では短周期でのリフレッシュ動作が行われるワード線の数が増大して消費電流が増加してしまう。
【０１２６】
上記短周期ｔ１によるリフレッシュ及び長周期ｔ２によるリフレッシュとによる平均リフレッシュ周期ｔＲは、次式（１）により求められる。
１／ｔＲ＝（１−Ｐｍ（ｔ２））／ｔ１＋Ｐｍ（ｔ２）／ｔ２ ・・・（１）
ここで、Ｐｍ（ｔ２）は、長周期ｔ２でリフレッシュを行うワード線の割合であり、次式（２）で与えられる。
Ｐｍ（ｔ２）＝（１−Ｐcell（ｔ２））m ・・・（２）
ｍは１ワード線当たりのメモリセルの数であり、Ｐcell（ｔ２）は、メモリセルのリフレッシュ時間がｔ２以下である確率を示す。
【０１２７】
図２７は、この発明に係るリフレッシュ方法における最適リフレッシュ周期を説明するための特性図が示されている。同図には、２つのサンプル＃１と＃２が示され、各サンプルにおいてワード線当たりのメモリセルの数が４Ｋと１６Ｋの場合がそれぞれ示されている。短周期ｔ１に対して長周期ｔ２を長くするに従い、平均リフレッシュ周期が長くされて消費電力となる。しかし、ある長周期ｔ２を長くしていくと、短周期でリフレッシュが行われるメモリセルが増加してしまうので、逆に平均リフレッシュ周期が短くなる。そこで、上記特性のピークに対応して長周期ｔ２が設定される。つまり、式（１）が最小値（ｔＲが最大値）となるようなｔ２を選ぶようにする。
【０１２８】
上記のようなメモリセルの情報保持時間の判定は、例えば５０ｍｓ、１００ｍｓ、４００ｍｓ、８００ｍｓ、２ｓ、４ｓのような数点でのポーズテストを行うことにより、それぞれの時間で記憶情報が失われていないかの読み出し試験を行う。上記のような数点の試験結果から最短の情報保持時間ｔ１と全体の情報保持時間の予測して最適な長周期ｔ２を求めて、タイマ回路のクロック信号ＣＬＫの周波数と、分周回路の分周比を設定するとともに、それぞれのリフレッシュアドレスに対応して短周期か長周期かのリフレッシュ時間設定情報をＰＲＯＭに書き込むようにする。
【０１２９】
リフレッシュアドレス毎に一括して長周期でリフレッシュするか短周期でリフレッシュするかを指定するようにすると、必然的に同時にリフレッシュされるメモリセルの数が増大してしまう。この結果、１つでも短周期でリフレッシュする必要があるものが存在したときには、他の全てが長周期でのリフレッシュで足りるにもかかわらず短周期でのリフレッシュをする結果となってしまう。これに対して、本願発明では、リフレッシュアドレスにより選択されるワード線を複数に分割し、各分割されたワード線に設けられるメモリセルの情報保持時間に対応して、ワード線毎に短周期か長周期かを設定できるようにしている。このため、上記の例では上記リフレッシュアドレスにより選択されるメモリセルのうち１つだけ短周期のものが存在した場合、Ｎ本に分割されたワード線のうち、上記短周期のメモリセルが存在する１つのワード線のみが短周期でのリフレッシュ動作を行い、他のＮ−１本のワード線については長周期でのリフレッシュ動作を実施するようにできる。これにより、平均的なリフレッシュ周期が長くでき、低消費電力化を図ることができる。
【０１３０】
図２８には、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator) 基板上に形成されたＤＲＡＭ（以下、ＳＯＩ−ＤＲＡＭという）の情報保持時間（リテンション時間）と累積度数との関係を説明するための特性図が示されている。同図には、比較のために通常基板（バルク）に形成されたＤＲＡＭの特性も点線で示されている。
【０１３１】
リテンション時間の平均値は、ＳＯＩ基板を用いることにより通常の基板（バルク）を用いた場合に比較して５倍ないし１０倍程度改善される。これは、ＳＯＩ基板上に形成されたＤＲＡＭメモリセルは、その構造上情報蓄積ノードに相当する拡散層の底面が埋め込み酸化膜に接してｐｎ接合を形成していない。このため、かかるｐｎ接合の面積に比例するリーク電流が大幅に低減されることに起因していると考えられるからである。
【０１３２】
これに対して、リテンション時間のワースト値は、ＳＯＩ基板を用いてもほとんど改善されない。そのため、リテンション時間の分布は、同図のように時間の短い側にテールを引いた形状になる。このテール部分のリテンション時間を決めている要因は、欠陥に起因するリーク電流であると考えられる。このような欠陥は、基板内に一定の密度で分布しており、それが接合の近傍に存在すると、その接合のリーク電流を異常に増大させる。ＳＯＩ−ＤＲＡＭでは、上記のように接合面積が小さいので、そのようなことが起こる頻度は低くなるるが、リーク電流の大きさ自体は接合面積によらないのでリテンション時間のワースト値そのものは改善されない。
【０１３３】
上記のようにＳＯＩ−ＤＲＡＭにおいては、大多数のメモリセルのリテンション時間が改善されるにもかかわず、従来技術のリフレッシュ方式ではリフレッシュ周期を効果的に延長することができない。これに対して、本発明のリフレッシュ方式では、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができる。
【０１３４】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にすることにより、メモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できるという効果が得られる。
【０１３５】
（２） 上記リフレッシュアドレスにより、複数のアレーブロックにおいてそれぞれ設けられたアドレス選択回路をマット選択信号により活性化して１本ずつのワード線を選択するとともに、上記記憶回路に記憶されるリフレッシュ時間設定情報により上記マット選択信号を有効／無効にするという簡単な構成により複数のアレーブロックのワード線毎のメモリセルの情報保持時間に対応させて適応リフレッシュが可能となって低消費電力化を実現することができるという効果が得られる。
【０１３６】
（３） ＳＯＩ−ＤＲＡＭにおいてこの発明に係る適応リフレッシュコントローラを設けることにより、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができるという効果が得られる。
【０１３７】
（４） 上記分周回路を第１の分周出力と、かかる第１の分周出力を更に分周した第２の分周出力を形成するものとし、上記リフレッシュ設定情報をかかる分周出力に対応させた複数段階に分けるようにすることによりいっそうの低消費電力化を実現することができるという効果が得られる。
【０１３８】
（５） 上記記憶回路として、ソースとドレインを構成する拡散層が形成された第１素子形成領域と、コントロールゲートを構成する拡散層が形成された第２素子形成領域と、かかる第１と第２の素子形成領域上の半導体基板上に両領域をまたがるように形成されたフローティングゲートとから単層ゲート構造の不揮発性メモリセルを用いることより、ＤＲＡＭのプロセスをそのまま利用してＰＲＯＭも一体的に形成することができるという効果が得られる。
【０１３９】
（６） 上記記憶回路として、最上層の金属配線層をヒューズと直列形態に接続されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギー光線で選択的に切断させることにより記憶情報の書き込みを行わせることにより簡単にＰＲＯＭを形成することができるという効果が得られる。
【０１４０】
（７） 上記記憶回路としては、ダイナミック型メモリセルを用い、かかるメモリセルの情報記憶キャパシタに高電界を作用させて絶縁破壊を生じさせることにより記憶情報の書き込みを行うようにすることにより簡単にＰＲＯＭを形成することができるという効果が得られる。
【０１４１】
（８） 上記タイマ回路と上記分周回路の分周比をそれが搭載されたダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してプログラマブルに設定可能することにより、製造プロセスバラツキに適応した最適リフレッシュが実施できるという効果が得られる。
【０１４２】
（９） 記憶回路に記憶されるリフレッシュ時間設定情報を、メモリセルの未書き込み状態が短時間で実施されるリフレッシュ動作を有効にする記憶情報とされ、書き込み状態が短時間で実施されるリフレッシュ動作を無効にする記憶情報とすることにより、書き込み情報の不足ないし揮発化に対する誤りに対してもメモリ保持データが破壊されてしまうという動作が防止できるから高信頼性にできるという効果が得られる。
【０１４３】
（１０） ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、かかるダイナミック型メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えてなる複数のダイナミック型ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成されたダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、かかるタイマ回路の出力パルスを計数してリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、上記リフレッシュアドレスにより読み出し動作が行われ、複数のダイナミック型ＲＡＭにおいて上記リフレッシュアドレスにより選択されるワード線に接続されるダイナミック型メモリセルの最も短い情報保持時間に対応され、上記タイマ回路の出力パルス又は分周回路の分周出力に対応されたリフレッシュ時間設定情報が記憶された記憶回路と、上記リフレッシュアドレスにより各ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッシュ動作により実施されるリフレッシュ動作を上記記憶回路に記憶されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記分周回路の出力によりかかるリフレッシュ時間設定情報を無効にしてなる適応リフレッシュコントローラとを共通の実装基板に搭載してメモリモジュールを構成することにより、メモリモジュールでのリフレッシュ動作の大幅な低消費電力化を図ることができるという効果が得られる。
【０１４４】
（１１） 上記タイマ回路と上記分周回路の分周比を上記ダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してそれぞれがプログラマブルに設定可能にされることにより搭載されるダイナミック型ＲＡＭの選別を不要にできるとともに最適リフレッシュの設定が可能になるという効果が得られる。
【０１４５】
（１２） 上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した第１のパルスと、かかる第１のパルスを計数してリフレッシュアドレスと、その１廻りのリフレッシュ動作毎に発生されるキャリー信号を分周してなる第２のパルスを形成し、かかるリフレッシュアドレスに対応された複数のワード線毎のそれぞれに対応され、上記第１のパルス又は第２のパルスに対応されたリフレッシュ時間設定情報を記憶回路に記憶し、上記リフレッシュアドレスにより実施されるリフレッシュ動作を上記記憶回路から読み出されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記第２のパルスにより記憶回路から読み出されたリフレッシュ時間設定情報を無効にすることにより、ＤＲＡＭに形成されたダイナミック型メモリセルの情報保持時間に適合したリフレッシュ動作を実施することができるという効果が得られる。
【０１４６】
（１３） 上記第１のパルスと第２のパルスの周期は、それによりリフレッシュ動作が行われるダイナミック型メモリセルの情報保持時間に対応してプログラマブルに設定することによりＤＲＡＭの製造バラツキに適合したリフレッシュ動作を実施することができるという効果が得られる。
【０１４７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図９及び図１０の実施例において、ＸＤＥＣ、ＡＲＹＣＴＲＬ、Ｉ／Ｏが設けられるエリア中心にして２つのアレーブロックに分けて、言い換えるならば、ＹアドレスＹ１１と／Ｙ１１に対応してアレーブロックを更に２分割し、全体として８個のアレーブロックに分けて、１つのリフレッシュアドレスにより８本のワード線を割り当てるようにしてもよい。この場合には、それぞれのリフレッシュ設定時間情報に対応してリフレッシュ動作の有効／無効を簡単に制御できるようにするため、図１のマット選択回路においては、８個のアレーブロックに対応したマッツト選択信号を形成するようにしておくことが便利である。このように、１つのリフレッシュアドレスにより指定されるワード線の数、言い換えるならば、アレーブロックの数はメモリアレイのレイアウト方式に応じて種々の実施形態を採ることができる。
【０１４８】
リフレッシュ時間設定情報が記憶されるＰＲＯＭは、強誘電体キャパシタとアドレス選択用ＭＯＳＦＥＴとからなる不揮発性のメモリセルを用いるもの、あるいはポリシリコン層からなるヒューズを電気的に切断させるもの等種々の実施形態を採ることができる。
【０１４９】
ＤＲＡＭ本体の構成、特にメモリアレイのマット分割方法やその選択方法は種々の実施形態を採ることができる。回路の簡素化のために上記メモリアレイが複数のメモリマットに分割され、各メモリマットにおいて同時にリフレッシュ動作のためのワード線が同時に選択されるものにおいても、リフレッシュアドレス単位でのリフレッシュ時間設定情報を決めるようにしてもよい。この場合には、複数のメモリマットの中で最も短い情報保持時間を持つメモリセルにより、上記リフレッシュ時間が合わせられる。
【０１５０】
ＤＲＡＭは、制御信号ＲＡＳやＣＡＳ及びＷＥにより動作が制御されるもの他、クロック信号に同期して動作させられるシンクロナスＤＲＡＭや、ランダム入出力回路とシリアル入出力回路とを備えた２ポートメモリ等その入出力インターフェイスは種々の実施形態をとることができるものである。
【０１５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスをを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成し、かかるリフレッシュアドレスカウンタのキャリー信号を分周回路により分周し、上記リフレッシュアドレスに割り当てられた複数のワード線毎に上記タイマ回路の出力パルスに相当した短周期か上記分周出力パルスに相当した長周期かのいずれか一方を記憶回路に記憶させて、上記リフレッシュアドレスにより実施されるメモリセルのリフレッシュ動作を上記記憶回路の記憶情報に対応して各ワード線毎に有効／無効にさせ、上記分周回路の出力パルスによりかかるリフレッシュ時間設定情報を無効にすることにより、メモリセルの情報保持時間に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことが可能となって大幅な低消費電力化を実現できる。
【０１５２】
上記リフレッシュアドレスにより、複数のアレーブロックにおいてそれぞれ設けられたアドレス選択回路をマット選択信号により活性化して１本ずつのワード線を選択するとともに、上記記憶回路に記憶されるリフレッシュ時間設定情報により上記マット選択信号を有効／無効にするという簡単な構成により複数のアレーブロックのワード線毎のメモリセルの情報保持時間に対応させて適応リフレッシュが可能となって低消費電力化を実現することができる。
【０１５３】
ＳＯＩ−ＤＲＡＭにおいてこの発明に係る適応リフレッシュコントローラを設けることにより、分布のテール部分に属するメモリセルとその他の欠陥の無いメモリセルとをそれぞれの実力に応じた周期でリフレッシュを行うことができるので、ＳＯＩ−ＤＲＡＭ本来の特徴である低リーク電流を生かした低消費電力のＤＲＡＭを実現することができる。
【０１５４】
上記分周回路を第１の分周出力と、かかる第１の分周出力を更に分周した第２の分周出力を形成するものとし、上記リフレッシュ設定情報をかかる分周出力に対応させた複数段階に分けるようにすることによりいっそうの低消費電力化を実現することができる。
【０１５５】
上記記憶回路として、ソースとドレインを構成する拡散層が形成された第１素子形成領域と、コントロールゲートを構成する拡散層が形成された第２素子形成領域と、かかる第１と第２の素子形成領域上の半導体基板上に両領域をまたがるように形成されたフローティングゲートとから単層ゲート構造の不揮発性メモリセルを用いることより、ＤＲＡＭのプロセスをそのまま利用してＰＲＯＭも一体的に形成することができる。
【０１５６】
上記記憶回路として、最上層の金属配線層をヒューズと直列形態に接続されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギー光線で選択的に切断させることにより記憶情報の書き込みを行わせることにより簡単にＰＲＯＭを形成することができる。
【０１５７】
上記記憶回路としては、ダイナミック型メモリセルを用い、かかるメモリセルの情報記憶キャパシタに高電界を作用させて絶縁破壊を生じさせることにより記憶情報の書き込みを行うようにすることにより簡単にＰＲＯＭを形成することができる。
【０１５８】
上記タイマ回路と上記分周回路の分周比をそれが搭載されたダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してプログラマブルに設定可能することにより、製造プロセスバラツキに適応した最適リフレッシュが実施できる。
【０１５９】
記憶回路に記憶されるリフレッシュ時間設定情報を、メモリセルの未書き込み状態が短時間で実施されるリフレッシュ動作を有効にする記憶情報とされ、書き込み状態が短時間で実施されるリフレッシュ動作を無効にする記憶情報とすることにより、書き込み情報の不足ないし揮発化に対する誤りに対してもメモリ保持データが破壊されてしまうという動作が防止できるから高信頼性にできる。
【０１６０】
ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、かかるダイナミック型メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えてなる複数のダイナミック型ＲＡＭと、これら複数のダイナミック型ＲＡＭに形成されたダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、かかるタイマ回路の出力パルスを計数してリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、上記リフレッシュアドレスにより読み出し動作が行われ、複数のダイナミック型ＲＡＭにおいて上記リフレッシュアドレスにより選択されるワード線に接続されるダイナミック型メモリセルの最も短い情報保持時間に対応され、上記タイマ回路の出力パルス又は分周回路の分周出力に対応されたリフレッシュ時間設定情報が記憶された記憶回路と、上記リフレッシュアドレスにより各ダイナミック型ＲＡＭに対してＲＡＳオンリーリフレッシュ動作により実施されるリフレッシュ動作を上記記憶回路に記憶されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記分周回路の出力によりかかるリフレッシュ時間設定情報を無効にしてなる適応リフレッシュコントローラとを共通の実装基板に搭載してメモリモジュールを構成することにより、メモリモジュールでのリフレッシュ動作の大幅な低消費電力化を図ることができる。
【０１６１】
上記タイマ回路と上記分周回路の分周比を上記ダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してそれぞれがプログラマブルに設定可能にされることにより搭載されるダイナミック型ＲＡＭの選別を不要にできるとともに最適リフレッシュの設定が可能になる。
【０１６２】
上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した第１のパルスと、かかる第１のパルスを計数してリフレッシュアドレスと、その１廻りのリフレッシュ動作毎に発生されるキャリー信号を分周してなる第２のパルスを形成し、かかるリフレッシュアドレスに対応された複数のワード線のそれぞれにに対応され、上記第１のパルス又は第２のパルスに対応されたリフレッシュ時間設定情報を記憶回路に記憶しておき、上記リフレッシュアドレスにより実施されるリフレッシュ動作を上記記憶回路から読み出されたリフレッシュ時間設定情報に対応して有効／無効にさせ、上記第２のパルスにより記憶回路から読み出されたリフレッシュ時間設定情報を無効にすることにより、ＤＲＡＭに形成されたダイナミック型メモリセルの情報保持時間に適合したリフレッシュ動作を実施することができる。
【０１６３】
上記第１のパルスと第２のパルスの周期は、それによりリフレッシュ動作が行われるダイナミック型メモリセルの情報保持時間に対応してプログラマブルに設定することによりＤＲＡＭの製造バラツキに適合したリフレッシュ動作を実施することができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略ブロック図である。
【図２】図１の１つのアレーブロックに対応した一実施例を示す概略回路図である。
【図３】図２の１つのアレーブロックの動作を説明するためのタイミング図である。
【図４】図２のメモリマットに設けられるＸデコーダの一実施例を示す回路図である。
【図５】この発明に係るダイナミック型ＲＡＭにおける適応リフレッシュ動作を説明するためのタイミング図である。
【図６】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイとその周辺回路部のブロック図である。
【図７】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す入出力インターフェイスと制御回路部のブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示す要部回路図である。
【図９】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイの一部のレイアウト図である。
【図１０】この発明が適用されるダイナミック型ＲＡＭの一実施例を示すメモリアレイの残り一部のレイアウト図である。
【図１１】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図１２】図１１のダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図１３】図１２メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図１４】図１２のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図１５】この発明に係るＤＲＡＭの他の一実施例を示す概略ブロック図である。
【図１６】この発明に係るＤＲＡＭに搭載される適応リフレッシュコントローラのＰＲＯＭアレイに用いられるメモリセルの一実施例を示す構成図である。
【図１７】図１６のＰＲＯＭの一実施例を示す概略回路図である。
【図１８】図１６のＰＲＯＭの他の一実施例を示す概略回路図である。
【図１９】図１６のＰＲＯＭの他の一実施例を示す概略回路図である。
【図２０】図１９のＰＲＯＭにおける２個分のメモリセルの一実施例を示す構成図である。
【図２１】この発明に係るＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２２】この発明に係る適応リフレッシュコントローラのＰＲＯＭに用いられるメモリセルの他の実施例を示す回路図である。
【図２３】この発明に係るメモリモジュールの一実施例を示すブロック図である。
【図２４】この発明に係るリフレッシュ方法を説明するためのメモリセルの情報保持時間と累積度数の関係を示す特性図である。
【図２５】この発明に係る適応リフレッシュコントローラを起動させるための一実施例を示すタイミング図である。
【図２６】この発明を説明するためのメモリセルの情報保持時間と累積度数の関係を示す特性図である。
【図２７】この発明に係る適応リフレッシュ方法を説明するための長周期と平均リフレッシュ周期との関係を示す特性図である。
【図２８】ＳＯＩ基板上に形成されたＤＲＡＭの情報保持時間と累積度数との関係を説明するための特性図である。
【符号の説明】
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、ＡＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
ＭＷＤ…メインワードドライバ、ＳＷＤ…サブワードドライバ、ＡＣＴＲＬ…アレイコントローラ、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、ＢＬＬ，／ＢＬＬ…ビット線、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、Ｍ１〜Ｍ３…メタル（アルミニュウム）層、ＴＨ１，ＴＨ２…スルーホール、ＣＮＴ…コンタクト、ＦＧ…１層目ポリシリコン層。
Claims (11)
- ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、上記メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えたダイナミック型ＲＡＭにおいて、
上記ダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、
かかるタイマ回路の出力パルスを計数して複数のワード線に共通に割り当てられてなるリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、
かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、 上記リフレッシュアドレスに割り当てられた複数のワード線毎に、上記タイマ回路の出力パルスに相当したリフレッシュ時間設定情報と上記分周出力パルスに相当したリフレッシュ時間設定情報とからなる２値情報のいずれかを記憶するようにされた記憶回路と、
上記記憶回路に記憶された２値情報が上記タイマ回路の出力パルスに相当したリフレッシュ時間設定情報なら上記リフレッシュアドレスによりリフレッシュ動作を実施し、上記記憶回路に記憶された２値情報が上記分周出力パルスに相当したリフレッシュ時間設定情報なら上記リフレッシュアドレスによるリフレッシュ動作をスキップさせ、上記分周回路の出力パルスにより上記記憶回路の２値情報を無視して上記リフレッシュアドレスによりリフレッシュ動作を実施してなる適応リフレッシュコントローラとを設け、
上記リフレッシュアドレスに割り当てられる複数のワード線は、複数のアレーブロックに対応して設けられるものであり、かかるアレーブロックは、ワード線の選択動作を行うＸデコーダとワードドライバ、マットコントロール回路及びセンスアンプ制御回路がそれぞれ設けられてなる複数のメモリマットからなり、かかる複数のメモリマットにおける上記Ｘデコーダとワードドライバ、マットコントロール回路及びセンスアンプ制御回路はそれぞれに対応されたマット選択信号により動作制御が行われるものであり、上記マット選択信号を上記記憶回路の２値情報と分周回路の出力パルスに基づいて制御してなることを特徴とするダイナミック型ＲＡＭ。 - 少なくとも上記メモリセルは、ＳＯＩ基板上に形成されてなるものであることを特徴とする請求項１のダイナミック型ＲＡＭ。
- 上記分周回路は、分周比が異なる複数通りの分周出力パルスを形成するものであり、上記リフレッシュ時間設定情報は、かかる複数通りの分周出力パルスの周期に対応させた複数段階に分けられてなる複数通りに設定されるものであり、それに対応した複数ビットからなる記憶情報が上記記憶回路に記憶され、上記記憶回路に記憶された複数ビットからなる記憶情報が上記複数段階の分周出力パルスに相当したリフレッシュ時間設定情報なら上記リフレッシュアドレスによるリフレッシュ動作をスキップさせ、上記記憶回路に記憶された複数ビットからなるリフレッシュ時間設定情報は、それに対応する分周パルスが到来する度に無視されて上記リフレッシュアドレスによるリフレッシュ動作が実施されることを特徴とする請求項１又は請求項２のダイナミック型ＲＡＭ。
- 上記記憶回路は、ソースとドレインを構成する拡散層が形成された第１素子形成領域と、コントロールゲートを構成する拡散層が形成された第２素子形成領域と、かかる第１と第２の素子形成領域上の半導体基板上に両領域をまたがるように形成されたフローティングゲートとから単層ゲート構造のメモリセルを用い、上記フローティングゲートに電荷を注入することにより記憶情報の書き込みを行い、未書き込み状態と書き込み状態からなる２値情報を記憶するものであることを特徴とする請求項１ないし３のいずれか１のダイナミック型ＲＡＭ。
- 上記記憶回路は、最上層の金属配線層をヒューズとして用い、かかるヒューズに直列形態に接続されたアドレス選択用ＭＯＳＦＥＴをメモリセルとし、上記ヒューズを高エネルギー光線で選択的に切断させることにより記憶情報の書き込みを行い、未書き込み状態と書き込み状態からなる２値情報を記憶するものであることを特徴とする請求項１ないし３のいずれか１のダイナミック型ＲＡＭ。
- 上記記憶回路は、ダイナミック型メモリセルを用い、かかるメモリセルの情報記憶キャパシタに高電界を作用させて絶縁破壊を生じさせることにより記憶情報の書き込みを行い、未書き込み状態と書き込み状態からなる２値情報を記憶するものであることを特徴とする請求項１ないし３のいずれか１のダイナミック型ＲＡＭ。
- 上記タイマ回路と上記分周回路の分周比は、それが搭載されたダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してプログラマブルに設定可能にされるものであることを特徴とする請求項１ないし３のいずれか１のダイナミック型ＲＡＭ。
- 上記記憶回路は、未書き込み状態が上記タイマ回路の出力パルスに同期して実施されるリフレッシュ動作を有効にする記憶情報とされ、書き込み状態が上記タイマ回路の出力パルスに同期して実施されるリフレッシュ動作を無効にする記憶情報とされるものであることを特徴とする請求項４ないし６のいずれか１のダイナミック型ＲＡＭ。
- ダイナミック型メモリセルがマトリックス配置されてなるメモリアレイと、かかるダイナミック型メモリセルの選択動作を行うアドレス選択回路と、外部端子から供給された制御信号又はタイミング信号を受けて動作モードの判定とそれに対応したタイミング信号を形成する制御回路とを備えてなる複数のダイナミック型ＲＡＭと、
上記複数のダイナミック型ＲＡＭに形成されたダイナミック型メモリセルのうち最も短い情報保持時間よりも短くされたリフレッシュ周期に対応した周期的なパルスを発生させるタイマ回路と、かかるタイマ回路の出力パルスを計数して上記複数のダイナミック型ＲＡＭに対して共通に供給されるリフレッシュアドレスを生成するリフレッシュアドレスカウンタと、かかるリフレッシュアドレスカウンタのキャリー信号を分周する分周回路と、上記リフレッシュアドレスに対応した複数のダイナミック型ＲＡＭのワード線毎に、上記タイマ回路の出力パルスに相当したリフレッシュ時間設定情報と上記分周出力パルスに相当したリフレッシュ時間設定情報とからなる２値情報のいずれかを記憶するようにされた記憶回路と、上記記憶回路に記憶された２値情報が上記タイマ回路の出力パルスに相当したリフレッシュ時間設定情報なら上記リフレッシュアドレスによりリフレッシュ動作を実施し、上記記憶回路に記憶された２値情報が上記分周出力パルスに相当したリフレッシュ時間設定情報なら上記リフレッシュアドレスによるリフレッシュ動作をスキップさせ、上記分周回路の出力パルスにより上記記憶回路の２値情報を無視して上記リフレッシュアドレスによりリフレッシュ動作を実施してなる適応リフレッシュコントローラとを備えてなることを特徴とするメモリモジュール。 - 上記適応リフレッシュコントローラは、１つの半導体集積回路装置により形成されるものであることを特徴とする請求項９のメモリモジュール。
- 上記タイマ回路と上記分周回路の分周比は、上記ダイナミック型ＲＡＭに形成されたメモリセルの情報保持時間に対応してそれぞれがプログラマブルに設定可能にされるものであることを特徴とする請求項９又は請求項１０のメモリモジュール。
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| JPH1040685A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
| KR100231602B1 (ko) * | 1996-11-08 | 1999-11-15 | 김영환 | 복합 모드형 기판전압 발생회로 |
| US5898637A (en) * | 1997-01-06 | 1999-04-27 | Micron Technology, Inc. | System and method for selecting shorted wordlines of an array having dual wordline drivers |
| USRE39579E1 (en) * | 1997-04-04 | 2007-04-17 | Renesas Technology Corp. | Semiconductor integrated circuit device comprising RAM with command decode system and logic circuit integrated into a single chip and testing method of the RAM with command decode system |
| JPH10283777A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 |
| JP3737276B2 (ja) * | 1997-04-25 | 2006-01-18 | 富士通株式会社 | 半導体記憶装置 |
| US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
| JP3189740B2 (ja) * | 1997-06-20 | 2001-07-16 | 日本電気株式会社 | 不揮発性半導体メモリのデータ修復方法 |
| KR100276386B1 (ko) * | 1997-12-06 | 2001-01-15 | 윤종용 | 반도체메모리장치의리프레시방법및회로 |
| TW462123B (en) * | 1998-03-10 | 2001-11-01 | United Microelectronics Corp | Layout design of electrostatic discharge protection device |
| KR100317195B1 (ko) * | 1998-10-28 | 2002-02-28 | 박종섭 | 반도체메모리의리프레쉬제어회로 |
| KR100282525B1 (ko) * | 1998-11-11 | 2001-02-15 | 김영환 | 메모리 테스트 회로 |
| JP3797810B2 (ja) | 1998-11-30 | 2006-07-19 | 松下電器産業株式会社 | 半導体装置 |
| KR100464947B1 (ko) | 1998-12-30 | 2005-05-20 | 주식회사 하이닉스반도체 | 디램의리프레시방법 |
| KR100316713B1 (ko) * | 1999-06-26 | 2001-12-12 | 윤종용 | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| KR100317198B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 리프레쉬 회로 |
| US6665384B2 (en) | 2000-06-19 | 2003-12-16 | General Electric Company | Methods and apparatus for appliance communication interface |
| JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| AU1142001A (en) * | 2000-10-19 | 2002-04-29 | Dsm N.V. | Protein hydrolysates |
| US6570801B2 (en) * | 2000-10-27 | 2003-05-27 | Kabushiki Kaisha Toshiba | Semiconductor memory having refresh function |
| KR100402099B1 (ko) * | 2000-12-29 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리소자의 리프레쉬주기 발생회로 |
| US6529433B2 (en) | 2001-04-03 | 2003-03-04 | Hynix Semiconductor, Inc. | Refresh mechanism in dynamic memories |
| JP2002352579A (ja) | 2001-05-25 | 2002-12-06 | Sony Corp | 情報記憶装置及び方法、メモリユニット、記録媒体、並びにプログラム |
| US6930917B2 (en) * | 2001-08-13 | 2005-08-16 | Em Microelectronic-Marin Sa | Programming an electronic device including a non-volatile memory, in particular for adjusting the features of an oscillator |
| US6788606B2 (en) * | 2001-10-31 | 2004-09-07 | Infineon Technologies Ag | Method and apparatus for refreshing memory cells |
| US7073099B1 (en) * | 2002-05-30 | 2006-07-04 | Marvell International Ltd. | Method and apparatus for improving memory operation and yield |
| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US7594114B2 (en) * | 2002-09-16 | 2009-09-22 | General Electric Company | Authentication apparatus and method for universal appliance communication controller |
| US6920523B2 (en) * | 2002-10-07 | 2005-07-19 | Infineon Technologies Ag | Bank address mapping according to bank retention time in dynamic random access memories |
| DE602004018646D1 (de) * | 2003-01-29 | 2009-02-05 | St Microelectronics Sa | Verfahren zum Auffrischen eines DRAM und dazugehörige DRAM-Vorrichtung, insbesondere in ein zellulares Mobiltelefon eingebaut |
| TWI262504B (en) * | 2003-04-15 | 2006-09-21 | Ibm | Dynamic semiconductor memory device |
| US6956782B2 (en) * | 2003-09-30 | 2005-10-18 | Infineon Technologies Ag | Selective bank refresh |
| US7095669B2 (en) * | 2003-11-07 | 2006-08-22 | Infineon Technologies Ag | Refresh for dynamic cells with weak retention |
| US6988237B1 (en) | 2004-01-06 | 2006-01-17 | Marvell Semiconductor Israel Ltd. | Error-correction memory architecture for testing production errors |
| JP4478974B2 (ja) | 2004-01-30 | 2010-06-09 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのリフレッシュ制御方法 |
| JP4322694B2 (ja) | 2004-02-04 | 2009-09-02 | エルピーダメモリ株式会社 | 半導体記憶装置および半導体記憶装置のリフレッシュ方法 |
| US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| JP4453018B2 (ja) | 2005-03-07 | 2010-04-21 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP4609813B2 (ja) | 2005-05-18 | 2011-01-12 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4524645B2 (ja) | 2005-06-01 | 2010-08-18 | エルピーダメモリ株式会社 | 半導体装置 |
| US7565479B2 (en) * | 2005-08-04 | 2009-07-21 | Rambus Inc. | Memory with refresh cycle donation to accommodate low-retention-storage rows |
| US7444577B2 (en) * | 2005-08-04 | 2008-10-28 | Rambus Inc. | Memory device testing to support address-differentiated refresh rates |
| US7734866B2 (en) * | 2005-08-04 | 2010-06-08 | Rambus Inc. | Memory with address-differentiated refresh rate to accommodate low-retention storage rows |
| WO2007051795A1 (en) * | 2005-10-31 | 2007-05-10 | Innovative Silicon S.A. | Method and apparatus for varying the programming duration and/or voltage of an electrically floating body transistor, and memory cell array implementing same |
| US8161232B2 (en) | 2006-04-26 | 2012-04-17 | The Invention Science Fund I, Llc | Periodically and empirically determined memory refresh intervals |
| FR2903219A1 (fr) * | 2006-07-03 | 2008-01-04 | St Microelectronics Sa | Procede de rafraichissement d'un memoire vive dynamique et dispositif de memoire vive dynamique correspondant,en particulier incorpore dans un telephone mobile cellulaire |
| US20080016272A1 (en) * | 2006-07-03 | 2008-01-17 | Stmicroelectronics Sa | Method of refreshing dynamic random access memory, in particular in standby mode and in active operating mode, and corresponding dynamic random access memory device, for example incorporated into a cellular mobile telephone |
| US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| US7539050B2 (en) * | 2006-11-22 | 2009-05-26 | Qimonda North America Corp. | Resistive memory including refresh operation |
| KR100857428B1 (ko) | 2006-12-07 | 2008-09-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 워드 라인 선택회로 및 방법 |
| KR101098128B1 (ko) | 2007-10-05 | 2011-12-26 | 후지쯔 가부시끼가이샤 | 정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법 |
| TWI381379B (zh) * | 2007-10-05 | 2013-01-01 | Fujitsu Ltd | An information processing apparatus, a memory section control apparatus, and a memory section control method |
| US7983108B2 (en) * | 2008-08-04 | 2011-07-19 | Micron Technology, Inc. | Row mask addressing |
| US7990795B2 (en) * | 2009-02-19 | 2011-08-02 | Freescale Semiconductor, Inc. | Dynamic random access memory (DRAM) refresh |
| JP6091083B2 (ja) | 2011-05-20 | 2017-03-08 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| DE102012203610A1 (de) * | 2011-05-25 | 2012-11-29 | Samsung Electronics Co., Ltd. | Verfahren zum Auffrischen eines Speicherbauelements, Auffrisch-adressengenerator und Speicherbauelement |
| WO2013183155A1 (ja) * | 2012-06-07 | 2013-12-12 | 富士通株式会社 | 選択的にメモリのリフレッシュを行う制御装置 |
| KR101974108B1 (ko) * | 2012-07-30 | 2019-08-23 | 삼성전자주식회사 | 리프레쉬 어드레스 생성기, 이를 포함하는 휘발성 메모리 장치 및 휘발성 메모리 장치의 리프레쉬 방법 |
| KR102089665B1 (ko) | 2012-12-28 | 2020-04-14 | 삼성전자주식회사 | 메모리 모듈 및 메모리 시스템 |
| US9385696B1 (en) | 2014-09-26 | 2016-07-05 | Applied Micro Circuits Corporation | Generating a pulse clock signal based on a first clock signal and a second clock signal |
| KR20160045461A (ko) * | 2014-10-17 | 2016-04-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51127629A (en) * | 1975-04-30 | 1976-11-06 | Hitachi Ltd | Semiconductor memory compensating defect bit |
| JPH0766660B2 (ja) * | 1985-03-25 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
-
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