KR100276386B1 - 반도체메모리장치의리프레시방법및회로 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 서로 다른 리프레시 사이클들의 적어도 2 개의 리프레시 모드들이 차례로 수행될 때, 상기 리프레시 모드들 각각의 주어진 리프레시 주기 동안에 모든 메모리 셀들이 리프레시되도록 상기 리프레시 모드들에서 리프레시 어드레스들을 서로 다른 증가 순서로 각각 발생하는 리프레시 회로를 구비한다.

Description

반도체 메모리 장치의 리프레시 방법 및 회로(REFRESH METHOD AND CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 셀프 리프레시 모드를 갖는 다이내믹 랜덤 억세스 메모리(dynamic random access memory;DRAM)를 리프레싱(refreshing)하는 방법 및 그 회로에 관한 것이다.
본 발명이 속하는 기술 분야의 배경적 이해를 돕기 위해, DRAM의 전반적인 구성을 보여주는 도 1을 참조한다. 상기 도면에 도시된 바와 같이, DRAM은 데이터를 저장하기 위한 메모리 셀들(도시되지 않음)의 어레이(10)와, m 비트 행 어드레스를 받아들이기 위한 행 어드레스 버퍼 회로(11), n 비트 열 어드레스를 받아들이기 위한 열 어드레스 버퍼 회로(12), 메모리 셀 어레이의 워드 라인(들)(도시되지 않음)을 선택하기 위한 행 어드레스 디코더 회로(13), 억세스될 어떤 열의 메모리 셀(들)을 선택하기 위한 열 어드레스 디코더 회로(14), 데이터를 받아들이기 위한 데이터 입력 버퍼 회로(15), 그리고 데이터를 공급하기 위한 데이터 출력 버퍼 회로(16)를 구비하고 있다. 나아가, 상기 DRAM은 메모리 셀 어레이 내의 비트 라인(들)(도시되지 않음)에 연결되어서 선택된 셀(들)로부터 데이터 신호(들)을 읽어내어서 증폭하는 감지 증폭기 회로(17)와, 열 디코더의 출력(들)에 응답해서 메모리 셀 어레이 내의 비트 라인(들)을 데이터 입력 및 출력 버퍼들(15, 16)과 선택적으로 연결하는 I/O 게이트 회로(18), 그리고 메모리 셀 어레이의 주변 회로들의 동작을 제어하기 위한 칩 제어 회로(20)를 구비하고 있다.
잘 알려진 바와 같이, DRAM의 한 메모리 셀은 하나의 선택 트랜지스터(select transistor)와 하나의 데이터 저장 커패시터(data storing capacitor)로 구성되기 때문에 반도체 기판 내에서의 집적 밀도(integration density)를 높이기에 적합한 반도체 메모리 소자로서 DRAM이 널리 사용되고 있다. 그러나, DRAM에서는 상기 저장 커패시터 및 선택 트랜지스터를 통해 전하가 누설되기 때문에 DRAM 셀들에 전하를 재충전(recharge)하는 리프레시를 주기적으로 수행하는 것이 필요하다. 따라서, 도 1에 도시된 바와 같이, DRAM은, SRAM과 불휘발성 반도체 메모리와는 달리, 메모리 셀들에 저장된 데이터 신호들이 감지 증폭기 회로(17)에 의해서 주기적으로 증폭되어서 메모리 셀들에 재기입될 수 있도록 제어하는 리프레시 회로(30)를 더 구비하고 있다. 상기 리프레시 회로(30)는 주기적인 리프레시의 수행을 위한 타이밍 신호(들)을 발생하는 리프레시 타이머 회로(31)와, 상기 타이밍 신호(들)에 따라서 메모리 장치의 리프레시와 관련된 제반 동작들을 제어하기 위한 리프레시 제어 회로(32) 및, 이 리프레시 제어 회로(32)에 의해 제어되어서 내부 리프레시 어드레스들(internal refresh addresses)을 발생하는 리프레시 어드레스 발생기(33)로 구성된다.
DRAM 셀들을 리프레싱하는 데 널리 사용되고 있는 몇 가지 잘 알려진 방법들이 있다. 다음에는 주요 리프레시 방법들에 대해 간략히 설명한다.
먼저, 래스 온리 리프레시(the
Figure 1019970066535_B1_M0001
Only Refresh) 즉, "ROR" 방법에서는
Figure 1019970066535_B1_M0002
(column address strobe) 신호가 프리챠지 레벨로 유지하고 있는 동안에
Figure 1019970066535_B1_M0001
(row address strobe) 신호만을 활성화시킴으로써 셀들에 대한 리프레시가 수행된다. 이 ROR 방법에서는 각 리프레시 동작들을 위해 외부에서 리프레시 어드레스들이 메모리 장치로 제공되어야 하며, 각 리프레시 동작들 동안에는 메모리 장치와 연결되어 있는 어드레스 버스들이 다른 목적들을 위해서 사용될 수가 없다.
다른 리프레시 방법으로서는 "CBR" 즉, 캐스 비포어 래스(the
Figure 1019970066535_B1_M0002
Before
Figure 1019970066535_B1_M0001
) 리프레시 방법이 있다. 일반 동작들(normal operations) 동안에 메모리 셀들이 억세스되는 경우에는, 일반적으로, 외부적으로 인가되는
Figure 1019970066535_B1_M0001
신호들이 역시 외부적으로 인가되는
Figure 1019970066535_B1_M0002
신호들에 앞서 활성화된다. 하지만, 이 CBR 리프레시 방법에서는, 리프레시 모드의 인식을 위해서, 도 4에 도시된 바와 같이,
Figure 1019970066535_B1_M0002
신호가
Figure 1019970066535_B1_M0001
신호에 앞서 활성화된다. 즉,
Figure 1019970066535_B1_M0001
신호가 로우 레벨로 떨어지기 전에
Figure 1019970066535_B1_M0002
신호가 먼저 떨어진다. 이것이 리프레시 동작들이 수행될 수 있도록 한다. 이 방법에서는 리프레시 어드레스들이 DRAM에 내장된 리프레시 어드레스 발생기(33)에 의해서 내부적으로 발생되며, 상기 리프레시 어드레스 발생기(33)에 대한 외부적인 제어는 불가하다.
또한, 현재 대부분의 DRAM은 가능한 한 리프레시 동작에서 소모되는 전류의 양을 줄일 수 있도록 하기 위한 셀프 리프레시(the Self Refresh) 모드를 제공하고 있다. 이 모드의 시작 사이클은 CBR 리프레시 모드의 그것과 동일하다. 그러나, 도 4에 도시된 바와 같이,
Figure 1019970066535_B1_M0002
및
Figure 1019970066535_B1_M0001
신호들이 동시에 소정의 시간 길이(예컨대, 100㎲) 이상 동안 활성 상태(예컨대, 로우 레벨들)로 유지되는 경우에는, 리프레시 타이머(31)를 사용해서 주어진 리프레시 주기 동안에 전체 메모리 셀들에 저장된 데이터를 읽어내어서 증폭한 뒤 거기에 재저장하는 셀프 리프레시 동작이 실행된다. 이 동작 동안에는 일반적인 동작들(예컨대, 독출 및 기입 동작들)이 인터럽트된다. 이 셀프 리프레시 방법에서, DRAM에 내장된 리프레시 타이머(31)와 리프레시 어드레스 발생기(33)는 외부로부터 제공되는 클럭 신호들의 도움 없이 자동적으로 자신들의 클럭 신호들을 사용해서 요구된 리프레시 동작들을 수행한다. 일반적으로, 셀프 리프레시 모드의 리프레시 시간은 다른 리프레시 모드들의 그것보다 더 길게 설정되므로(예를 들면, CBR 리프레시 시간이 16㎳로 설정될 때 셀프 리프레시 시간은 통상적으로 128㎳ 또는 그 이상으로 설정됨), 리프레시 동작 동안에 소비되는 전류의 양이 상대적으로 작아진다. 이런 타입의 리프레시 기술들이 U.S. Pat. Nos. 4,809,233, 4,939,695, 4,943,960, 그리고 5,315,557에 개시되어 있다.
셀 어레이의 모든 행들을 리프레시하는 데 필요한 시간 간격 즉, 메모리 셀 어레이의 어떤 행의 리프레시 동작으로부터 바로 그 행의 다음 리프레시 동작까지의 시간 길이를 통상적으로 리프레시 주기(refresh period)라 부른다. 예를 들어, 2048 행들 x 512 열들 x 16 비트들의 셀 어레이 구성을 갖는 그리고 주기 당 2K(=2048) 리프레시 사이클들(refresh cycles)을 수행하는 16 메가비트(megabit) DRAM에 대해서, 하나의 행에 연결된 512 메모리 셀들의 리프레싱에 필요한 최대 시간 간격(maximum time interval)(즉, 리프레시 주기)가 128㎳라면, 이 시간 간격 내에 2048 행들을 순차적으로 리프레시하는 것이 필요하다. 이런 경우, 사이클 간 시간 간격(inter-cycle time interval) 즉, 리프레시 클럭 주기(refresh clock period)는 약 62.5㎲(=128㎳÷2048 rows)가 되며, 매 주어진 시간 간격 62.5㎲ 마다 하나의 리프레시 사이클(예컨대, 80∼200㎱)이 실행된다.
도 2는 리프레시 어드레스 발생기(33) 및 행 어드레스 버퍼 회로(11)의 구성들을 보여주고 있다. 도 2를 참조하면, 리프레시 어드레스 발생기(33)는 직렬로 연결되는 m 개의 토글 플립 플롭들 FF0∼FFm-1로 구성되는 m 비트 2진 리플 카운터(m-bit binary ripple counter)를 구비한다. 이 리프레시 어드레스 발생기(33)는 m 비트 리프레시 어드레스 C0∼Cm-1을 발생한다. 최하위 비트 위치의 플립 플롭 FF0는 리프레시 제어 회로(33)로부터의 LSB 제어 펄스 신호 CNTP를 공급받아서 최하위 비트 어드레스 신호 C0와 그것의 상보 신호 CT0를 발생한다. 다음 비트 위치의 플립 플롭들 FF1은 상기 신호 CT0를 공급받아서 다음 비트 어드레스 신호 C1 및 그것의 상보 신호 CT1을 발생한다. 이와 같이, 나머지 플립 플롭들 FF2, FF3, …, 그리고 FFm-1 각각은 그것의 바로 하위 비트 위치의 플립 플롭으로부터 어드레스 신호의 상보 신호를 받아들여서 해당 비트 어드레스 신호 및 그것의 상보 신호를 발생한다.
리프레시 제어 회로(32)는 어드레스 출력 제어 신호 PRCNT를 사용하여 상기 플립 플롭들 FF0∼FFm-1으로부터 m 비트 리프레시 어드레스 C0∼Cm-1이 행 어드레스 버퍼 회로(11)로 출력되는 것을 제어한다. 상기 플립 플롭들 FF0∼FFm-1으로부터 출력된 어드레스 비트 신호들 C0∼Cm-1은 행 어드레스 버퍼 회로(11) 내의 대응하는 버퍼들 AB0∼ABm-1로 각각 제공된다.
일반적으로, 하나의 DRAM의 리프레시 모드들은, 비록 그들 각각의 리프레시 시간(예컨대, 4∼256㎳)은 다르게 설정되더라도, 동일한 리프레시 사이클들을 가진다. 그러나, 최근에, 더 낮은 전력 소모형 메모리 장치들의 구현을 위해, 셀프 리프레시 모드의 사이클들을 다른 리프레시 모드, 예컨대, CBR 모드의 그것보다 더 작게 설정함으로써 셀프 리프레시 전류를 더 줄이려는 시도가 있다.
도 3은 CBR 모드의 리프레시 주기 당 사이클 수가 2K로 설정되고 셀프 리프레시 모드의 그것이 1K로 설정된 경우에 있어서 상기 두 모드들에서 발생되는 리프레시 어드레스 신호들과 이들 어드레스에 의해서 선택되는 워드 라인들을 예시하고 있다. 설명의 편의상, 도시된 바와 같이, 메모리 셀 어레이(10)는 2 개의 메모리 블럭들 BLK1 및 BLK2로 구성되고 각 블럭 당 1024 개의 행들(즉, 워드 라인들), 총 2048 개의 워드 라인들이 제공되어 있는 것으로 가정한다. 이 경우, 리프레시를 위해서는 적어도 11 비트들의 행 어드레스(RA0∼RA10)가 필요하다.
2K CBR 리프레시 모드에서는, 도 3의 상부에 도시되어 있는 바와 같이, 리프레시 어드레스 발생기(33)가 내부 리프레시 어드레스들 000h(=000000000002) 내지 7FFh(=111111111112)를 순차적으로 발생한다. 이로써, 두 메모리 블럭들(BLK1 및 BLK2) 상의 워드 라인들 WL0 내지 WL2047이 순차적으로 선택된다. 반면에, 1K 셀프 리프레시 모드에서는, 도 3의 하부에 도시되어 있는 바와 같이, 리프레시 어드레스 발생기(33)가 어드레스들 000h(=000000000002) 내지 3FFh(=011111111112)를 순차적으로 발생함으로써 각 쌍들의 워드 라인들 WL0와 WL1024, WL1과 WL1025, …, WL1023과 WL2047이 순차적으로 선택된다. 즉, 이 모드에서는 매 리프레시 사이클 마다 한쌍의 워드 라인들이 동시에 선택된다.
그러나, 하나의 반도체 메모리 장치에서, 1) CBR 리프레시 모드(예컨대, 2K CBR 모드)보다 더 작은 리프레시 사이클들(예컨대, 1K 사이클들)의 셀프 리프레시 모드가 수행되는 경우에는, 또, 이와 동일한 조건에서, 2) 적어도 1 사이클의 CBR 리프레시가 수행된 후 셀프 리프레시가 수행되는 경우 그리고 3) 셀프 리프레시가 수행된 후 적어도 1 사이클의 CBR 리프레시가 수행되고 이어서 다시 셀프 리프레시가 수행되는 경우에는, 주어진 셀프 리프레시 주기 동안에 적어도 하나의 행(즉, 워드 라인)이 선택되지 않아서 리프레시되지 않는 셀들이 존재하게 되는 데, 그 이유는 다음과 같다.
설명의 편의상, 도 3에 도시된 바와 같이 2K CBR 리프레시와 1K 셀프 리프레시가 수행되고, 리프레시 어드레스 발생기(33)의 초기 어드레스가 000h인 것으로 가정한다. 이미 앞에서 기술한 바와 같이, 어떤 반도체 메모리 장치의 리프레시 모드가 셀프 모드로 변경되기 위해서는, 적어도 하나의 CBR 리프레시 사이클이 수행되는 것이 필요하다. 즉, 먼저, CBR 리프레시 모드의 수행이 개시되어야 하고, 그 모드 동안에
Figure 1019970066535_B1_M0002
및
Figure 1019970066535_B1_M0001
신호들이 주어진 시간 길이(예컨대, 100㎲) 이상 동안 로우 레벨들로 유지될 때 셀프 모드로의 진입이 이루어진다. 따라서, 1K 셀프 리프레시 모드의 시작 사이클은 2K CBR 모드의 그것과 동일하므로 리프레시 어드레스 발생기(33)의 초기 어드레스 000h에 의해서 도 3에 도시된 메모리 블럭 BLK1의 첫 번째 워드 라인 WL0가 선택된다. 이어, 연속적인 셀프 리프레시 사이클들이 수행되고 리프레시 어드레스 발생기(33)은 어드레스들을 001h, 002h, …, 3FFh를 순차로 발생한다. 따라서, 워드 라인 쌍들 WL1 및 WL1025, WL2 및 WL1026, …, WL1023 및 WL2047이 차례로 선택된다. 결국, 1K 셀프 리프레시 구간(self refresh term) 동안에 블럭 BLK2의 첫 번째 워드 라인 WL1024가 선택되지 않는다. 이 워드 라인 WL1024는 다음의 셀프 리프레시 구간에서 선택된다.
도 4에 도시된 바와 같이 2K CBR 리프레시의 1 사이클이 수행된 이후 1K 셀프 리프레시가 수행되는 경우에는, 블럭 BLK2의 첫 번째 및 두 번째 워드 라인들 WL1024 및 WL1025가 선택되지 않는다.
또한, 도 5에 도시된 바와 같이, 1K 셀프 리프레시가 수행된 후 2K CBR 리프레시의 1 사이클이 수행되고 이어서 다시 1K 셀프 리프레시가 수행되는 경우에 있어서, 첫 번째 셀프 리프레시에서는 블럭 BLK2의 워드 라인 WL1024, CBR 리프레시에서는 블럭 BLK1의 워드 라인 WL1021(단, BLK2의 WL2045가 선택된 경우), 그리고 두 번째 셀프 리프레시에서는 블럭 BLK1의 워드 라인 WL1022가 선택되지 않는다.
이상과 같이, CBR 리프레시 모드와 이 모드보다 작은 리프레시 사이클들을 갖는 셀프 리프레시 모드가 하나의 반도체 메모리에서 수행되면, 주어진 리프레시 주기 동안에 적어도 하나의 행 즉, 워드 라인이 선택되지 않아서 리프레시되지 않는 셀들이 존재하게 된다.
따라서, 본 발명의 한 목적은, 하나의 반도체 메모리 장치에서, 상이한 리프레시 사이클들의 리프레시 모드들이 함께 수행될 수 있도록 하는 방법 및 그 회로를 제공하는 것이다.
본 발명의 다른 목적은, 하나의 반도체 메모리 장치에서 서로 다른 사이클들의 리프레시 모드들이 연속적으로 수행됨에도 불구하고 해당 모드에서 상기 메모리 장치의 모든 셀들이 리프레시될 수 있도록 하는 방법 및 그 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 하나의 반도체 메모리 장치에서, CBR 리프레시 모드와 이 CBR 모드보다 작은 리프레시 사이클들의 셀프 리프레시 모드가 함께 수행될 수 있도록 하는 리프레시 제어 방법 및 그 회로를 제공하는 것이다.
도 1은 본 발명의 기술적인 배경을 보여주는 블럭도;
도 2는 전형적인 리프레시 어드레스 발생기 및 행 어드레스 버퍼의 상세한 구성을 보여주는 도면;
도 3은 상이한 리프레시 사이클들의 리프레시 모드들에서 발생되는 리프레시 어드레스 신호들과 이들에 의해서 선택되는 워드 라인들을 보여주는 도면;
도 4는 상이한 리프레시 사이클들의 리프레시 동작들이 수행되는 혼합 리프레시 모드의 일 예의 타이밍도;
도 5는 상이한 리프레시 사이클들의 리프레시 동작들이 수행되는 혼합 리프레시 모드의 다른 예의 타이밍도;
도 6은 본 발명에 따른 리프레시 회로의 바람직한 실시예를 보여주는 블럭도;
도 7은 도 6의 어드레싱 모드 제어기의 상세 회로도;
도 8은 도 6에 도시된 리프레시 어드레스 발생기의 최하위 비트 위치의 플립 플롭의 상세 회로도;
도 9는 도 6에 도시된 리프레시 어드레스 발생기의 최하위 비트 위치의 플립 플롭을 제외한 나머지 플립 플롭들 각각의 상세 회로도;
도 10은 도 6의 리프레시 회로의 예시적인 CBR 리프레시 동작을 개략적으로 보여주는 타이밍도;
도 11은 도 6의 리프레시 회로의 예시적인 셀프 리프레시 동작을 개략적으로 보여주는 타이밍도; 그리고
도 12는 도 6에 도시된 리프레시 어드레스 발생기의 셀프 리프레시 종료 조건을 개략적으로 보여주는 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 셀 어레이 11 : 행 어드레스 버퍼
30 : 리프레시 회로 100 : 셀프 리프레시(SR) 주기 발생기
200 : 리프레시 제어 회로 203 : CBR 마스터
204 : SR 진입 제어기 205 : SR 마스터
206 : SR 주기 제어기 207 : 펄스 발생기
208 : 어드레싱 모드 제어기 300 : 리프레시 어드레스 발생기
상기한 목적들을 달성하기 위해, 본 발명의 일 특징에 따르면, 반도체 메모리 장치는, 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와, 서로 다른 리프레시 사이클들을 갖는 적어도 2 개의 제 1 및 제 2 리프레시 모드들 동안에 상기 행들을 선택하기 위한 내부 어드레스들을 발생하는 수단 및; 상기 제 1 및 제 2 리프레시 모드들의 변화에 무관하게 상기 제 1 및 제 2 리프레시 모드들 각각의 주어진 리프레시 주기 동안에 상기 행들 모두가 선택되도록 상기 어드레스 발생 수단을 제어하는 수단을 포함한다. 여기서, 상기 제어 수단은 상기 적어도 하나의 리프레시 주기 동안에 상기 어드레스들 각각으 ㅣ최상위 비트가 최하위 비트로서 사용되도록 상기 얻레스 발생수단을 제어한다. 게다가,
이 실시예에 있어서, 상기 제 1 리프레시 모드의 사이클 수보다 크며, 상기 제어 수단은 상기 제 1 리프레시 모드 동안에 상기 어드레스들 각각의 최상위 비트가 최하위 비트로서 사용되도록 그리고 상기 제 1 리프레시 모드 동안의 어드레스 시퀀스와 상기 제 2 리프레시 모드 동안의 어드레스 시퀀스가 상이하도록 상기 어드레스 발생 수단을 제어함에 따라 상기 메모리 셀 어레이의 상기 행들이 서로 교대로 선택된다.
다른 특징에 따르면, 행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치를 동작시키는 방법은, 제 1 리프레시 모드 동안에 제 1 시퀀스의 내부 어드레스들을 발생하는 단계 및, 제 2 리프레시 모드 동안에 상기 제 1 시퀀스와 상이한 제 2 시퀀스의 내부 어드레스들을 발생하는 단계를 포함한다.
또 다른 특징에 따르면, 행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치를 동작시키는 방법은, 제 1 사이클 수의 제 1 리프레시 모드 동안에 제 1 시퀀스의 내부 어드레스들을 발생하는 단계 및, 상기 제 1 사이클 수보다 작은 제 2 사이클 수의 제 2 리프레시 모드 동안에 상기 제 1 시퀀스와 상이한 제 2 시퀀스의 내부 어드레스들을 발생하는 단계를 포함한다.
이상과 같은, 본 발명의 리프레시 방법 및 회로는 DRAM 및 PSRAM (pseudo-static random access memroy)에서 구현될 수 있다.
다음에는 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 다음에 설명되는 실시예는 본 발명에 대한 이해를 돕기위한 것일 뿐이지 본 발명을 거기에 한정하려는 것이 아님을 유의해야 한다.
도 6에는 본 발명에 따른 리프레시 회로의 바람직한 실시예가 도시되어 있다. 도 6을 참조하면, 이 실시예의 반도체 메모리 장치는, 서로 다른 리프레시 사이클들의 적어도 2 개의 리프레시 모드들이 차례로 수행될 때, 상기 리프레시 모드들 각각의 주어진 리프레시 주기 동안에 모든 메모리 셀들이 리프레시되도록 상기 리프레시 모드들에서 리프레시 어드레스들을 서로 다른 증가 순서로 각각 발생하는 리프레시 회로를 구비한다. 이 리프레시 회로는 셀프 리프레시 타이머(110)와 리프레시 제어 회로(200) 및, 리프레시 어드레스 발생기(300)를 구비고 있다.
상기 셀프 리프레시 타이머(100)는 2진 카운터로 구성되며 상기 셀프 리프레시 제어 회로(200)로부터의 셀프 모드 진입 제어 신호(SMTR)에 응답해서 동작한다. 이 타이머(100)는 주어진 셀프 리프레시 주기에 해당하는 셀프 리프레시 주기 펄스 신호(Q2)를 발생한다.
상기 리프레시 제어 회로(200)는
Figure 1019970066535_B1_M0001
신호 및
Figure 1019970066535_B1_M0002
신호를 각각 받아들이는 버퍼들(201 및 202)과, 이 버퍼들의 출력들(PR 및 PC)을 받아들여서 CBR 리프레시 모드를 검출하고 CBR 리프레시 모드일 때 리프레시 인에이블 신호(PRFHB)를 발생하는 CBR 마스터(203)를 구비하고 있다. 또, 상기 제어 회로 200은 상기 CBR 마스터(203)로부터의 상기 리프레시 인에이블 신호(PRFHB)가 소정의 시간 간격 동안 활성화될 때 반도체 메모리의 리프레시 모드가 CBR 모드로부터 셀프 모드로 전환되도록 하기 위한 셀프 모드 진입 제어 신호(SMTR)를 발생하는 셀프 리프레시 진입 제어기(204)와, 상기 주기 펄스 신호(Q2)와 상기 셀프 모드 진입 제어 신호(SMTR)에 응답해서 상기 셀프 리프레시 주기 펄스 신호(Q2)의 지연 신호(SRFHP) 및 셀프 리프레시 인에이블 신호(PSRAS)를 발생하는 셀프 리프레시 마스터(205)를 더 구비하고 있다. 또한, 상기 제어 회로(200)는 상기 셀프 리프레시 인에이블 신호(PSRAS)와 상기 지연된 셀프 리프레시 주기 펄스 신호(SRFHP)에 응답해서 셀프 리프레시 주기 제어 신호(SRSP)를 발생하는 셀프 리프레시 주기 제어기(206)와, 버퍼 201의 출력 신호(PR)와 상기 셀프 리프레시 주기 제어 신호(SRSP)에 응답해서 리프레시 구동 펄스(PRD)를 발생하는 펄스 발생기(207), 그리고 셀프 리프레시 타이머(100)로부터의 셀프 리프레시 주기 펄스 신호(Q2) 및 그것의 분주 신호(Q3), 상기 CBR 마스터(203)로부터의 리프레시 인에이블 신호(PRFHB), 셀프 리프레시 마스터(205)로부터의 셀프 리프레시 인에이블 신호(PSRAS) 및 펄스 발생기(207)로부터의 리프레시 구동 펄스(PRD)를 조합하는 것에 의해서 CBR 모드 또는 셀프 모드에 적합한 리프레시 어드레스들을 발생하도록 리프레시 어드레스 발생기(300)의 동작을 제어하는 어드레싱 모드 제어기(208)를 더 구비하고 있다.
상기 리프레시 어드레스 발생기(300)는 m 비트 2진 리플 카운터를 구비한다. 상기 카운터는 직렬로 연결되는 m 개의 단위 카운터들(unit counters) 즉, 토글 플립 플롭들 FFA0∼FFAm-1으로 구성된다. 이 리프레시 어드레스 발생기(300)는 m 비트 리프레시 어드레스 C0∼Cm-1을 발생한다. 도시된 바와 같이, 최하위 비트 위치의 플립 플롭 FFA0는 리프레시 제어 회로(200)로부터의 LSB 제어 펄스 신호(CNTP)를 공급받아서 최하위 비트 어드레스 신호(C0)와 그것의 상보 신호(CT0)를 발생한다. 다음 비트 위치의 플립 플롭 FFA1은 상기 신호 CT0를 공급받아서 다음 비트 어드레스 신호(C1) 및 그것의 상보 신호(CT1)를 발생한다. 이와 같이, 나머지 플립 플롭들 FFA2, FFA3, …, 그리고 FFAm-1 각각은 그것의 바로 하위 비트 위치의 플립 플롭으로부터 어드레스 신호의 상보 신호를 받아들여서 해당 비트 어드레스 신호 및 그것의 상보 신호를 발생한다. 상기 각 플립 플롭들(FFA0∼FFAm-1)의 출력들(C0, C1, C2, …, 그리고 Cm-1)은 어드레스 버퍼 회로(11) 내의 버퍼들(ABm-1, AB0, AB1, …, 그리고 ABm-2)로 각각 순서대로 제공된다. 즉, 리프레시 어드레스 발생기(300)에서, 최하위 비트 위치의 플립 플롭(FFA0)은 행 어드레스 버퍼 회로(11)의 최상위 비트 위치의 버퍼(ABm-1)와 연결되고, 다음 하위 비트 위치의 플립 플롭(FFA1)은 행 어드레스 버퍼 회로(11)의 최하위 비트 위치의 버퍼(AB0)와 연결되며, 다음의 나머지 플립 플롭들(FFA2∼FFAm-1)은 나머지 버퍼들(AB1∼ABm-2)과 각각 연결된다. 또, 각 플립 플롭 FFA0, FFA1, …, 또는 FFAm-2의 출력 C0, C1, C2, …, 또는 Cm-2의 상보 출력 CT0, CT1, CT2, …, 또는 CTm-2는 그것의 다음 비트 위치의 플립 플롭의 입력으로 제공된다.
상기 플립 플롭들(FFA0∼FFAm-1)로부터 m 비트 리프레시 어드레스(C0∼Cm-1)이 행 어드레스 버퍼 회로(11)로 공급되는 것은 리프레시 제어 회로(200)로부터의 어드레스 출력 제어 신호(PRCNT)에 의해 제어된다. 상기 플립 플롭들(FFA0∼FFAm-1)로부터 출력된 어드레스 비트 신호들(C0, C1, …, 그리고 Cm-1)은, 종래 기술(도 3 참조)과는 달리, 행 어드레스 버퍼 회로(11) 내의 대응하는 버퍼들 (ABm-1, AB0, …, 그리고 ABm-2)로 각각 제공된다. 행 어드레스 버퍼 회로(11)는 m 비트 행 어드레스(RA0∼RAm-1)를 행 어드레스 디코더(13)로 제공함으로써 워드 라인(들)이 선택되도록 한다.
도 7은 도 6의 어드레싱 모드 제어기(208)의 상세한 회로 구성을 보여주고 있다. 도 7을 참조하면, 어드레싱 모드 제어기(208)는 리프레시 구동 펄스(PRD), 셀프 리프레시 인에이블 신호(PSRAS) 및 리프레시 인에이블 신호(PRFHB)를 받아들여서 상기 어드레스 출력 제어 신호(PRCNT)를 발생하는 회로(210)를 구비하고 있다. 상기 회로 210은 도시된 바와 같이 NAND 게이트들 51 및 54와, NOR 게이트 52 및 인버터들 53, 55 및 56으로 구성된다. 또, 상기 어드레싱 모드 제어기(208)는 셀프 리프레시 타이머(100)의 출력들 Q2 및 Q3, 상기 셀프 리프레시 인에이블 신호(PSRAS) 및 상기 어드레스 출력 제어 신호(PRCNT)를 받아들여서 LSB 제어 펄스 신호(CNTP)를 발생하는 회로(220)를 구비하고 있다. 상기 회로 220은 NAND 게이트들 61 및 65, 전달 게이트 62, 트랜지스터 64, 인버터들 63, 66, 67, 68, 70, 72 및 73, 그리고 NOR 게이트들 69 및 71로 구성된다. 또한, 상기 어드레싱 모드 제어기(208)는 상기 셀프 리프레시 인에이블 신호(PSRAS)를 사용하여 리셋 신호(RST)를 발생하는 회로(230)를 더 구비하고 있다. 상기 회로 230은 지연 회로 81과 XOR 게이트 82로 구성된다. 이 회로들 210, 220 및 230에 대해서는 추후 상세히 설명하겠다.
도 8은 도 6에 도시된 리프레시 어드레스 발생기(300)의 최하위 비트 위치의 플립 플롭(FFA0)의 상세 회로도이다. 도 8을 참조하면, 상기 플립 플롭(FFA0)은 마스터-슬레이브 토글 플립 플롭 회로(310)와, 스위치 회로(320) 및, 리셋 회로(330)를 구비하고 있다. 상기 플립 플롭 회로(310)는 인버터들 801, 803, 804, 806, 808, 809, 813, 814 및 816, 전달게이트들 802, 805, 807, 812, 815 및 816으로 구성된다. 상기 스위치 회로(320)는 인버터들 817 및 818, 트랜지터들 819 및 820으로 구성된다. 상기 리셋 회로(340)은 트랜지스터들 821 및 822로 구성된다.
이 플립 플롭(FFA0)의 마스터-슬레이브 토글 플립 플롭 회로(310)에서, LSB 제어 펄스 신호(CNTP)가 하이 레벨(또는 논리적 1)일 때, 전달 게이트들 802 및 810이 열려서 노드 N1 상의 신호('신호 S_N1'이라 함)는 토글됨과 동시에 노드 N2 상의 신호('신호 S_N2'라 함)는 인버터들 808 및 809에 의해 래치된다. 상기 펄스 신호(CNTP)가 로우 레벨(또는 논리적 0)일 때에는, 전달 게이트들 805 및 807이 열려서 신호 S_N1이 인버터들 803 및 804에 의해 래치되고 이와 동시에 상기 신호 S_N1은 노드 N2를 통해 노드 N3 상으로 전달된다. 한편, 어드레스 출력 제어 신호(PRCNT)가 로우 레벨일 때에는 전달 게이트 812가 열려서 노드 N4 상에는 노드 N3 상의 신호('신호 S_N3'라 함)의 반전된 신호('신호 IS_N3'라 함)가 노드 N4 상에 래치된다. 상기 어드레스 출력 제어 신호(PRCNT)가 하이 레벨일 때에는 전달 게이트 815가 열려서 노드 N4 상의 신호('신호 S_N4'라 함)가 리프레시 어드레스의 최하위 비트 신호 C0로서 출력된다. 이 신호 C0는 행 어드레스 버퍼 회로(11) 내의 최상위 비트 위치의 버퍼 ABm-1으로 전달된다.
스위치 회로(320)에서, 셀프 리프레시 인에이블 신호(PSRAS)가 로우 레벨일 때 트랜지스터 819가 도통된다. 이로써, 노드 N3 상의 신호 S_N3는 노드 N6를 통해 신호 CT0로서 출력된다. 반면에, 상기 셀프 리프레시 인에이블 신호(PSRAS)가 하이 레벨일 때에는 트랜지스터 819가 부도통되고 트랜지스터 820이 도통된다. 이로써, LSB 제어 펄스 신호(CNTP)가 노드들 N5 및 N6를 통해 신호 CT0로서 출력된다. 앞에서 기술한 바와 같이, 이 신호 CT0는 다음 비트 위치의 플립 플롭(FFA1)으로 전달된다.
리셋 회로(330)에서, 어드레싱 모드 제어기(208) 내의 제어 회로 230으로부터 인가되는 리셋 신호(RST)가 하이 레벨일 때 트랜지스터들 821 및 822가 도통된다. 이로써, 노드 N2 상의 신호 S_N2는 로우 레벨로 그리고 노드 N4 상의 신호 S_N4는 하이 레벨로 각각 리셋된다. 이와 같은 리셋 동작은 셀프 리프레시 모드로부터 빠져나올 때 필요한 것으로, 이에 대해서는 추후 상세히 설명한다.
도 9는 도 6에 도시된 리프레시 어드레스 발생기의 최하위 비트 위치의 플립 플롭(FFA0)을 제외한 나머지 플립 플롭들(FFA1, FFA2, …, 그리고 FFAm-1) 각각의 상세 회로도이다. 도시된 바와 같이, 상기 각 플립 플롭 FFA1, FFA2, …, 또는 FFAm-1은 매스터-슬레이브 토글 플립 플롭 회로 만으로 구성된다. 각 플립 플롭(FFAi)(여기서, i=1, 2, …, 또는, m-1)의 입력 노드 N15 상으로는 그것의 바로 하위 비트 위치의 플립 플롭(FFAi-1)의 출력 신호 CTi-1이 인가된다. 예를 들면, 플립 플롭 FFA1의 입력 노드 N15으로는 플립 플롭 FFA0의 출력 CT0가 인가된다.
각 플립 플롭(FFAi)에서, 바로 하위 비트 위치의 플립 플롭(FFAi-1)의 상기 출력 신호 CTi-1이 하이 레벨일 때 전달 게이트들 902 및 910이 열려서 노드 N11 상의 신호('S_N11'라 함)는 토글됨과 동시에 노드 N12 상의 신호('S_N12'라 함)는 인버터들 908 및 909에 의해 래치된다. 반면에, 상기 신호 CTi-1이 로우 레벨일 때에는 전달 게이트들 905와 907이 열려서 상기 신호 S_N11이 인버터들 903과 904에 의해 래치됨과 동시에 상기 신호 S_N11은 노드 N12를 통해 노드 N13 상으로 전달된다.
한편, 어드레스 출력 제어 신호(PRCNT)가 로우 레벨일 때에는 전달 게이트 912가 열려서 노드 N14 상에는 상기 신호 S_N13의 반전된 신호('IS_N13'라 함)가 래치된다. 그러나, 이때, 전달 게이트 915는 닫혀있으므로 상기 신호 IS_N13은 행 어드레스 버퍼 회로(11) 내의 대응하는 어드레스 버퍼 ABi-1로 전달되지 않는다. 반면에, 상기 어드레스 출력 제어 신호(PRCNT)가 하이 레벨일 때에는 전달 게이트 915가 열려서 노드 N14 상의 상기 신호 IS_N13이 상기 대응하는 버퍼 ABi-1로 전달된다.
설명의 편의상, 메모리 셀 어레이(10)가, 도 3에 도시된 바와 같이, 2 개의 메모리 블럭들 BLK1 및 BLK2로 구성되고 각 블럭 당 1024 개의 워드 라인들 (즉, 총 2048 개의 워드 라인들)이 제공되어 있는 경우를 고려한다. 이런 경우, 메모리의 리프레시를 위해서는 적어도 11 비트들의 행 어드레스(RA0∼RA10) 및 그와 관련된 회로들이 필요하다는 것이 잘 이해될 것이다.
<CBR 리프레시 모드>
도 10은 위와 같은 조건 하에서의 도 6의 리프레시 회로의 2K CBR 리프레시 동작을 개략적으로 보여주는 타이밍도이다. 다음에는 도 6 내지 10을 참조하여 이 리프레시 모드에서의 본 실시예의 리프레시 회로의 동작에 대해 설명한다. 설명의 편의상, 11개의 플립 플롭들(FFA0, FFA1, …, 그리고 FFA10)의 노드들 N1 내지 N3, 그리고 N11 내지 N13이 하이 레벨들로 프리세트되어 있다고 가정한다.
먼저,
Figure 1019970066535_B1_M0002
와
Figure 1019970066535_B1_M0001
신호들이 하이 레벨들로 유지되는 구간 동안에, 도 10에 도시된 바와 같이, 리프레시 인에이블 신호(PRFHB)와 LSB 제어 펄스 신호(CNTP)는 하이 레벨들로 유지되는 반면에, 셀프 리프레시 인에이블 신호(PSRAS) 및 어드레스 출력 제어 신호(PRCNT)는 로우 레벨들로 유지된다. 이때, 스위치 회로(320)는 로우 레벨의 셀프 리프레시 인에이블 신호(PSRAS)에 응답해서 노드 N3와 노드 N6를 전기적으로 연결한다. 따라서, 노드 N6를 통해서 하이 레벨의 신호 S_N3가 신호 CT0로서 출력된다. 또한, 이때, 어드레스 출력 제어 신호(PRCNT)에 응답해서, 전달 게이트 812가 열리게 되므로 노드 N4 상에는 상기 신호 S_N3의 상보 신호(즉, 로우 레벨의 신호 IS_N3)가 래치된다. 하지만, 이때, 전달 게이트 815는 닫힌 상태로 있어서 상기 노드 N4 상에 래치된 로우 레벨의 신호 S_N4는 어드레스 버퍼 AB10으로 제공되지 않는다. 한편, 이때, LSB 제어 펄스 신호(CNTP)가 하이 레벨이기 때문에, 전달 게이트들 802와 810이 열리고 전달 게이트들 805와 807은 닫힌다. 그 결과, 노드 N1 상의 신호 S_N1이 토글되어서 로우 레벨로 떨어짐과 동시에 노드 N2 상의 하이 레벨 의 신호 S_N2는 인버터들 808 및 809에 의해 래치된다.
이어,
Figure 1019970066535_B1_M0002
신호가
Figure 1019970066535_B1_M0001
신호에 앞서 활성화되면, 리프레시 인에이블 신호(PRFHB)는 로우 레벨로 떨어진다. 이때, 셀프 리프레시 인에이블 신호(PSRAS)는 여전히 로우 레벨들로 각각 유지된다. 따라서, 노드 N3와 노드 N6는 스위치 회로(320)에 의해 상호 전기적으로 연결된다. 또한, 어드레싱 모드 제어기(208) 내의 제어 회로 210은 하이 레벨의 어드레스 출력 제어 신호(PRCNT)를 리프레시 어드레스 발생기(300)로 공급한다. 따라서, 전달 게이트 812는 닫히고 전달 게이트 815가 열려서 노드 N4 상의 로우 레벨의 신호 S_N4(즉, C0)가 행 어드레스 버퍼 회로(11) 내의 최상위 비트 위치의 버퍼 AB10으로 제공된다.
한편, 이때, 제어 회로 220 내의 NAND 게이트 65의 출력이 하이 레벨이므로 NOR 게이트 71의 출력은 로우 레벨로 떨어진다. 따라서, 상기 제어 회로 220은 로우 레벨의 LSB 제어 펄스 신호(CNTP)를 공급한다. 그 결과, 전달 게이트들 801과 810이 닫히는 반면 전달 게이트들 805와 807은 열려서 노드 N1 상의 신호 S_N1은 인버터들 803과 806에 의해 래치됨과 동시에 노드들 N3 및 N6 상으로 전달된다.
나머지 플릅 플롭들 FFA1, FFA2, …, 그리고 FFA10 각각도 LSB 제어 펄스 신호(CNTP) 대신에 자신의 바로 하위 비트 위치의 플립 플롭의 출력 Ci-1(여기서, i=1, 2, …, 또는 10)에 응답하여 동작하는 것을 제외하고는 위에서 기술한 바와 같은 방식으로 동작한다는 것이 잘 이해될 것이다. 따라서, 설명의 간략화를 위해, 상기 각 플립 플롭의 동작에 대한 설명을 생략한다.
결국, 이 2K CBR 모드에서는, 리프레시 어드레스 발생기(300)가 리프레시 어드레스들 000h, 400h, 001h, 401h, …,3FFh, 그리고 7FFh를 이 순서대로 발생한다. 따라서, 도 10에 도시된 바와 같이, 워드 라인들 WL0, WL1024, WL1, WL1025, WL2, WL1026, …, WL1023, 그리고 WL2047이 이 순서대로 선택된다. 즉, 두 메모리 블럭들(BLK1, BLK2)에서 교대로 하나의 워드 라인이 선택된다. 이는 플립 플롭 FFA0의 출력 C0가 최상위 비트 위치의 어드레스 버퍼 AB10으로 제공되기 때문이다.
<셀프 리프레시 모드>
도 11은 도 6의 리프레시 회로의 1K 셀프 리프레시 동작을 개략적으로 보여주는 타이밍도이다. 다음에는 도 6 내지 9, 그리고 도 11을 참조하여 이 리프레시 모드에서의 본 실시예의 리프레시 회로의 동작에 대해 설명한다. 설명의 편의상, 각 플립 플롭(FFA0, FFA1, …, 또는 FFA10)의 노드들 N1 내지 N3, 그리고 N11 내지 N13이 하이 레벨들로 프리세트되어 있다고 가정한다. 이 모드를 위해서는 적어도 10 비트들의 행 어드레스(RA0∼RA9) 및 그와 관련된 회로들이 필요하다는 것이 잘 이해될 것이다.
먼저, 도 11을 참조하면,
Figure 1019970066535_B1_M0002
와
Figure 1019970066535_B1_M0001
신호들이 하이 레벨들로 유지되는 구간 동안에는, 리프레시 인에이블 신호(PRFHB)와 LSB 제어 펄스 신호(CNTP)는 하이 레벨들로 유지되는 반면에, 리프레시 구동 펄스 신호(PRD), 셀프 모드 진입 제어 신호(SMTR), 셀프 리프레시 인에이블 신호(PSRAS), 셀프 리프레시 주기 제어 신호(SRSP) 및 어드레스 출력 제어 신호(PRCNT)는 로우 레벨들로 유지된다. 이때, 도 8의 스위치 회로(320)는, CBR 모드에서와 마찬가지로, 셀프 리프레시 인에이블 신호(PSRAS)에 응답해서 노드 N3를 노드 N6와 전기적으로 연결한다. 따라서, 노드 N6를 통해서 하이 레벨의 신호 S_N3가 신호 CT0로서 출력된다. 또한, 이때, 어드레스 출력 제어 신호(PRCNT)에 응답해서, 전달 게이트 812가 열리게 되므로 노드 N4 상에는 신호 S_N3의 상보 신호(즉, 로우 레벨의 신호 IS_N3)가 래치된다. 하지만, 이때, 전달 게이트 815는 닫힌 상태로 있어서 상기 노드 N4 상에 래치된 로우 레벨의 신호 S_N4는 어드레스 버퍼 AB10으로 제공되지 않는다. 한편, 이때, LSB 제어 펄스 신호(CNTP)가 하이 레벨이기 때문에, 전달 게이트들 802와 810이 열리고 전달 게이트들 805와 807은 닫힌다. 그 결과, 노드 N1 상의 신호 S_N1이 토글되어서 로우 레벨로 떨어짐과 동시에 노드 N2 상의 하이 레벨 의 신호 S_N2는 인버터들 808 및 809에 의해 래치된다.
이어,
Figure 1019970066535_B1_M0002
신호가
Figure 1019970066535_B1_M0001
신호에 앞서 활성화되면, CBR 모드에서와 마찬가지로, 리프레시 인에이블 신호(PRFHB)는 로우 레벨로 떨어진다. 이때, 셀프 리프레시 인에이블 신호(PSRAS)는 여전히 로우 레벨로 유지되나 리프레시 구동 펄스 신호(PRD)와 어드레스 출력 제어 신호(PRCNT)는 하이 레벨들로 변한다. 따라서, 전달 게이트 812는 닫히고 전달 게이트 815가 열려서 노드 N4 상의 로우 레벨의 신호 S_N4(즉, C0)가 행 어드레스 버퍼 회로(11) 내의 최상위 비트 위치의 버퍼 AB10으로 제공된다. 이때, 다른 플립 플롭들 FFA1∼FFA10의 출력들 CT1∼CT10 모두가 로우 레벨들로 유지되므로 리프레시 어드레스 발생기(300)는 000h의 행 어드레스를 발생한다. 따라서, 워드 라인 WL0가 선택된다.
이로부터 소정의 시간(예컨대, 100㎲)이 경과되면, 다시 도 6을 참조하여, 셀프 리프레시 진입 제어기(204)는 하이 레벨의 셀프 모드 진입 제어 신호(SMTR)를 발생한다. 이 신호(SMTR)에 응답해서 리프레시 타이머(100)가 동작하기 시작함으로써 셀프 모드로의 진입이 이루어진다. 이 리프레시 타이머(100)는 이미 앞에서 설명한 바와 같이 소정의 주파수의 셀프 리프레시 주기 펄스 신호(Q2)와 그것의 1/2 분주 신호(Q3)를 발생한다. 따라서, 셀프 리프레시 마스터(205)는 셀프 리프레시 주기 펄스 신호(Q2)에 응답해서 셀프 리프레시 주기 펄스 신호(Q2)의 지연된 신호(SRFHP)와 하이 레벨의 셀프 리프레시 인에이블 신호(PSRAS)를 발생함으로써 메인 셀프 모드가 수행되기 시작한다. 이때, 도 8의 스위치 회로(320)는 하이 레벨의 셀프 리프레시 인에이블 신호(PSRAS)에 응답해서 노드 N5를 노드 N6와 전기적으로 연결한다. 이로써, LSB 제어 펄스 신호(CNTP)가 LSB 버퍼 AB0에 대응하는 플립 플롭 FFA1로 제공됨과 아울러 플립 플롭 FFA0로부터의 로우 레벨(즉, 논리적 0)의 리프레시 어드레스 신호 C0가 MSB 버퍼 AB10으로 공급된다. 이때, 다른 플립 플롭들 FFA1∼FFA10의 출력들 CT1∼CT10 모두는 여전히 로우 레벨들로 유지되므로 리프레시 어드레스 발생기(300)로부터는 000h의 행 어드레스가 출력된다. 따라서, 이때에도 워드 라인 WL0가 선택된다. 이와 같이, 메인 셀프 모드의 시작 사이클 동안에는, 셀프 모드 진입 사이클(즉, CBR 모드의 최종 시작 사이클)에서 선택되었던 워드 라인(예를 들면, WL0)이 한 번 더 선택된다. 바꾸어 말하면, 이 구간 동안, 리프레시 어드레스 발생기(300)는 셀프 진입 사이클의 어드레스를 재발생한다. 한편, 이 초기 어드레스는 하나의 주어진 셀프 리프레시 주기 동안에 적어도 2회 또는 그 이상 발생될 수도 있다.
하지만, 이때까지, 셀프 리프레시 주기 제어기(206)의 출력 신호(SRSP)는, 도 11에 도시된 바와 같이, 여전히 로우 레벨로 유지된다. 이것이 리프레시 구동 펄스 신호(PRD)가 로우 레벨로 떨어지도록 한다. 그 결과, 다시 도 7을 참조하여, 어드레싱 모드 제어기(208) 내의 제어 회로 210으로부터 출력되는 어드레스 출력 제어 신호(PRCNT)가 로우 레벨로 떨어진다. 따라서, 전달 게이트 812는 열리고 전달 게이트 815가 닫혀서 노드 N3 상의 로우 레벨의 신호 S_N3가 노드 N4로 전달된다.
이때, 셀프 리프레시 주기 펄스 신호(Q2)가 하이 레벨에 있다 하더라도 상기 신호(Q2)의 분주 신호(Q3)와 어드레스 출력 제어 신호(PRCNT)가 로우 레벨들로 유지되고 있기 때문에, 제어 회로 220의 출력 신호 즉, LSB 제어 펄스 신호(CNTP)는 여전히 로우 레벨로 유지된다. 그 결과, 전달 게이트들 801과 810이 닫히는 반면 전달 게이트들 805와 807은 열려서 노드 N1 상의 신호 S_N1은 인버터들 803과 806에 의해 래치됨과 동시에 노드 N3으로 전달된다.
이후, 셀프 리프레시 주기 제어기(206)는 셀프 리프레시 마스터(205)의 출력 신호(SRFHP)의 매 하강 에지 마다 미리 정해진 폭의 펄스 신호 즉, 오토 펄스 신호(SRSP)를 발생한다. 펄스 발생기(207)는 상기 오토 펄스(SRSP)에 응답해서 그것에 동기된 구동 펄스(PRD)를 발생한다. 이 구동 펄스(PRD)에 응답해서, 어드레싱 모드 제어기(208) 내의 회로 210은 상기 구동 펄스(PRD)와 동일한 파형을 갖는 어드레스 출력 제어 신호(PRCNT)를 발생한다. 또한, 이때, 제어 회로 220는 그것의 NOR 게이트 71 그리고 인버터들 72와 73에 의해 상기 어드레스 출력 제어 신호(PRCNT)의 상보 신호와 동일한 파형을 갖는 LSB 제어 펄스 신호(CNTP)를 발생한다.
나머지 플릅 플롭들 FFA1, FFA2, …, 그리고 FFA10 각각도 LSB 제어 펄스 신호(CNTP) 대신에 자신의 바로 하위 비트 위치의 플립 플롭의 출력 Ci-1(여기서, i=1, 2, …, 또는 10)에 응답하여 동작하는 것을 제외하고는 위에서 기술한 바와 같은 방식으로 동작한다는 것이 잘 이해될 것이다. 따라서, 설명의 간략화를 위해, 상기 각 플립 플롭의 동작에 대한 설명을 생략한다.
결국, 이 1K 셀프 리프레시 모드에서는, 리프레시 어드레스 발생기(300)가 리프레시 어드레스들 000h(셀프 진입 사이클), 000h(메인 셀프 루프의 시작 사이클), 001h, 002h, 003h, …,3FEh를 이 순서대로 발생한다. 따라서, 도 11에 도시된 바와 같이, 셀프 진입 사이클에서 워드 라인들 WL0이 선택된 후, 다음에 이어지는 메인 셀프 루프에서 워드 라인 쌍 WL0 및 WL1024, WL1 및 WL1025, WL2 및 WL1026, …, 그리고 WL1023 및 WL2047이 이 순서대로 선택된다. 이로써, 적어도 한 사이클의 CBR 모드가 수행된 후에 상기 CBR 모드보다 작의 사이클들의 셀프 모드가 수행되더라도, 셀프 진입을 위한 어드레스가 메인 셀프 루프의 첫 번째 어드레스로서 재발생됨으로써 셀프 모드 동안에 선택되지 않는 워드 라인이 존재하지 않는다.
다음에는, 위와 같이, 리프레시 어드레스들의 발생이 완료된 후,
Figure 1019970066535_B1_M0002
와
Figure 1019970066535_B1_M0001
신호들이 비활성화됨으로써 셀프 리프레시 모드로부터 빠져나오는 경우에 대해 설명한다. 도 12는 본 실시예의 리프레시 어드레스 발생기의 셀프 리프레시 종료 조건을 개략적으로 보여주는 타이밍도이다. 도 12를 참조하면,
Figure 1019970066535_B1_M0002
와
Figure 1019970066535_B1_M0001
신호들이 하이 레벨들로 변하면, 리프레시 인에이블 신호(PRFHB)와 셀프 모드 진입 제어 신호(SMTR) 및 셀프 리프레시 인에이블 신호(PSRAS)가 차례로 비활성화된다. 이때, 도 7의 제어 회로 230은 리셋 신호(RST)를 발생한다. 이로써, 플립 플롭 FFA0의 리셋 회로(330) 내 트랜지스터들 821 및 822가 도통된다. 그 결과, 노드 N3는 하이 레벨로 그리고 노드 N4는 로우 레벨로 각각 리셋된다.
이어,
Figure 1019970066535_B1_M0002
신호가
Figure 1019970066535_B1_M0001
신호에 앞서 활성화되어서 CBR 모드로 진입하면, 노드 N4 상 로우 레벨의 신호 C0가 행 어드레스 버퍼 회로(11) 내의 최상위 비트 위치의 버퍼 AB10으로 제공된다. 따라서, 셀프 리프레시 모드의 최종 사이클의 어드레스가 3FDh였다면, 다음의 CBR 모드의 첫 번째 사이클에서 리프레시 어드레스 발생기(300)는 행 어드레스 7FEh가 아닌 3FEh를 발생한다. 다음에 이어지는 CBR 사이클들에서, 상기 어드레스 발생기(300)은, 앞에서 기술한 바와 같은 방식으로, 어드레스들 7FEh, 3FFh, 7FFh, 000h, 400h, 001h, …, 7FDh, 그리고 3FDh를 이 순서대로 발생할 것이다. 만일, 상기 CBR 모드의 첫 번째 사이클에서 행 어드레스 7FEh가 발생되면, 한 주기의 CBR 모드 동안에 어드레스 3FEh는 발생되지 않으므로 하나의 워드 라인이 선택되지 않는다.
이상과 같이, 셀프 모드의 종료 구간에서 행 어드레스의 최상위 비트를 리셋시킴으로써, 셀프 모드 후의 CBR 모드 동안에 비선택되는 워드 라인이 존재하지 않는다.
끝으로, 메모리 셀 어레이가 2 개의 메모리 블럭들 BLK1 및 BLK2로 구성되고 각 블럭 당 1024 개의 워드 라인들이 제공되는 경우에 있어서, 서로 상이한 사이클들의 CBR 및 셀프 리프레시 모드들 각각이 그리고 그들이 연속적으로 수행될 때, 본 발명의 리프레시 회로에 의해 발생되는 리프레싱을 위한 어드레스 시퀀스를 예시하면 다음과 같다.
<CBR 리프레시 모드 동안의 행 어드레스 시퀀스의 예>
제 1 예
000h, 400h, 001h, 401h, 002h, 402h, …, 3FFh, 7FFh
제 2 예
2FDh, 6FDh, 2FEh, 6FEh, 2FFh, 6FFh, …, 3FFh, 7FFh, 000h, 400h, …, 2FCh, 6FCh
<셀프 리프레시 모드 동안의 행 어드레스 시퀀스의 예>
제 1 예
000h(self entry cycle), 000h, 001h, 002h, …, 3FFh
제 2 예
200h(self entry cycle), 200h, 201h, 202h, …, 3FFh, 000h, 001h, …, 1FFh
<하나의 CBR 사이클 후에 수행되는 셀프 모드 동안의 행 어드레스 시퀀스의 예>
제 1 예
000h(1 CBR cycle), 400h(self entry cylce), 000h, 001h, 002h, …, 3FFh,
제 2 예
2FFh(1 CBR cycle), 6FFh(self entry cylce), 3FFh, 001h, 002h, …, 3FEh,
<셀프 리프레시가 수행된 후 1 사이클의 CBR 리프레시가 수행되고 이어서 다시 셀프 리프레시가 수행될 때 행 어드레스 시퀀스의 예>
제 1 예
000h(self entry cycle), 000h, 001h, 002h, …, 3FFh, 000h(1 CBR cycle), 400(self entry cycle), 000h, 001h, 002h, …, 3FFh
제 2 예
3FEh(self entry cycle), 3FEh, 3FFh, 000h, 001h, …, 3FDh, 3FFh(1 CBR cycle), 7FF(self entry cycle), 300, 301, 302, …, 3FFh, 3FFh, 000h, 001h, …, 3FEh
이상과 같은 본 발명에 따르면, 하나의 반도체 메모리 장치에서, 상이한 리프레시 사이클들의 리프레시 모드들이 함께 수행됨에도 불구하고, 해당 모드에서 상기 메모리 장치의 모든 셀들이 리프레시될 수 있다. 이로써, 본 발명의 리프레시 회로가 반도체 메모리 장치에 적용되면 그 메모리 장치의 소비 전력을 더 줄일 수가 있다.

Claims (15)

  1. 행들과 열들로 배열된 복수 개의 메모리 셀들의 어레이와;
    서로 다른 리프레시 사이클들을 갖는 적어도 2 개의 제 1 및 제 2 리프레시 모드들 동안에 상기 행들을 선택하기 위한 내부 어드레스들을 발생하는 수단 및;
    상기 제 1 및 제 2 리프레시 모드들의 변화에 무관하게 상기 제 1 및 제 2 리프레시 모드들 중 적어도 하나의 리프레시 주기 동안에 상기 메모리 셀 어레이의 상기 행들이 서로 교대로 선택되도록 상기 어드레스 발생 수단을 제어하는 수단을 포함하되,
    상기 제어 수단은 상기 적어도 하나의 리프레시 주기 동안에 상기 어드레스들 각각의 최상위 비트가 최하위 비트로서 사용되도록 상기 어드레스 발생 수단을 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 리프레시 모드의 사이클 수는 상기 제 2 리프레시 모드의 사이클 수보다 크며, 상기 제어 수단은 상기 제 1 리프레시 모드 동안에 상기 어드레스들 각각의 최상위 비트가 최하위 비트로서 사용되도록 그리고 상기 제 1 리프레시 모드 동안의 어드레스 시퀀스와 상기 제 2 리프레시 모드 동안의 어드레스 시퀀스가 상이하도록 상기 어드레스 발생수단을 제어함에 따라 상기 메모리 셀 어레이의 상기 행들이서로 교대로 선택되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 수단은 상기 제 2 리프레시 모드의 1 리프레시 주기 동안에 상기 제 2 리프레시 모드의 시작 사이클의 어드레스를 적어도 2회 발생하도록 상기 리프레시 어드레스 발생 수단을 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 수단은 상기 제 2 리프레시 모드의 최종 사이클에서 상기 각각의 어드레스의 상기 최상위 비트를 리셋시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 리프레시 모드는 CAS-before-RAS 리프레시 모드이고, 상기 제 2 리프레시 모드는 셀프 리프레시 모드인 반도체 메모리 장치.
  6. 행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치를 동작시키는 방법에 있어서:
    제 1 리프레시 모드 동안에 제 1 시퀀스의 내부 어드레스들을 발생하되, 상기 내부 어드레스들 각각의 최상위 비트가 최상위 비트로서 사용되도록 토글시키는 단계 및;
    제 2 리프레시 모드 동안에 상기 제 1 시퀀스와 상이한 제 2 시퀀스의 내부 어드레스들을 발생하는 단계를 포함하는 방법.
  7. 행들과 열들로 배열된 복수 개의 메모리 셀들을 갖는 반도체 메모리 장치를 동작시키는 방법에 있어서:
    제 1 사이클 수의 제 1 리프레시 모드 동안에 제 1 시퀀스의 내부 어드레스들을 발생하되, 상기 내부 어드레스들 각각의 최상위 비트를 토글시키는 단계 및;
    상기 제 1 사이클 수보다 작은 제 2 사이클 수의 제 2 리프레시 모드 동안에 상기 제 1 시퀀스와 상이한 제 2 시퀀스의 내부 어드레스들을 발생하는 단계를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 시퀀스의 상기 내부 어드레스들을 발생하는 단계는,
    상기 내부 어드레스들 각각의 최상위 비트를 토글시키는 단계를 포함하는 방법.
  9. 제 7 항에 있어서,
    상기 제 2 시퀀스의 상기 내부 어드레스들을 발생하는 단계는,
    주어진 리프레시 주기 동안에 상기 제 2 리프레시 모드의 시작 어드레스를 적어도 2회 발생하는 단계를 포함하는 방법.
  10. 제 7 항에 있어서,
    상기 제 2 시퀀스의 상기 내부 어드레스들을 발생하는 단계는,
    상기 제 2 리프레시 모드의 종료시 상기 각각의 어드레스의 최상위 비트를 리셋시키는 단계를 포함하는 방법.
  11. 복수 개의 워드 라인들과;
    리프레시 동작을 제어하기 위한 리프레시 제어기와;
    복수 개의 단위 카운터들을 구비하고, 상기 리프레시 제어 회로의 제어에 따라서 정해진 시퀀스의 리프레시 어드레스들을 발생하는 리프레시 어드레스 발생기와;
    복수 개의 단위 버퍼들을 구비하고, 상기 리프레시 어드레스들을 차례로 받아들이기 위한 행 어드레스 버퍼 및;
    상기 행 어드레스 버퍼의 출력을 디코딩하여 상기 워드 라인들 중의 적어도 하나를 선택하기 위한 행 디코더를 포함하되;
    상기 단위 카운터들 중의 최하위 비트 위치의 카운터가 상기 단위 버퍼들 중의 최상위 비트 위치의 버퍼와 연결되고, 상기 단위 카운터들 중의 나머지와 상기 단위 버퍼들 중의 나머지가 비트 위치 순서대로 각각 연결되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 리프레시 제어기는 CAS-before-RAS 리프레시 모드 동안에 상기 최하위 비트 단위 카운터의 출력을 토글시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 리프레시 제어기는 셀프 리프레시 모드의 1 주기 동안에 시작 어드레스를 적어도 2회 반복해서 발생하도록 상기 리프레시 어드레스 발생기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 리프레시 제어기는 상기 셀프 리프레시 모드의 디스에이블 신호를 인식해서 상기 최하위 비트 단위 카운터를 리셋시키는 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 최하위 비트 단위 카운터는;
    상기 리프레시 제어기로부터의 입력 펄스에 응답해서 토글되는 하나의 출력과 이 출력의 상보 출력을 발생하는 토글 플립 플롭과,
    상기 셀프 리프레시 모드일 때 상기 상보 출력을 다음 비트 위치의 단위 카운터의 입력단으로 전달하고 상기 셀프 리프레시 모드가 아닐 때 상기 입력 펄스를 다음 비트 위치의 단위 카운터의 상기 입력단으로 전달하는 스위치 회로 및,
    상기 리프레시 제어기로부터의 소정의 제어 신호에 응답해서 상기 토글 플립 플롭을 리셋시키는 리셋 회로를 포함하는 반도체 메모리 장치.
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