KR100858876B1 - 리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법 - Google Patents

리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법 Download PDF

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Abstract

본 발명은 오토리프레쉬모드 동안 필요에 따라 내부 어드레스에 대응되는 신호의 토글링을 제어할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 신호에 응답하여 제1 및 제2 토글제어신호를 생성하기 위한 토글 제어수단; 상기 제1 및 제2 토글제어신호에 응답하여 상기 복수의 제1 내지 제3, 제7 어드레스정보신호에 대응되는 복수의 비트라인구동신호와 복수의 제2 워드라인구동정보신호를 생성하기 위한 구동제어수단; 및 상기 복수의 비트라인구동신호와 복수의 제1 및 제2 워드라인구동정보신호에 응답하여 해당 셀을 액세스하기 위한 코어영역을 구비하는 반도체메모리소자를 제공한다.
Figure R1020070065414
오토리프레쉬모드, 셀프리프레쉬모드, 내부어드레스, 토글링, 제어

Description

리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE HAVING REFRESH MODE AND THERE FOR OPERATION METHOD}
도 1은 종래기술에 따른 반도체메모리소자 내 어드레스 카운터의 블록 구성도.
도 2는 도 1의 어드레스 카운팅부의 내부 회로도.
도 3은 도 1및 도 2에 도시된 종래기술에 따른 반도체메모리소자의 동작 파형도.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도.
도 5는 도 4에 도시된 오토리프레쉬 감지부의 내부 회로도.
도 6은 도 4의 감지신호 생성부의 내부 회로도.
도 7a는 퓨즈옵션이 컷팅된 경우에 따른 리프레쉬구간알림부의 동작 파형도.
도 7b는 퓨즈옵션이 컷팅되지 않은 경우에 따른 리프레쉬구간알림부의 동작 파형도.
도 8은 도 4의 제1 토글제어신호 생성부의 내부 회로도.
도 9는 도 4의 제2 토글제어신호 생성부의 내부 회로도.
도 10은 도 4의 워드라인 구동제어부의 블록 구성도.
도 11은 도 10에 도시된 입력제어부와 디코딩부와 제1 구동신호 생성부의 내부 회로도.
도 12는 도 4의 비트라인 구동제어부의 내부 회로도.
도 13a는 도 4의 서브홀 내 내부 회로도를 도시한 도면.
도 13b는 도 4의 서브워드라인 드라이빙부의 내부 회로도.
도 14a는 내부어드레스의 카운팅에 따른 제1 및 제2 토글제어신호의 레벨 변화를 도시한 것.
도 14b는 내부어드레스의 레벨 변화와 함께 제1 및 제2 토글제어신호가 비활성화된 경우를 도시한 도면.
도 15는 도 4 내지 도 13b에 도시된 본 발명에 따른 반도체메모리소자의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
400 : 토글제어부
410 : 리프레쉬구간알림부
450 : 토글제어신호 생성부
420 : 오토리프레쉬 감지부
430 : 감지신호 생성부
460 : 제1 토글제어신호 생성부
470 : 제2 토글제어신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리프레쉬 모드의 어드레스 카운팅 블록에 관한 것이다.
일반적으로, DRAM은 저장된 데이터가 손실되는 것을 방지하기 위해, 일정 간격으로 리프레쉬를 실시한다. 이러한, 리프레쉬 구동은 크게 오토리프레쉬와 셀프리프레쉬로 나뉜다. 리프레쉬 구동 시, 외부 인가없이 내부적으로 어드레스가 생성된다는 점에서는 동일하지만, 수행되는 간격과 길이, 외부 커맨드의 인가 여부에 있어서는 서로 다른 구동을 갖는다. 다시 언급하면, 오토리프레쉬는 외부에서 짧은 간격(수십 ns 주기)으로 오토리프레쉬커맨드(AREF)가 인가되어 빠르게 수행된다. 그리고 셀프리프레쉬는 비교적 긴 주기(보통 수 us 이상)로 시작과 끝을 알리는 커맨드(SREF, SREX)가 인가되어 상대적으로 느리게 수행된다.
도 1은 종래기술에 따른 리프레쉬 모드의 어드레스 카운터의 블록을 포함하는 반도체메모리소자의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 구동신호(EN_RAB12)와 리프레쉬신호(REF)에 응답하여 순차적으로 활성화되는 복수의 워드라인구동정보신호 MWLB<0:63>와 복수의 어드레스정보신호(AX01<0:3>, AX<20>, AX<21>, MSB<0:7>)를 생성하기 위한 내부어드레스 생성부(10)와, 복수의 어드레스정보신호(AX01<0:3>, AX<20>, AX<21>, MSB<0:7>)를 인가받아 비트라인구동신호(BISHLB)와 워드라인구동정보신호 FXB<0:7>를 생성하기 위한 구동제어부(20)와, 비트라인구동신호(BISHLB)와 워드라인구동정보신호 FXB<0:7>에 응답하여 해당 셀을 액세스하기 위한 코어영역(30)을 구비한다.
내부어드레스 생성부(10)는 구동신호(EN_RAB12)와 리프레쉬신호(REF)에 응답하여 순차적으로 1비트씩 내부어드레스(RAB<0:11>)를 카운팅하기 위한 어드레스 카운팅부(12)와, 내부어드레스(RAB<0:11>)를 디코딩하여 복수의 워드라인구동정보신호 MWLB<0:63>와 복수의 어드레스정보신호(AX01<0:3>, AX<20>, AX<21>, MSB<0:7>)를 생성하기 위한 디코딩부(14)를 포함한다.
도 2는 도 1의 어드레스 카운팅부(12)의 내부 회로도이다.
도 2를 참조하면, 어드레스 카운팅부(12)는 리프레쉬신호(REF)에 의해 액티브되는 11개의 1비트 단위카운터와 구동신호(EN_RAB12)와 리프레쉬신호(REF)에 의해 액티브되는 1비트 단위카운터가 직렬 연결되어 구현된다.
도면에 도시된 바와 같이, 리프레쉬신호(REF)와 구동신호(EN_RAB12)의 인가에 따라 내부어드레스 RAB<3>부터 RAB<8>, 그리고 RAB<0>부터 RAB<2>, 끝으로 RAB<9>부터 RAB<11> 순서로 변한다. 이와 같은 내부어드레스(RAB<0:11>)의 변경 순서는 단위카운터의 배치에 따른 것이다.
참고적으로, 반도체메모리소자는 리프레쉬를 수행하는 동안 DRAM 외부에서 어드레스가 인가되지 않고, 자체적으로 생성하는 어드레스를 사용한다. 다시 언급하면, 리프레쉬 구동은 내부적으로 어드레스 카운팅부(12)를 통해, 1비트 단위로 증가하는 내부(로우)어드레스(RAB<0:11>)를 생성하여 수행된다. 따라서, 리프레쉬 구동 동안의 내부어드레스(RAB<0:11>)는 일정한 패턴을 가지고 있어, DRAM 측면에서는 예측이 가능하다. 참고적으로, 액티브 커맨드와 함께 외부에서 인가되는 어드레스는 DRAM 측면에서는 랜덤한 특성을 갖는다. 따라서, 예측이 불가능하다.
도 3은 도 1및 도 2에 도시된 종래기술에 따른 반도체메모리소자의 동작 파형도이다.
도 3을 참조하면, 먼저, 오토리프레쉬커맨드(AREF)의 인가 시마다, 리프레쉬신호(REF)가 활성화된다. 이어, 어드레스 카운팅부(12)는 구동신호(EN_RAB12)와 리프레쉬신호(REF)에 응답하여 액티브되어 내부어드레스(RAB<0:11>)를 한 비트 단위씩 증가시킨다.
이어, 디코딩부(14)는 내부어드레스의 상위 3비트(RAB<9:11>)를 디코딩하여 복수의 어드레스정보신호 MSB<0:7>를 생성하며, 내부어드레스의 그 다음 6비트(RAB<3:8>)를 디코딩하여 복수의 워드라인구동정보신호 MWLB<0:63>를 생성하며, 나머지 내부어드레스 3비트(RAB<0:2>)를 디코딩하여 복수의 어드레스정보신호 AX01<0:3>, AX<20>, AX<21>를 생성한다.
이어, 구동제어부(20)는 복수의 어드레스정보신호 AX01<0:3>, AX<20>, AX<21>, MSB<0:7>를 인가받아, 비트라인구동신호(BISHLB)와, 워드라인구동정보신호 FXB<0:7>를 생성한다.
이어, 코어영역(30)은 워드라인구동정보신호 MWLB<0:63>과 FXB<0:7>에 대응되는 셀을 선택하고, 선택된 셀의 데이터를 비트라인구동신호(BISHLB)에 응답하여 전달한다.
이와 같이, 종래기술은 오토리프레쉬 구동 동안 뱅크의 액티브와 프리차지에 응답하여, 내부어드레스(RAB<0:11>)를 1비트 단위로 카운팅하여 증가시킨다. 그리고 내부어드레스(RAB<0:11>)를 디코딩하여, 워드라인 구동을 위한 워드라인구동정보신호(MWLB<0:63>, FXB<0:7>)와 비트라인구동신호(BISHLB)의 토글링이 발생한다. 이때, 각 신호의 토글링은 액티브에 의해 생성된 내부어드레스(RAB<0:11>)를 디코딩하여 해당 신호를 인가하기 위해 한번 발생 되며, 프리차지시점에 어드레스를 초기화하는 의미로 모든 신호가 논리레벨 'H'로 한번 토글링 된다.
이와 같이, 종래기술에 따른 반도체메모리소자는 오토리프레쉬커맨드(AREF)가 인가되면, 내부어드레스(RAB<0:11>)를 1비트씩 증가시켜 메모리를 액세스한다. 이때, 내부어드레스에 따라 변하는 각 신호의 순서를 살펴보면, 워드라인구동정보신호 MWLB<0>→<1>→<2>→<3>→... →<63>이 먼저 변하고, 그 다음 순서로서 워드라인구동정보신호 FXB<0>→<1>→<2>→<3>→<4>→<5>→<6>→<7>이 변하고, 비트라인구동신호 BISHLB<0>→<1>→<2>→<3>→<4>→<5>→<6>→<7>이 변한다.
따라서, 도 3에 도시된 바와 같이, 네번의 오토리프레쉬커맨드(AREF)가 인가되어 내부어드레스(RAB<0:11>)가 카운팅되어도, 내부어드레스의 상위 비트 RAB<2:0>는 변하지 않는다. 따라서, 내부어드레스의 상위 비트인 RAB<2:0>를 디코딩하여 생성되는 신호 워드라인구동정보신호 FXB<0>가 일정하게 논리레벨 'L'를 갖는 것을 알 수 있다. 또한, 카운팅 동안 내부어드레스 RAB<11:9>도 바뀌지 않으므로, 이에 의해 생성되는 비트라인구동신호 BISHLB<0>가 일정한 레벨을 유지하는 것을 알 수 있다. 반면, 내부어드레스 RAB<3:8>은 어드레스 카운팅부(12)가 구동됨에 따라, 그 값이 바뀐다. 따라서, 이를 디코딩하여 생성된 신호 MWLB<0>→<1>→<2>→<3>... 순서대로 변하는 걸 알 수 있다.
이와 같이, 전술한 종래기술을 사용하는 경우, 특정 오토리프레쉬 구동 동안 워드라인구동정보신호 FXB<0>, 비트라인 구동신호BISHLB<0>의 값이 변하지 않음에도 불구하고, 액티브시점 및 프리차지시점 마다 워드라인구동정보신호 FXB<0>, 비트라인 구동신호BISHLB<0>가 토글링 된다. 이는 액티브 및 프리차지 시마다 내부어드레스(RAB<0:11>)의 디코딩과 리셋이 반복되기 때문이다.
즉, 리프레쉬 구동 동안 실질적인 변화가 없어 일정한 논리레벨을 가짐에도 불구하고, 토글링이 발생하여 불필요하게 전류가 소모된다.
한편, 셀프리프레쉬 모드 동안에는 토글링에 의한 불필요한 전류소모를 줄이기 위해, 해당 신호의 논리레벨이 변하지 않는 경우 신호가 토글링되지 않도록 제어한다. 예를 들어, 불필요한 경우 워드라인구동정보신호(FXB<0:7>) 또는 비트라인구동신호(BISHLB)의 토글링을 막는다. 그리고 내부어드레스 RAB<0:2>가 토글링하는 경우, 또는 내부어드레스 RAB<9:11>가 토글링하는 경우 와 같이 필요한 경우에만 토글링을 허용한다. 즉, 내부어드레스(RAB<0:11>)의 변경에 여부에 따라, 토글링을 막거나 허용한다.
그런데, 종래기술에 따른 반도체메모리소자의 오토리프레쉬모드 동안에는 셀프리프레쉬모드와 같은 구동을 적용할 수 없다. 이는 셀프리프레쉬모드는 시작점과 끝 시점이 외부에서 인가되는 커맨드에 의해 용이하게 정의되는 반면, 오토리프레쉬모드는 시작점과 끝 시점을 알리는 특별한 외부커맨드가 없어 구간을 정의가 어 렵기 때문이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 오토리프레쉬모드 동안 필요에 따라 내부 어드레스에 대응되는 신호의 토글링을 제어할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 구동신호와 리프레쉬신호에 응답하여 순차적으로 활성화되는 복수의 제1 워드라인구동정보신호와 복수의 제1 내지 제7 어드레스정보신호를 생성하기 위한 내부어드레스 생성수단; 오토리프레쉬모드와 셀프리프레쉬모드 동안에 상기 제3 내지 제6 어드레스정보신호에 응답하여 제1 및 제2 토글제어신호를 생성하기 위한 토글 제어수단; 상기 제1 및 제2 토글제어신호에 응답하여 상기 복수의 제1 내지 제3, 제7 어드레스정보신호에 대응되는 복수의 비트라인구동신호와 복수의 제2 워드라인구동정보신호를 생성하기 위한 구동제어수단; 및 상기 복수의 비트라인구동신호와 복수의 제1 및 제2 워드라인구동정보신호에 응답하여 해당 셀을 액세스하기 위한 코어영역을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자의 구동방법은 오토리프레쉬모드 동안 내부어드레스를 순차적으로 증가시키는 단계; 및 상기 내부어드레스의 일 부 비트가 일정한 값을 갖는 경우, 상기 일부 비트에 의해 생성되는 내부구동신호가 일정한 레벨을 유지하도록 하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 블록 구성도이다.
도 4를 참조하면, 본 발명은 구동신호(EN_RAB12)와 리프레쉬신호(REF)에 응답하여 순차적으로 활성화되는 워드라인구동정보신호(MWLB<0:63>)와 어드레스정보신호(AX01<0:3>, AX<20>, AX<37>, AX<67>, AX<3>, AX<21>, MSB<0:7>)를 생성하기 위한 내부어드레스 생성부(100)와, 오토리프레쉬모드와 셀프리프레쉬모드 동안 어드레스정보신호(AX<37>, AX<67>, AX<3>, AX<21>)에 응답하여 토글제어신호(FXB_REF, BIS_LAT)를 생성하기 위한 토글 제어부(400)와, 토글제어신호(FXB_REF, BIS_LAT)에 응답하여 어드레스정보신호(AX01<0:3>, AX<20>, AX<21>, MSB<0:7>)를 인가받아 비트라인구동신호(BISHLB)와 워드라인구동정보신호(FXB<0:7>)를 생성하기 위한 구동제어부(200)와, 비트라인구동신호(BISHLB)와 워드라인구동정보신호(MWLB<0:63>, FXB<0:7>)에 응답하여 해당 셀을 액세스하기 위한 코어영역(300)을 구비한다.
그리고 구동제어부(200)는 복수의 어드레스정보신호(AX01<0:3>, AX<20>, AX<21>, MSB<0:7>)를 인가받아 워드라인구동정보신호(FXB<0:7>)를 생성하고, 이를 제1 토글제어신호(FXB_REF)에 응답하여 제어 출력하기 위한 워드라인구동제어부(220)와, 복수의 어드레스정보신호(MSB<0:7>)를 인가받아 비트라인구동신호(BISHLB)를 생성하고, 이를 제2 토글제어신호(BIS_LAT)에 응답하여 제어 출력하기 위한 비트라인구동제어부(250)를 포함한다.
토글 제어부(400)는 오토리프레쉬신호(AFACT)와 뱅크액티브신호(ACT<0:3>)와 아이들신호(IN_RASIDLE)를 셀프리프레쉬신호(SREF)와 리프레쉬신호(REF)를 인가받아 셀프리프레쉬모드와 오토리프레쉬모드를 알리는 모드감지신호(REF_BIS)를 생성하기 위한 리프레쉬구간알림부(410)와, 모드감지신호(REF_BIS)와 복수의 어드레스정보신호(AX<37>, AX<67>, AX<3>, AX<21>)와 테스트신호(TM_BISCTRL)를 인가받아 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)를 생성하기 위한 토글제어신호 생성부(450)를 포함한다.
리프레쉬구간알림부(410)는 오토리프레쉬신호(AFACT)와 뱅크액티브신호(ACT<0:3>)와 아이들신호(IN_RASIDLE)를 인가받아 오토리프레쉬모드를 알리는 오토리프레쉬모드신호(IDD5_FXB)를 생성하기 위한 오토리프레쉬 감지부(420)와, 오토리프레쉬모드신호(IDD5_FXB)와 셀프리프레쉬신호(SREF)와 리프레쉬신호(REF)를 인가받아 리프레쉬 구간을 알리는 모드감지신호(REF_BIS)를 생성하기 위한 감지신호 생성부(430)를 포함한다.
토글제어신호 생성부(450)는 모드감지신호(REF_BIS)와 복수의 어드레스정보신호(AX<37>, AX<67>)를 인가받아 워드라인구동정보신호(FXB<0:7>)의 토글링을 제어하기 위한 제1 토글제어신호(FXB_REF)를 생성하기 위한 제1 토글제어신호 생성 부(460)와, 모드감지신호(REF_BIS)와 어드레스정보신호(AX<3>, AX<21>)와 테스트신호(TM_BISCTRL)와 불량셀구제신호(RED)를 인가받아 비트라인구동신호(BISHLB)의 토글링을 제어하기 위한 제2 토글제어신호(BIS_LAT)를 생성하기 위한 제2 토글제어신호 생성부(470)를 구비한다.
끝으로, 코어영역(300)은 워드라인구동정보신호(FXB<0:7>)를 인가받아 정/부 워드라인구동정보신호(FXB<0:7>, FX<0:7>)를 생성하고, 비트라인구동신호(BISHLB)를 인가받아 비트라인분리신호(BISHL)를 생성하기 위한 서브홀(XY, 320)과, 정/부 워드라인구동정보신호 FXB<0:7>, FX<0:7>, MWLB<0:63>에 응답하여 서브워드라인구동신호(SWL)를 생성하기 위한 서브워드라인드라이빙부(SWD, 340)와, 서브워드라인구동신호(SWL)에 대응되는 셀의 데이터를 읽거나 저장하기 위한 셀매트(CELL MAT)와, 비트라인분리신호(BISHL)에 응답하여 셀매트의 해당 데이터를 감지 및 증폭하기 위한 비트라인감지증폭블록(BLSA)이 어레이 형태로 구비된다.
이와 같이, 본 발명에 따른 반도체메모리소자는 토글제어부(400)를 더 포함하여, 셀프리프레쉬모드 뿐만 아니라 오토리프레쉬모드에서도 내부어드레스에 대응되는 신호의 토글링을 필요에 따라 제어한다. 앞서 언급한 바와 같이, 오토리프레쉬모드의 시작시점과 끝시점을 정의할 수 있어야 하는데, 이를 위한 블록이 토글제어부(400)이다. 따라서, 종래 불필요한 토글링에 의한 전류소모를, 본 발명은 토글 제어부(400)를 더 포함함으로써, 방지할 수 있다.
도 5는 도 4에 도시된 오토리프레쉬 감지부(420)의 내부 회로도이다.
도 5를 참조하면, 오토리프레쉬 감지부(420)는 리셋신호(RST)와 오토리프레 쉬신호(AFACT)와 액티브신호(ACT<0:3>)를 인가받아 오토리프레쉬구간을 감지하여 구간신호(IDD5)를 생성하기 위한 오토리프레쉬 구간 감지부(422)와, 퓨즈옵션(FS1)에 따른 출력제어신호(FET)를 생성하기 위한 퓨즈 감지부(426)와, 출력제어신호(FET)에 응답하여 구간신호(IDD5)를 오토리프레쉬모드신호(IDD5_FXB)로 출력하기 위한 신호 출력부(428)와, 구간신호(IDD5)와 아이들신호(IN_RASIDLE)를 인가받아 아이들구간을 알리는 아이들알림신호(RASIDLE)를 생성하기 위한 아이들 감지부(424)를 포함한다.
그리고 오토리프레쉬 구간감지부(422)는 리셋신호(RST)와 오토리프레쉬신호(AFACT)를 인가받아 입력셋신호로 출력하기 위한 셋신호 입력부(422a)와, 복수의 액티브신호(ACT<0:3>)를 인가받아 제1 및 제2 입력리셋신호로 출력하기 위한 리셋신호 입력부(422b)와, 입력셋신호에 응답하여 구간신호(IDD5)를 활성화하고, 제1 및 제2 입력리셋신호에 응답하여 구간신호(IDD5)를 비활성화하기 위한 RS래치부(422c)를 포함한다.
그리고 셋신호 입력부(422a)는 리셋신호(RST)와 오토리프레쉬신호(AFACT)를 입력받아 입력셋신호로 출력하기 위한 노어게이트(NR1)를 포함한다.
리셋신호 입력부(422b)는 액티브신호 ACT<0>과 ACT<1>를 입력으로 가져 제1 입력리셋신호로 출력하기 위한 노어게이트(NR2)와, 액티브신호 ACT<2>과 ACT<3>를 입력으로 가져 제2 입력리셋신호로 출력하기 위한 노어게이트(NR3)를 포함한다.
오토리프레쉬 구간감지부(422)의 구동을 간략히 살펴보면, 셋신호 입력부(422a)는 오토리프레쉬신호(AFACT) 또는 리셋신호(RST)의 활성화 시 이에 응답하여, 입력셋신호를 활성화한다. 이어, RS 래치부(422c)는 입력셋신호에 응답하여 구간신호(IDD5)를 논리레벨 'H'로 활성화한다. 또한, 리셋신호 입력부(422b)는 복수의 액티브신호 ACT<0:3> 중 적어도 하나가 활성화되면, 이에 응답하여 제1 또는 제2 입력리셋신호를 활성화한다. 이어, RS 래치부(422c)는 제1 및 제2 입력리셋신호에 응답하여 구간신호(IDD5)를 논리레벨 'L'로 비활성화한다. 다시 언급하면, 오토리프레쉬 구간감지부(422)는 오토리프레쉬신호(AFACT) 또는 리셋신호의 활성화 시 구간신호(IDD5)를 논리레벨 H로 활성화하고, 액티브신호 ACT<0:3>가 활성화되면, 이를 비활성화한다.
즉, 오토리프레쉬 구간감지부(422)는 오토리프레쉬 구동을 위해 오토리프레쉬 커맨드(AREF)가 계속 인가되는 동안에는 오토리프레쉬 모드를 알리는 구간신호(IDD5)를 활성화한다. 그리고 오토리프레쉬 구동 이후, 액티브 커맨드(ACT)가 인가되는 경우, 노말모드 구동을 위해 구간신호(IDD5)를 비활성화한다.
한편, 퓨즈 감지부(426)는 전원전압(VDD)의 공급단과 노드에 접속된 퓨즈옵션(FS1)과, 노드에 걸린 전압을 반전하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 가지며 노드와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)와, 인버터(I1)의 출력신호를 지연하여 출력제어신호(FET)로 출력하기 위한 지연부(426a)를 포함한다.
퓨즈 감지부(426)의 구동을 간략히 살펴보면, 퓨즈 감지부(426)는 퓨즈옵션(FS1)이 컷팅되지 않은 경우에는 출력제어신호(FET)를 논리레벨 'L'로 출력하고, 퓨즈옵션(FS1)이 컷팅된 경우에는 출력제어신호(FET)를 논리레벨 'H'로 출력한다.
한편, 신호 출력부(428)는 출력제어신호(FET)를 반전하기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 구간신호(IDD5)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 지연하여 오토리프레쉬모드신호(IDD5_FXB)로 출력하기 위한 지연부(428a)를 포함한다.
신호 출력부(428)의 구동을 간략히 살펴보면, 신호 출력부(428)는 출력제어신호(FET)가 논리레벨 'L'를 갖는 경우에는 구간신호(IDD5)를 반전하여 오토리프레쉬모드신호(IDD5_FXB)로 출력한다. 그리고 출력제어신호(FET)가 논리레벨 'H'를 갖는 경우에는 구간신호(IDD5)의 논리레벨과 관계없이 오토리프레쉬모드신호(IDD5_FXB)를 논리레벨 'H'로 비활성화한다.
한편, 아이들 감지부(424)는 구간신호(IDD5)와 아이들신호(IN_RASIDLE)를 입력으로 갖는 노어게이트(NR4)와, 노어게이트(NR4)의 출력신호를 반전하여 아이들알림신호(RASIDLE)로 출력하기 위한 인버터(I3)를 포함한다.
아이들 감지부(424)는 구간신호(IDD5)신호 또는 아이들신호(IN_RASIDLE)가 논리레벨 'H'로 활성화되면, 이에 응답하여 아이들알림신호(RASIDLE)를 논리레벨 'H'로 활성화된다. 즉, 액티브 구동이 없는 아이들모드 또는 리프레쉬모드에서는 아이들알림신호(RASIDLE)를 활성화하여, 아이들 상태를 알린다.
도 6은 도 4의 감지신호 생성부(430)의 내부 회로도이다.
도 6을 참조하면, 감지신호 생성부(430)는 오토리프레쉬모드신호(IDD5_FXB) 또는 셀프리프레쉬신호(SREF)의 활성화에 응답하여 프리모드감지신호(IDD5_REF)를 출력하기 위한 리프레쉬감지부(432)와, 프리모드감지신호(IDD5_REF)와 리프레쉬신 호(REF)를 인가받아 리프레쉬 구간을 알리는 모드감지신호(REF_BIS)를 생성하기 위한 신호 생성부(434)를 포함한다.
그리고 리프레쉬감지부(432)는 오토리프레쉬모드신호(IDD5_FXB)를 반전하기 위한 인버터(I4)와, 셀프리프레쉬신호(SREF)와 인버터(I4)의 출력신호를 입력으로 갖는 노어게이트(NR5)와, 노어게이트(NR5)의 출력신호를 반전하여 프리모드감지신호(IDD5_REF)로 출력하기 위한 인버터(I5)를 포함한다.
신호 생성부(434)는 오토리프레쉬모드신호(IDD5_FXB)를 반전하기 위한 인버터(I7)와, 오토리프레쉬모드신호(IDD5_FXB)와 리프레쉬신호(REF)를 입력으로 갖는 노어게이트(NR6)와, 노어게이트(NR6)의 출력신호를 반전하기 위한 인버터(I6)와, 인버터(I7)의 출력신호를 셋신호로 인가받고 인버터(I6)의 출력신호를 리셋신호로 인가받는 RS래치부(434a)와, RS래치부(434a)의 출력신호를 지연하여 모드감지신호(REF_BIS)로 출력하기 위한 지연부(434b)를 포함한다.
동작을 간략히 살펴보면, 리프레쉬감지부(432)는 셀프리프레쉬신호(SREF)가 논리레벨 'H'로 활성화되거나, 오토리프레쉬모드신호(IDD5_FXB)가 논리레벨 'L'로 활성화되는 경우 프리모드감지신호(IDD5_REF)를 논리레벨 'H'로 활성화한다.
신호 생성부(434)는 프리모드감지신호(IDD5_REF)가 논리레벨 'H'로 활성화되면, 이에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'H'로 활성화하여 출력한다. 그리고 프리모드감지신호(IDD5_REF)와 리프레쉬신호(REF)가 모두 논리레벨 'L'를 갖는 경우, 이에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'L'로 비활성화한다.
다시 언급하면, 감지신호 생성부(430)는 셀프리프레쉬신호(SREF) 또는 오토 리프레쉬모드신호(IDD5_FXB)의 활성화 시 리프레쉬구간을 알리는 모드감지신호(REF_BIS)를 논리레벨 'H'로 활성화한다. 그리고 셀프리프레쉬신호(SREF)와 오토리프레쉬모드신호(IDD5_FXB)와 리프레쉬신호(REF)가 모두 비활성화된 경우 모드감지신호(REF_BIS)를 논리레벨 'L'로 비활성화한다. 여기서, 셀프리프레쉬신호(SREF)와 리프레쉬신호(REF)가 비활성화되는 경우를 감지하는데, 이는 셀프리프레쉬모드의 뱅크 액티브 상태에서 모드가 종료되어 워드라인구동정보신호(FXB<0:7>)와 비트라인구동신호(BISHLB)가 넌-토글링(Non-Toggling)되는 오동작을 방지하기 위한 것이다.
한편, 도 7a 및 도 7b는 도 5 및 도 6에 도시된 리프레쉬구간알림부(410)의 동작 파형도이다.
먼저, 도 7a는 퓨즈옵션(FS1)이 컷팅되지 않은 경우에 따른 리프레쉬구간알림부(410)의 동작 파형도이다.
오토리프레쉬커맨드(AREF)가 인가되면, 아이들신호(IN_RASIDLE)가 논리레벨 'L'로 비활성화되고 오토리프레쉬신호(AFACT)가 펄스형태로 활성화된다.
이어, 오토리프레쉬 구간 감지부(422)는 오토리프레쉬커맨드(AREF)의 인가 시 내부적으로 활성화되는 오토리프레쉬신호(AFACT)의 활성화를 감지하여 오토리프레쉬구간을 알리는 구간신호(IDD5)를 논리레벨 'H'로 활성화한다. 또한, 퓨즈 감지부(426)는 퓨즈옵션(FS1)이 컷팅되지 않았으므로, 출력제어신호(FET)를 논리레벨 'L'로 출력한다.
이어, 신호 출력부(428)는 출력제어신호(FET)의 논리레벨 'L'에 응답하여 구간신호(IDD5)를 반전하여 오토리프레쉬모드신호(IDD5_FXB)를 논리레벨 'L'로 출력한다.
이어, 리프레쉬감지부(432)는 오토리프레쉬모드신호(IDD5_FXB)가 논리레벨 'L'에 응답하여 프리모드감지신호(IDD5_REF)를 논리레벨 'H'로 활성화한다.
이어, 신호 생성부(434)는 프리모드감지신호(IDD5_REF)의 논리레벨 'H'에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'H'로 활성화하여 출력한다.
이후, 복수의 오토리프레쉬커맨드가 인가되어 오토리프레쉬가 수행되는 동안에도 모드감지신호(REF_BIS)의 레벨은 유지된다.
이후, 액티브커맨드(ACT)가 인가되어 액티브신호(ACT<0:3>)가 펄스 형태로 활성화된다.
이어, 오토리프레쉬 구간감지부(422)는 액티브신호(ACT<0:3>)의 활성화에 응답하여 구간신호(IDD5)를 논리레벨 'L'로 비활성화하고, 신호 출력부(428)는 구간신호(IDD5)를 반전하여 오토리프레쉬모드신호(IDD5_FXB)를 논리레벨 'H'로 비활성화한다.
이어, 리프레쉬감지부(432)는 오토리프레쉬모드신호(IDD5_FXB)의 논리레벨 'H'에 응답하여 프리모드감지신호(IDD5_REF)를 논리레벨 'L'로 비활성화하며, 신호 생성부(434)가 프리모드감지신호(IDD5_REF)와 리프레쉬신호(REF)의 논리레벨 'L'에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'L'로 비활성화한다.
이후, 프리차지커맨드(PRE)가 인가되어 노말모드의 구동이 종료된다.
이후, 셀프리프레쉬커맨드(SREF)가 인가되어, 리프레쉬신호(REF)가 활성화된다.
이어, 리프레쉬감지부(432)는 셀프리프레쉬신호(SREF)의 논리레벨 'H'에 응답하여 프리모드감지신호(IDD5_REF)를 논리레벨 'H'로 활성화하며, 신호 생성부(434)는 이에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'H'로 활성화하여 출력한다.
한편, 도 7b는 퓨즈옵션(FS1)이 컷팅된 경우에 따른 리프레쉬구간알림부(410)의 동작 파형도이다.
오토리프레쉬커맨드(AREF)가 인가되면, 아이들신호가 논리레벨 'L'로 비활성화되고 오토리프레쉬신호(AFACT)가 펄스형태로 활성화된다.
이어, 오토리프레쉬 구간 감지부(422)는 오토리프레쉬커맨드(AREF)의 인가 시 내부적으로 활성화되는 오토리프레쉬신호(AFACT)의 활성화을 감지하여 오토리프레쉬구간을 알리는 구간신호(IDD5)를 논리레벨 'H'로 활성화한다. 또한, 퓨즈 감지부(426)는 퓨즈옵션(FS1)이 컷팅되었으므로, 출력제어신호(FET)를 논리레벨 'H'로 출력한다.
이어, 신호 출력부(428)는 출력제어신호(FET)의 논리레벨 'H'에 응답하여, 구간신호(IDD5)의 논리레벨과 관계없이 오토리프레쉬모드신호(IDD5_FXB)를 논리레벨 'H'로 비활성화한다.
따라서, 리프레쉬감지부(432)는 오토리프레쉬모드신호(IDD5_FXB)의 논리레벨 'H'에 응답하여 프리모드감지신호(IDD5_REF)를 논리레벨 'L'로 비활성화하며, 신호 생성부(434)가 프리모드감지신호(IDD5_REF)와 리프레쉬신호(REF)의 논리레벨 'L'에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'L'로 비활성화한다.
반면, 셀프리프레쉬커맨드가 인가되면, 리프레쉬감지부(432)는 셀프리프레쉬신호(SREF)의 논리레벨 'H'에 응답하여 프리모드감지신호(IDD5_REF)를 논리레벨 'H'로 활성화하며, 신호 생성부(434)는 이에 응답하여 모드감지신호(REF_BIS)를 논리레벨 'H'로 활성화하여 출력한다.
이와 같이, 리프레쉬구간알림부(410)는 오토리프레쉬신호(AFACT) 또는 셀프리프레쉬신호(SREF)에 응답하여 셀프리프레쉬모드와 오토리프레쉬모드를 알리는 모드감지신호(REF_BIS)를 생성한다. 이는 리프레쉬 감지부(432)가 오토리프레쉬커맨드(AREF)가 인가되는 동안에는 지속적으로 프리모드감지신호(IDD5_REF)를 논리레벨 'H'로 활성화하고, 이외의 커맨드가 인가되면 논리레벨 'L'로 비활성화하기 때문이다. 그리고 셀프리프레쉬신호(SREF)가 인가되는 경우에도 프리모드감지신호(IDD5_REF)를 활성화한다. 또한, 오토리프레쉬모드 동안에는 퓨즈옵션(FS1)을 통해 모드감지신호(REF_BIS)의 활성화를 제어할 수 있으나, 셀프리프레쉬모드 동안에는 퓨즈옵션(FS1)을 통해 제어되지 않는다.
도 8은 도 4의 제1 토글제어신호 생성부(460)의 내부 회로도이다.
도 8을 참조하면, 제1 토글제어신호 생성부(460)는 불량셀구제신호(RED)와 복수의 어드레스정보신호(AX<37>, AX<67>)를 모드감지신호(REF_BIS)에 응답하여 인가받아 어드레스입력신호(N1)와 출력신호를 출력하기 위한 입력제어부(462)와, 입 력제어부(462)의 출력신호를 반전하고 이를 고전압(VPP) 레벨로 변환하여 출력하기 위한 레벨 쉬프팅부(464)와, 레벨 쉬프팅부(464)의 출력을 반전 및 지연하여 제1 토글제어신호(FXB_REF)로 출력하기 위한 지연부(466)를 포함한다.
그리고 입력제어부(462)는 어드레스정보신호 AX<37>과 AX<67>를 입력으로 가져 어드레스입력신호(N1)로 출력하기 위한 낸드게이트(ND2)와, 불량셀구제신호(RED)를 반전하기 위한 인버터(I8)와, 낸드게이트(ND2)와 인버터(I8)의 출력신호와 모드감지신호(REF_BIS)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전하여 자신의 출력신호로 출력하기 위한 인버터(I9)를 포함한다.
지연부(466)는 고전압(VPP)과 접지전압(VSS)을 구동전원으로 갖는 홀수의 인버터가 직렬 연결된다.
동작을 간략히 살펴보면, 입력제어부(462)는 어드레스 정보신호 AX<37>, AX<67>와 불량셀구제신호(RED)가 모두 논리레벨 'L'를 가지면 어드레스입력신호(N1)를 출력하고, 모드감지신호(REF_BIS)가 논리레벨 'H'를 갖는 경우에 출력신호를 논리레벨 'H'로 활성화한다. 이어, 레벨 쉬프팅부(464)는 입력제어부(462)의 출력신호를 반전하고, 이를 고전압(VPP)과 접지전압(VSS)으로 스윙하도록 하여 출력한다. 이어, 지연부(466)는 레벨 쉬프팅부(464)의 출력신호를 반전 및 지연하여 제1 토글제어신호(FXB_REF)를 논리레벨 'H'로 활성화한다.
즉, 제1 토글제어신호 생성부(460)는 리프레쉬 구간에서 어드레스정보신호 AX<37>과 AX<67>이 논리레벨 'L'를 갖는 경우에, 제1 토글제어신호(FXB_REF)를 논리레벨 'H'로 활성화한다. 이때, 제1 토글제어신호(FXB_REF)는 고전압(VPP)과 접지 전압(VSS)으로 스윙하는데, 이는 레벨 쉬프팅부(464)와 지연부(466)의 구동전원인 고전압(VPP)이기 때문이다.
도 9는 도 4의 제2 토글제어신호 생성부(470)의 내부 회로도이다.
도 9를 참조하면, 제2 토글제어신호 생성부(470)는 어드레스정보신호 AX<3>과 AX<21>과 어드레스입력신호(N1)를 모드감지신호(REF_BIS)와 테스트신호(TM_BISCTRL)에 응답하여 입력받기 위한 입력제어부(472)와, 입력제어부(472)의 출력신호 또는 불량셀구제신호(RED)에 응답하여 제2 토글제어신호(BIS_LAT)를 생성하기 위한 신호생성부(474)를 포함한다.
입력제어부(472)는 모드감지신호(REF_BIS)와 테스트신호(TM_BISCTRL)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전하기 위한 인버터(I10)와, 어드레스정보신호 AX<3>과 AX<21>와 인버터(I10)의 출력신호를 입력으로 갖는 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호와 어드레스입력신호(N1)를 입력으로 갖는 노어게이트(NR7)와, 인버터(I10)의 출력신호를 반전하기 위한 인버터(I11)와, 인버터(I11)와 노어게이트(NR7)의 출력신호를 입력으로 갖는 노어게이트(NR8)와, 노어게이트(NR8)의 출력신호를 반전하여 출력하기 위한 인버터(I12)를 포함한다.
신호 생성부(474)는 입력제어부(472)의 출력신호와 불량셀구제신호(RED)를 입력으로 갖는 노어게이트(NR9)와, 노어게이트(NR9)의 출력신호를 반전하기 위한 인버터(I13)와, 인버터(I13)의 출력신호를 반전하여 제2 토글제어신호(BIS_LAT)로 출력하기 위한 인버터(I14)를 포함한다.
동작을 간략히 살펴보면, 입력제어부(472)는 테스트신호(TM_BISCTRL)와 모드감지신호(REF_BIS)와 어드레스입력신호(N1)가 논리레벨 'H'를 가지며, 복수의 어드레스정보신호 AX<3> 또는 AX<21>가 논리레벨 'L'를 갖는 경우, 자신의 출력신호를 논리레벨 'L'로 활성화한다. 이어, 신호 생성부(474)는 입력제어부(472)의 출력신호가 논리레벨 'L'를 가지며, 불량셀구제신호(RED)가 논리레벨 'L'를 갖는 경우, 제2 토글제어신호(BIS_LAT)를 논리레벨 'H'로 활성화한다.
다시 언급하면, 제2 토글제어신호 생성부(470)는 테스트신호(TM_BISCTRL)와 모드감지신호(REF_BIS)가 활성화되면, 어드레스정보신호 AX<3>과 AX<21>와 어드레스입력신호(N1) 따라 제2 토글제어신호(BIS_LAT)를 활성화한다.
도 10은 도 4의 워드라인 구동제어부(210)의 블록 구성도이다.
도 10을 참조하면, 워드라인 구동제어부(210)는 제1 토글제어신호(FXB_REF)에 응답하여 어드레스정보신호(MSB<0:7>)를 인가받기 위한 입력제어부(220)와, 입력제어부(220)의 부 입력제어신호(WPHFXB)에 응답하여 어드레스정보신호 MSB<0:7>과 AX<20>, AX<21>를 디코딩하여 제1 및 제2 디코딩신호(FXD20, FXD21)로 출력하기 위한 디코딩부(230)와, 정 입력제어신호(WPHFX)에 응답하여, 어드레스정보신호 AX01<0:3>과 제1 및 제2 디코딩신호(FXD20, FXD21)에 대응되는 워드라인구동정보신호 FXB<0:7>를 활성화하기 위한 구동신호 생성부(240)를 포함한다.
여기서, 각 블록은 해당 어드레스정보신호(MSB<0:7>)에 따라 복수개 구비되므로, 어드레스정보신호 MSB<0>에 따른 경우만을 예시적으로 살펴보도록 한다.
도 11은 도 10에 도시된 입력제어부(220a)와 디코딩부(230a)와 제1 구동신호 생성부(242)의 내부 회로도이다.
도 11을 참조하면, 입력제어부(220)는 워드라인정보신호 MSB<0>를 반전하기 위한 인버터(I15)와, 제1 토글제어신호(FXB_REF)와 인버터(I10)의 출력신호를 입력으로 가져 부 입력제어신호(WPHFXB)로 출력하기 위한 노어게이트(NR10)와, 부 입력제어신호(WPHFXB)를 반전하여 정 입력제어신호(WPHFX)로 출력하기 위한 인버터(I16)를 포함한다.
디코딩부(230a)는 워드라인정보신호 MSB<0>를 반전하기 위한 인버터(I17)와, 부 입력제어신호(WPHFXB)를 게이트 입력으로 가지며 페리전압(VPERI)의 공급단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM1)와, 인버터(I17)의 출력신호를 게이트 입력으로 가지며 NMOS트랜지스터(NM1)의 소스단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 부 입력제어신호(WPHFXB)를 게이트 입력으로 가지며 페리전압(VPERI)의 공급단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM3)와, 워드라인 정보신호 AX<20>를 게이트 입력으로 가지며 NMOS트랜지스터(NM3)의 소스단과 NMOS트랜지스터 NM1과 NM2의 연결 노드 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)와, 부 입력제어신호(WPHFXB)를 게이트 입력으로 가지며 페리전압(VPERI)의 공급단에 자신의 드레인단이 접속된 NMOS트랜지스터(NM5)와, 워드라인 정보신호 AX<21>를 게이트 입력으로 가지며 NMOS트랜지스터(NM5)의 소스단과 NMOS트랜지스터 NM1과 NM2의 연결 노드 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 포함하며, NMOS트랜지스터 NM3과 NM4의 접속 노드에 걸린 전압을 제1 디코딩신호(FXD20)로 출력하고, NMOS트랜지스터 NM5과 NM6의 접속 노드에 걸린 전압을 제2 디코딩신호(FXD21)로 출력한다.
제1 구동신호 생성부(242)는 정 입력제어신호(WPHFX)를 게이트 입력으로 가지며 고전압(VPP)의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM1)와, 워드라인정보신호 AX01<0>를 게이트 입력으로 가지며 PMOS트랜지스터(PM1)의 드레인단과 제1 디코딩신호(FXD20)가 인가되는 노드 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM7)와, PMOS트랜지스터(PM1)와 NMOS트랜지스터(NM7)의 연결 노드에 걸린 전압을 각각 게이트 입력으로 가지며 고전압(VPP)의 공급단에 접지전압(VSS)의 공급단 사이에 직렬 연결된 PMOS 및 NMOS트랜지스터(PM3, NM9)와, PMOS 및 NMOS트랜지스터(PM3, NM9)의 연결 노드에 걸린 전압을 각각 게이트 입력으로 가지며 고전압(VPP)의 공급단에 접지전압(VSS)의 공급단 사이에 직렬 연결된 PMOS 및 NMOS트랜지스터(PM2, NM8)와, PMOS트랜지스터(PM3)와 NMOS트랜지스터(NM9)의 연결 노드에 걸린 전압을 각각 게이트 입력으로 가지며 고전압(VPP)의 공급단에 접지전압(VSS)의 공급단 사이에 직렬 연결된 PMOS 및 NMOS트랜지스터(PM4, NM10)를 포함하고, PMOS 트랜지스터와 NMOS트랜지스터 PM1 및 NM7과 PM2 및 NM8 각각의 연결노드가 서로 접속되어, PMOS 및 NMOS트랜지스터(PM4, NM10)의 연결노드에 걸린 전압을 워드라인구동정보신호 FXB<0>로 출력한다.
도 11에 도시된 워드라인 구동제어부(210)의 구동을 살펴보도록 한다.
먼저, 입력제어부(220a)는 제1 토글제어신호(FXB_REF)가 논리레벨 'L'로 비활성화되면, 워드라인정보신호 MSB<0>를 지연하여 부 입력제어신호(WPHFXB)로 출력하고, 반전하여 정 입력제어신호(WPHFX)로 출력한다. 그리고 제1 토글제어신 호(FXB_REF)가 논리레벨 'H'로 활성화되면, 워드라인정보신호 MSB<0>의 논리레벨과 관계없이 부 입력제어신호(WPHFXB)를 논리레벨 'L'로, 정 입력제어신호(WPHFX)를 논리레벨 'H'로 출력한다.
이어, 디코딩부(230a)는 부 입력제어신호(WPHFXB)가 논리레벨 'H'를 갖는 동안에만 워드라인정보신호 MSB<0>와 AX<20>, AX<21>를 디코딩하여, 제1 및 제2 디코딩신호(FXD20, FXD21)를 출력한다. 부 입력제어신호(WPHFXB)가 논리레벨 'L'를 갖는 경우에는 제1 및 제2 디코딩신호(FXD20, FXD21)가 출력되지 않는다.
이어, 제1 구동신호 생성부(242)는 정 입력제어신호(WPHFX)가 논리레벨 'L'를 갖는 동안에만, 워드라인정보신호 AX01<0>와 제1 디코딩신호(FXD20)에 대응되는 워드라인구동정보신호 FXB<0>를 활성화한다. 그리고 정 입력제어신호(WPHFX)가 논리레벨 'L'를 갖는 경우에는 워드라인구동정보신호 FXB<0>가 이전에 갖는 논리레벨을 유지하여 출력한다.
다시 언급하면, 도 10 및 도 11에 도시된 워드라인 구동제어부(210)는 제1 토글제어신호(FXB_REF)가 논리레벨 'H'로 활성화되면, 어드레스정보신호 MSB<0:7>, AX<20>, AX<21>, AX01<0:3>의 논리레벨과 관계없이 워드라인정보신호(FXB<0:7>)를 토글링하지 않고 이전 값을 그대로 유지하여 출력한다.
반면, 제1 토글제어신호(FXB_REF)가 논리레벨 'L'로 비활성화되면, 어드레스정보신호 MSB<0:7>, AX<20>, AX<21>, AX01<0:3>에 대응되는 워드라인정보신호(FXB<0:7>)를 활성화한다.
도 12는 도 4의 비트라인 구동제어부(250)의 내부 회로도이다.
도 12를 참조하면, 비트라인 구동제어부(250)는 제2 토글제어신호(BIS_LAT)에 응답하여 어드레스정보신호 MSB<0>를 반전하여 출력하기 위한 입력제어부(270)와, 입력제어부(270)의 출력신호를 래치하기 위한 래치(280)와, 입력제어부(270)의 출력신호를 반전하기 위한 인버터(I18)와, 인버터(I18)의 출력신호의 레벨을 쉬프팅하여 비트라인구동신호(BISHLB)로 출력하기 위한 레벨 쉬프팅부(290)를 포함한다.
그리고 입력제어부(270)는 제2 토글제어신호(BIS_LAT)를 게이트 입력으로 가지며 페리전압(VPERI)의 공급단에 자신의 소스단이 접속된 PMOS트랜지스터(PM5)와, 어드레스정보신호 MSB<0>를 게이트 입력으로 가지며 PMOS트랜지스터(PM5)의 드레인단과 노드(M1) 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM6)와, 어드레스정보신호 MSB<0>를 게이트 입력으로 가지며 노드(M1)와 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM11)를 포함한다.
래치(280)는 노드(M1)에 걸린 전압을 반전하기 위한 인버터(I19)와, 인버터(I19)의 출력신호를 반전하여 노드(M1)에 인가하기 위한 인버터(I20)를 포함한다.
구동을 간략히 살펴보면, 입력제어부(270)는 제2 토글제어신호(BIS_LAT)가 논리레벨 'L'로 비활성화된 경우에는, 어드레스정보신호 MSB<0>를 반전하여 출력한다. 그리고 래치(280)가 노드 M1에 실린 전압값을 유지하며, 인버터(I18)와 레벨 쉬프팅부를 거쳐 비트라인구동신호(BISHLB)가 출력된다.
또한, 제2 토글제어신호(BIS_LAT)가 논리레벨 'H'로 활성화되면, 어드레스정보신호 MSB<0>가 출력되지 않도록 한다. 따라서, 래치(280)가 이전에 유지하는 노드(M1)의 값이 지속적으로 인버터(I18)와 레벨 쉬프팅부(290)를 거쳐 비트라인구동신호(BISHLB)로 출력된다.
즉, 입력제어부(270)는 제2 토글제어신호(BIS_LAT)가 비활성화되면, 어드레스정보신호 MSB<0>의 논리레벨에 대응되는 비트라인구동신호(BISHLB)를 출력한다. 반면 제2 토글제어신호(BIS_LAT)가 활성화되면, 어드레스정보신호 MSB<0>의 논리레벨과는 관계없이 비트라인구동신호(BISHLB)의 이전 레벨을 지속적으로 유지하여 출력한다.
참고적으로, 비트라인 구동제어부(250)는 각 어드레스정보신호(MSB<0:7>)의 비트 단위로 구비되며 이는 동일한 회로적 구현을 가지므로, 어드레스정보신호 MSB<0>에 대해서만 예시적으로 살펴본다.
도 13a는 도 4의 서브홀(320) 내 내부 회로도를 도시한 도면이다.
도 13a를 참조하면, 서브홀(320)은 워드라인구동정보신호 FXB<0>를 반전하고, 정/부 워드라인구동정보신호 FX<0>와 FXB<0>를 공급하기 위한 구동신호 제공부(322)와, 비트라인구동신호(BISHLB)를 반전하여 비트라인 분리신호(BISHL)로 공급하기 위한 분리신호 제공부(324)를 포함한다.
여기서, 구동신호 제공부(322)와 분리신호 제공부(324)는 해당 입력신호의 한 비트만을 예시적으로 도시한다.
도 13b는 도 4의 서브워드라인 드라이빙부(340)의 내부 회로도이다.
도 13b를 참조하면, 서브워드라인 드라이빙부(340)는 워드라인구동정보신호 MWLB<0>에 응답하여 정/부 워드라인구동정보신호 FXB<0>, FX<0>으로 서브워드라인구동신호 SWL<0>를 드라이빙하기 위한 복수의 드라이버를 포함한다.
참고적으로, 서브워드라인 드라이빙부(340)는 워드라인구동정보신호 MWLB<0> 한 비트의 경우만을 예시적으로 도시한다.
도 14a 및 14b는 도 10 내지 도 12에 도시된 워드라인 구동제어부와 비트라인 구동제어부의 동작 파형도이다.
특히, 도 14a는 내부어드레스의 카운팅에 따른 제1 및 제2 토글제어신호의 레벨 변화를 도시한 것이다.
참고적으로, 생성되는 내부어드레스 RAB<0:11>은 디코딩되어, 상위 3비트 RAB<0:2>는 워드라인구동정보신호 FXB<0:7>를 생성하며, 다음 6비트 RAB<3:8>은 블록 내 워드라인을 선택하기 위한 워드라인구동정보신호 MWLB<0:63>를 생성하며, 나머지 3비트 RAB<9:11>은 뱅크 내 블록을 선택하기 위한 신호를 생성한다.
이때, 내부어드레스의 카운팅순서는 RAB<3>→RAB<4>→RAB<5>→RAB<6>→RAB<7>→RAB<8>→RAB<0>→RAB<1>→RAB<2>→RAB<9>→RAB<10>→RAB<11>이다.
도 14a를 참조하면, 내부어드레스 RAB<3:8>이 순차적으로 카운팅되어 '111'를 가질 때까지, 내부어드레스 RAB<0:2>와 RAB<9:11>의 값은 '000'으로 변하지 않는다. 따라서, 이 동안에는 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)를 논리레벨 H로 활성화하여, RAB<0:2>와, RAB<9:11>를 디코딩하여 생성되는 워드라인신호 FXB<0:7>과 비트라인구동신호 BISHLB가 토글링되지 않도록 한다.
이후, 내부어드레스 RAB<3:8>이 '111'을, 내부어드레스 RAB<0:2>의 값이 '000'를 가질 때, 제1 토글제어신호(FXB_REF)가 논리레벨 L로 비활성화되고, 제2 토글제어신호(BIS_LAT)이 논리레벨 'H'로 활성화를 유지한다. 이는 오토리프레쉬 또는 셀프리프레쉬 구간 동안 유지된다. 따라서, 제1 토글제어신호(FXB_REF)의 비활성화에 의해, 워드라인구동신호 FXB<0:7>가 내부어드레스 RAB<0:2>에 대응되는 논리레벨을 갖도록 토글링된다. 그리고 워드라인구동신호 FXB<0:7>의 논리레벨은 RAB<3:8>이 다시 카운팅되어 내부어드레스 RAB<0:2>의 값이 변동될 때까지 유지된다. 즉, 내부어드레스 RAB<0:2>의 값이 변동될 때 마다 제1 토글제어신호(FXB_REF)가 비활성화되어, 내부어드레스 RAB<0:2>의 변동된 값이 반영되도록 한다.
또한, 내부어드레스 RAB<3:8>이 '111'을, 내부어드레스 RAB<0:2>의 값이 '111'을 가지며, 내부어드레스 RAB<9:11>이 '000'를 가질 때, 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)가 오토리프레쉬 또는 셀프리프레쉬 구간 동안 논리레벨 'L'로 비활성화된다. 따라서, 제2 토글제어신호(BIS_LAT)의 비활성하에 의해, 비트라인구동신호 BISHLB가 내부어드레스 RAB<9:11>에 대응되는 논리레벨을 갖도록 토글링된다. 또한, 제1 토글제어신호(FXB_REF)의 비활성화에 의해, 워드라인구동신호 FXB<0:7>가 내부어드레스 RAB<0:2>에 대응되는 논리레벨을 갖도록 토글링된다. 즉, 내부어드레스 RAB<0:2>, RAB<9:11>의 값이 변동될 때 마다 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)가 비활성화되어, 내부어드레스 RAB<0:2>, RAB<9:11>의 변동된 값이 반영되도록 한다.
다시 언급하면, 내부어드레스 RAB<3:8>이 카운팅되는 동안에는 RAB<0:2>와 RAB<9:11>의 값이 변동되지 않으므로, RAB<0:2>와 RAB<9:11>에 의해 생성되는 워드라인구동정보신호(FXB<0:7>)와 비트라인구동신호(BISHLB)가 토글링되지 않도록 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)를 통해 제어한다.
도 14b는 내부어드레스의 레벨 변화와 함께 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)가 비활성화된 경우를 도시한 도면이다.
도 14b를 참조하면, 제1 및 제2 토글제어신호(FXB_REF, BIS_LAT)가 논리레벨 L로 비활성화된다. 따라서, 내부어드레스 RAB<3:8>, RAB<0:2>, RAB<9:11>의 변동 시마다, 이에 대응되는 워드라인구동정보신호 MWLB<0:63> 및 FXB<0:7>와, 비트라인구동신호 BISHLB가 토글링된다.
다음에서는 내부어드레스의 카운팅에 따른 신호의 변화를 각 비트단위로, 도면을 참조하여 구체적으로 살펴보도록 한다.
도 15는 도 4 내지 도 13b에 도시된 본 발명에 따른 반도체메모리소자의 동작 파형도이다. 특히, 내부어드레스 RAB<0:11>의 카운팅에 따른 워드라인 구동정보신호 MWLB<0:63> 및 FXB<0:7>와 비트라인구동신호 BISHLB<0>의 레벨 변화를 살펴보도록 한다.
도 15에 도시된 바와 같이, 오토리프레쉬커맨드(AREF)의 인가 시마다 내부어드레스 RAB<3:5>가 순차적으로 1비트씩 카운팅되어 값이 증가된다. 따라서, 이를 디코딩하여 생성되는 워드라인구동정보신호 MWLB<0> → MWLB<1> → MWLB<2> → MWLB<3>이 순차적으로 활성화된다.
그러나, 내부어드레스 RAB<3:4>와, RAB<9:11>의 값은 변하지 않기 때문에, 본 발명은 이를 디코딩하여 생성되는 워드라인구동정보신호 FXB<0:7>와 비트라인구동신호 BISHLB<0>가 일정한 값을 유지하도록 제어한다.
그러므로, 본 발명에 따른 반도체메모리소자는 오토리프레쉬 또는 셀프리프레쉬 모드 동안 순차적으로 활성화되는 내부어드레스에 있어서, 일정 구간 동안 그 값이 변동되지 않는 내부어드레스에 의해 생성되는 신호의 토글링을 방지할 수 있다.
다시 언급하면, 본 발명은 오토리프레쉬 커맨드의 인가 시 구간신호(IDD5)를 활성화하고, 액티브신호(ACT<0:3>)의 인가 시 이를 비활성화 함으로써, 구간신호(IDD5)를 통해 오토리프레쉬 구간을 정의한다. 그리고 정의된 오토리프레쉬 구간 동안 내부 어드레스의 값 변동이 없는 경우, 해당 내부 어드레스에 의해 생성되는 신호의 토글링을 방지한다. 따라서, 종래 오토리프레쉬 커맨드의 인가 시마다 발생되던 불필요한 토글링을 본 발명은 필요에 따라 허용하므로써, 종래 불필요한 토글링으로 인한 전류소모를 줄인다.
또한, 퓨즈옵션을 통해 오토리프레쉬 가간 동안의 토글링을 제어하거나, 제어하지 않도록 선택할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 오토리프레쉬모드 또는 셀프리프레쉬 모드 동안 내부어드레스의 일부 비트가 일정한 값을 유지하는 경우, 이로 인해 생성되는 내부 신호의 토글링을 선택적으로 허용함으로써, 불필요한 토글링으로 인한 전류소모를 줄인다.

Claims (29)

  1. 구동신호와 리프레쉬신호에 응답하여 순차적으로 활성화되는 복수의 제1 워드라인구동정보신호와 복수의 제1 내지 제7 어드레스정보신호를 생성하기 위한 내부어드레스 생성수단;
    오토리프레쉬모드와 셀프리프레쉬모드 동안에 상기 제3 내지 제6 어드레스정보신호에 응답하여 제1 및 제2 토글제어신호를 생성하기 위한 토글 제어수단;
    상기 제1 및 제2 토글제어신호에 응답하여 상기 복수의 제1 내지 제3, 제7 어드레스정보신호에 대응되는 복수의 비트라인구동신호와 복수의 제2 워드라인구동정보신호를 생성하기 위한 구동제어수단; 및
    상기 복수의 비트라인구동신호와 복수의 제1 및 제2 워드라인구동정보신호에 응답하여 해당 셀을 액세스하기 위한 코어영역
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 토글 제어수단은,
    외부에서 오토리프레쉬커맨드가 인가되면 활성화되는 오토리프레쉬신호와 복수의 뱅크액티브신호에 의해 정의되는 상기 오토리프레쉬모드, 또는 셀프리프레쉬신호와 상기 리프레쉬신호에 의해 정의되는 상기 셀프리프레쉬모드임을 알리는 모 드감지신호를 생성하기 위한 리프레쉬구간알림부와,
    상기 모드감지신호와 테스트신호에 응답하여 복수의 제3 내지 제6 어드레스정보신호를 인가받아 상기 제1 및 제2 토글제어신호를 생성하기 위한 토글제어신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 리프레쉬구간알림부는,
    상기 오토리프레쉬신호와 상기 복수의 뱅크액티브신호와 아이들신호를 인가받아 상기 오토리프레쉬모드를 알리는 오토리프레쉬모드신호를 생성하기 위한 오토리프레쉬 감지부와,
    상기 오토리프레쉬모드신호와 상기 셀프리프레쉬신호와 상기 리프레쉬신호를 인가받아 리프레쉬 구간을 알리는 상기 모드감지신호를 생성하기 위한 감지신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 토글제어신호 생성부는,
    상기 모드감지신호의 활성화 동안 상기 제4 및 제5 어드레스정보신호를 인가받아 상기 제1 토글제어신호를 생성하기 위한 제1 토글제어신호 생성부와,
    상기 모드감지신호와 상기 테스트신호와 불량셀구제신호에 응답하여 상기 제3 및 제6 어드레스정보신호를 인가받아 상기 제2 토글제어신호를 생성하기 위한 제2 토글제어신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  5. 제4항에 있어서,
    상기 구동제어수단은,
    상기 복수의 제1 내지 제3, 제7 어드레스정보신호를 인가받아 상기 복수의 제2 워드라인구동정보신호를 생성하고, 이를 상기 제1 토글제어신호에 응답하여 제어 출력하기 위한 워드라인구동제어부와,
    상기 복수의 제7 어드레스정보신호를 인가받아 상기 복수의 비트라인구동신호를 생성하고, 이를 상기 제2 토글제어신호에 응답하여 제어 출력하기 위한 비트라인구동제어부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  6. 제5항에 있어서,
    상기 오토리프레쉬 감지부는,
    상기 오토리프레쉬신호에 의해 활성화되고 상기 복수의 액티브신호에 응답하여 비활성화되는 오토리프레쉬구간을 감지하여 구간신호를 생성하기 위한 오토리프레쉬 구간 감지부와,
    퓨즈옵션에 따른 출력제어신호를 생성하기 위한 퓨즈 감지부와,
    상기 출력제어신호에 응답하여 상기 구간신호를 상기 오토리프레쉬모드신호로 출력하기 위한 신호 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  7. 제6항에 있어서,
    상기 신호 출력부는,
    상기 출력제어신호를 반전하기 위한 제1 인버터와, 상기 제1 인버터의 출력신호와 상기 구간신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 지연하여 상기 오토리프레쉬모드신호로 출력하기 위한 제1 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  8. 제7항에 있어서,
    상기 퓨즈 감지부는,
    전원전압의 공급단과 제1 노드에 접속된 퓨즈옵션과,
    상기 제1 노드에 걸린 전압을 반전하기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호를 게이트 입력으로 가지며 노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터와,
    상기 제2 인버터의 출력신호를 지연하여 상기 출력제어신호로 출력하기 위한 제2 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  9. 제5항에 있어서,
    상기 오토리프레쉬 감지부는,
    상기 오토리프레쉬신호에 의해 활성화되고 상기 복수의 액티브신호에 응답하여 비활성화되는 오토리프레쉬구간을 감지하여 구간신호를 생성하기 위한 오토리프레쉬 구간 감지부와,
    상기 구간신호를 반전하여 상기 오토리프레쉬모드신호로 출력하기 위한 신호 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  10. 제9항에 있어서,
    상기 신호 출력부는,
    상기 구간신호와 전원전압을 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 지연하여 오토리프레쉬모드신호로 출력하기 위한 제1 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  11. 제8항 또는 제10항에 있어서,
    상기 오토리프레쉬 감지부는,
    상기 구간신호와 아이들신호를 인가받아 아이들구간을 알리는 아이들알림신호를 생성하기 위한 아이들 감지부를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  12. 제11항에 있어서,
    상기 아이들 감지부는,
    상기 구간신호와 상기 아이들신호를 입력으로 갖는 제1 노어게이트와,
    상기 제1 노어게이트의 출력신호를 반전하여 상기 아이들알림신호로 출력하기 위한 제3 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  13. 제6항 또는 제9항에 있어서,
    상기 감지신호 생성부는,
    상기 오토리프레쉬모드신호 또는 상기 셀프리프레쉬신호의 활성화에 응답하여 프리모드감지신호를 출력하기 위한 리프레쉬감지부와,
    상기 프리모드감지신호와 상기 리프레쉬신호를 인가받아 리프레쉬 구간을 알리는 상기 모드감지신호를 생성하기 위한 제1 신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  14. 제13항에 있어서,
    상기 제1 토글제어신호 생성부는
    상기 불량셀구제신호와 상기 제3 및 제4 어드레스정보신호를 상기 모드감지신호에 응답하여 인가받아 어드레스 입력신호와 출력신호를 출력하기 위한 제1 입력제어부와,
    상기 제1 입력제어부의 출력신호를 반전하고 이를 고전압 레벨로 변환하여 출력하기 위한 제1 레벨 쉬프팅부와,
    상기 제1 레벨 쉬프팅부의 출력을 반전 및 지연하여 상기 제1 토글제어신호 로 출력하기 위한 제2 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  15. 제14항에 있어서,
    상기 제2 토글제어신호 생성부는
    상기 모드감지신호와 상기 테스트신호에 응답하여 상기 제5 및 제6 어드레스정보신호과 상기 어드레스입력신호를 입력받기 위한 제2 입력제어부와,
    상기 제2 입력제어부의 출력신호 또는 상기 불량셀구제신호에 응답하여 상기 제2 토글제어신호를 생성하기 위한 제2 신호생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  16. 제15항에 있어서,
    상기 오토리프레쉬 구간감지부는,
    리셋신호와 상기 오토리프레쉬신호를 인가받아 입력셋신호로 출력하기 위한 셋신호 입력부와,
    상기 복수의 액티브신호를 인가받아 제1 및 제2 입력리셋신호로 출력하기 위한 리셋신호 입력부와,
    상기 입력셋신호에 응답하여 상기 구간신호를 활성화하고, 상기 제1 및 제2 입력리셋신호에 응답하여 상기 구간신호를 비활성화하기 위한 제1 RS래치부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  17. 제16항에 있어서,
    상기 셋신호 입력부는,
    상기 리셋신호와 상기 오토리프레쉬신호를 입력받아 상기 입력셋신호로 출력하기 위한 제1 노어게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  18. 제17항에 있어서,
    상기 리셋신호 입력부는,
    제1 및 제2 액티브신호를 입력으로 가져 상기 제1 입력리셋신호로 출력하기 위한 제2 노어게이트와,
    제3 및 제4 액티브신호를 입력으로 가져 상기 제2 입력리셋신호로 출력하기 위한 제3 노어게이트를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  19. 제16항에 있어서,
    상기 리프레쉬감지부는,
    상기 오토리프레쉬모드신호를 반전하기 위한 제1 인버터와,
    상기 셀프리프레쉬신호와 상기 제1 인버터의 출력신호를 입력으로 갖는 제4 노어게이트와,
    상기 제4 노어게이트의 출력신호를 반전하여 상기 프리모드감지신호로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  20. 제19항에 있어서,
    상기 제1 신호 생성부는,
    상기 오토리프레쉬모드신호를 반전하기 위한 제3 인버터와,
    상기 오토리프레쉬모드신호와 상기 리프레쉬신호를 입력으로 갖는 제5 노어게이트와,
    상기 제5 노어게이트의 출력신호를 반전하기 위한 제4 인버터와,
    상기 제3 인버터의 출력신호를 셋신호로 인가받고, 상기 제4 인버터의 출력신호를 리셋신호로 인가받는 제2 RS래치부와,
    상기 제2 RS래치부의 출력신호를 지연하여 상기 모드감지신호로 출력하기 위한 제3 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  21. 제20항에 있어서,
    상기 제1 입력제어부는,
    상기 제3 및 제4 어드레스정보신호를 입력으로 갖는 제1 낸드게이트와,
    상기 불량셀구제신호를 반전하기 위한 제5 인버터와,
    상기 제1 낸드게이트와 상기 제5 인버터의 출력신호와 상기 모드감지신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전하여 자신의 출력신호로 출력하기 위한 제6 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  22. 제21항에 있어서,
    상기 제2 지연부는,
    상기 고전압과 접지전압을 구동 전원으로 갖는 홀수의 인버터가 직렬 연결되는 것
    을 특징으로 하는 반도체메모리소자.
  23. 제22항에 있어서,
    상기 제2 입력제어부는,
    상기 모드감지신호와 상기 테스트신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 반전하기 위한 제7 인버터와,
    상기 제5 및 제6 어드레스정보신호와 상기 제7 인버터의 출력신호를 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호와 상기 어드레스입력신호를 입력으로 갖는 제5 노어게이트와,
    상기 제7 인버터의 출력신호를 반전하기 위한 제8 인버터와,
    상기 제8 인버터와 상기 제5 노어게이트의 출력신호를 입력으로 갖는 제6 노어게이트와,
    상기 제6 노어게이트의 출력신호를 반전하여 출력하기 위한 제9 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  24. 제23항에 있어서,
    상기 제2 신호 생성부는,
    상기 제2 입력제어부의 출력신호와 상기 불량셀구제신호를 입력으로 갖는 제7 노어게이트와,
    상기 제7 노어게이트의 출력신호를 반전하기 위한 제10 인버터와,
    상기 제10 인버터의 출력신호를 반전하여 상기 제2 토글제어신호로 출력하기 위한 제11 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  25. 제16항에 있어서,
    상기 워드라인 구동제어부는,
    상기 제1 토글제어신호에 응답하여 상기 제7 어드레스정보신호를 인가받아 정 및 부 입력제어신호로 출력하기 위한 제3 입력제어부와,
    상기 부 입력제어신호에 응답하여 상기 제2, 제6 및 제7어드레스정보신호 를 디코딩하여 제1 및 제2 디코딩신호로 출력하기 위한 디코딩부와,
    상기 정 입력제어신호에 응답하여, 상기 제1 어드레스정보신호과 상기 제1 및 제2 디코딩신호에 대응되는 상기 제2 워드라인구동정보신호를 활성화하기 위한 구동신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  26. 제25항에 있어서,
    상기 비트라인 구동제어부는,
    상기 제2 토글제어신호에 응답하여 상기 제7 어드레스정보신호 를 반전하여 출력하기 위한 제4 입력제어부와,
    상기 제4 입력제어부의 출력신호를 래치하기 위한 래치와,
    상기 제4 입력제어부의 출력신호를 반전하기 위한 제11 인버터와,
    상기 제11 인버터의 출력신호의 레벨을 쉬프팅하여 상기 복수의 비트라인구동신호로 출력하기 위한 제2 레벨 쉬프팅부를 포함하는 것
    을 특징으로 하는 반도체메모리소자.
  27. 제24항에 있어서,
    상기 코어영역은,
    상기 제2 워드라인구동정보신호를 인가받아 제2 정/부 워드라인구동정보신호를 생성하고, 상기 복수의 비트라인구동신호를 인가받아 복수의 비트라인분리신호를 생성하기 위한 서브홀과,
    상기 제2 정/부 워드라인구동정보신호와 상기 제1 워드라인구동정보신호에 응답하여 복수의 서브워드라인구동신호를 생성하기 위한 서브워드라인드라이빙부와,
    상기 서브워드라인구동신호에 대응되는 셀의 데이터를 읽거나 저장하기 위한 셀매트와,
    상기 복수의 비트라인분리신호에 응답하여 상기 셀매트의 해당 데이터를 감지 및 증폭하기 위한 비트라인감지증폭블록를 포함하며,
    이들이 어레이 형태로 구비되는 것
    을 특징으로 하는 반도체메모리소자.
  28. 오토리프레쉬모드 동안 내부어드레스를 순차적으로 증가시키는 단계; 및
    상기 내부어드레스의 일부 비트가 일정한 값을 갖는 경우, 상기 일부 비트에 의해 생성되는 내부구동신호가 일정한 레벨을 유지하는 단계
    를 포함하는 반도체메모리소자의 구동방법.
  29. 제28항에 있어서,
    상기 오토리프레쉬모드는 오토리프레쉬커맨드의 인가 시 진입하며, 노말 액티브커맨드의 인가시 탈출하는 것
    을 특징으로 하는 반도체메모리소자의 구동방법.
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