KR20170045795A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20170045795A
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이종호
신승준
오태영
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삼성전자주식회사
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Abstract

메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 뱅크, 상기 메모리 뱅크에 대한 액세스 동작 및 리프레쉬 동작을 수행하는 행 선택 회로 및 리프레쉬 콘트롤러를 포함한다. 상기 리프레쉬 콘트롤러는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어한다. 액세스 모드 및 셀프 리프레쉬 모드의 선택적인 수행을 통하여 액세스 효율 및 리프레쉬 효율을 향상시킬 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{Memory device and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 효율적인 리프레쉬 동작을 위한 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다. 고속 동작이 요구되는 반도체 메모리 장치에서, 리프레쉬를 위해 소요되는 시간은 반도체 메모리 장치의 동작 속도를 저하시키는 원인이 되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 리프레쉬 동작을 수행할 수 있는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 효율적으로 리프레쉬 동작을 수행할 수 있는 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 뱅크, 상기 메모리 뱅크에 대한 액세스 동작 및 리프레쉬 동작을 수행하는 행 선택 회로 및 리프레쉬 콘트롤러를 포함한다. 상기 리프레쉬 콘트롤러는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어한다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기를 갖는 제1 클록 신호에 응답하여 버스트 횟수만큼 상기 리프레쉬 동작을 수행하고 이후 상기 제1 클록 주기보다 긴 제2 클록 주기를 갖는 제2 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어할 수 있다.
일 실시예에 있어서, 상기 메모리 장치의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 더 포함할 수 있고, 상기 버스트 횟수는 상기 모드 레지스터에 저장된 버스트 정보에 기초하여 결정되고, 상기 버스트 정보는 상기 메모리 콘트롤러로부터의 모드 레지스터 기입 코맨드를 통하여 제공될 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 최소 카운트 값과 최대 카운트 값 사이에서 상기 메모리 뱅크의 하나의 행에 대한 상기 리프레쉬 동작이 완료될 때마다 증가하고 평균 리프레쉬 인터벌 시간마다 감소하는 카운트 값을 저장하는 풀인 카운터를 포함할 수 있다.
일 실시예에 있어서, 상기 버스트 횟수는 상기 풀인 카운터의 상기 카운트 값이 상기 최대 카운트 값이 되는 시점에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 액세스 모드에서 상기 풀인 카운터의 카운트 값이 상기 최대 카운트 값에 해당하는 경우, 상기 액티브 코맨드가 수신되더라도 상기 메모리 뱅크에 대한 상기 리프레쉬 동작을 수행하지 않도록 상기 행 선택 회로를 제어할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 액티브 코맨드를 발생하는 빈도에 기초하여 상기 셀프 리프레쉬 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는 상기 메모리 뱅크에 대하여 상기 리프레쉬 동작이 필요한 경우 활성화되는 어텐션 신호를 발생할 수 있고, 상기 메모리 콘트롤러는 상기 어텐션 신호에 기초하여 상기 셀프 리프레쉬 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 행 선택 회로는, 상기 액세스 모드에서 상기 메모리 블록들 중에서 액세스 어드레스 신호에 상응하는 액세스 메모리 블록의 행을 인에이블시키고 상기 메모리 블록들 중에서 리프레쉬 어드레스 신호에 상응하는 리프레쉬 메모리 블록의 행을 선택적으로 인에이블 또는 디스에이블시킬 수 있고, 상기 셀프 리프레쉬 모드에서 상기 리프레쉬 어드레스 신호에 상응하는 상기 리프레쉬 메모리 블록의 행을 인에이블시킬 수 있다.
일 실시예에 있어서, 복수의 반도체 다이(semiconductor die)들이 상하로 적층되는 3차원 반도체 메모리 장치일 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함한다. 상기 메모리 장치는, 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 뱅크들, 상기 메모리 뱅크에 대한 액세스 동작 및 리프레쉬 동작을 각각 수행하는 복수의 뱅크 행 선택 회로들 및 리프레쉬 콘트롤러를 포함한다. 상기 리프레쉬 콘트롤러는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 뱅크 행 선택 회로들을 제어한다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기를 갖는 제1 클록 신호에 응답하여 버스트 횟수만큼 상기 리프레쉬 동작을 수행하고 이후 상기 제1 클록 주기보다 긴 제2 클록 주기를 갖는 제2 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 뱅크 행 선택 회로들을 제어할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 액티브 코맨드를 발생하는 빈도에 기초하여 상기 셀프 리프레쉬 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 메모리 뱅크들의 모두에 대해서 상기 액세스 동작이 수행되지 않는 아이들(idle) 상태가 기준 시간 이상 지속되는 경우 셀프 리프레쉬 진입 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 메모리 뱅크들 중 적어도 하나에 대하여 상기 리프레쉬 동작이 필요한 경우 활성화되는 어텐션 신호를 발생할 수 있고, 상기 메모리 콘트롤러는 상기 어텐션 신호에 기초하여 리프레쉬 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 메모리 장치의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 더 포함할 수 있고, 상기 메모리 장치는 상기 메모리 뱅크들 중 상기 리프레쉬 동작이 필요한 메모리 뱅크들에 대한 리프레쉬 뱅크 정보를 상기 모드 레지스터에 저장할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 모드 레지스터 독출 코맨드를 발생하여 상기 모드 레지스터에 저장된 상기 리프레쉬 뱅크 정보를 상기 메모리 장치로부터 수신하고, 상기 리프레쉬 뱅크 정보에 기초하여 리프레쉬 코맨드를 발생할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 최소 카운트 값과 최대 카운트 값 사이에서 상기 각 메모리 뱅크의 하나의 행에 대한 상기 리프레쉬 동작이 완료될 때마다 증가하고 평균 리프레쉬 인터벌 시간마다 감소하는 카운트 값들을 각각 저장하는 복수의 풀인 카운터들을 포함할 수 있다.
일 실시예에 있어서, 상기 리프레쉬 콘트롤러는, 상기 액세스 모드에서 상기 각 풀인 카운터의 카운트 값이 상기 최대 카운트 값에 해당하는 경우, 상기 액티브 코맨드가 수신되더라도 상기 상응하는 메모리 뱅크에 대한 상기 리프레쉬 동작을 수행하지 않도록 상기 상응하는 뱅크 행 선택 회로를 제어할 수 있다.
상기 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 메모리 장치는 복수의 메모리 블록들을 각각 포함하는 복수의 메모리 뱅크들, 상기 메모리 뱅크들에 대한 액세스 동작 및 리프레쉬 동작을 각각 수행하는 복수의 뱅크 행 선택 회로들 및 리프레쉬 콘트롤러를 포함할 수 있다. 상기 리프레쉬 콘트롤러는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 뱅크 행 선택 회로들을 제어할 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 메모리 콘트롤러로부터의 코맨드에 응답하여 액세스 모드 및 셀프 리프레쉬 모드 사이의 모드 천이를 수행함으로써 액세스 동작과 리프레쉬 동작 사이의 충돌을 방지할 수 있다.
또한 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 액세스 모드에서 메모리 콘트롤러로부터의 별도의 리프레쉬 명령을 수신하지 않고도 리프레쉬 동작을 수행함으로써 상기 메모리 장치에 대한 액세스 효율을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 셀프 리프레쉬 모드 진입시 버스트 셀프 리프레쉬를 먼저 수행한 후에 노말 셀프 리프레쉬를 수행함으로써 데이터 손실을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 모드를 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 제어 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4는 도 3의 메모리 시스템에 포함되는 메모리 장치를 나타내는 블록도이다.
도 5는 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러를 나타내는 블록도이다.
도 6은 도 3의 메모리 장치의 셀프 리프레쉬 동작을 나타내는 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 셀프 리프레쉬 신호 발생기를 나타내는 블록도이다.
도 8은 도 4의 메모리 장치에 포함되는 뱅크 행 선택 회로를 나타내는 블록도이다.
도 9는 도 4의 메모리 장치에 포함되는 메모리 뱅크를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 액티브 모드에서의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 액티브 리프레쉬 동작이 수행되지 않는 경우를 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 어텐션 신호 기반의 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 13은 도 12의 어텐션 신호 기반의 리프레쉬 동작을 위한 모드 레지스터를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 동작 모드를 나타내는 도면이고, 도 2는 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 제어 방법을 나타내는 순서도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작한다(S100). 예를 들어, 메모리 장치는 메모리 콘트롤러로부터의 셀프 리프레쉬 진입 코맨드(self refresh entry command)(SRE)에 응답하여 액세스 모드에서 셀프 리프레쉬 모드로 동작 모드를 변경할 수 있다. 또한 메모리 장치는 메모리 콘트롤러로부터의 셀프 리프레쉬 종료 코맨드(self refresh exit command)(SRX)에 응답하여 셀프 리프레쉬 모드에서 액세스 모드로 동작 모드를 변경할 수 있다. 메모리 장치는 리프레쉬가 필요한 메모리 뱅크를 자체적으로 결정하고 메모리 콘트롤러로부터의 리프레쉬 코맨드 없이 셀프 리프레쉬를 수행할 수도 있다. 그러나 셀프 리프레쉬가 수행되고 있는 메모리 뱅크에 대하여 액세스 동작이 수행되는 경우에는 상기 액세스 동작과 셀프 리프레쉬 동작 사이에 충돌이 발생한다. 메모리 콘트롤러는 충돌이 발생한 액세스 동작에 대한 코맨드를 기억해야 하고 일정 시간 재시도해 하는 부담이 있다. 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 메모리 콘트롤러로부터의 코맨드에 응답하여 액세스 모드 및 셀프 리프레쉬 모드 사이의 모드 천이를 수행함으로써 액세스 동작과 리프레쉬 동작 사이의 충돌을 방지할 수 있다.
메모리 장치는 액세스 모드에서 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 리프레쉬 동작을 수행한다(S200). 액세스 모드에서는 메모리 콘트롤러로부터의 별도의 리프레쉬 명령을 수신하지 않고 액티브 코맨드에 응답하여 리프레쉬 동작을 수행할 수 있다. 이러한 액세스 모드에서의 리프레쉬 동작을 액티브 리프레쉬 동작이라 칭할 수 있다. 액티브 리프레쉬 동작에 대해서는 도 8 내지 도 11을 참조하여 후술한다. 이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 액세스 모드에서 메모리 콘트롤러로부터의 별도의 리프레쉬 명령을 수신하지 않고도 리프레쉬 동작을 수행함으로써 상기 메모리 장치에 대한 액세스 효율을 향상시킬 수 있다.
한편, 메모리 장치는 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 리프레쉬 동작을 수행한다(S300). 일 실시예에서, 메모리 장치는 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기를 갖는 제1 클록 신호에 응답하여 버스트 횟수만큼 리프레쉬 동작을 수행하고 이후 제1 클록 주기보다 긴 제2 클록 주기를 갖는 제2 클록 신호에 응답하여 리프레쉬 동작을 수행할 수 있다. 이러한 셀프 리프레쉬 모드에서의 리프레쉬 동작을 셀프 리프레쉬 동작이라 칭할 수 있다. 셀프 리프레쉬 동작에 대해서는 도 5 내지 도 7을 참조하여 후술한다. 이와 같이, 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 셀프 리프레쉬 모드 진입시 버스트 셀프 리프레쉬를 먼저 수행한 후에 노말 셀프 리프레쉬를 수행함으로써 데이터 손실을 방지할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 4는 도 3의 메모리 시스템에 포함되는 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(200) 및 메모리 장치(400)를 포함한다. 메모리 콘트롤러(200)와 메모리 장치(400)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(200)는 메모리 장치(400)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(200)의 제어에 따라서 메모리 장치(400)에 데이터(DATA)가 기입되거나 메모리 장치(400)로부터 데이터(DATA)가 독출될 수 있다. 본 발명의 실시예들에 따라서, 메모리 장치(400)는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행할 수 있다. 또한, 일 실시예에서, 도 12 및 도 13을 참조하여 후술하는 바와 같이, 메모리 장치(400)는 메모리 뱅크들 중 적어도 하나에 대하여 리프레쉬 동작이 필요한 경우 활성화되는 어텐션 신호(ATTN)를 발생하고, 메모리 콘트롤러(200)는 어텐션 신호(ATTN)에 기초하여 리프레쉬 코맨드를 발생할 수 있다.
도 4를 참조하면, 메모리 장치(400)는 코맨드 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 선택 회로(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 콘트롤러(100)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 선택 회로(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 선택 회로들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 행 선택 회로(460)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 선택 회로들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
어드레스 레지스터(220)로부터 출력된 로우 어드레스(ROW_ADDR)는 뱅크 행 선택 회로들(460a~460h)에 각각 인가될 수 있다. 뱅크 행 선택 회로들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 선택 회로는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 선택 회로는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(470)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
코맨드 제어 로직(410)은 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 코맨드 제어 로직(410)은 메모리 장치(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 코맨드 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 메모리 장치(400)의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
도 4에는 코맨드 제어 로직(410)과 어드레스 레지스터(420)가 별개의 구성 요소들인 것으로 도시되어 있으나, 코맨드 제어 로직(410)과 어드레스 레지스터(420)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 4에는 코맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 어드레스는 코맨드에 포함되는 것으로 간주될 수 있다.
리프레쉬 콘트롤러(100)는 메모리 장치(400)의 리프레쉬 동작을 제어하기 위한 신호들을 발생한다. 본 발명의 실시예들에 따라서, 리프레쉬 콘트롤러(100)는 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 행 선택 회로(460)를 제어할 수 있다.
도 5는 도 3의 메모리 장치에 포함되는 리프레쉬 콘트롤러를 나타내는 블록도이다.
도 5를 참조하면, 리프레쉬 콘트롤러(100)는 TCSR 유닛(Temperature Compensate Self Refresh unit(120), 카운터 블록(140) 및 제어 로직(160)을 포함할 수 있다.
TCSR 유닛(120)은 평균 리프레쉬 인터벌 시간(도 11의 tREFi)의 주기를 갖는 리프레쉬 클록 신호(RFCK)를 생성할 수 있다. 평균 리프레쉬 인터벌 시간 (tREFi)은 어느 하나의 뱅크에 행들에 대한 연속한 리프레쉬 동작들 사이의 평균 시간을 나타낸다. 예를 들어, 평균 리프레쉬 인터벌 시간 (tREFi)은 3.9 us(microsecond)일 수 있으며, 메모리 장치(400)의 동작 온도에 의존하여 가변될 수 있다. 예를 들어, 반도체 메모리 장치(400)의 동작 온도가 상승할 경우, 평균 리프레쉬 인터벌 시간 (tREFi)은 감소될 수 있다.
카운터 블록(140)은 도 4의 복수의 메모리 뱅크들(480a~480h)에 각각 상응하는 복수의 풀인 카운터들(pull-in counter)(PICa~PICh)을 포함할 수 있다.
풀인 카운터들(PICa~PICh)은 최소 카운트 값과 최대 카운트 값 사이에서 각 메모리 뱅크의 하나의 행에 대한 상기 리프레쉬 동작이 완료될 때마다 증가하고 평균 리프레쉬 인터벌 시간(tREFi)마다 감소하는 카운트 값들(CNTa~CNTh)을 각각 저장할 수 있다. 풀인 카운터들(PICa~PICh)의 최소 카운트 값 및 최대 카운트 값은 메모리 시스템의 구성에 따라 적적한 정수로 설정될 수 있다. 예를 들어, 최소 카운트 값은 0이고 최대 카운트 값은 7일 수 있다.
메모리 뱅크들(480a~480h)의 각각에 대한 리프레쉬 동작이 완료되는 시점은 뱅크 행 선택 회로들(460a~460h)로부터의 리프레쉬 완료 신호들(RDONa~RDONh)을 통해 제공될 수 있다. 풀인 카운터들(PICa~PICh)은 리프레쉬 완료 신호들(RDONa~RDONh)이 활성화될 때마다 저장된 카운트 값들(CNTa~CNTh)을 각각 일정 단위(예를 들어, 1)만큼씩 증가시킬 수 있다.
평균 리프레쉬 인터벌 시간(tREFi)은 리프레쉬 클록 신호(RFCK)의 클록 주기에 해당할 수 있다. 풀인 카운터들(PICa~PICh)은 리프레쉬 클록 신호(RFCK)의 에지(edge), 예를 들어, 상승 에지(rising edge)에 동기하여 평균 리프레쉬 인터벌 시간(tREFi)이 경과할 때마다 저장된 카운트 값들(CNTa~CNTh)을 각각 일정 단위(예를 들어, 1)만큼씩 감소시킬 수 있다.
제어 로직(160)은 모드 신호(MOD), 버스트 횟수(BRN), 리프레쉬 클록 신호(RFCK)에 기초하여 메모리 장치(400)의 리프레쉬 동작을 제어하기 위한 제어 신호들을 발생할 수 있다. 상기 제어 신호들은 메모리 뱅크들(480a~480h)에 각각 상응하는 셀프 리프레쉬 신호들(SFREFa~SFREFh), 리프레쉬 홀드 신호들(RFHLDa~RFHLDh) 및 어텐션 신호들(ATTNa~ATTNh)을 포함할 수 있다.
제어 로직(160)은 풀인 카운터(PICi)(i=a~h)의 카운트 값이 최대 카운트 값(예를 들어, 7)에 도달하면 상응하는 뱅크 행 선택 회로(460i)가 액티브 리프레쉬 동작을 진행하지 않도록 제어하기 위한 리프레쉬 홀드 신호(RFHLDi)를 활성화할 수 있다. 리프레쉬 홀드 신호(RFHLDi)에 대해서는 도 11을 참조하여 후술한다. 또한, 제어 로직(160)은 메모리 뱅크(480i)에 대하여 리프레쉬 동작이 필요한 경우 상응하는 어텐션 신호(ATTNi)를 활성화할 수 있다. 예를 들어, 제어 로직(160)은 풀인 카운터(PICi)의 카운트 값이 최소 카운트 값(예를 들어, 0)에 도달하면 상응하는 어텐션 신호(ATTNi)를 활성화할 수 있다. 어텐션 신호(ATTNi)에 대해서는 도 12를 참조하여 후술한다.
제어 로직(160)은 모드 신호(MOD)가 셀프 리프레쉬 모드를 나타내는 경우 셀프 리프레쉬 신호들(SFREFa~SFREFh)을 활성화할 수 있다. 뱅크 행 선택 회로들(460a~460h)은 셀프 리프레쉬 신호들(SFREFa~SFREFh)에 기초하여 셀프 리프레쉬 동작을 수행할 수 있다. 실시예들에 따라서, 액세스 모드 및 셀프 리프레쉬 모드 사이의 전환은 메모리 뱅크들(480a~480h)의 모두에 대해서 공통적으로 적용될 수 있다. 이 경우, 셀프 리프레쉬 신호들(SFREFa~SFREFh)은 모두 동일할 수 있으며, 하나의 셀프 리프레쉬 신호(SFREF)로 표현될 수도 있다.
이하 도 6 및 도 7을 참조하여 액세스 모드와 셀프 리프레쉬 모드 사이의 전환 및 셀프 리프레쉬 모드에서의 셀프 리프레쉬 동작에 대해서 설명한다.
도 6은 도 3의 메모리 장치의 셀프 리프레쉬 동작을 나타내는 타이밍도이다.
도 6에는 도 3의 메모리 콘트롤러(200)에서 발생되어 메모리 장치(400)로는 제공되는 코맨드(CMD), 메모리 장치(400) 내에서 발생되는 모드 신호(MOD) 및 셀프 리프레쉬 신호(SFREF)가 도시되어 있다.
도 6을 참조하면, 메모리 콘트롤러(200)는 액티브 코맨드(ACT)를 발생하는 빈도에 기초하여 셀프 리프레쉬 코맨드, 즉 셀프 리프레쉬 진입 코맨드(SRE) 및 셀프 리프레쉬 종료 코맨드(SRX)를 발생할 수 있다.
메모리 콘트롤러(200)는 시점 t0에서 액티브 코맨드(ACT)를 발생한 후 기준 시간이 경과한 시점 t1까지 액티브 코맨드를 발생하지 않는 경우에는 셀프 리프레쉬 진입 코맨드(SRE)를 발행할 수 있다. 즉 메모리 콘트롤러(200)는 메모리 뱅크들(460a~460h)의 모두에 대해서 액세스 동작이 수행되지 않는 아이들(idle) 상태가 기준 시간 이상 지속되는 경우 셀프 리프레쉬 진입 코맨드(SRE)를 발생할 수 있다. 메모리 장치(400)는 셀프 리프레쉬 진입 코맨드(SRE)에 응답하여 모드 신호(MOD)를 활성화할 수 있다. 예를 들어, 모드 신호(MOD)는 코맨드(CMD)를 수신하는 도 4의 코맨드 제어 로직(410)에 의해 발생될 수 있다. 도 6에는 모드 신호(MOD)의 활성화 레벨이 논리 하이 레벨인 것으로 도시되어 있으나, 모드 신호(MOD)는 논리 로우 레벨로 활성화되는 신호일 수도 있다.
예를 들어, 상기 기준 시간은 평균 리프레쉬 인터벌 시간(tREFi)의 정수 배(tREFi*k)로 결정될 수 있고, 상기 정수(k)는 풀인 카운터들(PICa~PICh)의 최대 카운트 값에 상응할 수 있다. 이 경우, 메모리 콘트롤러(200)가 셀프 리프레쉬 진입 코맨드(SRE)를 발생하는 시점 t1에서 풀인 카운터들(PICa~PICh)의 카운트 값들(CNTa~CNTh)은 모두 최소 카운트 값(예를 들어, 0)을 가질 수 있다.
시점 t1에서 모드 신호(MOD)가 활성화되면 메모리 장치(400)는 액세스 모드에서 셀프 리프레쉬 모드로 동작 모드를 변경한다. 모드 신호(MOD)가 셀프 리프레쉬 모드를 나타내면 도 5의 제어 로직(160)은 셀프 리프레쉬 신호(SFREF)를 활성화할 수 있다. 제어 로직(160)은 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기(tCP1)로 버스트 횟수(BRN)만큼 셀프 리프레쉬 신호(SFREF)를 활성화하고 이후 제1 클록 주기(tCP1)보다 긴 제2 클록 주기(tCP2)로 셀프 리프레쉬 신호(SFREF)를 활성화할 수 있다. 이러한 셀프 리프레쉬 신호(SFREF)에 응답하여 뱅크 행 선택 회로들(460a~460h)은 시점 t2까지는 버스트 셀프 리프레쉬(burst self refresh) 동작을 수행하고 시점 t2 이후에 노말 셀프 리프레쉬(normal self refresh) 동작을 수행할 수 있다. 도 7을 참조하여 설명하는 바와 같이, 제어 로직(160)은 제1 클록 주기(tCP1)를 갖는 제1 클록 신호 및 제2 클록 주기(tCP2)를 갖는 제2 클록 신호를 이용하여 셀프 리프레쉬 신호(SFREF)를 발생할 수 있다. 상기 제2 클록 신호는 전술한 바와 같이 평균 리프레쉬 인터벌 시간(tREFi)을 클록 주기로 갖는 리프레쉬 클록 신호(RFCK)일 수 있다.
일 실시예에서, 버스트 횟수(BRN)는 도 4의 모드 레지스터(412) 저장된 버스트 정보에 기초하여 결정될 수 있다. 상기 버스트 정보는 메모리 콘트롤러(200)로부터의 모드 레지스터 기입 코맨드(MRW)를 통하여 제공될 수 있다. 모드 레지스터 기입 동작은 당업자에게 잘 알려진 사항이므로 자세한 설명은 생략한다.
다른 실시예에서, 버스트 횟수(BRN)는 풀인 카운터들(PICa~PICh)의 각 카운트 값이 최대 카운트 값(예를 들어, 7)이 되는 시점에 기초하여 결정될 수 있다. 이 경우, 버스트 셀프 리프레쉬 동작이 종료되는 시점 t2에서 풀인 카운터들(PICa~PICh)의 카운트 값들(CNTa~CNTh)은 모두 최대 카운트 값을 가질 수 있다. 시점 t2 이후의 노말 셀프 리프레쉬 동작이 평균 리프레쉬 인터벌 시간(tREFi)마다 수행되어 풀인 카운터들(PICa~PICh)의 카운트 값들(CNTa~CNTh)이 평균 리프레쉬 인터벌 시간(tREFi)마다 1씩 감소할 수 있다. 한편 도 5를 참조하여 설명한 바와 같이, 풀인 카운터들(PICa~PICh)의 카운트 값들(CNTa~CNTh)은 평균 리프레쉬 인터벌 시간(tREFi)마다 1씩 감소할 수 있다. 결과적으로, 노말 셀프 리프레쉬 동작이 수행되는 시간 t2~t3 동안에는 풀인 카운터들(PICa~PICh)의 카운트 값들(CNTa~CNTh)이 최대 카운트 값 또는 이보다 1만큼 작은 값을 유지할 수 있다.
시점 t3에서, 메모리 콘트롤러(200)는 메모리 장치(400)에 대한 액세스 동작이 필요한 경우 셀프 리프레쉬 종료 코맨드(SRX)를 발생할 수 있다. 메모리 장치(400)는 셀프 리프레쉬 종료 코맨드(SRX)에 응답하여 모드 신호(MOD)를 비활성화할 수 있다. 모드 신호(MOD)가 비활성화되면 메모리 장치(400)는 셀프 리프레쉬 모드에서 액세스 모드로 동작 모드를 변경한다.
도 7은 본 발명의 실시예들에 따른 셀프 리프레쉬 신호 발생기를 나타내는 블록도이다. 도 7의 셀프 리프레쉬 신호 발생기(500)는 도 5의 제어 로직(100)에 포함될 수 있다.
도 7을 참조하면, 셀프 리프레쉬 신호 발생기(500)는 버스트 카운터(BRSC)(510), 비교기(COM)(520) 및 선택기(MUX)(530)를 포함할 수 있다.
선택기(530)는 모드 신호(MOD) 및 버스트 인에이블 신호(BEN)에 기초하여 제1 클록 신호(CK1) 또는 제2 클록 신호(CK2)를 선택하여 셀프 리프레쉬 신호(SFREF)를 발생할 수 있다. 제1 클록 신호(CK1)는 도 6의 버스트 셀프 리프레쉬 동작에 상응하는 제1 클록 주기(tCP1)를 가지며, 제2 클록 신호(CK2)는 도 6의 노말 셀프 리프레쉬 동작에 상응하는 제2 클록 주기(tCP2)를 갖는다. 제2 클록 신호(CK2)는 전술한 바와 같이 평균 리프레쉬 인터벌 시간(tREFi)을 클록 주기로 갖는 리프레쉬 클록 신호(RFCK)일 수 있다.
모드 신호(MOD)는 제1 논리 레벨(예를 들어, 논리 하이 레벨)로 활성화된 경우 셀프 리프레쉬 모드를 나타내고 제2 논리 레벨(예를 들어, 논리 로우 레벨)로 비활성화된 경우 액세스 모드를 나타낼 수 있다. 버스트 인에이블 신호(BEN)는 제1 논리 레벨(예를 들어, 논리 하이 레벨)로 활성화된 경우 버스트 셀프 리프레쉬 모드를 나타내고 제2 논리 레벨(예를 들어, 논리 로우 레벨)로 비활성화된 경우 노말 셀프 리프레쉬 모드를 나타낼 수 있다.
모드 신호(MOD)가 비활성화된 경우, 즉 도 6의 시간 t0~t1 동안 및 시간 t3 이후에, 선택기(530)는 버스트 인에이블 신호(BEN)에 관계없이 제1 클록 신호(CK1) 및 제2 클록 신호(CK2)를 모두 차단하여 셀프 리프레쉬 신호(SFREF)를 비활성화할 수 있다.
모드 신호(MOD)가 활성화되고 버스트 인에이블 신호(BEN)가 활성화된 경우, 즉 도 6의 시간 t1~t2 동안에, 선택기(530)는 제1 클록 신호(CK1)를 선택하여 셀프 리프레쉬 신호(SFREF)로서 출력할 수 있다.
모드 신호(MOD)가 활성화되고 버스트 인에이블 신호(BEN)가 비활성화된 경우, 즉 도 6의 시간 t2~t3 동안에, 선택기(530)는 제2 클록 신호(CK2)를 선택하여 셀프 리프레쉬 신호(SFREF)로서 출력할 수 있다.
이와 같은 클록 신호의 선택적인 출력에 의해서 도 6에 도시된 바와 같은 셀프 리프레쉬 신호(SFREF)가 발생될 수 있다.
버스트 카운터(510) 및 비교기(COM)는 버스트 인에이블 신호(BEN)의 활성화 지속 시간을 제어하는 기능을 수행한다.
버스트 카운터(510)는 모드 신호(MOD)가 활성화되는 시점에서 제1 클록 신호(CK1)의 에지(예를 들어, 상승 에지)마다 카운트 값을 1씩 증가하는 카운팅을 시작하고 모드 신호(MOD)가 비활성화되면 0의 값으로 초기화될 수 있다. 비교기(520)는 버스트 카운터(510)의 카운트 값을 버스트 횟수(BRN)와 비교하고, 카운트 값과 버스트 횟수(BRN)가 동일하게 되는 시점에서 버스트 인에이블 신호(BEN)를 비활성화할 수 있다.
결과적으로, 셀프 리프레쉬 신호 발생기(500)는 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기(tCP1)로 버스트 횟수(BRN)만큼 셀프 리프레쉬 신호(SFREF)를 활성화하고 이후 제1 클록 주기(tCP1)보다 긴 제2 클록 주기(tCP2)로 셀프 리프레쉬 신호(SFREF)를 활성화할 수 있다. 이러한 셀프 리프레쉬 신호(SFREF)에 응답하여 도 4의 뱅크 행 선택 회로들(460a~460h)은 먼저 버스트 셀프 리프레쉬(burst self refresh) 동작을 수행하고 이후에 노말 셀프 리프레쉬(normal self refresh) 동작을 수행할 수 있다.
도 8은 도 4의 메모리 장치에 포함되는 뱅크 행 선택 회로를 나타내는 블록도이다. 도 8을 참조하여 하나의 뱅크 행 선택 회로(460a)에 대한 구성 및 동작의 예를 설명하지만, 도 4에 도시된 다른 뱅크 행 선택 회로들(460b~460h)에 대한 구성 및 동작이 실질적으로 동일한 방식으로 이해될 수 있을 것이다. 도 8에는 편의상 워드라인들(WL1~WLn)을 통하여 뱅크 행 선택 회로(460a)에 연결되는 뱅크 어레이 또는 메모리 뱅크(480a)를 함께 도시하였다.
도 8을 참조하면, 뱅크 행 선택 회로(460a)는 제1 행 디코더(RDEC1)(461a), 제2 행 디코더(RDEC2)(462a) 및 디코더 제어 블록(463a)을 포함할 수 있다.
제1 행 디코더(461a)는 액세스 어드레스 신호(AAD) 및 제1 행 인에이블 신호(REN1a)에 응답하여 워드라인들(WL1~WLn) 중에서 액세스 어드레스 신호(AAD)에 상응하는 하나의 워드라인을 선택할 수 있다. 제2 행 디코더(462a)는 리프레쉬 어드레스 신호(RAD) 및 제2 행 인에이블 신호(REN2a)에 응답하여 워드라인들(WL1~WLn) 중에서 리프레쉬 어드레스 신호(RAD)에 상응하는 하나의 워드라인을 선택할 수 있다. 또한, 제2 행 디코더(462a)는 리프레쉬 어드레스(RAD)에 대한 리프레쉬 동작이 완료될 때마다 활성화되는 리프레쉬 완료 신호(RDONa)를 발생할 수 있다.
디코더 제어 블록(463a)은 인에이블 제어부(ENCON), 제1 프리 디코더(PDEC1), 제2 프리 디코더(PDEC2) 및 어드레스 카운터(ADCNT)를 포함할 수 있다.
인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa), 셀프 리프레쉬 제어 신호(SFREFa), 모드 신호(MOD), 리프레쉬 홀드 신호(RFHLDa), 행 어드레스 신호(RWAD) 및 카운터 어드레스 신호(CNAD)에 기초하여 제1 행 인에이블 신호(REN1a) 및 제2 행 인에이블 신호(REN2a)를 발생한다. 제1 프리 디코더(PDEC1)는 행 어드레스 신호(RWAD) 및 제1 행 인에이블 신호(REN1a)에 기초하여 액세스 어드레스 신호(AAD)를 발생한다. 제2 프리 디코더(PDEC2)는 카운터 어드레스 신호(CNAD) 및 제2 행 인에이블 신호(REN1a)에 기초하여 리프레쉬 어드레스 신호(RAD)를 발생한다. 어드레스 카운터(ADCNT)는 리프레쉬 완료 신호(RDONa)에 응답하여 순차적으로 증가하거나 감소하는 카운터 어드레스 신호(CNAD)를 발생한다.
전술한 바와 같이, 모드 신호(MOD)가 비활성화되어 액세스 모드를 나타내고, 모드 신호(MOD)가 활성화되어 셀프 리프레쉬 모드를 나타낼 수 있다.
액세스 모드에서, 상응하는 뱅크 제어 신호(BAa)가 활성화되면 인에이블 제어부(ENCON)는 제1 행 인에이블 신호(REN1a)를 활성화한다. 제1 행 인에이블 신호(REN1a)가 활성화되면 제1 행 디코더(461a)는 액세스 어드레스(AAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있다.
또한 액세스 모드에서, 인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa)의 활성화에 응답하여 제2 행 인에이블 신호(REN2a)를 선택적으로 활성화한다. 즉, 인에이블 제어부(ENCON)는 뱅크 제어 신호(BAa)가 활성화되더라도 특정한 조건이 만족될 때에는 제2 행 인에이블 신호(REN2a)를 활성화하지 않을 수 있다. 첫째, 인에이블 제어부(ENCON)는 리프레쉬 홀드 신호(RFHLDa)가 활성화된 상태에서는 뱅크 제어 신호(BAa)가 활성화되더라도 제2 행 인에이블 신호(REN2a)를 활성화하지 않을 수 있다. 둘째, 인에이블 제어부(ENCON)는 행 어드레스 신호(RWAD)와 카운트 어드레스 신호(CNAD)를 비교하여, 리프레쉬 어드레스(RAD)가 도 9를 참조하여 후술하는 리프레쉬 금지 영역에 속하는 경우에는 뱅크 제어 신호(BAa)가 활성화되더라도 제2 행 인에이블 신호(REN2a)를 활성화하지 않을 수 있다.
제2 행 인에이블 신호(REN2a)가 활성화되면 제2 행 디코더(462a)는 리프레쉬 어드레스(RAD)에 상응하는 워드라인을 선택하여 인에이블시킬 수 있고, 상기 인에이블된 워드라인에 대한 리프레쉬 동작이 완료되면 리프레쉬 완료 신호(RDONa)를 펄스 형태로 활성화시킬 수 있다. 어드레스 카운터(ADCNT)는 리프레쉬 완료 신호(RDONa)의 활성화에 응답하여 다음 리프레쉬 동작을 위해 카운터 어드레스 신호(CNAD)를 순차적으로 증가하거나 감소시킬 수 있다. 제2 행 인에이블 신호(REN2a)가 활성화되지 않으며, 리프레쉬 동작은 생략되고 카운터 어드레스 신호(CNAD)의 값은 그대로 유지된다.
셀프 리프레쉬 모드에서, 인에이블 제어부(ENCON)는 셀프 리프레쉬 신호(SFREFa)에 응답하여 제2 행 인에이블 신호(REN2a)를 주기적으로 활성화시킨다. 도 6을 참조하여 설명한 바와 같이, 셀프 리프레쉬 신호(SFREFa)는 먼저 버스트 셀프 리프레쉬 동작을 위하여 제1 클록 주기(tCP1)로 버스트 횟수(BRN)만큼 활성화되고 이후 셀프 리프레쉬 모드가 종료될 때까지 노말 셀프 리프레쉬 동작을 위하여 제2 클록 주기(tCP2)로 활성화될 수 있다. 인에이블 제어부(ENCON)는 이러한 셀프 리프레쉬 신호(SFREFa)와 동일한 타이밍으로 제2 행 인에이블 신호(REN2a)를 주기적으로 활성화시키고 어드레스 카운터(ADCNT)는 리프레쉬 완료 신호(RDONa)에 응답하여 카운터 어드레스 신호(CNAD)를 주기적으로 증가 또는 감소시킬 수 있다.
도 8을 참조하여 제1 행 디코더(461a) 및 제2 행 디코더(462a)가 물리적으로 분리되어 형성되는 실시예를 설명하였으나 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제1 행 디코더(461a) 및 제2 행 디코더(462a)는 하나의 행 디코더로 통합될 수 있고, 상기 하나의 행 디코더가 액세스 어드레스 신호(AAD)를 먼저 수신하고 이후 리프레쉬 어드레스 신호(RAD)를 수신하는 시간 분리 멀티플렉싱(time division multiplexing) 방식이 이용될 수도 있다.
도 9는 도 4의 메모리 장치에 포함되는 메모리 뱅크를 나타내는 블록도이다.
도 9를 참조하면, 메모리 뱅크(480a)는 복수의 메모리 블록들(BLK1~BLKm)을 포함할 수 있다. 도 4에 도시된 센스 앰프부(485)는 복수의 센스 앰프 회로들(SAC1~SAC4)로서 메모리 뱅크(480a)에 분산되어 배치될 수 있다. 메모리 블록들(BLK1~BLKm)의 각각은 일정한 개수의 워드라인들을 포함할 수 있다. 즉, 메모리 블록들(BLK1~BLKm)의 각각은 비트라인당 일정한 개수(예를 들어, 1024개)의 메모리 셀들을 포함할 수 있다.
도 9에 도시된 바와 같이, 센스 앰프 회로들(SAC1~SAC4)의 각각은 위쪽에 배치된 메모리 블록 및 아래쪽에 배치된 메모리 블록에 연결될 수 있다. 예를 들어, 센스 앰프 회로들(SAC1~SAC4)의 각각은 위쪽에 배치된 메모리 블록의 홀수 번째 비트라인들 및 아래쪽에 배치된 메모리 블록의 짝수 번째 비트라인들에 연결될 수 있다.
이러한 구조에서는 하나의 메모리 블록에 속하는 워드라인, 즉 액세스 어드레스 신호(ADD)에 상응하는 워드라인이 일반적인 액세스 동작을 위해 선택되어 인에이블되는 경우에는 상기 메모리 블록 및 상하로 인접한 메모리 블록들에 속하는 워드라인은 동시에 선택되어 인에이블될 수 없다. 예를 들어, 제2 메모리 블록(BLK2)에 속하는 워드라인이 일반적인 액세스 동작을 위해 선택된 경우에는 제1 내지 제3 메모리 블록(BLK1~BLK3)에 속하는 워드라인들은 동시에 선택될 수 없고, 이와 같이 노말 액세스 동작과 함께 동시에 선택될 수 없는 워드라인들 즉 행들을 리프레쉬 금지 영역(refresh inhibition zone)이라 칭할 수 있다.
도 8의 인에이블 제어부(ENCON)는 행 어드레스 신호(RWAD)와 카운트 어드레스 신호(CNAD)를 비교하여, 리프레쉬 어드레스(RAD)가 리프레쉬 금지 영역에 속하는 경우에는 뱅크 제어 신호(BAa)가 활성화되더라도 제2 행 인에이블 신호(REN2a)를 활성화하지 않을 수 있다.
이와 같이, 뱅크 행 선택 회로(460a)는 액세스 모드에서 메모리 블록들 (BLK1~BLKm)중에서 액세스 어드레스 신호(AAD)에 상응하는 액세스 메모리 블록의 행을 인에이블시키고 메모리 블록들(BLK1~BLKm) 중에서 리프레쉬 어드레스 신호(RAD)에 상응하는 리프레쉬 메모리 블록의 행을 선택적으로 인에이블 또는 디스에이블시킬 수 있다. 한편, 뱅크 행 선택 회로(460a)는 셀프 리프레쉬 모드에서 리프레쉬 어드레스 신호(RAD)에 상응하는 상기 리프레쉬 메모리 블록의 행을 인에이블시킬 수 있다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 액세스 모드에서의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 10에는 각 활성화 주기(activation period, tRC)에서 도 4의 제1 메모리 뱅크(480a) 또는 제2 메모리 뱅크(480b)에 대한 액티브 코맨드가 메모리 콘트롤러(200)로부터 메모리 장치(400)로 전송되는 경우의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다.
활성화 주기(tRC)는 하나의 메모리 뱅크에 대해 액티브 명령을 수행할 수 있는 최소 주기를 의미하며, 활성화 주기(tRC)의 시작 시점마다 액티브 명령이 수신될 수 있다. 도 10에서, 액티브 명령에 따라서 제1 메모리 뱅크(480a) 및 제2 메모리 뱅크(480b)에 대해 수행되는 액세스 동작은 ACTa 및 ACTb로 표현되고, 상기 액티브 명령에 따라서 제1 메모리 뱅크(480a) 및 제2 메모리 뱅크(480b)에 대해 수행되는 액티브 리프레쉬 동작은 REFa 및 REFb로 표현되어 있다.
도 8을 참조하여 설명한 바와 같은 제1 메모리 뱅크(480a)에 상응하는 제1 및 제2 행 인에이블 신호들(REN1a, REN2a) 및 제2 메모리 뱅크(480b)에 상응하는 제1 및 제2 행 인에이블 신호들(REN1b, REN2b)이 도 10에 도시되어 있다.
시점 t0에서, 제1 메모리 뱅크(480a)에 대한 액티브 명령이 수신됨에 따라서 제1 메모리 뱅크(480a)에 대한 제1 행 인에이블 신호(REN1a) 및 제2 행 인에이블 신호(REN2a)가 활성화되어, 액세스 어드레스 신호(AAD)에 상응하는 행(즉, 워드라인)을 인에이블시키는 동작(ACTa)과 리프레쉬 어드레스 신호(RAD)에 상응하는 액티브 리프레쉬 동작(REFa)이 수행될 수 있다.
시점 t1에서, 제1 메모리 뱅크(480a)에 대한 액세스 동작(ACTa)과 액티브 리프레쉬 동작(REFa)이 종료되고 제1 메모리 뱅크(480a)에 대한 프리차지 동작이 수행될 수 있다.
시점 t2 및 t3에서는 새로운 액티브 명령이 수신됨에 따라서, 시점 t0 및 t1에서와 같이, 새로운 액세스 어드레스 신호(AAD)에 대한 액세스 동작(ACTa), 새로운 리프레쉬 어드레스 신호(RAD)에 대한 액티브 리프레쉬 동작(REFa) 및 프라차지 동작이 수행될 수 있다.
시점 t4에서, 제2 메모리 뱅크(480b)에 대한 액티브 명령이 수신됨에 따라서 제2 메모리 뱅크(480b)에 대한 제1 행 인에이블 신호(REN1b) 및 제2 행 인에이블 신호(REN2b)가 활성화되어, 액세스 어드레스 신호(AAD)에 상응하는 행(즉, 워드라인)을 인에이블시키는 동작(ACTb)과 리프레쉬 어드레스 신호(RAD)에 상응하는 액티브 리프레쉬 동작(REFb)이 수행될 수 있다.
시점 t5에서, 제2 메모리 뱅크(480b)에 대한 액세스 동작(ACTb)과 액티브 리프레쉬 동작(REFb)이 종료되고 제2 메모리 뱅크(480b)에 대한 프리차지 동작이 수행될 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 장치의 액티브 리프레쉬 동작이 수행되지 않는 경우를 설명하기 위한 타이밍도이다. 도 11을 참조하여 제1 뱅크 행 선택 회로(460a)에 대한 동작의 예를 설명하지만, 도 4에 도시된 다른 뱅크 행 선택 회로들(460b~460h)에 대한 구성 및 동작이 실질적으로 동일한 방식으로 이해될 수 있을 것이다.
리프레쉬 클록 신호(RFCK)는 평균 리프레쉬 인터벌 시간(tREFi)을 클록 주기로 가지며, 카운트 값(CNTa)은 풀인 카운터(PICa)가 저장하는 카운트 값에 해당한다. 전술한 최대 카운트 값은 7인 것으로 가정한다.
도 11을 참조하면, 시점 t0에서, 평균 리프레쉬 인터벌 시간(tREFi)이 경과되어 카운트 값(CNTa)은 6에서 5로 감소한다.
시점 t1에서, 액세스 어드레스 신호(AAD)에 상응하는 행을 인에이블시키는 액세스 동작(ACTa)과 리프레쉬 어드레스 신호(RAD)에 상응하는 행을 인에이블 시키는 액티브 리프레쉬 동작(REFa)이 동시에 수행될 수 있다. 액티브 리프레쉬 동작(REFa)이 수행됨에 따라 카운트 값(CNTa)이 5에서 6으로 증가한다. 카운터 어드레스(CNAD)는 15에서 16으로 증가한다.
시점 t2에서, 액세스 어드레스 신호(AAD)에 상응하는 행을 인에이블시키는 액세스 동작(ACTa)과 리프레쉬 어드레스 신호(RAD)에 상응하는 행을 인에이블 시키는 액티브 리프레쉬 동작(REFa)이 동시에 수행될 수 있다. 액티브 리프레쉬 동작(REFa)이 수행됨에 따라 카운트 값(CNTa)이 6에서 7로 증가하게 되어, 리프레쉬 홀드 신호(RFHLDa)는 논리 하이 레벨로 활성화된다. 카운터 어드레스(CNAD)는 16에서 17로 증가한다.
시점 t3에서, 평균 리프레쉬 인터벌 시간(tREFi)이 경과되어 카운트 값(CNTa)은 7에서 6으로 감소한다. 이에 따라, 리프레쉬 홀드 신호(RFHLDa)는 논리 로우 레벨로 비활성화된다.
시점 t4에서, 액세스 어드레스 신호(AAD)에 상응하는 행을 인에이블시키는 액세스 동작(ACTa)과 리프레쉬 어드레스 신호(RAD)에 상응하는 행을 인에이블 시키는 액티브 리프레쉬 동작(REFa)이 동시에 수행될 수 있다. 액티브 리프레쉬 동작(REFa)이 수행됨에 따라 카운트 값(CNTa)이 6에서 7로 증가하게 되어, 리프레쉬 홀드 신호(RFHLDa)는 논리 하이 레벨로 활성화된다. 카운터 어드레스(CNAD)는 17에서 18로 증가한다.
시점 t5에서, 액세스 어드레스 신호(AAD)에 상응하는 행을 인에이블시키는 액세스 동작(ACTa)은 수행되나, 리프레쉬 홀드 신호(RFHLDa)가 논리 하이 레벨로 활성화되어 있으므로 인에이블 제어부(ENCON)의 제어에 따라 제2 행 인에이블 신호(REN2a)는 활성화되지 않고 액티브 리프레쉬 동작은 수행되지 않는다. 이는 불필요하게 리프레쉬 동작이 빈번하게 수행되어 메모리 장치(400)의 전력 소모가 증가하는 것을 막기 위함이다.
이와 같이, 리프레쉬 콘트롤러(100)는 액세스 모드에서 풀인 카운터(PICa)의 카운트 값(CNTa)이 최대 카운트 값에 해당하는 경우, 액티브 코맨드가 수신되더라도 상응하는 메모리 뱅크에 대한 리프레쉬 동작을 수행하지 않도록 상응하는 뱅크 행 선택 회로를 제어할 수 있다.
시점 t6에서, 평균 리프레쉬 인터벌 시간(tREFi)이 경과되어 카운트 값(CNTa)은 7에서 6으로 감소한다. 이에 따라, 리프레쉬 홀드 신호(RFHLDa)는 논리 로우 레벨로 비활성화된다.
시점 t7에서, 액세스 어드레스 신호(AAD)에 상응하는 행을 인에이블시키는 액세스 동작(ACTa)은 수행되나, 리프레쉬 어드레스 신호(RAD)에 상응하는 행이 도 9를 참조하여 설명한 리프레쉬 금지 영역에 속하므로 액티브 리프레쉬 동작은 동시에 수행되지 않는다. 이는 메모리 뱅크(480a)가 오픈 비트 라인 구조로 구현되기 때문에 발생할 수 있다.
이와 유사한 동작에 의해서, 시점 t8에서는 카운트 값(CNTa)이 6에서 5로 감소하고, 시점 t9에서는 액세스 동작(ACTa)과 액티브 리프레쉬 동작(REFa)이 동시에 수행되고 카운트 값(CNTa)이 5에서 6으로 증가하고 카운터 어드레스(CNAD)는 18에서 19로 증가하고, 시점 t10에서는 카운트 값(CNTa)이 6에서 5로 감소한다.
도 12는 본 발명의 일 실시예에 따른 어텐션 신호 기반의 리프레쉬 동작을 설명하기 위한 타이밍도이고, 도 13은 도 12의 어텐션 신호 기반의 리프레쉬 동작을 위한 모드 레지스터를 설명하기 위한 도면이다.
도 12를 참조하면, 도 4의 메모리 장치(400)는 메모리 뱅크들(480a~480h) 중 적어도 하나에 대하여 리프레쉬 동작이 필요한 경우 활성화되는 어텐션 신호(ATTN)를 발생할 수 있다. 메모리 콘트롤러(200)는 어텐션 신호(ATTN)에 기초하여 리프레쉬 코맨드(REF)를 발생할 수 있다.
도 5의 리프레쉬 콘트롤러(100)에 포함되는 제어 로직(160)은, 메모리 콘트롤러(200)가 시점 t0에서 i번째 메모리 뱅크(BANKi)에 대한 액티브 코맨드(ACTi)를 발생한 후 기준 시간이 경과한 t1까지 i번째 메모리 뱅크(BANKi)에 대한 액티브 코맨드를 발생하지 않는 경우에는 i번째 메모리 뱅크에 상응하는 어텐션 신호(ATTNi)를 활성화할 수 있다.
예를 들어, 상기 기준 시간은 평균 리프레쉬 인터벌 시간(tREFi)의 정수 배(tREFi*k)로 결정될 수 있고, 상기 정수(k)는 풀인 카운터들(PICa~PICh)의 최대 카운트 값에 상응할 수 있다. 이 경우, i번째 어텐션 신호(ATTNi)가 활성화되는 시점 t1에서 i번째 풀인 카운터(PICi)의 카운트 값(CNTi)은 최소 카운트 값(예를 들어, 0)을 가질 수 있다. 다시 말해, 리프레쉬 콘트롤러(100)에 포함되는 제어 로직(160)은 i번째 풀인 카운터(PICi)의 카운트 값(CNTi)이 최소 카운트 값이 되는 시점에서 상응하는 어텐션 신호(ATTNi)를 활성화할 수 있다.
이와 같이 제어되는 어텐션 신호들(ATTNa~ATTNh)은 도 4의 코맨드 제어 로직(410)에 제공될 수 있다. 코맨드 제어 로직(410)은 어텐션 신호들(ATTNa~ATTNh)에 기초하여 메모리 뱅크들 중 리프레쉬 동작이 필요한 메모리 뱅크들에 대한 리프레쉬 뱅크 정보를 모드 레지스터 세트(412)의 관련된 모드 레지스터에 저장할 수 있다. 예를 들어, 모드 레지스터 세트(412)의 상기 관련된 모드 레지스터는 도 13에 도시된 바와 같은 모드 레지스터 설정(MRSET)을 가질 수 있다. 오퍼런드들(OP0~OP7)의 값들은 메모리 뱅크들(A~H)의 각각에 대해서 리프레쉬 동작이 필요한지 여부를 나타낼 수 있다. 예를 들어, 각 오퍼런드 값이 1인 경우에는 상응하는 메모리 뱅크가 리프레쉬 동작이 필요함을 나타낼 수 있고, 도 13은 2개의 메모리 뱅크들(B, D)에 대해서 리프레쉬 동작이 필요함을 예시하고 있다. 코맨드 제어 로직(410)은 어텐션 신호들(ATTNa~ATTNh)에 기초하여 통합적인 어텐션 신호(ATTN)를 메모리 콘트롤러(200)에 제공할 수 있다.
메모리 콘트롤러(200)는 시점 t2에서 모드 레지스터 독출 코맨드를 발생하여 상기 모드 레지스터에 저장된 상기 리프레쉬 뱅크 정보를 메모리 장치(400)로부터 수신하고, 상기 리프레쉬 뱅크 정보에 기초하여 시점 t3에서 리프레쉬 코맨드(REF)를 발생할 수 있다. 상기 리프레쉬 뱅크 정보에 따라서 메모리 콘트롤러(200)는 올 뱅크(all bank) 리프레쉬 코맨드(REFab) 또는 퍼 뱅크(per bank) 리프레쉬 코맨드(REFpb)를 발생할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 14를 참조하면, 메모리 모듈(800)은 모듈 기판(810), 복수의 반도체 메모리 칩들(SMC) 및 버퍼 칩(BC)을 포함할 수 있다.
반도체 메모리 칩들(SMC)은 모듈 기판(810)에 장착되고, 반도체 메모리 칩들(SMC)은 데이터 버스(812, 815)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.
버퍼 칩(BC)은 모듈 기판(810)에 장착되고 콘트롤 버스(811)를 통하여 외부로부터 수신한 코맨드(CMD) 및 어드레스(ADD)를 버퍼링하여 내부 제어 버스(813, 814)를 통하여 반도체 메모리 칩들(SMC)로 전달할 수 있다. 전술한 바와 같이, 코맨드(CMD)는 어드레스(ADD)를 포함하는 것으로 간주될 수 있다. 버퍼 칩(BC)은 메모리 모듈(800)의 제어 정보를 저장하는 레지스터 등을 포함할 수 있다.
반도체 메모리 칩들(SMC)은 도 1 내지 도 13을 참조하여 설명한 바와 같은 리프레쉬 콘트롤러들(RFCON)을 각각 포함할 수 있다. 반도체 메모리 칩들(SMC)은 리프레쉬 콘트롤러들(RFCON)을 이용하여, 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행할 수 있다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 15에 도시된 바와 같이, 반도체 메모리 장치(900)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 코맨드(CMD)를 입력받아 버퍼링하는 코맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 코맨드에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(910)는 도 1 내지 도 13을 참조하여 설명한 바와 같은 리프레쉬 콘트롤러(RFCON)를 포함할 수 있다. 반도체 메모리 장치(900)는 리프레쉬 콘트롤러(RFCON)를 이용하여, 메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 메모리 모듈(1010) 및 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 모듈(1010)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM, 1030)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(1030)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(1030)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 상기 반도체 다이들은 하나의 인터페이스 다이(1031)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(1032)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV) 및/또는 본딩 와이어를 통하여 수행될 수 있다.
메모리 모듈(1010)은 시스템 버스를 통해 메모리 컨트롤러(1020)와 통신할 수 있다. 시스템 버스를 통하여 데이터 신호(DQ), 코맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1010)과 메모리 컨트롤러(1020) 사이에서 송수신될 수 있다.
전술한 바와 같이, 메모리 콘트롤러(1020)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 각각의 반도체 메모리 칩(1030)은 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(1200)은 애플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
애플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 애플리케이션들을 실행할 수 있다. 실시예에 따라, 애플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 애플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 애플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다. 또한, 애플리케이션 프로세서(1210)는 메모리 장치들(1230, 1240)을 제어하기 위한 코맨드들을 발생할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 애플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 도 1 내지 도 13을 참조하여 설명한 바와 같은 리프레쉬 콘트롤러(RFCON)를 포함할 수 있다. 메모리 장치(1230)는 리프레쉬 콘트롤러(RFCON)를 이용하여, 애플리케이션 프로세서(1210)로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행할 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 적어도 하나의 메모리 칩을 포함한다. 상기 메모리 칩은 도 1 내지 도 13을 참조하여 설명한 바와 같은 리프레쉬 콘트롤러(RFCON)를 포함할 수 있다. 메모리 모듈(1340)은 리프레쉬 콘트롤러(RFCON)를 이용하여, 메모리 콘트롤러(1311)로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행할 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 메모리 콘트롤러로부터의 코맨드에 응답하여 액세스 모드 및 셀프 리프레쉬 모드 사이의 모드 천이를 수행함으로써 액세스 동작과 리프레쉬 동작 사이의 충돌을 방지할 수 있다. 또한 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 액세스 모드에서 메모리 콘트롤러로부터의 별도의 리프레쉬 명령을 수신하지 않고도 리프레쉬 동작을 수행함으로써 상기 메모리 장치에 대한 액세스 효율을 향상시킬 수 있다. 또한 본 발명의 실시예들에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 셀프 리프레쉬 모드 진입시 버스트 셀프 리프레쉬를 먼저 수행한 후에 노말 셀프 리프레쉬를 수행함으로써 데이터 손실을 방지할 수 있다.
본 발명의 실시예들은 고용량 및/또는 고속의 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 리프레쉬 콘트롤러
MOD: 모드 신호
PIC: 풀인 카운터
RFCK: 리프레쉬 클록 신호
SFREF: 셀프 리프레쉬 신호
ATTN: 어텐션 신호
RFHLD: 리프레쉬 홀드 신호
BRN: 버스트 횟수

Claims (10)

  1. 복수의 메모리 블록들을 포함하는 메모리 뱅크;
    상기 메모리 뱅크에 대한 액세스 동작 및 리프레쉬 동작을 수행하는 행 선택 회로; 및
    메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어하는 리프레쉬 콘트롤러를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 리프레쉬 콘트롤러는,
    상기 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기를 갖는 제1 클록 신호에 응답하여 버스트 횟수만큼 상기 리프레쉬 동작을 수행하고 이후 상기 제1 클록 주기보다 긴 제2 클록 주기를 갖는 제2 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 메모리 장치의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 더 포함하고,
    상기 버스트 횟수는 상기 모드 레지스터에 저장된 버스트 정보에 기초하여 결정되고, 상기 버스트 정보는 상기 메모리 콘트롤러로부터의 모드 레지스터 기입 코맨드를 통하여 제공되는 것을 특징으로 하는 메모리 장치.
  4. 제2 항에 있어서, 상기 리프레쉬 콘트롤러는,
    최소 카운트 값과 최대 카운트 값 사이에서 상기 메모리 뱅크의 하나의 행에 대한 상기 리프레쉬 동작이 완료될 때마다 증가하고 평균 리프레쉬 인터벌 시간마다 감소하는 카운트 값을 저장하는 풀인 카운터를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 버스트 횟수는 상기 풀인 카운터의 상기 카운트 값이 상기 최대 카운트 값이 되는 시점에 기초하여 결정되는 것을 특징으로 하는 메모리 장치.
  6. 제4 항에 있어서, 상기 리프레쉬 콘트롤러는,
    상기 액세스 모드에서 상기 풀인 카운터의 카운트 값이 상기 최대 카운트 값에 해당하는 경우, 상기 액티브 코맨드가 수신되더라도 상기 메모리 뱅크에 대한 상기 리프레쉬 동작을 수행하지 않도록 상기 행 선택 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  7. 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 장치는,
    복수의 메모리 블록들을 각각 포함하는 복수의 메모리 뱅크들;
    상기 메모리 뱅크에 대한 액세스 동작 및 리프레쉬 동작을 각각 수행하는 복수의 뱅크 행 선택 회로들; 및
    메모리 콘트롤러로부터의 셀프 리프레쉬 코맨드에 응답하여 액세스 모드 또는 셀프 리프레쉬 모드에서 선택적으로 동작하고, 상기 액세스 모드에서 상기 메모리 콘트롤러로부터의 액티브 코맨드에 응답하여 상기 리프레쉬 동작을 수행하고 상기 셀프 리프레쉬 모드에서 적어도 하나의 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 뱅크 행 선택 회로들을 제어하는 리프레쉬 콘트롤러를 포함하는 메모리 시스템.
  8. 제7 항에 있어서, 상기 리프레쉬 콘트롤러는,
    상기 셀프 리프레쉬 모드로 진입할 때 먼저 제1 클록 주기를 갖는 제1 클록 신호에 응답하여 버스트 횟수만큼 상기 리프레쉬 동작을 수행하고 이후 상기 제1 클록 주기보다 긴 제2 클록 주기를 갖는 제2 클록 신호에 응답하여 상기 리프레쉬 동작을 수행하도록 상기 행 선택 회로를 제어하는 것을 특징으로 하는 메모리 시스템.
  9. 제7 항에 있어서,
    상기 메모리 장치는 상기 메모리 뱅크들 중 적어도 하나에 대하여 상기 리프레쉬 동작이 필요한 경우 활성화되는 어텐션 신호를 발생하고,
    상기 메모리 콘트롤러는 상기 어텐션 신호에 기초하여 리프레쉬 코맨드를 발생하는 것을 특징으로 하는 메모리 시스템.
  10. 제9 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치의 동작을 제어하기 위한 값들을 저장하는 모드 레지스터를 더 포함하고,
    상기 메모리 장치는 상기 메모리 뱅크들 중 상기 리프레쉬 동작이 필요한 메모리 뱅크들에 대한 리프레쉬 뱅크 정보를 상기 모드 레지스터에 저장하고,
    상기 메모리 콘트롤러는 모드 레지스터 독출 코맨드를 발생하여 상기 모드 레지스터에 저장된 상기 리프레쉬 뱅크 정보를 상기 메모리 장치로부터 수신하고, 상기 리프레쉬 뱅크 정보에 기초하여 리프레쉬 코맨드를 발생하는 것을 특징으로 하는 메모리 시스템.
KR1020150145703A 2015-10-20 2015-10-20 메모리 장치 및 이를 포함하는 메모리 시스템 KR20170045795A (ko)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017138951A1 (en) * 2016-02-12 2017-08-17 Hewlett Packard Enterprise Development Lp Memory devices with volatile and non-volatile behavior
KR20170112038A (ko) * 2016-03-30 2017-10-12 에스케이하이닉스 주식회사 반도체 장치
US10878879B2 (en) * 2017-06-21 2020-12-29 Mediatek Inc. Refresh control method for memory system to perform refresh action on all memory banks of the memory system within refresh window
US10297307B1 (en) * 2017-12-29 2019-05-21 Micron Technology, Inc. Methods for independent memory bank maintenance and memory devices and systems employing the same
US10475519B2 (en) * 2018-03-23 2019-11-12 Micron Technology, Inc. Methods for detecting and mitigating memory media degradation and memory devices employing the same
US10410730B1 (en) 2018-03-30 2019-09-10 Qualcomm Incorporated Selectively synchronizing flash memory block refreshes based in part upon memory block temperature
US10552087B2 (en) * 2018-06-04 2020-02-04 Micron Technology, Inc. Methods for performing multiple memory operations in response to a single command and memory devices and systems employing the same
US10622055B2 (en) * 2018-08-21 2020-04-14 Micron Technology, Inc. Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
KR102126931B1 (ko) * 2018-11-07 2020-06-25 시큐리티플랫폼 주식회사 시큐어 부팅 장치 및 방법
CN113168861A (zh) 2018-12-03 2021-07-23 美光科技公司 执行行锤刷新操作的半导体装置
US20200183622A1 (en) * 2018-12-07 2020-06-11 Micron Technology, Inc. Memory circuit package with adjustable active channel count
KR20210061174A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11302377B2 (en) * 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
KR20210071795A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 메모리 및 메모리 시스템
US11868619B2 (en) * 2019-12-20 2024-01-09 Rambus Inc. Partial array refresh timing
US10978134B1 (en) * 2019-12-30 2021-04-13 Alibaba Group Holding Limited Method and device for refreshing memory
KR20220111444A (ko) 2021-02-02 2022-08-09 삼성전자주식회사 리프레쉬 동작을 수행하는 메모리 장치, 그 동작방법 및 메모리 시스템
US20230195644A1 (en) * 2021-12-20 2023-06-22 Advanced Micro Devices, Inc. Last level cache access during non-cstate self refresh
CN115933997B (zh) * 2023-01-30 2023-06-13 南京芯驰半导体科技有限公司 数据访问方法、相关设备及存储介质

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297124B2 (ja) * 1993-02-24 2002-07-02 三菱電機株式会社 ダイナミック型半導体記憶装置
JPH0773059A (ja) * 1993-03-02 1995-03-17 Tandem Comput Inc フォールトトレラント型コンピュータシステム
US5430680A (en) 1993-10-12 1995-07-04 United Memories, Inc. DRAM having self-timed burst refresh mode
KR960006285B1 (ko) 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
JPH09306164A (ja) * 1996-05-13 1997-11-28 Internatl Business Mach Corp <Ibm> メモリ・リフレッシュ・システム
US6392948B1 (en) 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US6370073B2 (en) * 1998-10-01 2002-04-09 Monlithic System Technology, Inc. Single-port multi-bank memory system having read and write buffers and method of operating same
KR100355226B1 (ko) * 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
JP2001076500A (ja) * 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
JP2003007054A (ja) * 2001-06-15 2003-01-10 Sharp Corp 半導体記憶装置
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
JP3985889B2 (ja) * 2001-08-08 2007-10-03 株式会社ルネサステクノロジ 半導体装置
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
JP4289825B2 (ja) 2002-03-29 2009-07-01 株式会社ルネサステクノロジ 半導体記憶装置
JP4077295B2 (ja) * 2002-10-23 2008-04-16 株式会社東芝 同期型半導体記憶装置及びその動作方法
US20050078538A1 (en) * 2003-09-30 2005-04-14 Rainer Hoehler Selective address-range refresh
US20050108460A1 (en) * 2003-11-14 2005-05-19 Intel Corporation Partial bank DRAM refresh
US6903994B1 (en) * 2003-11-14 2005-06-07 Micron Technology, Inc. Device, system and method for reducing power in a memory device during standby modes
JP4191100B2 (ja) * 2004-06-18 2008-12-03 エルピーダメモリ株式会社 半導体記憶装置
US7099234B2 (en) * 2004-06-28 2006-08-29 United Memories, Inc. Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode
KR100634440B1 (ko) * 2004-11-05 2006-10-16 삼성전자주식회사 오토-리프레쉬 명령에 선별적으로 동작하는 디램, 그것의오토-리프레쉬 동작을 제어하는 메모리, 디램 및 메모리를포함한 메모리 시스템, 그리고 그것의 동작 방법들
US7953921B2 (en) * 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US7362640B2 (en) 2005-12-29 2008-04-22 Mosaid Technologies Incorporated Apparatus and method for self-refreshing dynamic random access memory cells
JP2010509704A (ja) * 2006-11-14 2010-03-25 ラムバス・インコーポレーテッド 低エネルギーメモリコンポーネント
KR100858876B1 (ko) * 2007-06-29 2008-09-17 주식회사 하이닉스반도체 리프레쉬 모드를 갖는 반도체메모리소자 및 그의 구동 방법
US7551505B1 (en) 2007-12-05 2009-06-23 Qimonda North America Corp. Memory refresh method and apparatus
TWI367486B (en) * 2007-12-25 2012-07-01 Ind Tech Res Inst Memory device and refresh method thereof
JP2013030246A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム
KR20140003223A (ko) * 2012-06-29 2014-01-09 삼성전자주식회사 리프레쉬 파워 매니지먼트를 위한 디램 어드레스 생성 방법 및 리프레쉬 파워 매니지먼트 시스템
US9355704B2 (en) 2012-12-28 2016-05-31 Mediatek Inc. Refresh method for switching between different refresh types based on at least one parameter of volatile memory and related memory controller
US9490002B2 (en) * 2014-07-24 2016-11-08 Rambus Inc. Reduced refresh power
KR102282971B1 (ko) * 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템

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