KR102399475B1 - 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치 - Google Patents

리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

리프레쉬 콘트롤러는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함한다. 상기 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호를 발생하고, 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호를 발생한다. 상기 리프레쉬 카운터는 상기 카운터 리프레쉬 신호에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호를 발생한다. 상기 어드레스 발생기는 상기 해머 리프레쉬 신호에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다. 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.

Description

리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치{Refresh controller and memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 또한 워드라인이 액티브 상태와 프리차지 상태 사이에서 빈번하게 천이하는 경우에, 즉 워드라인이 집중적으로 액세스되는 경우에 인접 워드라인에 연결된 메모리 셀들에 영향을 미쳐 셀 전하가 더욱 빨리 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행되어야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 리프레쉬 콘트롤러를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 리프레쉬 콘트롤러를 포함하는 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 해머 리프레쉬 동작을 효율적으로 수행할 수 있는 메모리 장치의 리프레쉬 제어 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 리프레쉬 콘트롤러는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함한다. 상기 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호를 발생하고, 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호를 발생한다. 상기 리프레쉬 카운터는 상기 카운터 리프레쉬 신호에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호를 발생한다. 상기 어드레스 발생기는 상기 해머 리프레쉬 신호에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 제1 주기를 갖는 버츄얼 리프레쉬 신호에 기초하여 상기 제1 주기의 정수배에 해당하는 제2 주기마다 상기 해머 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 버츄얼 리프레쉬 신호는 셀프 리프레쉬 동작을 위한 리프레쉬 클록 신호이고, 상기 제1 주기는 평균 리프레쉬 인터벌 시간일 수 있다.
일 실시예에 있어서, 상기 리프레쉬 클록 신호의 상기 제1 주기 및 상기 해머 리프레쉬 신호의 제2 주기는 동작 온도에 따라서 변화할 수 있다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 상기 해머 리프레쉬 신호를 우선적으로 활성화하고 상기 해머 리프레쉬 신호가 활성화되지 않는 동안에만 상기 카운터 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 상기 해머 리프레쉬 신호의 활성화 타이밍과 상기 리프레쉬 코맨드의 수신 타이밍이 중복되는 경우에는 상기 카운터 리프레쉬 신호를 비활성화하고, 상기 해머 리프레쉬 신호의 활성화 타이밍과 상기 리프레쉬 코맨드의 수신 타이밍이 중복되지 않는 경우에만 상기 리프레쉬 코맨드의 수신 타이밍에 동기하여 상기 카운터 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 제1 주기를 갖는 버츄얼 리프레쉬 신호에 기초하여 해머 우선 신호를 발생하는 제1 신호 발생부, 상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호 및 상기 해머 우선 신호에 기초하여 상기 카운터 리프레쉬 신호를 발생하는 제2 신호 발생부 및 상기 해머 우선 신호에 기초하여 상기 해머 리프레쉬 신호를 발생하는 제3 신호 발생부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 신호 발생부는, 상기 제1 주기의 정수배에 해당하는 제2 주기마다 상기 해머 우선 신호를 일정 시간 동안 활성화할 수 있다.
일 실시예에 있어서, 상기 제2 신호 발생부는, 상기 해머 우선 신호의 활성화 시간 동안에는 상기 내부 리프레쉬 신호에 관계없이 상기 카운터 리프레쉬 신호를 비활성화하고, 상기 해머 우선 신호의 비활성화 시간 동안에는 상기 내부 리프레쉬 신호의 활성화 타이밍에 동기하여 상기 카운터 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 제3 신호 발생부는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 신호를 한 번씩 활성화할 수 있다.
일 실시예에 있어서, 상기 어드레스 발생기는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 어드레스 신호를 통하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 하나의 행의 어드레스를 제공할 수 있다.
일 실시예에 있어서, 상기 제3 신호 발생부는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 신호를 두 번씩 활성화할 수 있다.
일 실시예에 있어서, 상기 어드레스 발생기는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 어드레스 신호를 통하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 두 개의 행들의 어드레스들을 순차적으로 제공할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀들의 리프레쉬 동작을 제어하기 위한 리프레쉬 콘트롤러를 포함한다. 상기 리프레쉬 콘트롤러는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함한다. 상기 타이밍 콘트롤러는 상기 메모리 콘트롤러로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호를 발생하고, 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호를 발생한다. 상기 리프레쉬 카운터는 상기 카운터 리프레쉬 신호에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호를 발생한다. 상기 어드레스 발생기는 상기 해머 리프레쉬 신호에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생한다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 제1 주기를 갖는 버츄얼 리프레쉬 신호에 기초하여 상기 제1 주기의 정수배에 해당하는 제2 주기마다 상기 해머 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 상기 해머 리프레쉬 신호를 우선적으로 활성화하고 상기 해머 리프레쉬 신호가 활성화되지 않는 동안에만 상기 카운터 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 타이밍 콘트롤러는, 제1 주기를 갖는 버츄얼 리프레쉬 신호에 기초하여 해머 우선 신호를 발생하는 제1 신호 발생부, 상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호 및 상기 해머 우선 신호에 기초하여 상기 카운터 리프레쉬 신호를 발생하는 제2 신호 발생부 및 상기 해머 우선 신호에 기초하여 상기 해머 리프레쉬 신호를 발생하는 제3 신호 발생부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 신호 발생부는, 상기 제1 주기의 정수배에 해당하는 제2 주기마다 상기 해머 우선 신호를 일정한 시간 동안 활성화하고, 상기 제3 신호 발생부는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 신호를 활성화할 수 있다.
일 실시예에 있어서, 상기 제2 신호 발생부는, 상기 해머 우선 신호의 활성화 시간 동안에는 상기 내부 리프레쉬 신호에 관계없이 상기 카운터 리프레쉬 신호를 비활성화하고, 상기 해머 우선 신호의 비활성화 시간 동안에는 상기 내부 리프레쉬 신호의 활성화 타이밍에 동기하여 상기 카운터 리프레쉬 신호를 활성화할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 제어 방법은 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호를 발생하는 단계, 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호를 발생하는 단계, 상기 카운터 리프레쉬 신호에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호를 발생하는 단계 및 상기 해머 리프레쉬 신호에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 단계를 포함한다.
본 발명의 실시예들에 따른 리프레쉬 콘트롤러, 이를 포함하는 메모리 장치 및 리프레쉬 제어 방법은 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 제어 방법을 나타내는 순서도이다.
도 3은 도 1의 리프레쉬 콘트롤러에 포함되는 타이밍 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 타이밍 콘트롤러의 동작을 나타내는 타이밍도이다.
도 5는 도 3의 타이밍 콘트롤러에 포함되는 제1 신호 발생부의 일 실시예를 나타내는 도면이다.
도 6은 도 5의 제1 신호 발생부의 동작을 나타내는 타이밍도이다.
도 7은 도 1의 리프레쉬 콘트롤러에 포함되는 타이밍 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 8은 도 7의 타이밍 콘트롤러의 동작을 나타내는 타이밍도이다.
도 9는 도 1의 리프레쉬 콘트롤러에 포함되는 어드레스 발생기의 일 실시예를 나타내는 블록도이다.
도 10은 도 9의 어드레스 발생기에 포함되는 저장부의 일 실시예를 나타내는 도면이다.
도 11은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 포함하는 메모리 장치를 나타내는 블록도이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러의 동작 예들을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 주기적인 해머 리프레쉬 동작을 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 제어 방법을 나타내는 순서도이다.
도 1을 참조하면, 리프레쉬 콘트롤러(10)는 타이밍 콘트롤러(timing controller)(100), 리프레쉬 카운터(refresh counter)(200) 및 어드레스 발생기(address generator)(300)를 포함할 수 있다.
도 1 및 도 2를 참조하면, 타이밍 콘트롤러(100)는 외부(예를 들어, 메모리 콘트롤러)로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 발생한다(S100). 또한, 타이밍 콘트롤러(100)는 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생한다(S200). 도 13을 참조하여 후술하는 바와 같이, 타이밍 콘트롤러(100)는 상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF)를 수신할 수 있다. 도 2, 도 3 및 도 4를 참조하여 후술하는 바와 같이, 타이밍 콘트롤러(10)는 제1 주기를 갖는 버츄얼 리프레쉬 신호(VREF)에 기초하여 상기 제1 주기의 정수배에 해당하는 제2 주기마다 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 일 실시예에서, 도 7 및 도8을 참조하여 후술하는 바와 같이, 버츄얼 리프레쉬 신호(VREF)는 셀프 리프레쉬 동작을 위한 리프레쉬 클록 신호(RFCK)이고, 상기 제1 주기는 평균 리프레쉬 인터벌 시간(tREFi)일 수 있다.
리프레쉬 카운터(200)는 카운터 리프레쉬 신호(CREF)에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다(S300). 예를 들어, 리프레쉬 카운터(200)는 카운터 리프레쉬 신호(CREF)가 활성화될 때마다 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킬 수 있다. 이와 같이, 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킴으로써 리프레쉬 동작을 위한 워드라인을 하나씩 순차적으로 선택할 수 있다.
어드레스 발생기(300)는 해머 리프레쉬 신호(HREF)에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다(S400). 일 실시예에서, 어드레스 발생기(300)는 메모리 콘트롤러로부터 제공되는 액티브 신호(IACT) 및 어드레스 신호(XADD)에 기초하여 복수의 행 어드레스들 및 상기 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 값들을 상기 해머 어드레스에 관한 정보로서 저장하는 저장부(SB)를 포함할 수 있다.
본 발명의 실시예들에 따른 리프레쉬 콘트롤러(10)를 이용하여 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
도 3은 도 1의 리프레쉬 콘트롤러에 포함되는 타이밍 콘트롤러의 일 실시예를 나타내는 블록도이고, 도 4는 도 3의 타이밍 콘트롤러의 동작을 나타내는 타이밍도이다.
도 3을 참조하면, 타이밍 콘트롤러(100)는 제1 신호 발생부(PGEN)(110), 제2 신호 발생부(CGEN)(130) 및 제3 신호 발생부(HGEN)(150)를 포함할 수 있다.
도 3 및 도 4를 참조하면, 제1 신호 발생부(110)는 제1 주기(tPD1)를 갖는 버츄얼 리프레쉬 신호(VREF)에 기초하여 해머 우선 신호(PRT)를 발생한다. 도 4에는 버츄얼 리프레쉬 신호(VREF)가 제1 주기(tPD1)마다 펄스들을 주기적으로 포함하는 예가 도시되어 있다. 이 경우, 제1 신호 발생부(110)는 버츄얼 리프레쉬 신호(VREF)의 펄스들을 기준 횟수만큼 카운트하여 해머 우선 신호(PRT)를 주기적으로 활성화할 수 있다. 결과적으로 제1 신호 발생부(110)는 제1 주기(tPD1)의 정수배에 해당하는 제2 주기(tPD2)마다 해머 우선 신호(PRT)를 일정 시간(tP) 동안 활성화할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제1 신호 발생부(110)는 버츄얼 리프레쉬 신호(VREF)의 다섯 번째 펄스들에 상응하는 시간 T1, T2, T3에서 해머 우선 신호(PRT)를 활성화할 수 있다. 도 4에는 상기 기준 횟수가 6인 예, 즉 제2 주기(tPD2)가 제1 주기(tPD1)의 여섯 배인 예가 도시되어 있으나, 상기 기준 횟수는 메모리 장치의 동작 특성에 따라서 다양하게 결정될 수 있다.
제2 신호 발생부(130)는 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF) 및 해머 우선 신호(PRT)에 기초하여 카운터 리프레쉬 신호(CREF)를 발생한다. 제3 신호 발생부(150)는 해머 우선 신호(PRT)에 기초하여 해머 리프레쉬 신호(HREF)를 발생한다.
타이밍 콘트롤러(100)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 선택적으로 활성화할 수 있다. 즉 타이밍 콘트롤러(100)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)가 동시에 활성화되는 것을 방지할 수 있다. 이 경우, 동시에 두 개의 행들에 대한 리프레쉬가 수행되는 것이 방지되기 때문에, 리프레쉬 카운터(200)로부터의 카운터 리프레쉬 어드레스 신호(CRFADD)가 나타내는 어드레스와 어드레스 발생기(300)로부터의 해머 리프레쉬 어드레스 신호(HRFADD)가 나타내는 어드레스의 충돌 여부를 고려할 필요가 없다.
타이밍 콘트롤러(100)는, 해머 우선 신호(PRT)를 이용하여, 해머 리프레쉬 신호(HREF)를 우선적으로 활성화하고 해머 리프레쉬 신호(HREF)가 활성화되지 않는 동안에만 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 예를 들어, 타이밍 콘트롤러(100)는 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복되는 경우에는 카운터 리프레쉬 신호(CREF)를 비활성화하고, 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 상기 리프레쉬 코맨드의 수신 타이밍이 중복되지 않는 경우에만 상기 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다.
여기서, 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복된다는 것은, 해머 우선 신호(PRT)의 활성화 시간(tP) 동안에 상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF)가 활성화되는 경우에 해당한다. 즉 도 4에서 시간 T1 및 시간 T3의 활성화 시간(tP) 동안에 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복된다.
제3 신호 발생부(150)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 4에 도시된 바와 같이, 제3 신호 발생부(150)는 시간 T1, 시간 T2 및 시간 T3에서 해머 리프레쉬 신호(HREF)를 펄스 형태로 활성화할 수 있다.
제2 신호 발생부(130)는 해머 우선 신호(PRT)의 활성화 시간(tP) 동안에는 내부 리프레쉬 신호(IREF)에 관계없이 카운터 리프레쉬 신호(CREF)를 비활성화할 수 있다. 또한, 제2 신호 발생부(130)는 해머 우선 신호(PRT)의 비활성화 시간 동안에는 내부 리프레쉬 신호(IREF)의 활성화 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 결과적으로 제3 신호 발생부(150)는 해머 우선 신호(PRT)를 마스크 신호 또는 블록 신호로 사용하여 내부 리프레쉬 신호(IREF)를 부분적으로 비활성화함으로써 카운터 리프레쉬 신호(CREF)를 발생할 수 있다.
도 5는 도 3의 타이밍 콘트롤러에 포함되는 제1 신호 발생부의 일 실시예를 나타내는 도면이고, 도 6은 도 5의 제1 신호 발생부의 동작을 나타내는 타이밍도이다.
도 5를 참조하면, 제1 신호 발생부(110)는 카운터(111), 비교부(COM)(112) 및 펄스 발생부(120)를 포함할 수 있다. 펄스 발생부(120)는 반전-지연부(113) 및 논리 게이트(116)를 포함할 수 있다. 반전-지연부(113)는 반전부(114) 및 지연부(115)를 포함할 수 있고, 반전부(114) 및 지연부(115)는 일체적으로 형성될 수도 있다. 예를 들어, 반전-지연부(113)는 각각 일정한 지연량을 갖는 홀수 개의 인버터들을 케스케이드 결합하여 구현될 수 있다.
도 5 및 도 6을 참조하면, 카운터(111)는 버츄얼 리프레쉬 신호(VREF)의 펄스들을 카운팅하여 카운트 횟수(CNUM)를 제공할 수 있다. 도 6에는 버츄얼 리프레쉬 신호(VREF)가 펄스 신호인 경우를 예시하였으나, 버츄얼 리프레쉬 신호(VREF)는 도 8의 리프레쉬 클록 신호(RFCK)일 수 있다. 이 경우 카운터(111)는 리프레쉬 클록 신호(RFCK)의 에지(edge)들을 카운팅하여 카운트 횟수(CNUM)를 제공할 수 있다. 도 6에는 카운트 횟수(CNUM)가 기준 횟수(RNUM)에 도달하면 0으로 리셋되는 것으로 도시하였으나 카운터(111)는 연속적으로 증가 또는 감소하는 카운트 횟수를 제공하고 이를 기준 횟수로 나눈 나머지가 비교부(112)에 제공될 수도 있다.
비교부(112)는 카운트 횟수(CNUM)를 기준 횟수(RNUM)와 비교하여 비교 신호(CMP)를 발생할 수 있다. 비교부(112)는 카운트 횟수(CNUM)가 기준 횟수(RNMUM)와 동일하게 되는 시점에서 비교 신호(CMP)를 활성화할 수 있다. 기준 횟수(RNUM)는 메모리 장치의 동작 특성에 따라 결정될 수 있다. 기준 횟수(RNUM)는 메모리 장치의 모드 레지스터 세트에 저장된 정보에 기초하여 제공될 수 있다.
펄스 발생부(120)는 비교 신호(CMP)에 기초하여 해머 우선 신호(PRT)를 발생할 수 있다. 펄스 발생부(120)의 반전-지연부(113)는 비교 신호(CMP)를 반전 및 지연하여 반전-지연 신호(IDS)를 발생할 수 있다. 논리 게이트(116)는 비교 신호(CMP) 및 반전-지연 신호(IDS)를 논리 연산하여 해머 우선 신호(PRT)를 발생할 수 있다.
이와 같이, 제1 주기(tPD1)를 갖는 버츄얼 리프레쉬 신호(VREF)에 기초하여 해머 우선 신호(PRT)를 발생할 수 있다. 제1 주기(tPD1)의 정수배에 해당하는 제2 주기(tPD2)마다 해머 우선 신호(PRT)를 일정한 시간 동안 활성화할 수 있다. 해머 우선 신호(PRT)의 활성화 시간(tP)은 반전-지연부(113)의 지연량에 따라 결정될 수 있다. 도 5 및 도 6을 참조하여 해머 우선 신호(PRT)를 발생하는 제1 신호 발생부(110)의 일 실시예를 설명하였으나, 제1 신호 발생부(110)의 구성 및 동작은 반드시 이에 한정되는 것은 아니며 다양하게 변경될 수 있다.
도 7은 도 1의 리프레쉬 콘트롤러에 포함되는 타이밍 콘트롤러의 일 실시예를 나타내는 블록도이고, 도 8은 도 7의 타이밍 콘트롤러의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 타이밍 콘트롤러(105)는 제1 신호 발생부(PGEN)(110), 제2 신호 발생부(CGEN)(130), 제3 신호 발생부(HGEN)(150) 및 TCSR 유닛(temperature compensate self refresh unit) (170)을 포함할 수 있다.
도 7 및 도 8을 참조하면, TCSR 유닛(170)은 제1 주기(tPD1)를 갖는 리프레쉬 클록 신호(RFCK)를 생성할 수 있다. 리프레쉬 클록 신호(RFCK)는 메모리 장치의 셀프 리프레쉬 동작을 위한 클록 신호일 수 있고, 제1 주기(tPD1)는 메모리 장치의 평균 리프레쉬 인터벌 시간(tREFi)에 상응할 수 있다. 평균 리프레쉬 인터벌 시간(tREFi)은 어느 하나의 메모리 뱅크에 행들에 대한 연속한 리프레쉬 동작들 사이의 평균 시간을 나타낸다. 예를 들어, 8 Gb DDR4 디램의 경우 평균 리프레쉬 인터벌 시간(tREFi)은 7.8 us(microsecond)이고 하나의 행에 대한 리프레쉬 동작을 위해 필요한 리프레쉬 사이클 시간(tRFC)은 350 ns(nano second)이다. 이 경우 메모리 콘트롤러는 7.8 us 마다 리프레쉬 코맨드를 발생해야 하고, 리프레쉬 코맨드를 발생한 후 350 ns를 기다린 후 메모리 장치를 액세스 해야 한다. 일 실시예에서, 평균 리프레쉬 인터벌 시간(tREFi)은 메모리 장치의 동작 온도에 의존하여 가변될 수 있다. 반도체 메모리 장치의 동작 온도가 상승할 경우 평균 리프레쉬 인터벌 시간(tREFi)은 감소될 수 있다.
제1 신호 발생부(110)는 제1 주기(tPD1)를 갖는 리프레쉬 클록 신호(RFCK)에 기초하여 해머 우선 신호(PRT)를 발생한다. 제1 신호 발생부(110)는 리프레쉬 클록 신호(RFCK)의 펄스들을 기준 횟수만큼 카운트하여 해머 우선 신호(PRT)를 주기적으로 활성화할 수 있다. 결과적으로 제1 신호 발생부(110)는 제1 주기(tPD1)의 정수배에 해당하는 제2 주기(tPD2)마다 해머 우선 신호(PRT)를 일정 시간(tP) 동안 활성화할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제1 신호 발생부(110)는 리프레쉬 클록 신호(RFCK)의 다섯 번째 상승 에지들에 상응하는 시간 T1, T2, T3에서 해머 우선 신호(PRT)를 활성화할 수 있다. 도 8에는 상기 기준 횟수가 6인 예, 즉 제2 주기(tPD2)가 제1 주기(tPD1)의 여섯 배인 예가 도시되어 있으나, 상기 기준 횟수는 메모리 장치의 동작 특성에 따라서 다양하게 결정될 수 있다.
제2 신호 발생부(130)는 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF) 및 해머 우선 신호(PRT)에 기초하여 카운터 리프레쉬 신호(CREF)를 발생한다. 제3 신호 발생부(150)는 해머 우선 신호(PRT)에 기초하여 해머 리프레쉬 신호(HREF)를 발생한다.
타이밍 콘트롤러(105)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 선택적으로 활성화할 수 있다. 즉 타이밍 콘트롤러(105)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)가 동시에 활성화되는 것을 방지할 수 있다. 이 경우, 동시에 두 개의 행들에 대한 리프레쉬가 수행되는 것이 방지되기 때문에, 리프레쉬 카운터(200)로부터의 카운터 리프레쉬 어드레스 신호(CRFADD)가 나타내는 어드레스와 어드레스 발생기(300)로부터의 해머 리프레쉬 어드레스가 나타내는 어드레스의 충돌 여부를 고려할 필요가 없다.
타이밍 콘트롤러(105)는, 해머 우선 신호(PRT)를 이용하여, 해머 리프레쉬 신호(HREF)를 우선적으로 활성화하고 해머 리프레쉬 신호(HREF)가 활성화되지 않는 동안에만 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 예를 들어, 타이밍 콘트롤러(105)는 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복되는 경우에는 카운터 리프레쉬 신호(CREF)를 비활성화하고, 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 상기 리프레쉬 코맨드의 수신 타이밍이 중복되지 않는 경우에만 상기 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다.
여기서, 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복된다는 것은, 해머 우선 신호(PRT)의 활성화 시간(tP) 동안에 상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF)가 활성화되는 경우에 해당한다. 즉 도 8에서 시간 T1 및 시간 T3의 활성화 시간(tP) 동안에 해머 리프레쉬 신호(HREF)의 활성화 타이밍과 리프레쉬 코맨드의 수신 타이밍이 중복된다.
제3 신호 발생부(150)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 신호(HREF)를 활성화할 수 있다. 도 8에 도시된 바와 같이, 제3 신호 발생부(150)는 시간 T1, 시간 T2 및 시간 T3에서 해머 리프레쉬 신호(HREF)를 펄스 형태로 활성화할 수 있다.
제2 신호 발생부(130)는 해머 우선 신호(PRT)의 활성화 시간(tP) 동안에는 내부 리프레쉬 신호(IREF)에 관계없이 카운터 리프레쉬 신호(CREF)를 비활성화할 수 있다. 또한, 제2 신호 발생부(130)는 해머 우선 신호(PRT)의 비활성화 시간 동안에는 내부 리프레쉬 신호(IREF)의 활성화 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 결과적으로 제3 신호 발생부(150)는 해머 우선 신호(PRT)를 마스크 신호 또는 블록 신호로 사용하여 내부 리프레쉬 신호(IREF)를 부분적으로 비활성화함으로써 카운터 리프레쉬 신호(CREF)를 발생할 수 있다.
도 9는 도 1의 리프레쉬 콘트롤러에 포함되는 어드레스 발생기의 일 실시예를 나타내는 블록도이고, 도 10은 도 9의 어드레스 발생기에 포함되는 저장부의 일 실시예를 나타내는 도면이다.
도 9를 참조하면, 어드레스 발생기(300)는 저장부(storage block)(320), 저장 제어부(storage control block)(340) 및 매핑부(mapping block)(360)를 포함할 수 있다.
저장부(320)는 집중적으로 액세스되는 해머 어드레스에 관한 정보를 저장한다. 일 실시예에서, 저장부(320)는 도 10에 도시된 바와 같이 복수의 저장 유닛들(SU1~SUk)을 포함할 수 있다. 저장 유닛들(SU1~SUk)은 행 어드레스들을 저장하는 어드레스 레지스터들(AREG1~AREGk) 및 상기 행 어드레스들에 상응하는 액세스 카운트 값들을 각각 저장하는 카운트 레지스터들(CREG1~CREGk)을 포함할 수 있다.
저장 제어부(340)는 해머 리프레쉬 신호(HREF), 메모리 콘트롤러로부터 제공되는 액티브 신호(IACT) 및 어드레스 신호(XADD)에 기초하여 저장부(320)를 제어한다. 또한, 저장 제어부(340)는 저장부(320)에 저장된 해머 어드레스(MXADD)에 관한 정보에 기초하여 해머 어드레스(MXADD)를 제공한다.
매핑부(360)는 해머 어드레스(MXADD)에 기초하여 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 도 11을 참조하여 설명하는 바와 같이, 해머 리프레쉬 어드레스 신호(HRFADD)는 해머 어드레스(MXADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타낸다. 일 실시예에서, 매핑부(340)는 도 14에 도시된 바와 같이 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 다른 실시예에서, 매핑부(340)는 도 15에 도시된 바와 같이, 해머 리프레쉬 신호(HREF)에 응답하여 상기 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다.
도 11은 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 11에는 메모리 셀 어레이 내에서 행 방향(X)으로 신장되고(extended) 열 방향(Y)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLs-1, WLs, WLs+1), 열 방향(Y)으로 신장되고 행 방향(X)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLp-1, BLp, BLp+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLs)이 집중적으로 액세스되는 해머 어드레스(MXADD)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLs)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLs)의 전압이 상승 및 하강하면, 인접 워드라인들(WLs-1, WLs+1) 사이의 커플링 현상으로 인해 인접 워드라인들(WLs-1, WLs+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)가 빈번하게 액세스될수록 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
어드레스 발생기(300)는 해머 어드레스(MXADD)에 상응하는 행(WLs)과 물리적으로 인접하는 행(WLs-1, WLs+1)의 어드레스(HRFADD1, HRFADD2))를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 제공하고, 이러한 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 인접 워드라인들(WLs-1, WLs+1)에 대한 리프레쉬 동작을 추가적으로 수행함으로써 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 12는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 포함하는 메모리 시스템을 나타내는 블록도이고, 도 13은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러를 포함하는 메모리 장치를 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(memory controller)(450) 및 메모리 장치(memory device)(500)를 포함할 수 있다. 도 13을 참조하면, 메모리 장치(500)는 코맨드 디코더(command decoder) (COM DEC) (510), 어드레스 버퍼(address buffer) (ADD BUF) (520), 메모리 셀 어레이(memory cell array)(530), 행 선택 회로(row selection circuit) (RSEL) (540), 열 선택 회로(column selection circuit) (CSEL) (550), 입출력 회로(560) 및 리프레쉬 콘트롤러(refresh controller)(RFCON)(10)를 포함할 수 있다. 입출력 회로(560)는 라이트 드라이버(write driver) (WDRV) 및 리드 센싱 회로(read sensing circuit) (RSEN)를 포함할 수 있다.
메모리 장치(500)는 메모리 콘트롤러(450)와 통신을 수행하기 위한 인터페이스, 예를 들어, DRAM 인터페이스를 포함할 수 있다. 상기 DRAM 인터페이스는 칩 선택 신호(/CS), RAS 신호(/RAS), CAS 신호(/CAS), 라이트 인에이블 신호(/WE), 클록 인에이블 신호(CKE) 등의 콘트롤 신호들을 수신하기 위한 콘트롤 패드들, 어드레스 신호(ADD)를 수신하기 위한 어드레스 패드들 및 기입 데이터를 수신하거나 독출 데이터를 송신하기 위한 데이터 패드들을 포함할 수 있다.
메모리 셀 어레이(530)는 복수의 워드라인들(WL0~WLn)과 복수의 비트라인들(BL0~BLm)에 각각 연결된 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 디램 셀들과 같이 리프레쉬가 요구되는 구조를 가질 수 있다.
코맨드 디코더(510)는 도 12의 메모리 콘트롤러(4500)로부터 전송되는 콘트롤 신호들(/CS, /RAS, /RAS, /WE, CKE)에 기초하여 내부 액티브 신호(IACT), 내부 프리차지 신호(IPRE), 내부 리프레쉬 신호(IREF), 내부 독출 신호(IRD), 내부 기입 신호(WR) 등과 같은 내부 코맨드 신호들을 발생한다.
리프레쉬 콘트롤러(10)는 전술한 바와 같이 내부 액티브 신호(IACT), 내부 리프레쉬 신호(IREF), 행 어드레스 신호(XADD)를 수신하고 리프레쉬 동작을 수행하기 위한 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)를 제공할 수 있다.
어드레스 버퍼(520)는 메모리 콘트롤러(4500)로부터 전송되는 외부 어드레스(ADD)에 기초하여 행 어드레스 신호(XADD) 및 열 어드레스 신호(YADD)를 발생한다. 행 어드레스 신호(XADD)는 행 선택 회로(540) 및 리프레쉬 콘트롤러(10)에 제공되고 열 어드레스 신호(YADD)는 열 선택 회로(550)에 제공된다. 한편 도 13에는 도시하지 않았으나, 메모리 셀 어레이(530)가 복수의 메모리 뱅크들을 포함하는 경우에는 어드레스 버퍼(520)는 뱅크 어드레스 신호를 추가적으로 제공할 수 있다.
행 선택 회로(540)는 기입 동작 또는 독출 동작을 위하여 행 어드레스 신호(XADD)에 기초하여 복수의 워드라인들(WL0~WLn) 중에서 행 어드레스 신호(XADD)에 상응하는 워드라인을 선택한다. 또한 행 선택 회로(530)는 리프레쉬 동작을 위하여 카운터 리프레쉬 어드레스 신호(CRFADD) 또는 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 복수의 워드라인들(WL0~WLn) 중에서 상응하는 워드라인을 선택한다. 행 선택 회로(530)는 카운터 리프레쉬 신호(CREF)가 활성화되는 경우 카운터 리프레쉬 어드레스 신호(CRFADD)에 상응하는 워드라인을 선택하고, 해머 리프레쉬 신호(HREF)가 활성화되는 경우 해머 리프레쉬 어드레스 신호(HRFADD)에 상응하는 워드라인을 선택할 수 있다. 열 선택 회로(550)는 열 어드레스 신호(YADD)에 기초하여 복수의 비트라인들(BL0~BLm) 중에서 열 어드레스 신호(YADD)에 상응하는 비트라인을 선택한다.
라이트 드라이버(WDRV) 및 리드 센싱 회로(RSEN)는 비트라인들(BL0~BLm)에 연결된다. 실시예에 따라서, 라이트 드라이버(WDRV) 및 리드 센싱 회로(RSEN)는 비트라인들(BL0~BLm)에 직접 연결될 수도 있고, 열 선택 회로(550)를 경유하여 비트라인들(BL0~BLm)에 연결될 수도 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러의 동작 예들을 나타내는 도면들이다.
도 14 및 도 15에는 전술한 해머 우선 신호(PRT), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 신호(CREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)의 발생에 관한 실시예들이 도시되어 있다. T1~T12는 해머 리프레쉬 신호(HREF) 및 카운터 리프레쉬 신호(CREF)의 활성화 시점들을 나타낸다. 본 발명의 실시예들에 따라서, 해머 리프레쉬 신호(HREF)의 활성화 시점들 사이의 간격은 제2 주기(tPD2)로서 규칙적일 수 있다. 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t19) 사이의 간격은 규칙적일 수도 있고 불규칙적일 수도 있다.
도 1, 도 3, 도 4 및 도 14를 참조하면, 타이밍 콘트롤러(100)는 해머 우선 신호(PRT)에 동기하여 시점들(T2, T9)에서 해머 리프레쉬 신호(HREF)를 활성화하고, 전술한 내부 리프레쉬 신호(IREF)에 동기하여 시점들(T1, T3~T8, T10~T12)에서 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 전술한 바와 같이, 해머 우선 신호(PRT)의 활성화 시간(tP1) 동안에는 내부 리프레쉬 신호(IREF)가 활성화되더라도 카운터 리프레쉬 신호(CREF)는 비활성화될 수 있다. 리프레쉬 카운터(200)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(T1, T3~T8, T10~T12)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+11)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(300)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(T2, T9)에 동기하여 전술한 해머 어드레스(MXADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 14에 도시된 바와 같이, 제3 신호 발생부(150)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 신호(HREF)를 한 번씩 활성화할 수 있다. 해머 우선 신호(PRT)의 활성화 시간(tP1)은 하나의 행에 대한 리프레쉬 동작을 위해 필요한 리프레쉬 사이클 시간(tRFC) 또는 이보다 약간 크도록 설정될 수 있다. 어드레스 발생기(300)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 어드레스 신호(HRFADD)를 통하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 하나의 행의 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 T2에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 T9에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 우선 신호(PRT)가 활성화될 때마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternatively) 제공할 수 있다.
도 1, 도 3, 도 4 및 도 15를 참조하면, 타이밍 콘트롤러(100)는 해머 우선 신호(PRT)에 동기하여 시점들(T2, T3, T9, T10)에서 해머 리프레쉬 신호(HREF)를 활성화하고, 전술한 내부 리프레쉬 신호(IREF)에 동기하여 시점들(T1, T4~T8, T11, T12)에서 카운터 리프레쉬 신호(CREF)를 활성화할 수 있다. 전술한 바와 같이, 해머 우선 신호(PRT)의 활성화 시간(tP2) 동안에는 내부 리프레쉬 신호(IREF)가 활성화되더라도 카운터 리프레쉬 신호(CREF)는 비활성화될 수 있다. 리프레쉬 카운터(200)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(T1, T4~T8, T11, T12)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+9)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(300)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(T2, T3, T9, T10)에 동기하여 전술한 해머 어드레스(MXADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha1, Ha2, Hb1, Hb2)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 15에 도시된 바와 같이, 제3 신호 발생부(150)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 신호(HREF)를 두 번씩 활성화할 수 있다. 해머 우선 신호(PRT)의 활성화 시간(tP2)은 하나의 행에 대한 리프레쉬 동작을 위해 필요한 리프레쉬 사이클 시간(tRFC)의 두 배 또는 이보다 약간 크도록 설정될 수 있다. 어드레스 발생기(300)는 해머 우선 신호(PRT)가 활성화될 때마다 해머 리프레쉬 어드레스 신호(HRFADD)를 통하여 해머 어드레스에 상응하는 행과 물리적으로 인접하는 두 개의 행들의 어드레스들을 순차적으로 제공할 수 있다. 예를 들어, Ha1은 시점 T2에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Ha2는 시점 T2에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 우선 신호(PRT)가 활성화될 때마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 순차적으로 (sequentially) 제공할 수 있다.
도 16은 본 발명의 실시예들에 따른 주기적인 해머 리프레쉬 동작을 나타내는 도면이다.
도 16에는 메모리 콘트롤러로부터 제공되는 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호(IREF)의 일 예가 도시되어 있다. 일반적으로, 리프레쉬 코맨드는 평균 리프레쉬 인터벌 시간(tREFi)에 따라서 규칙적으로 메모리 콘트롤러로부터 메모리 장치에 제공될 필요가 있다. 그러나 메모리 콘트롤러는 태스크들 사이의 스케쥴링 및 스위칭의 효율성을 개선하기 위해 리프레쉬 코맨드들 사이의 간격을 가변할 수 있다. 예를 들어, 도 16에 도시된 바와 같이, DRAM의 표준에 따라서 최대 8개의 리프레쉬 코맨드들이 앞당겨질(pulled-in) 수 있고 최대 8개의 리프레쉬 코맨드들이 연기될(postponed) 수 있다. 앞당겨지거나 연기되는 리프레쉬 코맨드들의 개수는 메모리 장치의 동작 특성에 따라서 결정될 수 있다. 이 경우, 인접하는 두 개의 리프레쉬 코맨드들 사이의 최대 간격은 9*tREFi로 제한되고, 2*tREFi 내에 발생될 수 있는 리프레쉬 코맨드들의 최대 개수는 16으로 제한된다.
도 16에는 본 발명의 실시예들에 따른 해머 리프레쉬 신호(HREF)와 종래 기술에 의한 해머 리프레쉬 신호(HREFc)가 함께 도시되어 있다.
종래에는 외부로부터의 리프레쉬 코맨들의 개수를 카운트하여 일정 개수의 리프레쉬 코맨드들이 수신될 때마다 해머 리프레쉬 동작을 수행하였다. 도 16에는 5번째 리프레쉬 코맨드의 수신 타이밍에 상응하는 시점들(T1~T7)에서 해머 리프레쉬 신호(HREFc)가 활성화되는 되는 예가 도시되어 있다. 이와 같이 단순하게 리프레쉬 코맨드들의 개수를 카운팅하여 해머 리프레쉬 동작을 수행하는 경우에는, DRAM 표준에 따른 pulling-in 및/또는 postponing 상태에서는 해머 리프레쉬 동작의 간격이 상당히 커지는 경우가 발생할 수 있다. 예를 들어, 도 16에서 해머 리프레쉬 동작이 수행되는 시점 T3과 시점 T6 사이의 간격이 지나치게 커질 경우 해머 어드레스에 상응하는 행에 인접하는 행의 데이터가 손실될 가능성이 있다.
한편, 본 발명의 실시예들에 따라서 제1 주기(tPD1)를 갖는 버츄얼 리프레쉬 신호(VREF)에 기초하여 제2 주기(tPD2)를 갖는 해머 우선 신호(PRT)를 발생하고, 이러한 해머 우선 신호(PRT)를 이용하여 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생할 수 있다. 이와 같이, 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 17에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(10)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(10)는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함할 수 있다. 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 발생하고 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기는 해머 리프레쉬 신호(HREF)에 동기하여 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 이와 같은 리프레쉬 콘트롤러(10)를 이용하여 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM, 730)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(730)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(730)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 일 실시예에서, 도 13을 참조하여 설명한 바와 같이, 상기 반도체 다이들은 적어도 하나의 마스터 다이(731)와 적어도 하나의 슬레이브 다이(732)를 포함할 수 있다. 다른 실시예에서, 상기 반도체 다이들은 하나의 인터페이스 다이(731)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(732)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 전술한 입력 신호들(IN1~INk), 데이터 신호(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 17을 참조하여 전술한 바와 같이, 각각의 반도체 메모리 칩(730)은 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(10)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(10)는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함할 수 있다. 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 발생하고 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기는 해머 리프레쉬 신호(HREF)에 동기하여 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 이와 같은 리프레쉬 콘트롤러(10)를 이용하여 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(10)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(10)는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함할 수 있다. 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 발생하고 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기는 해머 리프레쉬 신호(HREF)에 동기하여 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 이와 같은 리프레쉬 콘트롤러(10)를 이용하여 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 20에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있고, 상기 메모리 장치는 본 발명의 실시예들에 따른 리프레쉬 콘트롤러(RFCON)(10)를 포함할 수 있다. 전술한 바와 같이, 리프레쉬 콘트롤러(10)는 타이밍 콘트롤러, 리프레쉬 카운터 및 어드레스 발생기를 포함할 수 있다. 타이밍 콘트롤러는 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호(CREF)를 발생하고 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호(HREF)를 발생한다. 리프레쉬 카운터는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기는 해머 리프레쉬 신호(HREF)에 동기하여 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 이와 같은 리프레쉬 콘트롤러(10)를 이용하여 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 20에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 본 발명의 실시예들에 따른 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치는 집중적으로 액세스되는 해머 어드레스와 관련된 해머 리프레쉬 동작을 외부로부터의 리프레쉬 코맨드에 관계없이 주기적으로 수행함으로써 메모리 셀의 데이터가 손상되는 것을 방지하고 메모리 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들은 리프레쉬가 요구되는 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 리프레쉬 콘트롤러
100: 타이밍 콘트롤러
200: 리프레쉬 카운터
300: 어드레스 발생기
PRT: 해머 우선 신호
IREF: 내부 리프레쉬 신호
CREF: 카운터 리프레쉬 신호
HREF: 해머 리프레쉬 신호
CRFADD: 카운터 리프레쉬 어드레스 신호
HRFADD: 해머 리프레쉬 어드레스 신호
MXADD: 해머 어드레스

Claims (10)

  1. 외부로부터 제공되는 리프레쉬 코맨드의 수신 타이밍에 동기하여 카운터 리프레쉬 신호를 발생하고, 상기 리프레쉬 코맨드의 수신 타이밍에 관계없이 주기적으로 활성화되는 해머 리프레쉬 신호를 발생하는 타이밍 콘트롤러;
    상기 카운터 리프레쉬 신호에 동기하여, 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호를 발생하는 리프레쉬 카운터; 및
    상기 해머 리프레쉬 신호에 동기하여, 집중적으로 액세스되는 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호를 발생하는 어드레스 발생기를 포함하고,
    상기 타이밍 콘트롤러는,
    제1 주기를 갖는 버츄얼 리프레쉬 신호에 기초하여 해머 우선 신호를 발생하는 제1 신호 발생부;
    상기 리프레쉬 코맨드의 수신 타이밍을 나타내는 내부 리프레쉬 신호 및 상기 해머 우선 신호에 기초하여 상기 카운터 리프레쉬 신호를 발생하는 제2 신호 발생부; 및
    상기 해머 우선 신호에 기초하여 상기 해머 리프레쉬 신호를 발생하는 제3 신호 발생부를 포함하는 메모리 장치의 리프레쉬 콘트롤러.
  2. 삭제
  3. 제1 항에 있어서,
    상기 버츄얼 리프레쉬 신호는 셀프 리프레쉬 동작을 위한 리프레쉬 클록 신호이고,
    상기 제1 주기는 평균 리프레쉬 인터벌 시간이고,
    상기 리프레쉬 클록 신호의 상기 제1 주기는 동작 온도에 따라서 변화하는 것을 특징으로 하는 메모리 장치의 리프레쉬 콘트롤러.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 제1 신호 발생부는,
    상기 제1 주기의 정수배에 해당하는 제2 주기마다 상기 해머 우선 신호를 일정 시간 동안 활성화하는 것을 특징으로 하는 메모리 장치의 리프레쉬 콘트롤러.
  8. 제7 항에 있어서,
    상기 제2 신호 발생부는,
    상기 해머 우선 신호의 활성화 시간 동안에는 상기 내부 리프레쉬 신호에 관계없이 상기 카운터 리프레쉬 신호를 비활성화하고,
    상기 해머 우선 신호의 비활성화 시간 동안에는 상기 내부 리프레쉬 신호의 활성화 타이밍에 동기하여 상기 카운터 리프레쉬 신호를 활성화하는 것을 특징으로 하는 메모리 장치의 리프레쉬 콘트롤러.
  9. 제1 항에 있어서,
    상기 제3 신호 발생부는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 신호를 한 번씩 활성화하고,
    상기 어드레스 발생기는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 어드레스 신호를 통하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 하나의 행의 어드레스를 제공하는 것을 특징으로 하는 메모리 장치의 리프레쉬 콘트롤러.
  10. 제1 항에 있어서,
    상기 제3 신호 발생부는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 신호를 두 번씩 활성화하고,
    상기 어드레스 발생기는, 상기 해머 우선 신호가 활성화될 때마다 상기 해머 리프레쉬 어드레스 신호를 통하여 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 두 개의 행들의 어드레스들을 순차적으로 제공하는 것을 특징으로 하는 메모리 장치의 리프레쉬 콘트롤러.
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