KR102515404B1 - 행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템 - Google Patents

행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템 Download PDF

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티모시 비. 코울레스
딘 디. 간스
지윤 리
나다니엘 제이. 마이어
란달 제이. 루니
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마이크론 테크놀로지, 인크
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Abstract

활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 리프레시 관리 동작을 보장하는 메모리 부분에 대한 리프레시 관리 동작을 필요에 따라 스케줄링할 수 있는 메모리 디바이스 및 메모리 디바이스를 동작시키는 방법. 일 실시형태에서, 장치는 메모리 위치를 포함하는 메모리, 및 회로부를 포함하고, 상기 회로부는, 상기 메모리 위치에서 활성화의 수에 대응하는 카운트를 결정하고, 상기 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 상기 메모리 위치에 대한 리프레시 관리 동작을 스케줄링하고, 스케줄링된 상기 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 양만큼 상기 카운트를 감소시키도록 구성된다. 상기 회로부는 상기 카운트가 최대 허용 값에 도달했다는 결정에 응답하여 상기 카운트가 감소될 때까지 상기 메모리 위치에서 추가 활성화를 허용하지 않도록 더 구성될 수 있다.

Description

행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템
관련 출원에 대한 상호 참조
본 출원은 전체 내용이 본 명세서에 병합된 2018년 10월 9일에 출원된 미국 가출원 번호 62/743,381의 이익을 주장한다.
본 출원은 발명의 명칭이 "METHODS FOR ROW HAMMER MITIGATION AND MEMORY DEVICES AND SYSTEMS EMPLOYING THE SAME"이고 발명자가 Dean D. Gans인 미국 특허 출원과 관련된 주제를 포함한다. 관련 출원은 마이크론 테크놀로지사(Micron Technology, Inc.)에 양도되었으며, 2019년 8월 2일에 출원된 미국 특허 출원 번호 16/530,092로 식별된다. 상기 선출원의 전체 내용은 본 명세서에 병합된다.
기술 분야
본 발명은 일반적으로 행 해머(row hammer)를 완화하기 위한 방법 및 이를 이용하는 메모리 디바이스 및 시스템에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스와 관련된 정보를 저장하는 데 널리 사용된다. 정보는 메모리 셀의 다양한 상태를 프로그래밍함으로써 저장된다. 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. 메모리 디바이스를 개선하는 것은 일반적으로 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 또는 동작 대기 시간의 감소, 신뢰성의 증가, 데이터 보존력의 증가, 전력 소비의 감소, 또는 제조 비용의 감소 등을 포함할 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스를 개략적으로 예시하는 단순화된 블록도이다.
도 2는 본 기술의 일 실시형태에 따른 메모리 시스템(200)을 개략적으로 예시하는 간략화된 블록도이다.
도 3은 본 기술의 일 실시예에 따라 메모리 시스템을 동작시키는 방법을 예시하는 흐름도이다.
도 4는 본 기술의 일 실시형태에 따라 메모리 디바이스를 동작시키는 방법을 예시하는 흐름도이다.
높은 데이터 신뢰성, 고속 메모리 액세스 및 감소된 칩 크기는 반도체 메모리에서 요구되는 특징이다. DRAM과 같은 일부 반도체 메모리 디바이스는 셀 커패시터에 축적된 전하로 정보를 저장하는 데, 이는 누설되기 쉬워서 정보 손실을 방지하기 위해 주기적인 리프레시 동작이 필요하다. 전하 누설에 더하여 행 해머와 같은 방해 메커니즘으로 야기된 비트 에러로 인해 정보가 손실되거나 열화될 수 있다. 행 해머는 짧은 시간에 활성 레벨로 반복적으로 구동되는 선택된 워드 라인에 인접한 선택되지 않은 워드 라인에 연결된 메모리 셀에 영향을 준다. 인접한 워드 라인의 활동으로 인해 선택되지 않은 워드 라인의 셀의 전하가 변하므로, 리프레시 동작을 실행하여 메모리 셀의 전하를 리프레시하지 않는 경우 셀에 저장된 정보가 위험해질 수 있다.
일부 메모리 디바이스에서, 리프레시 동작을 나타내는 자동 리프레시(AREF) 명령은 메모리 디바이스에 동작 가능하게 연결된 호스트 또는 제어기와 같은 제어 디바이스로부터 주기적으로 발행된다. AREF 명령은 모든 워드 라인이 하나의 리프레시 사이클에서 한 번 확실히 리프레시되는 빈도로 제어 디바이스로부터 제공된다. 리프레시 사이클의 지속 시간은 전하 누설이 데이터 열화를 야기하는 것을 방지하기 위해 메모리 디바이스의 동작 온도에 따라 선택될 수 있다(예를 들어, 더 높은 온도는 일반적으로 더 빈번한 리프레시 동작을 보장함). AREF 명령에 따른 리프레시 어드레스는 DRAM에 제공된 리프레시 카운터에 의해 결정되므로 AREF 명령에 응답하는 리프레시 동작은 행 해머 효과로 인한 비트 에러를 방지하지 못할 수 있다.
리프레시 동작이 행 해머 효과를 해결할 만큼 충분히 빈번히 제공되는 것을 보장하는 하나의 접근 방식은 (예를 들어, 주어진 시간 창에서 발행되는 AREF 명령의 수를 증가시킴으로써) 모든 메모리 부분이 리프레시되는 빈도를 증가시키는 것을 포함한다. 그러나 리프레시 동작은 전력 집약적일 수 있기 때문에 행 해머 효과의 최악의 상황에 기초하여 모든 메모리 부분에 대해 보다 빈번한 리프레시 동작을 스케줄링하는 것은 비효율적일 수 있으며, 특히 전력 소비가 중요한 문제인 메모리 애플리케이션(예를 들어, 제한된 배터리 공급으로 구동되는 모바일 디바이스)에서는 바람직하지 않다.
행 해머 효과를 해결하는 또 다른 접근 방식은 이용 가능한 리프레시 기회(예를 들어, 호스트 디바이스로부터 수신된 정기적으로 스케줄링된 리프레시 명령)의 일부를 해머 활동이 검출된 특정 행(예를 들어, 많은 수의 활성화 명령이 실행된 행에 인접한 행)으로 재지정하거나 훔치기 위한 회로부를 메모리 디바이스에 제공하는 것이다. 메모리 어레이의 크기가 지속적으로 감소하고 이에 따라 행 해머 효과에 대한 민감도가 증가함에 따라 행이 리프레시되기 전에 인접한 행에서 발생하는 것이 허용될 수 있는 활성화 수가 계속 감소한다. 이는 결국 행 해머를 충분히 완화하기 위해 재지정하는 데 이용 가능한 리프레시 명령 시간이 더 이상 충분치 않을 수 있으므로 리프레시 기회 재지정 접근 방식에 문제를 야기한다.
따라서, 본 기술의 여러 실시예는 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 리프레시 관리 동작을 보장하는 메모리 부분에 대한 리프레시 관리 동작을 필요에 따라 스케줄링할 수 있는 메모리 디바이스, 메모리 디바이스를 포함하는 시스템, 및 메모리 디바이스를 동작시키는 방법에 관한 것이다. 일 실시형태에서, 장치는 메모리 위치를 포함하는 메모리, 및 회로부를 포함하고, 상기 회로부는, 상기 메모리 위치에서 활성화의 수에 대응하는 카운트를 결정하고, 상기 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 상기 메모리 위치에 대한 리프레시 관리 동작을 스케줄링하고, 스케줄링된 상기 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 양만큼 상기 카운트를 감소시키도록 구성된다. 상기 회로부는, 상기 제1 리프레시 관리 동작을 실행하기 전에, 상기 카운트가 상기 제1 미리 결정된 임계값을 초과하는 것에 응답하여 제2 리프레시 관리 동작을 스케줄링하고, 스케줄링된 상기 제2 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 양만큼 상기 카운트를 감소시키도록 더 구성될 수 있다. 상기 회로부는 상기 카운트가 최대 허용 값에 도달했다는 결정에 응답하여 상기 카운트가 감소될 때까지 상기 메모리 위치에서 추가 활성화를 허용하지 않도록 더 구성될 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스(100)를 개략적으로 예시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크(예를 들어, 도 1의 예에서 뱅크 0 내지 15)를 포함할 수 있고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 이 워드 라인과 비트 라인의 교차점에 배열된 복수의 메모리 셀을 포함할 수 있다. 워드 라인(WL)의 선택은 행 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 열 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)는 대응하는 비트 라인(BL)에 제공될 수 있고, 적어도 하나의 개별 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있으며, 적어도 하나의 개별 로컬 I/O 라인 쌍은 스위치로 기능할 수 있는 전송 게이트(TG)를 통해 적어도 하나의 각 주 I/O 라인 쌍(MIOT/B)에 연결될 수 있다.
메모리 디바이스(100)는 명령 신호(CMD)와 어드레스 신호(ADDR)를 수신하기 위해 명령 버스와 어드레스 버스에 각각 연결된 명령 단자와 어드레스 단자를 포함하는 복수의 외부 단자를 이용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하는 칩 선택 단자, 클록 신호(CK 및 CKF)를 수신하는 클록 단자, 데이터 클록 신호(WCK 및 WCKF)를 수신하는 데이터 클록 단자, 데이터 단자(DQ, RDQS, DBI 및 DMI), 전력 공급 단자(VDD, VSS, VDDQ 및 VSSQ), 온-다이 종단 단자(들)(ODT)를 더 포함할 수 있다.
명령 단자와 어드레스 단자에는 외부로부터 어드레스 신호와 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호를 수신하고, 디코딩된 행 어드레스 신호(XADD)를 행 디코더(140)에 공급하며, 디코딩된 열 어드레스 신호(YADD)를 열 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 행 디코더(140)와 열 디코더(145) 모두에 뱅크 어드레스 신호를 공급할 수 있다.
명령 단자와 어드레스 단자에는 메모리 제어기로부터 명령 신호(CMD), 어드레스 신호(ADDR) 및 칩 선택 신호(CS)가 공급될 수 있다. 명령 신호는 메모리 제어기로부터의 다양한 메모리 명령(예를 들어, 판독 명령 및 기입 명령을 포함할 수 있는 액세스 명령을 포함함)을 나타낼 수 있다. 선택 신호(CS)는 명령 단자와 어드레스 단자에 제공되는 명령과 어드레스에 응답할 메모리 디바이스(100)를 선택하는 데 사용될 수 있다. 활성 CS 신호가 메모리 디바이스(100)에 제공될 때, 명령 및 어드레스가 디코딩될 수 있고 메모리 동작이 수행될 수 있다. 명령 신호(CMD)는 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호(ICMD)로서 제공될 수 있다. 명령 디코더(115)는, 내부 명령 신호(ICMD)를 디코딩하여 메모리 동작을 수행하는 다양한 내부 신호 및 명령, 예를 들어, 워드 라인을 선택하는 행 명령 신호 및 비트 라인을 선택하는 열 명령 신호를 생성하는 회로부를 포함할 수 있다. 내부 명령 신호는 클록 명령(CMDCK)과 같은 출력 및 입력 활성화 명령을 더 포함할 수 있다.
판독 명령이 발행되고 판독 명령이 행 어드레스와 열 어드레스에 적시에 공급되면, 이들 행 어드레스와 열 어드레스에 의해 지정된 메모리 어레이(150)의 메모리 셀로부터 판독 데이터가 판독될 수 있다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 명령 디코더는 입력/출력 회로(160)에 내부 명령을 제공하여, RDQS 클록 신호에 따라 판독/기입 증폭기(155)와 입력/출력 회로(160)를 통해 데이터 단자(DQ, RDQS, DBI 및 DMI)로부터 판독 데이터를 출력하도록 할 수 있다. 판독 데이터는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있는 판독 대기 시간 정보(RL)에 의해 정해진 시간에 제공될 수 있다. 판독 대기 시간 정보(RL)는 CK 클록 신호의 클록 사이클로 정해질 수 있다. 예를 들어, 판독 대기 시간 정보(RL)는 관련된 판독 데이터가 제공될 때 판독 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클의 수일 수 있다.
기입 명령이 발행되고 명령이 행 어드레스와 열 어드레스에 적시에 공급되면, 기입 데이터는 WCK 및 WCKF 클록 신호에 따라 데이터 단자(DQ, DBI 및 DMI)에 공급될 수 있다. 기입 명령은 명령 디코더(115)에 의해 수신될 수 있고, 명령 디코더는 입력/출력 회로(160)에 내부 명령을 제공하여, 입력/출력 회로(160)의 데이터 수신기가 기입 데이터를 수신하고 입력/출력 회로(160) 및 판독/기입 증폭기(155)를 통해 메모리 어레이(150)에 공급하도록 할 수 있다. 기입 데이터는 행 어드레스와 열 어드레스에 의해 지정된 메모리 셀에 기입될 수 있다. 기입 데이터는 기입 대기 시간 WL 정보에 의해 정해진 시간에 데이터 단자에 제공될 수 있다. 기입 대기 시간 WL 정보는 메모리 디바이스(100)에, 예를 들어, 모드 레지스터(도 1에 도시되지 않음)에 프로그래밍될 수 있다. 기입 대기 시간 WL 정보는 CK 클록 신호의 클록 사이클로 정해질 수 있다. 예를 들어, 기입 대기 시간 정보(WL)는 연관된 기입 데이터가 수신될 때 기입 명령이 메모리 디바이스(100)에 의해 수신된 후 CK 신호의 클록 사이클의 수일 수 있다.
전력 공급 단자에는 전력 공급 전위(VDD 및 VSS)가 공급될 수 있다. 이러한 전력 공급 전위(VDD 및 VSS)는 내부 전압 생성기 회로(170)에 공급될 수 있다. 내부 전압 생성기 회로(170)는 전력 공급 전위(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI) 등을 생성할 수 있다. 내부 전위(VPP)는 행 디코더(140)에서 사용될 수 있고, 내부 전위(VOD 및 VARY)는 메모리 어레이(150)에 포함된 감지 증폭기에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 다른 회로 블록에서 사용될 수 있다.
전력 공급 단자에는 전력 공급 전위(VDDQ)가 공급될 수도 있다. 전력 공급 전위(VDDQ)는 전력 공급 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 일 실시예에서 전력 공급 전위(VDD)와 동일한 전위일 수 있다. 전력 공급 전위(VDDQ)는 본 기술의 다른 실시예에서 전력 공급 전위(VDD)와 다른 전위일 수 있다. 그러나, 전용 전력 공급 전위(VDDQ)가 입력/출력 회로(160)에 사용되어, 입력/출력 회로(160)에 의해 생성하는 전력 잡음이 다른 회로 블록으로 전파되지 않도록 할 수 있다.
온-다이 종단 단자(들)에는 온-다이 종단 신호(ODT)가 공급될 수 있다. 온-다이 종단 신호(ODT)는 입력/출력 회로(160)에 공급되어, 메모리 디바이스(100)가 온-다이 종단 모드에 들어가도록 (예를 들어, 미리 결정된 수의 임피던스 레벨 중 하나의 레벨을 메모리 디바이스(100)의 다른 단자 중 하나 이상의 단자에 제공하도록) 지시할 수 있다.
클록 단자와 데이터 클록 단자에는 외부 클록 신호 및 상보적인 외부 클록 신호가 공급될 수 있다. 외부 클록 신호(CK, CKF, WCK, WCKF)는 클록 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호는 상보적일 수 있고, WCK 및 WCKF 신호도 상보적일 수 있다. 상보적인 클록 신호는 반대 클록 레벨을 가질 수 있으며, 동시에 반대 클록 레벨 간에 전이될 수 있다. 예를 들어, 클록 신호가 낮은 클록 레벨에 있을 때 상보적인 클록 신호는 높은 레벨에 있고, 클록 신호가 높은 클록 레벨에 있을 때 상보적인 클록 신호는 낮은 클록 레벨에 있다. 또한 클록 신호가 낮은 클록 레벨로부터 높은 클록 레벨로 전이되면 상보적인 클록 신호는 높은 클록 레벨로부터 낮은 클록 레벨로 전이되고, 클록 신호가 높은 클록 레벨로부터 낮은 클록 레벨로 전이되면 상보적인 클록 신호는 낮은 클록 레벨로부터 높은 클록 레벨로 전이된다.
클록 입력 회로(120)에 포함된 입력 버퍼는 외부 클록 신호를 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 인에이블될 때, 입력 버퍼는 CK 및 CKF 신호와 WCK 및 WCKF 신호를 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호를 수신하여 내부 클록 신호(ICLK)를 생성할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 회로(130)에 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호(ICLK) 및 명령/어드레스 입력 회로(105)로부터 클록 인에이블 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어된 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는, 내부 클록 신호(ICLK)를 수신하고 다양한 클록 신호를 명령 디코더(115)에 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호를 더 제공할 수 있다. IO 클록 신호는 입력/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍과 기입 데이터의 입력 타이밍을 결정하는 타이밍 신호로서 사용될 수 있다. IO 클록 신호는 다수의 클록 주파수로 제공되어, 데이터가 메모리 디바이스(100)에 상이한 데이터 속도(data rate)로 입출력되도록 할 수 있다. 높은 메모리 속도가 요구될 때는 높은 클록 주파수가 바람직할 수 있다. 낮은 전력 소비가 요구될 때는 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호(ICLK)는 또한 타이밍 생성기(135)에 공급될 수 있고, 이에 따라 다양한 내부 클록 신호가 생성될 수 있다.
도 1의 메모리 디바이스(100)와 같은 메모리 디바이스는 연결된 호스트 디바이스 또는 메모리 제어기로부터 수신된 명령에 응답하여 메모리 어레이(150)의 일부에 리프레시 동작을 실행하도록 구성될 수 있다. 메모리 디바이스(100)는 (예를 들어, 어드레스 포인터에서) 리프레시 동작이 실행되는 메모리 어레이(150)의 어드레스를 추적할 수 있으며, (예를 들어, 뱅크 카운터의) 가장 최근의 어드레스에서 실행된 리프레시 동작의 수를 추가로 추적할 수 있다. 이러한 배열은, 어드레스 포인터가 증분되고 사이클이 반복되기 전에, 메모리 어레이(150)의 각 뱅크(0 내지 15)가 주어진 어드레스에서 (예를 들어, 16개의 동작을 카운트함으로써) 적어도 하나의 리프레시 동작을 경험하는 것을 보장할 수 있다.
본 발명의 일 양태에 따르면, 메모리 디바이스(100)에 동작 가능하게 연결된 호스트 디바이스 또는 제어기는 메모리 디바이스(100)에 리프레시 명령 및/또는 리프레시 관리 명령을 전송하여 리프레시 동작/리프레시 관리 동작을 트리거하도록 구성될 수 있다. 이들 동작은 메모리 디바이스가 클록 사이클의 수 동안 데이터 버스를 통해 통신하는 것을 방지할 수 있기 때문에 제어기/호스트 디바이스로부터 리프레시 동작 및/또는 리프레시 관리 동작을 관리하는 것에 의해 버스 이용의 효율적인 스케줄링을 보장할 수 있다.
전술한 바와 같이, 행 해머 효과는 메모리 어레이(150)에 저장된 정보를 열화시켜, 리프레시 동작 간에 큰 지연이 있는 동작 모드는 잠재적으로 데이터 무결성을 위험하게 할 수 있다. 따라서, 본 발명의 다양한 실시예에서, 호스트 디바이스 또는 제어기는 메모리 디바이스(150)에서 행 해머의 효과를 완화하기 위해 (예를 들어, 정기적으로 스케줄링된 주기적인 리프레시 명령에 더하여) 리프레시 관리 명령을 발행하도록 구성될 수 있다. 이들 리프레시 관리 명령은 차후에 지정된 수의 이벤트를 구성하는 것을 연기할 수 있는 유연성을 통해 시간당 다른 율로 스케줄링될 수 있다.
본 기술의 일 양태에 따르면, 리프레시 관리(RFM) 명령은 리프레시(REF) 명령과 다를 수 있으며, 따라서 명령을 수신하는 메모리 디바이스는 리프레시 활동을 희생 행으로 제한할 수 있어서, 행 해머 효과를 경험하지 않은 다른 행을 리프레시하는 불필요한 시간 또는 전력을 소비하지 않을 수 있다. 이와 관련하여, 본 발명의 일 실시형태에서, 리프레시 명령은 아래 표 1에 제시된 바와 같이 리프레시 관리 명령(RFM)인지 여부를 나타내는 명령 비트를 포함하도록 수정될 수 있다:
Figure 112021052470870-pct00001
이와 관련하여 표 1을 참조하면 알 수 있는 바와 같이, CA9에 대한 값은 명령이 리프레시 관리(Refresh Management: RFM) 명령인 경우 낮은 상태('L')이고, 명령이 리프레시(REF) 명령인 경우 높은 상태('H')이다.
리프레시 관리 동작으로 행 해머 효과를 완화하는 하나의 접근 방식은 메모리 위치(예를 들어, 메모리 뱅크)에서 메모리 동작(예를 들어, 활성화)의 수가 미리 결정된 임계값을 초과하는 시기를 결정하고, 이 결정에 응답하여 리프레시 관리 동작을 스케줄링하는 것을 포함한다. 리프레시 관리 동작을 스케줄링할 때, 메모리 동작의 추적된 수는 미리 결정된 임계값에 대응하는 양만큼 감소될 수 있다.
이것은 본 기술의 일 실시형태에 따른 메모리 시스템(200)을 단순화된 블록도로 개략적으로 예시하는 도 2를 참조하면 더 잘 이해될 수 있다. 메모리 시스템(200)은 메모리 모듈(220)(예를 들어, 듀얼 인라인 메모리 모듈(DIMM))에 동작 가능하게 결합된 호스트 디바이스(210)를 포함한다. 메모리 모듈(220)은 버스(240)에 의해 복수의 메모리 디바이스(250)에 동작 가능하게 연결된 제어기(230)를 포함할 수 있다. 본 발명의 일 양태에 따라, 제어기(230)(및/또는 호스트 디바이스(210))는 메모리 모듈(220)의 각 메모리 디바이스(250)의 뱅크당 동작(예를 들어, 활성화)을 추적하기 위해 카운터(235)(예를 들어, 롤링 누적 활성화(Rolling Accumulated Activation: RAA) 카운터)를 유지한다. RAA가 지정된 임계값(예를 들어, 최대 활성화 카운트(Maximum Activation Count: MAC) 임계값)을 초과하는 것으로 결정되면, 제어기(230)(및/또는 호스트 디바이스(210))는 리프레시(REF) 또는 리프레시 관리(RFM) 명령을 영향을 받은 뱅크(또는 메모리 디바이스(220)의 모든 뱅크와 같이 영향을 받는 뱅크를 포함하는 더 큰 뱅크 그룹)로 발행하거나 차후 발행을 스케줄링할 수 있다. 이렇게 명령된 REF 또는 RFM 동작이 메모리 디바이스(250)에 의해 실행될 때, 카운트는 (예를 들어, MAC 임계값에 대응하는 양만큼) 감소될 수 있다.
예를 들어, MAC 임계값이 16개의 활성화인, 일 실시형태에서, RAA 카운터는 메모리 디바이스 중 하나의 메모리 디바이스의 뱅크가 누적 18개의 활성화를 경험했다고 결정할 수 있다. 이 결정에 응답하여, 제어기(230)(및/또는 호스트 디바이스(210))는 많은 수의 활성화에 의해 영향을 받은 뱅크의 메모리 위치에서 행 해머 완화 리프레시 동작을 실행하기 위해 RFM 명령을 발행할 수 있다. 동작 후에, RAA 카운의 값(예를 들어, 호스트 디바이스(210) 및/또는 제어기(230)의 값)이 16만큼 감소될 수 있다(예를 들어, 2의 값이 남을 수 있다).
본 발명의 일 양태에 따르면, RAA 카운터의 값은 MAC 임계값과 동일한 양일 필요가 없으나 다른 방식으로 MAC 임계값의 양에 대응할 수 있다. 예를 들어, 호스트 디바이스(210)가 RFM 명령이 아닌 REF 명령을 발행하는 경우, RAA 카운터의 값은 MAC 임계값의 미리 결정된 비율(예를 들어, 1/2, 3/4 등)만큼 감소될 수 있다. 다른 명령(예를 들어, REFab, REF fgr, RFMab, RFM fgr 등)은 RAA 카운터의 값이 MAC 임계값의 양과 같지 않고 이 양에 대응하는 다른 양만큼 감소되게 할 수 있다. 다른 예로서, REF fgr 명령은, REF 명령이 RAA 카운터의 양을 감소시키는 양의 1/2만큼 RAA 카운터의 양을 감소시킬 수 있다.
본 발명의 다른 양태에 따르면, 메모리 디바이스의 온도는 리프레시 동작(예를 들어, REF, RFM 등)을 실행한 후에 RAA 카운터가 감소되는 양을 수정하는 데 더 사용될 수 있다(예를 들어, 온도가 높을수록 RAA 카운터가 감소하는 양이 낮은 온도에서 감소하는 양보다 작을 수 있고 또는 그 반대일 수 있다). 추가적으로, 메모리 디바이스의 현재 리프레시 율은 각 뱅크에 대한 MAC 값과, RAA 카운터가 감소하는 양을 모두 유사하게 수정할 수 있다.
MAC 임계값이 16개의 활성화인 다른 예에서, RAA 카운터는 메모리 디바이스 중 하나의 메모리 디바이스의 뱅크가 35개의 누적 활성화를 경험했다고 결정할 수 있다. 이에 응답하여, 호스트 디바이스(210)는 메모리 디바이스(250)에 의해 실제로 구현될 때 RAA 카운터의 값을 각각 16만큼 감소시킬 수 있는 2개의 RFM 명령을 영향을 받는 메모리 뱅크로 향하도록 스케줄링할 수 있다.
RAA 카운터가 초기 관리 임계값을 초과하는 것에 응답하여 향후 REF 또는 RFM 명령의 스케줄링을 허용함으로써, 메모리 모듈(220)은 호스트 디바이스(210)에 의한 유연한 버스 스케줄링을 허용하여, 활성화에 의해 야기된 행 해머 및 다른 방해 메커니즘을 해결할 수 있다. 본 발명의 일 양태에 따르면, 메모리 모듈(220)은 각각의 뱅크에 대한 RAA 카운터의 최대값(예를 들어, RAA 최대값(RAAmax))을 강제하도록 구성될 수 있으며, 이 최대값을 넘으면 값이 감소되기 전에 (예를 들어, REF 또는 RFM 동작을 실행한 것에 응답하여 감소되기 전에) 더 이상의 활성화가 허용되지 않을 수 있다.
예를 들어, MAC 임계값이 16개의 활성화이고 RAA 카운터에서 허용되는 최대값이 64인 일 실시형태에서, 메모리 모듈(220)은 호스트 디바이스(210)(및/또는 제어기(230))가 최대 4개의 REF 또는 RFM 동작을 "연기"할 수 있고 더 이상의 동작은 연기하지 않게 할 수 있다(예를 들어, RAA 카운터 값이 64인 뱅크로 향하는 추가 활성화 명령이 허용되지 않아 RAA 카운터의 추가 증가를 방지할 수 있다). 하나의 스케줄링된 RFM 명령을 실행한 것에 응답하여 이 값은 MAC 임계값에 대응하는 양만큼 감소(예를 들어, 16만큼 감소)될 수 있고, 이에 RAA 카운터에서 허용된 최대값에 다시 도달하기 전에 16개의 추가 활성화를 허용할 수 있다.
본 발명의 일 양태에 따르면, 호스트 디바이스(210) 및 메모리 제어기(230)는 각각의 메모리 디바이스(250)의 각 뱅크에 대한 RAA 카운터를 유지하도록 구성될 수 있다. 이 접근 방식에서, 뱅크에 대한 RAA 카운터가 최대 허용 값을 초과하게 할 수 있는 활성화 명령은, 발행되면, (예를 들어, 메모리 제어기(230)에 의해) 허용되지 않을 수 있고, (예를 들어, 호스트 디바이스(210)에 의해) 발행되는 것이 방지될 수 있다.
본 발명의 일 실시형태에 따르면, MAC 및 RAAmax에 대한 값은 각각의 메모리 디바이스(250)의 모드 레지스터에 저장될 수 있다. 이것은 이러한 값이 (예를 들어, 최종 사용자, 공급업체, 시스템 통합자 등에 의해) 변경되는 것을 허용할 수 있다.
본 발명의 또 다른 양태에 따르면, (예를 들어, 메모리 디바이스의 모드 레지스터에서) 메모리 디바이스에 대해 지정된 MAC 값은 메모리 디바이스의 현재 온도에 따라 수정될 수 있다. 이와 관련하여, 더 높은 온도에서 MAC 값은 더 높은 동작 온도에서 보다 신속히 발생할 수 있는 행 해머 효과를 더 잘 방지하기 위해 감소될 수 있다. 이러한 특징은 온도별로 정렬된 조회 테이블(예를 들어, 모드 레지스터 또는 다른 저장 위치)에 MAC 값을 저장함으로써 구현될 수 있다.
본 발명의 다른 양태에 따르면, 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 리프레시 관리 동작을 보장하는 메모리 부분에 대한 리프레시 관리 동작을 필요에 따라 스케줄링할 수 있는 리프레시 관리 특징은 사용자가 선택 가능한 선호도에 기초하여 선택적으로 인에이블 또는 디스에이블될 수 있다. 예를 들어, 리프레시 관리를 위해 전술한 접근 방식 중 하나 이상을 이용하는 일부 디바이스는 하나 이상의 리프레시 율 승수(들)에 대한 특징을 디스에이블하도록 구성될 수 있다. 이와 관련하여, 더 느린 리프레시 율에서 메모리 디바이스를 동작시키면, 리프레시 관리를 위한 전술한 접근 방식(들)을 이용하면 메모리에 저장된 데이터의 무결성을 보장하는 데 도움이 될 수 있다.
도 3은 본 기술의 일 실시형태에 따른 메모리 시스템을 동작시키는 방법을 예시하는 흐름도이다. 방법은 메모리 디바이스의 메모리 위치에서 활성화의 수에 대응하는 카운트를 결정하는 단계를 포함한다(박스(310)). 본 발명의 일 양태에 따르면, 박스(310)의 결정 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 호스트 디바이스(210) 및/또는 제어기(230)로 구현될 수 있다. 방법은 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 메모리 위치에 대한 리프레시 관리 동작을 스케줄링하는 단계를 더 포함한다(박스(320)). 본 발명의 일 양태에 따르면, 박스(320)의 스케줄링 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 호스트 디바이스(210) 및/또는 제어기(230)로 구현될 수 있다. 방법은 스케줄링된 리프레시 관리 동작을 실행한 것에 응답하여 제1 미리 결정된 임계값에 대응하는 양만큼 카운트를 감소시키는 단계를 더 포함한다(박스(330)). 본 발명의 일 양태에 따르면, 박스(330)의 감소하는 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 호스트 디바이스(210) 및/또는 제어기(230)로 구현될 수 있다.
도 4는 본 기술의 일 실시형태에 따라 메모리 디바이스를 동작시키는 방법을 예시하는 흐름도이다. 방법은 메모리 위치에서 활성화의 수에 대응하는 카운트를 결정하는 단계를 포함한다(박스(410)). 본 발명의 일 양태에 따르면, 박스(330)의 감소하는 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 제어기(230)로 구현될 수 있다. 방법은 카운트가 최대 허용 값에 도달했다는 결정에 응답하여 카운트가 감소될 때까지 메모리 위치에서 추가 활성화를 허용하지 않는 단계를 더 포함한다(박스(420)). 본 발명의 일 양태에 따르면, 박스(330)의 감소하는 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 제어기(230)로 구현될 수 있다. 방법은 메모리 위치에서 리프레시 관리 동작을 실행하라는 명령을 수신한 것에 응답하여 미리 결정된 양만큼 카운트를 감소시키는 단계를 더 포함한다(박스(430)). 본 발명의 일 양태에 따르면, 박스(330)의 감소하는 특징은 위에서 보다 상세히 도 2에 도시된 바와 같이 호스트 디바이스(210) 및/또는 제어기(230)로 구현될 수 있다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 수정될 수 있고 다른 구현도 가능하다는 것을 주목해야 한다. 더욱이, 둘 이상의 방법의 실시형태가 결합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 설명할 수 있지만; 이 기술 분야에 통상의 지식을 가진 자라면, 신호가 신호의 버스를 나타낼 수 있고, 버스는 다양한 비트 폭을 가질 수 있는 것으로 이해된다.
메모리 디바이스를 포함하여 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비화물, 갈륨 질화물 등과 같은 반도체 기판 또는 다이 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 유리 위 실리콘(silicon-on-glass: SOG) 또는 사파이어 위 실리콘(silicon-on-sapphire: SOP)과 같은 절연체 위 실리콘(silicon-on-insulator: SOI) 기판, 또는 다른 기판 위의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 서브 영역의 전도율은 인, 붕소 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 실시예 및 구현예는 본 발명 및 첨부된 청구항의 범위 내에 있다. 기능을 구현하는 특징은 기능의 일부가 다른 물리적 위치에서 구현되도록 분산된 것을 포함하여 물리적으로 다양한 위치에 위치될 수도 있다.
청구 범위를 포함하여 본 명세서에 사용된 항목의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 시작되는 항목의 목록)에 사용된 "또는"은 예를 들어, A, B 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록임을 나타낸다. 또한, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 모두 기초할 수 있다. 즉, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
전술한 바로부터, 본 발명의 특정 실시형태가 예시의 목적으로 본 명세서에 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있는 것으로 이해된다. 오히려, 전술한 설명에서, 본 기술의 실시형태에 대한 철저하고 실시 가능한 설명을 제공하기 위해 다수의 특정 상세가 논의되었다. 그러나, 이 기술에 통상의 지식을 가진 자라면 본 발명이 하나 이상의 특정 상세 없이 실시될 수 있다는 것을 인식할 수 있을 것이다. 다른 경우에, 본 기술의 다른 양태를 모호하게 하는 것을 피하기 위해 종종 메모리 시스템 및 디바이스와 연관된 잘 알려진 구조 또는 동작은 도시되지 않거나 상세히 설명되지 않는다. 일반적으로, 본 명세서에 개시된 특정 실시형태에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있는 것으로 이해된다.

Claims (22)

  1. 방법으로서,
    메모리 디바이스의 메모리 위치에서 활성화의 수를 나타내는 카운트를 결정하는 단계;
    상기 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 활성화에 의해 영향을 받는 상기 메모리 위치에 대해 행 해머 완화 리프레시 동작을 실행하기 위한 리프레시 관리 동작을 스케줄링하는 단계;
    스케줄링된 상기 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 제1 양만큼 상기 카운트를 감소시키는 단계; 및
    상기 메모리 위치에서 주기적인 리프레시 동작을 실행하는 것에 응답하여 제2 양만큼 상기 카운트를 감소시키는 단계를 포함하는, 방법
  2. 제1항에 있어서, 상기 리프레시 관리 동작은 제1 리프레시 관리 동작이고, 상기 방법은,
    상기 제1 리프레시 관리 동작을 실행하기 전에, 상기 카운트가 상기 제1 미리 결정된 임계값을 초과하는 것에 응답하여 제2 리프레시 관리 동작을 스케줄링하는 단계; 및
    스케줄링된 상기 제2 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 양만큼 상기 카운트를 감소시키는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 카운트가 최대 허용 값에 도달했다는 결정에 응답하여 상기 카운트가 감소될 때까지 상기 메모리 위치에서 추가 활성화를 허용하지 않는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 메모리 위치는 메모리 뱅크를 포함하는, 방법.
  5. 제4항에 있어서, 상기 리프레시 관리 동작은 상기 활성화에 의해 영향을 받는 상기 메모리 뱅크의 복수의 행의 서브세트를 리프레시하는 단계를 포함하는, 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 주기적인 리프레시 동작은 상기 메모리 위치를 포함하는 단일 메모리 뱅크만을 리프레시하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 주기적인 리프레시 동작은 상기 메모리 디바이스의 복수의 메모리 뱅크를 리프레시하는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 메모리 위치는 상기 메모리 디바이스의 복수의 행의 서브세트를 포함하는, 방법.
  10. 장치로서,
    메모리 위치를 포함하는 메모리; 및
    회로부를 포함하되, 상기 회로부는,
    상기 메모리 위치에서 활성화의 수를 나타내는 카운트를 결정하고;
    상기 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 활성화에 의해 영향을 받는 상기 메모리 위치에 대해 행 해머 완화 리프레시 동작을 실행하기 위한 리프레시 관리 동작을 스케줄링하고;
    스케줄링된 상기 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 제1 양만큼 상기 카운트를 감소시키고;
    상기 메모리 위치에서 주기적인 리프레시 동작을 실행한 것에 응답하여 제2 양만큼 상기 카운트를 감소시키도록 구성된, 장치.
  11. 제10항에 있어서, 상기 리프레시 관리 동작은 제1 리프레시 관리 동작이고, 상기 회로부는,
    상기 제1 리프레시 관리 동작을 실행하기 전에, 상기 카운트가 상기 제1 미리 결정된 임계값을 초과하는 것에 응답하여 제2 리프레시 관리 동작을 스케줄링하고;
    스케줄링된 상기 제2 리프레시 관리 동작을 실행한 것에 응답하여 상기 제1 미리 결정된 임계값에 대응하는 양만큼 상기 카운트를 감소시키도록 더 구성된, 장치.
  12. 제11항에 있어서, 상기 회로부는,
    상기 카운트가 최대 허용 값에 도달했다는 결정에 응답하여 상기 카운트가 감소될 때까지 상기 메모리 위치에서 추가 활성화를 허용하지 않도록 더 구성된, 장치.
  13. 제10항에 있어서, 상기 메모리 위치는 메모리 뱅크를 포함하는, 장치.
  14. 제13항에 있어서, 상기 리프레시 관리 동작은 상기 활성화에 의해 영향을 받는 상기 메모리 뱅크의 복수의 행의 서브세트를 리프레시하는 것을 포함하는, 장치.
  15. 삭제
  16. 제10항에 있어서, 상기 주기적인 리프레시 동작은 상기 메모리 위치를 포함하는 단일 메모리 뱅크만을 리프레시하는 동작을 포함하는, 장치.
  17. 제10항에 있어서, 상기 주기적인 리프레시 동작은 상기 메모리의 복수의 메모리 뱅크를 리프레시하는 동작을 포함하는, 장치.
  18. 제10항에 있어서, 상기 메모리는 동적 랜덤 액세스 메모리(DRAM) 디바이스를 포함하는, 장치.
  19. 장치로서,
    메모리 위치를 포함하는 메모리; 및
    회로부를 포함하되, 상기 회로부는,
    상기 메모리 위치에서 활성화의 수를 나타내는 카운트를 결정하고;
    상기 카운트가 최대 허용 값에 도달했다는 결정에 응답하여, 상기 카운트가 감소될 때까지 상기 메모리 위치에서 추가 활성화를 허용하지 않고;
    활성화에 의해 영향을 받는 상기 메모리 위치에서 행 해머 완화 리프레시 동작을 실행하기 위한 리프레시 관리 동작을 실행하라는 명령을 수신한 것에 응답하여 미리 결정된 양만큼 상기 카운트를 감소시키도록 구성된, 장치.
  20. 삭제
  21. 제19항에 있어서, 상기 메모리 위치는 메모리 뱅크이고, 상기 리프레시 관리 동작은 상기 활성화에 의해 영향을 받는 상기 메모리 뱅크의 복수의 행의 서브세트를 리프레시하는 것을 포함하는, 장치.
  22. 제19항에 있어서, 상기 메모리는 동적 랜덤 액세스 메모리(DRAM) 디바이스를 포함하는, 장치.
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