KR20240068790A - 활동 기반 메모리 유지보수 동작 방법 및 이를 이용하는 메모리 디바이스 및 시스템 - Google Patents

활동 기반 메모리 유지보수 동작 방법 및 이를 이용하는 메모리 디바이스 및 시스템 Download PDF

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딘 디. 간스
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마이크론 테크놀로지, 인크
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Abstract

활동(예를 들어, 미리 결정된 임계값을 초과하는 동작)이 유지보수 동작을 보증하는 해당 메모리 부분에 대해 필요에 따라 유지보수 동작이 스케줄링될 수 있는 메모리 디바이스 및 메모리 디바이스의 동작 방법이 개시된다. 일 실시형태에서, 장치는 메모리 위치를 포함하는 메모리, 및 메모리 위치에서의 동작 수에 대응하는 카운트를 결정하는 것, 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 메모리 위치에 대한 유지보수 동작을 스케줄링하는 것, 및 스케줄링된 유지보수 동작을 실행하는 것에 응답하여 제1 미리 결정된 임계값에 대응하는 양만큼 카운트를 감소시키는 것을 수행하도록 구성된 회로를 포함한다. 회로는 카운트가 최대 허용 값에 도달했다는 결정에 응답하여, 카운트가 감소될 때까지 메모리 위치에서 추가 동작을 불허하도록 추가로 구성될 수 있다.

Description

활동 기반 메모리 유지보수 동작 방법 및 이를 이용하는 메모리 디바이스 및 시스템{METHODS FOR ACTIVITY-BASED MEMORY MAINTENANCE OPERATIONS AND MEMORY DEVICES AND SYSTEMS EMPLOYING THE SAME}
[관련 출원에 대한 상호 참조]
본 출원은 2018년 12월 21일자로 출원된 미국 가출원 제62/784,085호에 대한 이익을 주장하며; 그의 전문이 참조로 본 명세서에 포함된다.
본 개시는 일반적으로 활동 기반 메모리 유지보수 동작 방법 및 이를 이용하는 메모리 디바이스 및 시스템에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스와 관련된 정보를 저장하는 데 널리 사용된다. 정보는 메모리 셀의 상이한 상태를 프로그래밍함으로써 저장된다. 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM) 및 기타를 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 메모리 디바이스를 개선하는 것은 특히 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것 또는 달리 동작 레이턴시를 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용을 줄이는 것을 일반적으로 포함할 수 있다.
도 1은 본 기술의 일 실시형태에 따른 메모리 디바이스를 개략적으로 도시하는 단순화된 블록도이다.
도 2는 본 기술의 일 실시형태에 따른 메모리 시스템을 개략적으로 도시하는 단순화된 블록도이다.
도 3은 본 기술의 일 실시형태에 따른 메모리 시스템을 동작시키는 방법을 도시하는 흐름도이다.
도 4는 본 기술의 일 실시형태에 따른 메모리 시스템을 동작시키는 방법을 도시하는 흐름도이다.
높은 데이터 신뢰성, 고속의 메모리 액세스 및 칩 크기 감소는 반도체 메모리로부터 요구되는 특징들이다. FeRAM과 같은 일부 반도체 메모리 디바이스는 메모리 셀 또는 그의 인접 셀(예를 들어, 물리적으로 인접한 셀 또는 하나 이상의 메모리 어드레스 구성요소를 공유하는 셀)로 유도되는 반복 활동으로 인해 야기된 교란 메커니즘(disturb mechanism)에 의해 열화될 수 있는 셀 커패시터 내에 축적된 전하로서 정보를 저장한다. 이러한 교란 메커니즘을 해결하기 위해서, 유지보수 동작(예를 들어, 리프레시 동작)이 수행되어 메모리 셀 내의 전하를 리프레시할 수 있다. 메모리 어레이의 특정 부분에 대한 동작이 해당 부분, 또는 그 부분에 인접 또는 근접하거나, 다르게는 그 부분에 위상적으로 관련된 부분에 부정적으로 영향을 미칠 수 있는 다른 유형의 활동 기반 열화 메커니즘도 유지보수 동작에 의해 완화될 수 있다. 따라서, 이러한 다양한 잠재적인 활동 기반 열화를 해결하기 위해서, 메모리 디바이스는 유지보수 동작(예를 들어, 데이터를 동일한 위치에 또는 새로운 위치에 판독하는 것 및 그 후 재기록하는 것 등)을 수행하도록 구성될 수 있다.
유지보수 동작이 데이터 열화를 방지할 수 있을 만큼 빈번하게 제공되는 것을 보장하는 하나의 접근법은 (예를 들어, 제공된 허용 시간 내에 발생된 유지보수 커맨드의 수를 증가시킴으로써) 유지보수 동작이 수행되는 빈도를 증가시키는 것을 포함한다. 유지보수 동작은 전력 집약적일 수 있고, 때로는 메모리 디바이스의 성능(예를 들어, 응답성, 판독 및/또는 기록 속도 등)에 부정적으로 영향을 미칠 수 있으므로, 최악의 경우의 시나리오에 기초하여 모든 메모리 부분에 대해 더 빈번한 유지보수 동작을 예약하는 것은 비효율적일 수 있고, 전력 소비가 중대한 염려 사항인 메모리 애플리케이션(예를 들어, 한정된 배터리 전원에 의해 전력을 공급받는 모바일 디바이스)에 특히 바람직하지 않을 수 있다.
따라서, 본 기술의 수개의 실시형태는, 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 유지보수 동작을 보증하는 해당 메모리 부분에 대해 필요에 따라 유지보수 동작이 스케줄링될 수 있는 메모리 디바이스, 메모리 디바이스를 포함하는 시스템, 및 메모리 디바이스의 동작 방법에 관한 것이다. 일 실시형태에서, 장치는 메모리 위치를 포함하는 메모리, 및 메모리 위치에서의 동작 수에 대응하는 카운트를 결정하는 것, 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 메모리 위치에 대한 유지보수 동작을 스케줄링하는 것, 및 스케줄링된 유지보수 동작을 실행하는 것에 응답하여 제1 미리 결정된 임계값에 대응하는 양만큼 카운트를 감소시키는 것을 수행하도록 구성된 회로를 포함한다. 회로는 제1 유지보수 동작의 실행 전에, 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 제2 유지보수 동작을 스케줄링하는 것, 및 제2 스케줄링된 유지보수 동작을 실행하는 것에 응답하여 제1 미리 결정된 임계값에 대응하는 양만큼 카운트를 감소시키는 것을 수행하도록 추가로 구성될 수 있다. 회로는 카운트가 최대 허용 값에 도달했다는 결정에 응답하여, 카운트가 감소될 때까지 메모리 위치에서 추가 동작을 불허하도록 추가로 구성될 수 있다.
도 1은 본 기술의 일 실시형태에 따른 메모리 디바이스(100)를 개략적으로 도시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크(예를 들어, 도 1의 예에서 뱅크 0-15)를 포함할 수 있고, 각 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL) 및 워드 라인과 비트 라인의 교차점에 배열된 복수의 메모리 셀을 포함할 수 있다. 워드 라인(WL)의 선택은 행 디코더(140)에 의해 수행될 수 있고, 비트 라인(BL)의 선택은 열 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)는 대응하는 비트 라인(BL)에 제공되고 적어도 하나의 각각의 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있어, 결국에는 스위치로서 기능할 수 있는 전송 게이트(TG)를 통해 적어도 각각의 하나의 메인 I/O 라인 쌍(MIOT/B)에 결합될 수 있다.
메모리 디바이스(100)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 각각 수신하기 위해 커맨드 버스 및 어드레스 버스에 결합된 커맨드 및 어드레스 단자를 포함하는 복수의 외부 단자를 사용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하기 위한 칩 선택 단자, 클록 신호(CK 및 CKF)를 수신하기 위한 클록 단자, 데이터 클록 신호(WCK 및 WCKF)를 수신하기 위한 데이터 클록 단자, 데이터 단자(DQ, RDQS, DBI, DMI), 전원 단자(VDD, VSS, VDDQ 및 VSSQ), 및 온다이 종단 단자(들)(ODT)를 더 포함할 수 있다.
커맨드 단자 및 어드레스 단자는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호를 공급받을 수 있다. 어드레스 단자에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 커맨드/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전송될 수 있다. 어드레스 디코더(110)는 어드레스를 수신하고 디코딩된 행 어드레스(XADD)를 행 디코더(140)에 공급하며 디코딩된 열 어드레스(YADD)를 열 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고 뱅크 어드레스 신호를 행 디코더(140) 및 열 디코더(145) 모두에 공급할 수 있다.
커맨드 및 어드레스 단자는 메모리 컨트롤러로부터 커맨드 신호(CMD), 어드레스 신호(ADDR) 및 칩 선택 신호(CS)를 공급받을 수 있다. 커맨드 신호는 메모리 컨트롤러로부터의 다양한 메모리 커맨드(예를 들어, 판독 커맨드 및 기록 커맨드를 포함할 수 있는 액세스 커맨드 포함)를 나타낼 수 있다. 선택 신호(CS)는 커맨드 및 어드레스 단자에 제공되는 커맨드 및 어드레스에 응답할 메모리 디바이스(100)를 선택하는 데 사용될 수 있다. 액티브 CS 신호가 메모리 디바이스(100)에 제공될 때, 커맨드 및 어드레스가 디코딩될 수 있고 메모리 동작이 수행될 수 있다. 커맨드 신호(CMD)는 커맨드/어드레스 입력 회로(105)를 통해 커맨드 디코더(115)에 내부 커맨드 신호(ICMD)로서 제공될 수 있다. 커맨드 디코더(115)는 내부 커맨드 신호(ICMD)를 디코딩하여 메모리 동작을 수행하기 위한 다양한 내부 신호 및 커맨드, 예를 들어 워드 라인을 선택하기 위한 행 커맨드 신호 및 비트 라인을 선택하기 위한 열 커맨드 신호를 생성하기 위한 회로를 포함할 수 있다. 내부 커맨드 신호는 또한 클록형 커맨드(CMDCK)와 같은 출력 및 입력 활성화 커맨드를 포함할 수 있다.
판독 커맨드가 발행되고 행 어드레스 및 열 어드레스가 판독 커맨드를 적시에 공급받을 때, 판독 데이터는 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(150) 내의 메모리 셀로부터 판독될 수 있다. 판독 커맨드는, 판독 데이터가 RDQS 클록 신호에 따라 판독/기록 증폭기(155) 및 입력/출력 회로(160)를 통해 데이터 단자(DQ, RDQS, DBI 및 DMI)로부터 출력될 수 있도록 입력/출력 회로(160)에 내부 커맨드를 제공할 수 있는 커맨드 디코더(115)에 의해 수신될 수 있다. 판독 데이터는 메모리 디바이스(100) 내에, 예를 들어 모드 레지스터(도 1에 도시되지 않음) 내에 프로그래밍될 수 있는 판독 레이턴시 정보(RL)에 의해 정의된 시간에 제공될 수 있다. 판독 레이턴시 정보(RL)는 CK 클록 신호의 클록 사이클에 관하여 정의될 수 있다. 예를 들어, 판독 레이턴시 정보(RL)는 관련된 판독 데이터가 제공될 때에 판독 커맨드가 메모리 디바이스(100)에 의해 수신된 후에 CK 신호의 클록 사이클 수일 수 있다.
기록 커맨드가 발행되고 행 어드레스 및 열 어드레스가 커맨드와 함께 적시에 제공될 때, 기록 데이터가 WCK 및 WCKF 클록 신호에 따라 데이터 단자(DQ, DBI 및 DMI)에 공급될 수 있다. 기록 커맨드는, 기록 데이터가 입력/출력 회로(160) 내의 데이터 수신기에 의해 수신되고 입력/출력 회로(160) 및 판독/기록 증폭기(155)를 통해 메모리 어레이(150)에 공급될 수 있도록 입력/출력 회로(160)에 내부 커맨드를 제공할 수 있는 커맨드 디코더(115)에 의해 수신될 수 있다. 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 내에 기록될 수 있다. 기록 데이터는 기록 레이턴시(WL) 정보에 의해 정의된 시간에 데이터 단자에 제공될 수 있다. 기록 레이턴시(WL) 정보는 메모리 디바이스(100) 내에, 예를 들어 모드 레지스터(도 1에 도시되지 않음) 내에 프로그래밍될 수 있다. 기록 레이턴시 정보(WL)는 CK 클록 신호의 클록 사이클에 관하여 정의될 수 있다. 예를 들어, 기록 레이턴시 정보(WL)는 관련된 기록 데이터가 제공될 때에 기록 커맨드가 메모리 디바이스(100)에 의해 수신된 후의 CK 신호의 클록 사이클 수일 수 있다.
전원 단자는 전원 전위(VDD 및 VSS)를 공급받을 수 있다. 전원 전위(VDD 및 VSS)는 내부 전압 생성기 회로(170)에 공급될 수 있다. 내부 전압 생성기 회로(170)는 전원 전위(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI 등)를 생성할 수 있다. 내부 전위(VPP)는 행 디코더(140)에서 사용될 수 있고, 내부 전위(VOD 및 VARY)는 메모리 어레이(150) 내에 포함된 감지 증폭기에서 사용될 수 있으며, 내부 전위(VPERI)는 많은 다른 회로 블록에서 사용될 수 있다.
전원 단자는 또한 전원 전위(VDDQ)를 공급받을 수 있다. 전원 전위(VDDQ)는 전원 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전원 전위(VDDQ)는 본 기술의 일 실시형태에서 전원 전위(VDD)와 동일한 전위일 수 있다. 전원 전위(VDDQ)는 본 기술의 다른 실시형태에서 전원 전위(VDD)와 다른 전위일 수 있다. 그러나, 입력/출력 회로(160)에 의해 발생되는 전원 노이즈가 다른 회로 블록으로 전파되지 않도록 전용 전원 전위(VDDQ)가 입력/출력 회로(160)에 사용될 수 있다.
온다이 종단 단자(들)는 온다이 종단 신호(ODT)를 공급받을 수 있다. 온다이 종단 신호(ODT)는 입력/출력 회로(160)에 공급되어 메모리 디바이스(100)가 온다이 종단 모드로 진입하도록(예를 들어, 메모리 디바이스(100)의 다른 단자 중 하나 이상에서 미리 결정된 수의 임피던스 레벨 중 하나를 제공하도록) 지시할 수 있다.
클록 단자 및 데이터 클록 단자는 외부 클록 신호 및 상보적인 외부 클록 신호를 공급받을 수 있다. 외부 클록 신호(CK, CKF, WCK, WCKF)는 클록 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호는 상보적일 수 있고, WCK 및 WCKF 신호도 상보적일 수 있다. 상보적인 클록 신호는 반대의 클록 레벨을 가질 수 있고, 동시에 반대의 클록 레벨 사이에서 전환할 수 있다. 예를 들어, 클록 신호가 낮은 클록 레벨에 있을 때에 상보적인 클록 신호는 높은 레벨에 있고, 클록 신호가 높은 클록 레벨에 있을 때에 상보적인 클록 신호는 낮은 클록 레벨에 있다. 또한, 클록 신호가 낮은 클록 레벨로부터 높은 클록 레벨로 전환할 때에 상보적인 클록 신호는 높은 클록 레벨로부터 낮은 클록 레벨로 전환하고, 클록 신호가 높은 클록 레벨로부터 낮은 클록 레벨로 전환할 때에 상보적인 클록 신호는 낮은 클록 레벨로부터 높은 클록 레벨로 전환한다.
클록 입력 회로(120)에 포함된 입력 버퍼는 외부 클록 신호를 수신할 수 있다. 예를 들어, 커맨드 디코더(115)로부터의 CKE 신호에 의해 활성화될 때, 입력 버퍼는 CK 및 CKF 신호와 WCK 및 WCKF 신호를 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호를 수신하여 내부 클록 신호(ICLK)를 생성할 수 있다. 내부 클록 신호(ICLK)는 내부 클록 회로(130)에 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호(ICLK) 및 커맨드/어드레스 입력 회로(105)로부터의 클록 인에이블 신호(CKE)에 기초하여 다양한 위상 및 주파수 제어 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호(ICLK)를 수신하고 커맨드 디코더(115)에 다양한 클록 신호를 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호를 추가로 제공할 수 있다. IO 클록 신호는 입력/출력 회로(160)에 공급될 수 있고 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. IO 클록 신호는 데이터가 상이한 데이터 레이트로 메모리 디바이스(100)로부터 출력되고 그로부터 입력될 수 있도록 다수의 클록 주파수로 제공될 수 있다. 높은 메모리 속도가 요구될 때 더 높은 클록 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 요구될 때 더 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호(ICLK)는 또한 타이밍 생성기(135)에 공급될 수 있고, 이에 따라 다양한 내부 클록 신호가 생성될 수 있다.
도 1의 메모리 디바이스(100)와 같은 메모리 디바이스는 연결된 호스트 디바이스 또는 메모리 컨트롤러로부터 수신된 커맨드에 응답하여 메모리 어레이(150)의 일부에 대한 유지보수 동작을 수행하도록 구성될 수 있다. 메모리 디바이스(100)는 동작(예를 들어, 유지보수 동작)이 실행되는 메모리 어레이(150)의 어드레스를 (예를 들어, 어드레스 포인터에서) 추적할 수 있고, 가장 최근의 어드레스에서 실행된 동작의 수를 (예를 들어, 뱅크 카운터에서) 추가로 추적할 수 있다. 이 배치 구성은 메모리 어레이(150)의 각각의 뱅크 0-15가 어드레스 포인터가 증분되고 사이클이 반복되기 전에 제공된 어드레스에서 (예를 들어, 16개의 동작을 카운팅함으로써) 적어도 하나의 동작을 경험하는 것을 보장할 수 있다. 본 개시의 일 양태에 따르면, 메모리 디바이스(100)에 동작 가능하게 연결된 호스트 디바이스 또는 컨트롤러는 유지보수 동작을 촉발(trigger)하기 위해 유지보수 모드(MM) 커맨드를 메모리 디바이스(100)에 전송하도록 구성될 수 있다. MM 커맨드는, 메모리 디바이스(100)가 다른 동작(예를 들어, 데이터 버스를 통해 통신하는 판독 또는 기록 동작 또는 메모리 어레이의 내부 회로를 차지하는 다른 동작)을 수행하지 않고도 내부적으로 데이터 무결성을 관리할 시간을 제공한다. 유지보수 동작은 메모리 디바이스가 다수의 클록 사이클 동안 데이터 버스를 통해 통신하는 것을 방지할 수 있기 때문에, 컨트롤러/호스트 디바이스로부터 유지보수 동작을 관리함으로써 버스 활용의 효율적인 스케줄링이 보장될 수 있다.
본 기술의 다양한 양태에 따르면, 활동으로 촉발된(activity-triggered) 유지보수 동작은, 열화된 메모리 셀 상태를 복원하는 것(예를 들어, 교란 메커니즘으로 인해 열화된 데이터를 리프레시 또는 재기록하는 것), 임프린트를 방지하기 위해 저장된 메모리 셀 상태를 반전하거나 달리 변경하는 것, 디바이스의 메모리 셀의 일부분의 조기 마모를 방지하기 위해 마모 레벨링 알고리즘에 따라 데이터를 이동시키는 것을 수행하도록 구성된 다수의 동작 중 어느 하나, 또는 이들의 일부 조합을 포함할 수 있다.
전술한 바와 같이, 다양한 활동 기반 효과는 메모리 어레이(150) 내에 저장된 정보를 열화시킬 수 있어, 유지보수 동작들 간에 더 큰 지연을 갖는 동작 모드는 잠재적으로 데이터 무결성을 위험에 빠뜨릴 수 있다. 따라서, 본 개시의 다양한 실시형태에서, 호스트 디바이스 또는 컨트롤러는 메모리 디바이스(150)에서의 활동 기반 열화의 가능성을 완화시키기 위해 (예를 들어, 정기적으로 스케줄링된 주기적인 유지보수 모드 커맨드에 추가적으로, 또는 대안적으로 정기적으로 스케줄링된 주기적인 유지보수 모드 커맨드 대신에) 유지보수 모드 커맨드를 발행하도록 구성될 수 있다. 이들 유지보수 모드 커맨드는 추후에 구성될 지정된 이벤트 수를 유연하게 연기할 수 있도록 시간당 다른 레이트로 스케줄링될 수 있다.
활동이 뱅크 단위로 추적되는 실시형태에 따르면, 연결된 호스트 디바이스에 의해 전송된 유지보수 모드(MM) 커맨드는 어드레스별로 특정 뱅크를 대상으로 할 수 있으므로, 커맨드를 수신하는 메모리 디바이스가 유지보수 동작을 단일 뱅크로 제한할 수 있고, 잠재적인 데이터 열화에 대응하는 활동 레벨을 경험하지 않은 다른 뱅크를 관리하는 데 불필요한 시간이나 전력을 소비하지 않을 수 있다. 이와 관련하여, 대표적인 유지보수 모드 커맨드가 아래의 표 1에 나타나 있다.
CMD 뱅크
조직 		SDR CS
핀 		DDR 커맨드/어드레스 핀 CK
에지
CA0 CA1 CA2 CA3 CA4 CA5 CA6 CA7 CA8
MM 임의 H L L L H H H L V V R1
BG X BA0 BA1 BG0 V V V V V V F1
16B BA2
8B
유지보수 동작에 의해 활동 기반 효과를 완화하는 하나의 접근법은 메모리 위치(예를 들어, 메모리 뱅크)에서 메모리 동작(예를 들어, 활성화)의 수가 미리 결정된 임계값을 초과할 때를 결정하는 것, 및 그 결정에 응답하여 유지보수 동작을 스케줄링하는 것을 포함한다. 유지보수 동작을 스케줄링할 때, 추적된 메모리 동작 수는 미리 결정된 임계값에 대응하는 양만큼 감소될 수 있다.이것은, 본 기술의 일 실시형태에 따른 메모리 시스템(200)을 개략적으로 도시하는 단순화된 블록도인 도 2를 참조하면 더 잘 이해될 수 있다. 메모리 시스템(200)은 메모리 모듈(220)(예를 들어, 듀얼 인라인 메모리 모듈(DIMM))에 동작 가능하게 결합된 호스트 디바이스(210)를 포함한다. 메모리 모듈(220)은 버스(240)에 의해 복수의 메모리 디바이스(250)에 동작 가능하게 연결된 컨트롤러(230)를 포함할 수 있다. 본 개시의 일 양태에 따르면, 컨트롤러(230)(및/또는 호스트 디바이스(210))는 메모리 모듈(220)의 각 메모리 디바이스(250)의 뱅크당 동작(예를 들어, 활성화)을 추적하기 위해 카운터(235)(예를 들어, RAA(Rolling Accumulated Activations) 카운터)를 유지할 수 있다. RAA가 지정된 임계값(예를 들어, MAC(Maximum Activation Count) 임계값)을 초과하는 것으로 결정되는 경우, 컨트롤러(230)(및/또는 호스트 디바이스(210))는 MM(Maintenance Mode) 커맨드를 영향을 받은 뱅크(또는 메모리 디바이스(220)의 모든 뱅크와 같은 영향을 받은 뱅크를 포함하는 더 큰 그룹의 뱅크)에 발행하거나, 추후 발행을 위해 스케줄링할 수 있다. 이와 같이 명령된 유지보수 동작이 메모리 디바이스(250)에 의해 실행될 때, 카운트는 (예를 들어, MAC 임계값에 대응하는 양만큼) 감소될 수 있다.
예를 들어, MAC 임계값이 16개의 활성화인 실시형태에서, RAA 카운터는 하나의 메모리 디바이스의 뱅크가 누적된 18개의 활성화를 경험한 것으로 결정할 수 있다. 결정에 응답하여, 컨트롤러(230)(및/또는 호스트 디바이스(210))는 다수의 활성화에 의해 영향을 받은 뱅크의 메모리 위치에서 유지보수 동작을 실행하기 위해 MM 커맨드를 발행할 수 있다. 이 동작 후에, (예를 들어, 호스트 디바이스(210) 및/또는 컨트롤러(230)에서) RAA 카운터의 값은 16만큼 감소될 수 있다(예를 들어, 2의 값을 남김).
본 개시의 일 양태에 따르면, RAA 카운터의 값이 MAC 임계값과 동일한 양일 필요는 없지만 다른 방식으로 MAC 임계값의 양에 대응할 수 있다. 예를 들어, 일부 실시형태에서, 디바이스(210)가 MM 커맨드를 발행할 때, RAA 카운터의 값은 MAC 임계값의 전체 값이 아니라 MAC 임계값의 미리 결정된 분율(예를 들어, 1/2, 3/4 등)만큼 감소될 수 있다.
본 개시의 다른 양태에 따르면, 메모리 디바이스의 온도는 유지보수 동작의 실행 후에(예를 들어, 온도가 높을수록 RAA 카운터가 감소되는 양이 더 낮은 온도에서 감소되는 양보다 적은 경우, 또는 그 반대의 경우) RAA 카운터가 감소되는 양을 수정하기 위해 추가로 사용될 수 있다.
MAC 임계값이 16개의 활성화인 다른 예에서, RAA 카운터는 하나의 메모리 디바이스의 뱅크가 35개의 누적 활성화를 경험한 것으로 결정할 수 있다. 이에 응답하여, 호스트 디바이스(210)는 메모리 디바이스(250)에 의해 실제로 구현될 때 RAA 카운터의 값을 각각 16만큼 감소시킬 영향을 받은 메모리 뱅크로 향하는 2개의 MM 커맨드를 스케줄링할 수 있다.
RAA 카운터가 초기 관리 임계값을 초과하는 것에 응답하여 미래의 MM 커맨드의 스케줄링을 허용함으로써, 메모리 모듈(220)은 활동 기반 교란 메커니즘을 해결하기 위해 호스트 디바이스(210)에 의한 유연한 버스 스케줄링을 가능하게 할 수 있다. 본 개시의 일 양태에 따르면, 메모리 모듈(220)은 각각의 뱅크에 대한 RAA 카운터의 최대값(예를 들어, RAA 최대값(RAAmax))을 강제하도록 구성될 수 있고, 그 후에는 그 값이 감소되기(예를 들어 유지보수 동작의 실행에 응답하여 감소되기) 전에 추가 활동은 허용되지 않을 것이다.
예를 들어, MAC 임계값이 16개의 활성화이고 RAA 카운터에서 허용되는 최대값이 64인 실시형태에서, 메모리 모듈(220)은 호스트 디바이스(210)(및/또는 컨트롤러(230))가 4개의 유지보수 작업까지 "연기"할 수 있게 하지만, 그 이상은 없다(예를 들어, RAA 카운터의 값이 64인 뱅크로 향하는 추가 활성화 커맨드가 허용되지 않아, RAA 카운터의 추가 증가를 방지할 것이다). 하나의 스케줄링된 MM 커맨드의 실행에 응답하여, 그 값은 MAC 임계값에 대응하는 양만큼 감소(예를 들어 16마큼 감소)될 수 있어, RAA 카운터에서 허용된 최대 값에 다시 도달하기 전에 16개의 추가 활성화를 허용할 수 있다.
본 개시의 일 양태에 따르면, 호스트 디바이스(210) 및 메모리 컨트롤러(230) 양쪽 모두는 각 메모리 디바이스(250)의 각 뱅크에 대한 RAA 카운터를 유지하도록 구성될 수 있다. 이 접근법에서, 뱅크에 대한 RAA 카운터 값이 최대 허용 값을 초과하게 하는 활성화 커맨드는 발행될 경우에 (예를 들어, 메모리 컨트롤러(230)에 의해) 불허될 수 있고, (예를 들어, 호스트 디바이스(210)에 의해) 발행이 방지될 수 있다.
본 발명의 일 실시형태에 따르면, MAC 및 RAAmax에 대한 값은 각 메모리 디바이스(250)의 모드 레지스터에 저장될 수 있다. 이것은 이들 값이 (예를 들어, 최종 사용자, 공급 업체, 시스템 통합자 등에 의해) 변경되는 것을 허용할 수 있다.
본 개시의 또 다른 양태에 따르면, 메모리 디바이스에 대해(예를 들어, 메모리 디바이스의 모드 레지스터에서) 지정된 MAC 값은 메모리 디바이스의 현재 온도에 따라 수정될 수 있다. 이와 관련하여, 더 높은 온도에서 MAC 값은 더 높은 작동 온도에서 더 빠르게 발생할 수 있는 교란 영향에 대항하여 더 잘 보호하도록 감소될 수 있다. 이 특징은 온도별로 정렬된 룩업 테이블(예를 들어, 모드 레지스터 또는 다른 저장 위치)에 MAC 값을 저장함으로써 구현될 수 있다.
본 개시의 다른 양태에 따르면, 활동(예를 들어, 미리 결정된 임계값을 초과하는 활성화)이 유지보수 동작을 보증하는 해당 메모리 부분에 대해 필요에 따라 유지보수 동작이 스케줄링될 수 있는 특징은 사용자 선택가능 선호도에 기초하여 선택적으로 인에이블 또는 디스에이블될 수 있다.
도 3은 본 기술의 일 실시형태에 따른 메모리 시스템을 동작시키는 방법을 도시하는 흐름도이다. 방법은 메모리 디바이스의 메모리 위치에서의 활성화 수에 대응하는 카운트를 결정하는 단계를 포함한다(박스 310). 본 개시의 일 양태에 따르면, 박스 310의 결정 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다. 방법은 카운트가 제1 미리 결정된 임계값을 초과하는 것에 응답하여 메모리 위치에 대한 유지보수 동작을 스케줄링하는 단계를 더 포함한다(박스 320). 본 개시의 일 양태에 따르면, 박스 320의 스케줄링 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다. 방법은 스케줄링된 유지보수 동작을 실행하는 것에 응답하여 제1 미리 결정된 임계값에 대응하는 양만큼 카운트를 감소시키는 단계를 더 포함한다(박스 330). 본 개시의 일 양태에 따르면, 박스 330의 감소 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다.
도 4는 본 기술의 일 실시형태에 따른 메모리 디바이스를 동작시키는 방법을 도시하는 흐름도이다. 방법은 메모리 위치에서의 활성화 수에 대응하는 카운트를 결정하는 단계를 포함한다(박스 410). 본 개시의 일 양태에 따르면, 박스 410의 결정 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다. 방법은 카운트가 최대 허용 값에 도달했다는 결정에 응답하여, 카운트가 감소된 후까지 메모리 위치에서 추가 활성화를 불허하는 단계를 더 포함한다(박스 420). 본 개시의 일 양태에 따르면, 박스 420의 불허 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다. 방법은 메모리 위치에서 유지보수 동작을 실행하기 위한 커맨드를 수신하는 것에 응답하여 미리 결정된 양만큼 카운트를 감소시키는 단계를 더 포함한다(박스 430). 본 개시의 일 양태에 따르면, 박스 430의 감소 특징은 상기한 도 2에 더욱 상세히 도시된 바와 같이 호스트 디바이스(210) 및/또는 컨트롤러(230)로 구현될 수 있다.
전술한 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배치되거나 달리 수정될 수 있으며, 다른 구현이 가능하다는 것에 유의해야 한다. 또한, 2개 이상의 방법으로부터의 실시형태가 조합될 수 있다.
본 명세서에 설명된 정보 및 신호는 다양한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어, 커맨드, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자파, 자기장 또는 자기 입자, 광학장 또는 광학 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 단일의 신호로서 신호를 도시할 수 있으며; 그러나, 당업자는 신호가 신호의 버스를 나타낼 수 있으며, 버스가 다양한 비트 폭을 가질 수 있음을 이해할 것이다.
메모리 디바이스를 포함한, 본 명세서에 설명된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소, 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 실시예 및 구현은 본 개시 및 첨부된 청구범위의 범위 내에 있다. 기능을 구현하는 특징은 또한 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함한, 다양한 위치에 물리적으로 배치될 수 있다.
청구범위를 포함하여 본 명세서에서 사용된 바와 같이, 항목의 리스트(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 문구로 시작되는 항목의 리스트)에서 사용되는 "또는"은, 예를 들어 A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본 명세서에서 사용된 바와 같이, 문구 "에 기초하여"는 폐쇄된 조건 세트에 대한 언급으로서 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 양쪽 모두에 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 바와 같이, 문구 "에 기초하여"는 문구 "에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석되어야 한다.
전술한 내용으로부터, 본 발명의 특정 실시형태가 예시의 목적으로 본 명세서에서 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음을 이해할 것이다. 오히려, 전술한 설명에서, 본 기술의 실시형태에 대한 완전하고 가능한 설명을 제공하기 위해 다수의 구체적인 상세가 설명되어 있다. 그러나, 관련 기술 분야의 숙련자는 본 개시가 하나 이상의 구체적인 상세없이 실시될 수 있음을 인식할 것이다. 다른 예에서, 본 기술의 다른 측면을 모호하게 하는 것을 피하기 위해 메모리 시스템 및 디바이스와 관련된 잘 알려진 구조 또는 동작은 나타내지 않거나 상세히 설명되지 않는다. 일반적으로, 본 명세서에 개시된 해당의 구체적인 실시형태 이외에 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내에 있을 수 있음을 이해해야 한다.

Claims (20)

  1. 장치로서,
    하나 이상의 메모리 뱅크들을 포함하는 동적 RAM(DRAM, Dynamic Random Access Memory) 디바이스; 및
    상기 DRAM 디바이스에 결합된 컨트롤러를 포함하며,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 DRAM 디바이스에서 하나 이상의 활성화(ACT) 명령들을 수신하게 하고;
    상기 하나 이상의 ACT 명령들을 수신하는 것에 적어도 부분적으로 기초하여 RAA(Rolling Accumulated Activation) 카운트를 증가시키게 하고;
    상기 DRAM 디바이스와 연관된 모드 레지스터에 RAA 카운트 임계값을 저장하게 하고;
    상기 RAA 카운트가 상기 RAA 카운트 임계값을 만족한다는 결정에 적어도 부분적으로 기초하여 리프레시 유지보수 명령을 수신하게 하고;
    상기 리프레시 유지보수 명령을 수신하는 것에 적어도 부분적으로 기초하여 상기 RAA 카운트를 감소시키게 하도록 구성되는, 장치.
  2. 청구항 1에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 RAA 카운트가 RAA 최대 유지보수 임계값(RAAMMT, Rolling Accumulated Activation Maximum Management Threshold)을 만족한다는 결정에 적어도 부분적으로 기초하여 하나 이상의 추가 ACT 명령들을 금지하게 하도록 더 구성되고,
    상기 리프레시 유지보수 명령을 수신하는 것은 상기 하나 이상의 추가 ACT 명령들을 금지하는 것에 적어도 부분적으로 기초하는, 장치.
  3. 청구항 2에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 RAA 카운트를 감소시키는 것에 적어도 부분적으로 기초하여 상기 하나 이상의 추가 ACT 명령들을 허용하게 하도록 더 구성되는, 장치.
  4. 청구항 2에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 DRAM 디바이스와 연관된 모드 레지스터에 RAAMMT를 저장하게 하도록 더 구성되는, 장치.
  5. 청구항 1에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 리프레시 유지보수 명령을 수신하는 것에 적어도 부분적으로 기초하여 리프레시 동작을 수행하게 하도록 더 구성되며,
    상기 RAA 카운트를 감소시키는 것은 상기 리프레시 동작의 수행에 적어도 부분적으로 기초하는, 장치.
  6. 청구항 1에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    상기 RAA 카운트를 상기 RAA 카운트 임계값과 비교하는 것에 적어도 부분적으로 기초하여 상기 RAA 카운트가 상기 RAA 카운트 임계값을 만족하는지를 결정하도록 더 구성되는, 장치.
  7. 청구항 1에 있어서,
    상기 하나 이상의 ACT 명령들 각각은 상기 하나 이상의 메모리 뱅크들의 각각의 메모리 뱅크를 활성화시키는 것과 연관되는, 장치.
  8. 청구항 1에 있어서,
    상기 RAA 카운트 임계값은 상기 하나 이상의 메모리 뱅크들 중의 메모리 뱅크를 위해 허용된 ACT 명령들의 수량과 연관되는, 장치.
  9. 청구항 1에 있어서,
    상기 RAA 카운트를 감소시키기 위해, 상기 컨트롤러는 상기 장치로 하여금:
    상기 RAA 카운트 임계값과 연관된 미리 정해진 수량만큼 상기 RAA 카운트를 감소시키도록 더 구성되는, 장치.
  10. 청구항 1에 있어서,
    상기 리프레시 유지보수 명령은 상기 하나 이상의 메모리 뱅크들의 단일 메모리 뱅크를 위한 리프레시 동작을 시작하는, 장치.
  11. 청구항 10에 있어서,
    상기 RAA 카운트는 상기 리프레시 유지보수 명령과 연관된 상기 단일 메모리 뱅크를 위해 감소되는, 장치.
  12. 청구항 1에 있어서,
    상기 컨트롤러는 상기 장치로 하여금:
    각각이 상기 하나 이상의 메모리 뱅크들 각각의 메모리 뱅크와 연관된 복수의 RAA 카운트들을 유지하게 하도록 더 구성되며,
    상기 RAA 카운트는 상기 복수의 RAA 카운트들 중 하나이며, 상기 RAA 카운트를 증가시키는 것은 상기 RAA 카운트와 연관된 메모리 뱅크를 위한 ACT 명령을 수신하는 것에 적어도 부분적으로 기초하는, 장치.
  13. 방법으로서,
    동적 RAM(DRAM, Dynamic Random Access Memory) 디바이스와 연관된 모드 레지스터에 RAA 최대 유지보수 임계값(RAAMMT, Rolling Accumulated Activation Maximum Management Threshold)을 저장하는 단계;
    하나 이상의 ACT 명령들을 수신하는 것에 적어도 부분적으로 기초하여 상기 DRAM 디바이스에 유지된 RAA(Rolling Accumulated Activation) 카운트가 상기 RAAMMT를 만족시키는지를 결정하는 단계;
    상기 RAA 카운트가 상기 RAAMMT를 만족시킨다는 결정에 적어도 부분적으로 기초하여 하나 이상의 추가 ACT 명령들을 금지하는 단계;
    상기 RAA 카운트가 상기 RAAMMT를 만족시킨다는 결정에 적어도 부분적으로 기초하여 리프레시 유지보수 명령을 수신하는 단계;
    상기 리프레시 유지보수 명령을 수신하는 단계에 적어도 부분적으로 기초하여 상기 RAA 카운트를 감소시키는 단계; 및
    상기 RAA 카운트를 감소시키는 단계에 적어도 부분적으로 기초하여 상기 하나 이상의 추가 ACT 명령을 허용하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 DRAM 디바이스에서 상기 하나 이상의 ACT 명령들을 수신하는 단계를 더 포함하는, 방법.
  15. 청구항 14에 있어서,
    상기 하나 이상의 ACT 명령들을 수신하는 단계에 적어도 부분적으로 기초하여 상기 RAA 카운트를 증가시키는 단계를 더 포함하며,
    상기 RAA 카운트가 상기 RAAMMT를 만족시키는지의 결정은 상기 RAA 카운트를 증가시키는 단계에 적어도 부분적으로 기초하는, 방법.
  16. 청구항 13에 있어서,
    상기 리프레시 유지보수 명령을 수신하는 단계에 적어도 부분적으로 기초하여 리프레시 동작을 수행하는 단계를 더 포함하며,
    상기 RAA 카운트를 감소시키는 단계는 상기 리프레시 동작을 수행하는 단계에 적어도 부분적으로 기초하는, 방법.
  17. 청구항 13에 있어서,
    상기 RAA 카운트를 감소시키는 단계는:
    상기 RAA 카운트를 미리 정해진 수량만큼 감소시키는 단계를 포함하는, 방법.
  18. 방법으로서,
    하나 이상의 ACT 명령들을 동적 RAM(DRAM, Dynamic Random Access Memory) 디바이스로 전송하는 단계;
    상기 DRAM 디바이스와 연관된 모드 레지스터에 RAA 최대 유지보수 임계값(RAAMMT, Rolling Accumulated Activation Maximum Management Threshold)을 저장하는 단계;
    상기 하나 이상의 ACT 명령들 중 적어도 하나의 ACT 명령이 상기 DRAM 디바이스에서 수행되는 것이 금지되었는지를 결정하는 단계;
    상기 하나 이상의 ACT 명령들 중 적어도 하나의 ACT 명령이 수행되는 것이 금지되었다는 결정에 적어도 부분적으로 기초하여 리프레시 유지보수 명령을 전송하는 단계;
    상기 리프레시 유지보수 명령을 전송하는 단계에 적어도 부분적으로 기초하여 하나 이상의 추가 ACT 명령들을 전송하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서,
    상기 하나 이상의 ACT 명령들 각각은 상기 DRAM 디바이스의 각각의 메모리 뱅크의 활성화와 연관되는, 방법.
  20. 청구항 18에 있어서,
    상기 리프레시 유지보수 명령은 상기 DRAM 디바이스의 메모리 뱅크의 리프레시와 연관되는, 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118197372A (zh) 2018-10-09 2024-06-14 美光科技公司 用于行锤击缓解的方法以及采用所述方法的存储器装置和系统
US11550650B2 (en) * 2018-12-21 2023-01-10 Micron Technology, Inc. Methods for activity-based memory maintenance operations and memory devices and systems employing the same
US10817371B2 (en) 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh
US11880277B2 (en) * 2019-09-25 2024-01-23 Advanced Micro Devices, Inc. Selecting an error correction code type for a memory device
US11275529B2 (en) * 2020-08-07 2022-03-15 EMC IP Holding Company LLC Maintenance management on backup storage systems

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999046775A2 (en) 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
US6046952A (en) 1998-12-04 2000-04-04 Advanced Micro Devices, Inc. Method and apparatus for optimizing memory performance with opportunistic refreshing
US6931480B2 (en) 2001-08-30 2005-08-16 Micron Technology, Inc. Method and apparatus for refreshing memory to preserve data integrity
US7532532B2 (en) 2005-05-31 2009-05-12 Micron Technology, Inc. System and method for hidden-refresh rate modification
US20080183916A1 (en) 2007-01-30 2008-07-31 Mark David Bellows Using Extreme Data Rate Memory Commands to Scrub and Refresh Double Data Rate Memory
JP4498374B2 (ja) * 2007-03-22 2010-07-07 株式会社東芝 半導体記憶装置
JP2009004010A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 半導体記憶装置およびその駆動方法
JP5319917B2 (ja) * 2007-12-28 2013-10-16 株式会社東芝 半導体記憶装置
JP5185098B2 (ja) 2008-12-22 2013-04-17 株式会社東芝 強誘電体メモリ
US7990795B2 (en) * 2009-02-19 2011-08-02 Freescale Semiconductor, Inc. Dynamic random access memory (DRAM) refresh
US8732426B2 (en) * 2010-09-15 2014-05-20 Pure Storage, Inc. Scheduling of reactive I/O operations in a storage environment
KR102014834B1 (ko) * 2012-05-14 2019-08-27 삼성전자주식회사 메모리 장치, 메모리 시스템 및 그 동작방법
US9257169B2 (en) * 2012-05-14 2016-02-09 Samsung Electronics Co., Ltd. Memory device, memory system, and operating methods thereof
US9236110B2 (en) 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command
US9117544B2 (en) 2012-06-30 2015-08-25 Intel Corporation Row hammer refresh command
US9299400B2 (en) 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9384821B2 (en) 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US20140173239A1 (en) 2012-12-19 2014-06-19 Apple Inc. Refreshing of memory blocks using adaptive read disturb threshold
US9286964B2 (en) 2012-12-21 2016-03-15 Intel Corporation Method, apparatus and system for responding to a row hammer event
US9269417B2 (en) 2013-01-04 2016-02-23 Intel Corporation Memory refresh management
US9478263B2 (en) * 2014-01-17 2016-10-25 Apple Inc. Systems and methods for monitoring and controlling repetitive accesses to volatile memory
US8941935B1 (en) 2014-03-10 2015-01-27 HGST Netherlands B.V. System and method for initiating refresh operations
JP5983665B2 (ja) * 2014-03-17 2016-09-06 日本電気株式会社 アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法
US9431085B2 (en) 2014-03-28 2016-08-30 Synopsys, Inc. Most activated memory portion handling
DE102014208609A1 (de) 2014-05-08 2015-11-26 Robert Bosch Gmbh Refresh eines Speicherbereichs einer nichtflüchtigen Speichereinheit
US9361182B2 (en) 2014-05-20 2016-06-07 Transcend Information, Inc. Method for read disturbance management in non-volatile memory devices
US20160118132A1 (en) 2014-10-27 2016-04-28 Sandisk Enterprise Ip Llc Low Impact Read Disturb Handling
US20170110178A1 (en) 2015-09-17 2017-04-20 Intel Corporation Hybrid refresh with hidden refreshes and external refreshes
US9812185B2 (en) 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
US10643700B2 (en) 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
KR102399475B1 (ko) 2015-12-28 2022-05-18 삼성전자주식회사 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
KR102606490B1 (ko) 2016-06-30 2023-11-30 삼성전자주식회사 불휘발성 메모리 장치 및 컨트롤러를 포함하는 스토리지 장치
US10354714B2 (en) 2016-08-23 2019-07-16 Micron Technology, Inc. Temperature-dependent refresh circuit configured to increase or decrease a count value of a refresh timer according to a self-refresh signal
KR102458726B1 (ko) 2018-08-03 2022-10-25 마이크론 테크놀로지, 인크 행 해머를 완화하기 위한 방법 및 이를 이용한 메모리 디바이스 및 시스템
CN118197372A (zh) 2018-10-09 2024-06-14 美光科技公司 用于行锤击缓解的方法以及采用所述方法的存储器装置和系统
US10725671B2 (en) * 2018-10-30 2020-07-28 Dell Products L.P. Dual inline memory provisioning and reliability, availability, and serviceability enablement based on post package repair history
US11550650B2 (en) 2018-12-21 2023-01-10 Micron Technology, Inc. Methods for activity-based memory maintenance operations and memory devices and systems employing the same
US10817371B2 (en) 2018-12-31 2020-10-27 Micron Technology, Inc. Error correction in row hammer mitigation and target row refresh
US11164650B2 (en) 2019-08-30 2021-11-02 International Business Machines Corporation Scrub management in storage class memory

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