JP2009004010A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】データ保持期間におけるリフレッシュ動作の消費電力を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、フローティングボディ内の多数キャリアの数によって論理データを記憶するメモリセルＭＣと、複数のメモリセルに接続された複数のビット線ＢＬと、複数のメモリセルに接続された複数のワード線ＷＬと、メモリセルのデータを読み出し、メモリセルへデータを書き込むセンスアンプＳ／Ａと、メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作を指示するリフレッシュコントローラＲＥＦＣと、データ読出しモードまたはデータ書込みモードにおいては、或るリフレッシュ動作と次のリフレッシュ動作との間のリフレッシュ間隔を第1の間隔とし、データ保持モードにおいては、リフレッシュ間隔を第1の間隔よりも長い第２の間隔とするリフレッシュ間隔タイマＴｍｒ１、Ｔｍｒ２とを備えている。
【選択図】図１

Description

本発明は半導体記憶装置およびその駆動方法に係わり、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。

近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。

例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。

データを長時間保持するためには、Ｐ型半導体からなるボディの電位をＮ型半導体からなるソース・ドレインよりも低い電位に設定する必要がある。データ保持のために、ワード線電位は、０Ｖのソース電位に対して負電位にする。従って、データ保持中に正孔が“０”セルのボディ内へ流入することによってデータ“０”の状態が劣化する。このデータ“０”の劣化を回復させるために、全メモリセルに対して一定周期でリフレッシュ動作を実行する必要がある。リフレッシュ動作は、全ワード線を順番に選択し、全メモリセルの記憶状態の劣化をもとの状態に回復する動作である。

また、非選択の“０”セルがデータ保持状態であっても、その“０”セルに接続されたビット線に接続された選択メモリセルに、データ“１”が書き込まれる場合には、ＧＩＤＬ(Gate Induced Drain Leakage)が生じる。ＧＩＤＬは、データ保持状態においてワード線電位が負であり、ビット線電位が正である場合に、非選択メモリセルのボディ−ドレイン間のバンド間トンネリングによってホールがボディに流入する現象である。セルにデータ“０”を書き込んだ後、データ保持状態の期間が長い場合、他のメモリセルへのデータ“１”の書込みによって、ボディに流入するホールが多くなる。これにより、データ“０”が劣化する。これは、ビット線“１”ディスターブと呼ばれている。

メモリセルにデータ“０”を書き込むときに、ビット線電位を負にするため、同一ビット線に接続された“１”セルのドレイン電位がボディ電位よりも幾分低くなる場合がある。これにより、この“１”セルのボディ−ドレイン間に弱い順バイアスが印加される。この順バイアスにより、隣接“１”セルがディスターブを受ける。この現象をビット線“０”ディスターブと呼ぶ。

これらのビット線ディスターブに対処するために、全メモリセルに対して、単なるデータ保持に必要な周期よりも頻繁にリフレッシュ動作を実行する必要がある。

読出し／書込み動作の頻度によって、ビット線ディスターブの影響の程度は異なる。例えば、読出し／書込みモードにおいて、或るリフレッシュ動作から次のリフレッシュ動作までの間に読み出し／書込み動作が多く実行された場合、非選択メモリセルは、ビット線ディスターブの影響を大きく受けている。通常、ビット線ディスターブの影響を大きく受けているメモリセルに合わせて、リフレッシュ動作の実行間隔は設定される。このため、読出し／書込み動作の無いデータ保持期間においては、リフレッシュ動作の頻度は過剰に多いと言える。その結果、データ保持期間における電力消費量が過剰に大きくなる。
特開２００６−７３０６２号公報

データ保持期間におけるリフレッシュ動作の消費電力を低減した半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、複数の前記メモリセルに接続された複数のビット線と、複数の前記メモリセルに接続された複数のワード線と、前記ビット線に接続され、前記ビット線および前記ワード線によって選択された前記メモリセルのデータを読み出し、あるいは、該選択されたメモリセルへデータを書き込むセンスアンプと、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作を指示するリフレッシュコントローラと、データ読出しモードまたはデータ書込みモードにおいては、或るリフレッシュ動作と次のリフレッシュ動作との間のリフレッシュ間隔を第1の間隔とし、データ保持モードにおいては、前記リフレッシュ間隔を前記第1の間隔よりも長い第２の間隔とするリフレッシュ間隔タイマとを備えている。

本発明に係る実施形態に従った半導体記憶装置の駆動方法は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、複数の前記メモリセルに接続された複数のビット線と、複数の前記メモリセルに接続された複数のワード線と、前記ビット線に接続され、前記ビット線および前記ワード線によって選択された前記メモリセルのデータを読み出し、あるいは、該選択されたメモリセルへデータを書き込むセンスアンプと、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作を指示するリフレッシュコントローラとを備え、
データ読出しモードまたはデータ書込みモードにおいて、前記リフレッシュ動作を第１の間隔で実行し、データ保持モードのときには、前記リフレッシュ動作を前記第１の間隔よりも長い第２の間隔で実行することを具備する。

本発明による半導体記憶装置は、データ保持期間におけるリフレッシュ動作の消費電力を低減することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示すブロック図である。メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルをから構成されている。ロウ方向に配列されたメモリセルのゲートは、ワード線に接続されている。カラム方向に配列されたメモリセルのドレインまたはソースは、ビット線に接続されている。

ロウデコーダＲＤは、複数のワード線のうち特定のワード線を選択するためにロウアドレスをデコードする。カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。

ロウアドレスバッファＲＡＢは外部からロウアドレスを受け取り、これを一時的に格納し、ロウアドレススイッチＲＡＳＷを介してロウデコーダＲＤへ出力する。カラムアドレスバッファＣＡＢは外部からカラムアドレスを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。ＤＱバッファＤＱＢは、ンスアンプＳ／Ａからの読出しデータを入出力データＩ／Ｏとして外部へ出力するために一時的に格納し、あるいは、外部からの書込みデータをセンスアンプＳ／Ａへ送るために一時的に格納する。

リフレッシュアドレスカウンタＲＡＣは、リフレッシュ動作時にワード線のアドレスを順番に選択するように構成されている。ロウアドレススイッチＲＡＳＷは、リフレッシュ信号ＲＥＦＥＳＨが不活性である場合に、ロウアドレスバッファＲＡＢからのアドレスをロウデコーダＲＤへ送り、リフレッシュ信号ＲＥＦＲＥＳＨが活性である場合に、リフレッシュアドレスカウンタＲＡＣからのアドレスをロウデコーダＲＤへ送る。即ち、ロウアドレススイッチＲＡＳＷは、リフレッシュ信号ＲＥＦＥＳＨに応じて、ロウアドレスバッファＲＡＢとリフレッシュアドレスカウンタＲＡＣとを切り換えるスイッチの役目を果たす。

ここで、活性とは素子または回路をオンまたは駆動させることを意味し、不活性とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。リフレッシュ動作とは、メモリセルＭＣからデータを一旦読み出し、このデータをセンスアンプＳ／Ａにラッチし、このデータと同一論理データを同じメモリセルへ書き戻す動作をいう。より詳細には、リフレッシュ動作は、メモリセルアレイＭＣＡ内の全ワード線を順番に選択して、選択ワード線に接続された全メモリセルをリフレッシュすることによって、メモリセルアレイＭＣＡ内の全メモリセルに対してリフレッシュ動作を行うことをいう。

ＲＩＮＴ生成器ＲＧは、読出し／書込み動作を指示する信号ＲＥＸＴまたはリフレッシュ信号ＲＥＦＲＥＳＨが論理ハイに活性化されたときのみに、信号ＲＩＮＴを所定時間だけ遅延させて立ち上げる遅延回路である。信号ＲＥＸＴまたはリフレッシュ信号ＲＥＦＲＥＳＨが論理ロウに不活性化されたときには、ＲＩＮＴ生成器ＲＧは、遅延することなく直ちに信号ＲＩＮＴを立ち下げる。

例えば、リフレッシュ動作中に読出し／書込み動作の割り込みがあった場合、信号ＲＥＸＴが立ち上がり、ほぼ同時にリフレッシュ信号ＲＥＦＲＥＳＨが立ち下がる。しかし、ＲＩＮＴ生成器ＲＧは、リフレッシュ信号ＲＥＦＲＥＳＨの立ち上がり直後に信号ＲＩＮＴを立ち下げるが、信号ＲＥＸＴが立ち上がってから遅延時間後に信号ＲＩＮＴを立ち上げる。このように、信号ＲＩＮＴの不活性化から活性化までに一定の遅延時間を設ける理由は、次の通りである。リフレッシュ動作中に読出し／書込み動作の割り込みがあった場合、リフレッシュ動作を一旦中断し、読出し／書込み動作に入る。このとき、ロウデコーダＲＤは、リフレッシュ動作で選択されていたワード線を正しく論理ロウに立ち下げた後に、読出し／書込み動作の対象であるワード線を立ち上げる必要がある。ワード線を充分に立ち下げるためには、或る程度の時間が必要である。従って、誤動作防止のために、信号ＲＩＮＴの不活性化から活性化までに一定の遅延時間を設けている。リフレッシュ動作中に読出し／書込み動作の終了後、リフレッシュ動作を再開する場合も、ＲＩＮＴ生成器ＲＧは、信号ＲＩＮＴの不活性化から活性化までに一定の遅延時間を設ける。

第１のリフレッシュ間隔タイマＴｍｒ１は、データ読出し／書込みモードにおけるリフレッシュ動作間の間隔を設定するタイマである。リフレッシュ動作は、所定の周期で定期的に実行される。リフレッシュ動作間の間隔は、或るリフレッシュ動作が開始してから次のリフレッシュ動作が開始するまでの間隔（以下、リフレッシュ間隔という）である。第１のリフレッシュ間隔タイマＴｍｒ１は、ｔＲＰｃタイマＴｍｒ３からモード信号の反転信号を受け取り、この反転信号に基づいて信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅをリフレッシュコントローラＲＥＦＣへ出力する。読出し／書込みモードにおけるリフレッシュ間隔は、第１の間隔に設定される。

第２のリフレッシュ間隔タイマＴｍｒ２は、データ保持モードにおけるリフレッシュ間隔を設定するタイマである。第２のリフレッシュ間隔タイマＴｍｒ２は、ｔＲＰｃタイマＴｍｒ３からモード信号を受け取り、この信号に基づいて信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎをリフレッシュコントローラＲＥＦＣへ出力する。データ保持モードにおけるリフレッシュ間隔は、第２の間隔に設定される。

ここで、読出し／書込みモードは、モード信号が論理ロウ（不活性状態）であるモードであり、読出し動作または書込み動作のアクセスが頻繁に行われている状態である。読出し／書込みモードは、実際に読出し／書込み動作が実行されている状態と、プリチャージ状態とを含む。読出し／書込みモードにおけるリフレッシュ動作は、このプリチャージ状態の期間に行われる。

尚、読出し／書込みの実行時において選択ワード線に接続されたメモリセルはリフレッシュ（あるいはデータ更新）される。しかし、本明細書に記載されているリフレッシュ動作は、不定期な読出し／書込み実行中のリフレッシュを意味するものではなく、定期的なリフレッシュ動作を示す。

データ保持モードは、モード信号が論理ハイ（活性状態）であるモードであり、読出し動作または書込み動作のアクセスが長時間行われていない状態である。

ｔＲＰｃタイマＴｍｒ３は、モード信号を第１のリフレッシュ間隔タイマＴｍｒ１および第２のリフレッシュ間隔タイマＴｍｒ２へ出力する動作検出タイマである。信号ＲＥＸＴ（ＢＲＡＳ）に基づいて、読出し／書込みモードであるかデータ保持モードであるかを検出し、モード信号を変更する。例えば、信号ＲＥＸＴが論理ハイである場合（ＢＲＡＳが活性である場合）に、ｔＲＰｃタイマＴｍｒ３は、読出し／書込みモードであることを示すために、モード信号を論理ロウにする。モード信号が論理ロウである場合に、第２のリフレッシュ間隔タイマＴｍｒ２は信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを不活性とし、第１のリフレッシュ間隔タイマＴｍｒ１は信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを活性にする。これにより、リフレッシュ間隔は、第１の間隔となる。

信号ＲＥＸＴが一定期間ｔＲＰｃよりも長期間、論理ロウである場合（ＢＲＡＳが期間ｔＲＰｃの間、不活性である場合）には、ｔＲＰｃタイマＴｍｒ３は、データ保持モードであることを示すために、モード信号を論理ハイにする。モード信号が論理ハイである場合に、第１のリフレッシュ間隔タイマＴｍｒ１は信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを不活性とし、第２のリフレッシュ間隔タイマＴｍｒ２は信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを活性にする。これにより、リフレッシュ間隔は、第２の間隔となる。

ただし、後述のように、期間ｔＲＰｃよりも短時間の間、ＢＲＡＳが不活性である場合には、ｔＲＰｃタイマＴｍｒ３は、データ保持モードと判断せず、モード信号を論理ロウに維持する。即ち、ｔＲＰｃタイマＴｍｒ３は、ＢＲＡＳが活性になった場合には直ちに読出し／書込みモードであると判断するが、ＢＲＡＳが不活性になった場合に直ちにデータ保持モードと判断せず、ＢＲＡＳが一定期間ｔＲＰｃ継続して不活性であった場合にデータ保持モードと判断する。

リフレッシュコントローラＲＥＦＣは、モード信号、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅ、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを受け取り、これらの信号に基づいてリフレッシュ信号ＲＥＦＲＥＳＨを出力する。リフレッシュ信号ＲＥＦＲＥＳＨの活性化によって、リフレッシュ動作が実行される。

リフレッシュｔＲＡＳタイマＴｍｒ４は、信号ＲＥＦＲＥＳＨを受け取り、信号ＲＥＦＲＥＳＨを遅延させた信号ＴＲＥＦＴＲＡＳをリフレッシュコントローラＲＥＦＣへ出力する。これにより、リフレッシュｔＲＡＳタイマＴｍｒ４は、リフレッシュ動作時間を決定する。

図２は、メモリセルアレイＭＣＡの構成の一例を示す回路図である。メモリセルアレイＭＣＡは、マトリクス状に二次元配列されたメモリセルＭＣを構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ（ＷＬＬ０〜ＷＬＬ２５５、ＷＬＲ０〜ＷＬＲ２５５）設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ（ＢＬＬ０〜ＢＬＬ１０２３、ＢＬＲ０〜ＢＬＲ１０２３）設けられている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。

データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電流Ｉｒｅｆを生成するために用いられる。基準電流Ｉｒｅｆは、 “０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。センスアンプＳ／Ａ内のカレントミラー回路（図４参照）がビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。

ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（ロウ方向）に向かって交互に配列されている。基準電流Ｉｒｅｆを生成するために、ダミーセルＤＣ０およびダミーセルＤＣ１は同数ずつ設けられている。

ダミーワード線ＤＷＬは、ロウ方向に延伸し、ダミーセルＤＣ０、ＤＣ１のゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられている。

イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランド（ＶＳＬ）との間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。

ソース線ＳＬ、ダミーソース線ＤＳＬ、イコライジングソース線ＳＬＥＱは、ソース電位（グランド）ＶＳＬに接続されている。

ＷＬドライバＷＬＤは、選択ワード線に電圧を印加することによって、この選択ワード線を活性化させる。ＣＳＬドライバＣＳＬＤは、選択されたカラムのカラム選択線ＣＳＬの電位を印加することによって、ＤＱバッファを介してセンスアンプＳ／Ａからデータを読み出す。

図３は、メモリセルＭＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。

メモリセルＭＣにデータを書き込むいくつかの方法のうちの１つの方法を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。

メモリセルＭＣからデータを読み出すいくつかの方法のうちの１つの方法を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。

図４は、センスアンプＳ／Ａの構成の一例を示す回路図である。図４には、２つのセンスアンプＳ／Ａが示されているが、両者は同じ構成を有するので、一方のセンスアンプＳ／Ａの構成のみを説明する。

センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉ（以下、ＢＬＬともいう）およびＢＬＲｉ（以下、ＢＬＲともいう）に対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬおよびビット線対ＢＬＲのうち一方がデータを伝達し、他方が基準データを伝達する。

センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。

トランスファゲートＴＧＬ１およびＴＧＲ１は、信号ΦＴＬ、ΦＴＲによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。尚、信号Ｂ＊＊は信号＊＊の反転信号を意味する。

例えば、データ読出し動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、ＤＱバッファＤＱＢを介してこのデータを外部へ出力するとともに、このデータをメモリセルＭＣへ書き戻す。ビット線ＢＬＬに接続された“１”セルからデータを読み出す場合、トランスファゲートＴＧＬ１、ＴＧＲ１がオン状態になり、トランスファゲートＴＧＬ２、ＴＧＲ２はオフ状態になる。“１”セルの閾値電圧は比較的低いので、センスノードＳＮＬから“１”セルへ流れる電流はＩｒｅｆよりも多くなる。センスノードＳＮＲからビット線ＢＬＲへ流れる電流はＩｒｅｆであるので、センスノードＳＮＬの電位は、センスノードＳＮＲの電位よりも低くなる。センスアンプＳ／Ａは、センスノードＳＮＬとＳＮＲとの電位差を増幅し、ラッチする。一方、データ“１”をメモリセルＭＣへ書き戻すためには、ビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ１をオフにし、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。

センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。

センスアンプＳ／Ａは、Ｐ型トランジスタＴＰ３〜ＴＰ８から成るカレントミラー型電流負荷回路（以下、ミラー回路という）をさらに含む。ミラー回路は、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、負荷信号ＢＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記ミラー回路との間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。

トランジスタＴＰ７およびＴＰ８は、それぞれ信号ＣＭおよびＢＣＭによって制御され、トランジスタＴＰ５およびＴＰ６のゲートをそれぞれセンスノードＳＮＬおよびＳＮＲに接続する。センスノードＳ／Ａがビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する場合、ビット線ＢＬＲにはダミーセルが接続される。このとき、信号ＢＣＭを低レベル電位とし、信号ＣＭを高レベル電位とする。これにより、トランジスタＴＰ５、ＴＰ６の共通ゲートは、基準電流Ｉｒｅｆが流れるセンスノードＳＮＲに接続されるので、基準電流を用いて正確にメモリセルＭＣのデータを検出することができる。勿論、センスノードＳ／Ａがビット線ＢＬＲに接続されたメモリセルＭＣのデータを検出する場合には、ＢＣＭが高レベル電位となり、信号ＣＭが低レベル電位となる。

Ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、Ｎ型トランジスタＴＮ５はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファに接続されている。ＤＱバッファは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ動作時には、カラム選択線ＣＳＬは非活性状態を維持する。

Ｎ型トランジスタＴＮ６は、ビット線ＢＬＬｉと低電位ＶＢＬＬとの間に接続されている。トランジスタＴＮ６のゲートは、信号線ＤＣＷＬＬに接続されている。Ｎ型トランジスタＴＮ７は、ビット線ＢＬＲｉと低電位ＶＢＬＬとの間に接続されている。トランジスタＴＮ７のゲートは、信号線ＤＣＷＬＲに接続されている。ＶＢＬＬは、データ“０”をメモリセルＭＣに書き込むときにビット線ＢＬに与える低電位を示す。例えば、ＶＢＬＬは、−１．５Ｖである。ＤＣＷＬＬ、ＤＣＷＬＲは、ダミーセルＤＣ０へデータ“０”を書き込むときに活性化される信号線である。即ち、ビット線ＢＬＬｉ、ＢＬＲｉに接続されたダミーセルＤＣ０には、データ“０”が書き込まれる。

一方、Ｐ型トランジスタＴＰ９は、ビット線ＢＬＬｉ＋１と高電位ＶＢＬＨとの間に接続されている。トランジスタＴＰ９のゲートは、信号線ＢＤＣＷＨＬに接続されている。Ｐ型トランジスタＴＰ１０は、ビット線ＢＬＲｉ＋１と高電位ＶＢＬＨとの間に接続されている。トランジスタＴＰ１０のゲートは、信号線ＢＤＣＷＨＲに接続されている。ＢＤＣＷＨＬ、ＢＤＣＷＨＲは、ダミーセルＤＣ１へデータ“１”を書き込むときに活性化される信号線である。即ち、ビット線ＢＬＬｉ＋１、ＢＬＲｉ＋１に接続されたダミーセルＤＣ１には、データ“１”が書き込まれる。

平均化線ＡＶＬ、ＡＶＲは、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）の各ゲートにそれぞれ接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続され、互いに直列に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１をそれぞれ同数短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化し、基準電流Ｉｒｅｆを生成する。

図２および図４にそれぞれ示したメモリセルアレイＭＣＡおよびセンスアンプＳ／Ａの構成は、代表的な具体例である。これらの構成は、様々な他の構成に変更可能である。例えば、センスアンプＳ／Ａは、ツインセル方式（２セル／ビット方式）であってもよい。この方式は、ペアを成す２つのメモリＭＣに逆論理のデータを格納し、これにより１ビットデータを記憶する方式である。

図５は、ｔＲＰｃタイマＴｍｒ３の構成の一例を示す回路図である。ｔＲＰｃタイマＴｍｒ３は、ＮＯＲゲートＧ１０〜Ｇ１２と、キャパシタＣ１０〜Ｃ１２と、ＮＡＮＤゲートＧ１５とを含む。図６は、ＮＯＲゲートＧ１０〜Ｇ１２の構成の一例を示す回路図である。ＮＯＲゲートＧ１０〜Ｇ１２は、２つの入力Ａ、Ｂおよび１つの出力Ｃを有する。ＮＯＲゲートＧ１０〜Ｇ１２は、一般的なＮＯＲゲートに抵抗Ｒ１０を電源と出力Ｃとの間に設けた構成を有する。より詳細には、抵抗Ｒ１０は、入力Ａをゲートで受けるトランジスタＴＰ２０、ＴＮ２０と、入力Ｂをゲートで受けるトランジスタＴＰ２１、ＴＮ２１との間に接続されている。

図５に示すように、ゲートＧ１０およびキャパシタＣ１０は、１つのＲＣ遅延回路Ｄ１０を構成する。Ｇ１１およびＣ１１、Ｇ１２およびＣ１２も同様にそれぞれＲＣ遅延回路Ｄ１１、Ｄ１２を構成する。ＮＡＮＤゲート１５は、信号ＲＥＸＴの反転信号と、遅延回路Ｄ１２の出力信号とを受け取り、モード信号を出力する。

信号ＲＥＸＴが論理ハイ（読出し／書込みモード）である場合、ｔＲＰｃタイマＴｍｒ３は、モード信号を論理ロウにする。この場合、ゲートＧ１５は、遅延回路Ｄ１２の出力信号を無効とし、モード信号として論理ロウを出力する。一方、信号ＲＥＸＴが論理ロウになってから遅延回路Ｄ１０〜Ｄ１２による遅延時間ｔ１０の経過した場合に、遅延回路Ｄ１２の出力信号が論理ハイになる。このとき、ゲートＧ１５は、遅延回路Ｄ１２の出力信号を有効としているので、ｔＲＰｃタイマＴｍｒ３は、遅延回路Ｄ１２の出力信号をモード信号として出力する。即ち、ｔＲＰｃタイマＴｍｒ３は、信号ＲＥＸＴが論理ロウになった直後にデータ保持モードであるとは判断せず、信号ＲＥＸＴが論理ロウになった後、遅延時間ｔＲＰｃが経過した場合に、データ保持モードであると判断する。これにより、ｔＲＰｃタイマＴｍｒ３は、読出し／書込み動作のアクセスが確実に無い場合にのみ、リフレッシュ間隔を第２の間隔にすることができる。

ここで、信号を有効にするとは、ゲート回路などの素子が入力信号を通過させることをいう。信号を無効にするとは、ゲート回路などの素子が入力信号を遮断することをいう。

遅延時間ｔＲＰｃは、そのメモリの仕様で決定されているＲＡＳプリチャージ期間の最小値ｔＲＰｍｉｎよりも長くなければならない。

遅延時間ｔＲＰｃが長すぎると、端末が待機状態になっても、ｔＲＰｃタイマＴｍｒ３は、いつまでも読出し／書込みモードであると判断し、リフレッシュ間隔を第１の間隔のまま維持してしまう。第１の間隔は第２の間隔よりも短いので、リフレッシュ動作がより高い頻度で実行される。これは、消費電力の抑制という本実施形態の目的に反する。従って、遅延時間ｔＲＰｃは、長すぎても好ましくない。ＦＢＣメモリの用途に依るが、例えば、遅延時間ｔＲＰｃは、数μｓ〜数ｍｓであることが好ましい。

ＲＣ遅延回路の接続個数は、奇数であることが必要だが、個数は限定しない。従って、ＲＣ遅延回路の接続個数は、１つ、あるいは、５つ以上であっても構わない。

図７は、第１のリフレッシュ間隔タイマＴｍｒ１の構成の一例を示す回路図である。第１のリフレッシュ間隔タイマＴｍｒ１は、バイアス回路５１と、リングオシレータ５２と、出力回路５３とを有する。バイアス回路５１は、ゲートとドレインとが短絡されたカレントミラー接続のＰＭＯＳトランジスタ５４と、同じくゲートとドレインが短絡されたカレントミラー接続のＮＭＯＳトランジスタ５５と、ＰＭＯＳトランジスタ５４のドレインとＮＭＯＳトランジスタ５５のドレインとの間に接続される抵抗Ｒｒ／ｗとを有する。

リングオシレータ５２は、直列接続された５段の論理反転回路５７ａ〜５７ｅを有し、最終段の論理反転回路５７ｅの出力は、初段の論理反転回路５７ａの入力に帰還されている。論理反転回路５７ａ〜５７ｅはいずれも、電源電圧と接地電圧との間に直列接続されるＰＭＯＳトランジスタ５８、５９およびＮＭＯＳトランジスタ６０、６１を有する。リングオシレータ５２は、モード信号の反転信号を入力し、これに応じて信号ＯＳＣを出力回路５３へ出力する。

バイアス回路５１内のトランジスタ５４は、リングオシレータ５２内のトランジスタ５８とカレントミラー回路を構成しており、バイアス回路５１内のトランジスタ５５は、リングオシレータ５２内のトランジスタ６１とカレントミラー回路を構成している。したがって、リングオシレータ５２内のトランジスタ５８とトランジスタ６１には、バイアス回路５１に流れる電流と同量の電流が流れる。

出力回路５３は、リングオシレータ５２の出力ＯＳＣの反転信号とリングオシレータ５２の出力ＯＳＣを遅延させた信号とを受け取り、これらの信号のＮＯＲ演算を行うＮＯＲ回路Ｇ２０を有する。出力回路５３は、出力ＯＳＣが論理ロウから論理ハイになったときに、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを所定時間だけ論理ハイにする。即ち、出力回路５３は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅのパルス長（パルスが立ち上がっている時間）を決定する。尚、出力ＯＳＣが論理ハイから論理ロウになったときには、出力回路５３は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを論理ロウのまま維持する。

第１のリフレッシュ間隔タイマＴｍｒ１は、バイアス回路５１に流れる電流と同量の電流を論理反転回路５７ａ〜５７ｅのそれぞれに流す。従って、抵抗Ｒｒ／ｗの抵抗値が大きい場合、トランジスタ５４または５５に流れる電流量が小さくなる。各論理反転回路５７ａ〜５７ｅにおいて電源（またはグランド）から出力ノードへ流れる電流または出力ノードからグランドへ流れる電流が小さくなるので、信号を反転するために要する時間が各論理反転回路５７ａ〜５７ｅにおいて長くなる。つまり、抵抗Ｒｒ／ｗの抵抗値を大きくすると、論理反転回路５７ａ〜５７ｅにおける遅延時間が長くなる。また、論理反転回路５７ｅの出力は論理反転回路５７ａの入力へ帰還しており、かつ、論理反転回路は、奇数段（本実施形態では５つ）設けられているため、リングオシレータ５２の出力は周期的にパルスを出力する。論理反転回路５７ａ〜５７ｅにおける遅延時間を長くすることは、或るパルスの立ち上がりから次のパルスの立ち上がりまでの間隔（リフレッシュ間隔）を長くすることを意味する。従って、第１のリフレッシュ間隔タイマＴｍｒ１は、抵抗Ｒｒ／ｗの抵抗値に基づいて第１の間隔を決定することができる。

図８は、第２のリフレッシュ間隔タイマＴｍｒ２の構成の一例を示す回路図である。第２のリフレッシュ間隔タイマＴｍｒ２は、バイアス回路５１内の抵抗Ｒｒｅの抵抗値が抵抗Ｒｒ／ｗの抵抗値と異なる。また、第２のリフレッシュ間隔タイマＴｍｒ２のリングオシレータ５２は、モード信号を受け取る。第２のリフレッシュ間隔タイマＴｍｒ２のその他の構成は、第１のリフレッシュ間隔タイマＴｍｒ１の構成と同様である。

抵抗Ｒｒｅの抵抗値は、抵抗Ｒｒ／ｗの抵抗値よりも大きく設定されている。従って、第２のリフレッシュ間隔タイマＴｍｒ２のリフレッシュ間隔は、第１のリフレッシュ間隔タイマＴｍｒ１のそれよりも長い。よって、第２のリフレッシュ間隔タイマＴｍｒ２は、第１の間隔よりも長い第２の間隔で信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを活性化させる。

図９は、リフレッシュコントローラＲＥＦＣの構成の一例を示す回路図である。リフレッシュコントローラＲＥＦＣは、フリップフロップＦＦ１０、ＦＦ２０と、ＮＡＮＤゲートＧ３１、３２と、ＮＯＲゲートＧ３３と、ＡＮＤゲートＧ３４、Ｇ３５とを有する。リフレッシュコントローラＲＥＦＣは、リフレッシュ信号ＲＥＦＲＥＳＨを出力し、リフレッシュ動作を指示する。

ゲートＧ３４は、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎおよびモード信号を受け取り、これらの信号のＡＮＤ演算結果を出力する。ゲートＧ３５は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅおよびモード信号の反転信号を受け取り、これらの信号のＡＮＤ演算結果を出力する。ゲートＧ３３は、ゲートＧ３４およびゲートＧ３５の出力を受け取り、これらの信号のＮＯＲ演算結果を出力する。

読出し／書込みモードでは、モード信号が論理ロウになるので、ゲートＧ３４は信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを無効にし、ゲートＧ３５は信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを有効にする。このとき、ゲートＧ３３は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅのパルスの反転パルスを出力する。これにより、リフレッシュ間隔が第１の間隔になる。

尚、上述の定期的なリフレッシュ動作は、読出し／書込み動作の実行中には行われず、或る読出し／書込み動作の終了後、次の読出し／書込み動作の開始までの期間（プリチャージ期間）に実行される。プリチャージ期間が期間ｔＲＰｃよりも短い場合、リフレッシュ間隔は第１の間隔となる。プリチャージ期間が期間ｔＲＰｃ以上の場合、ｔＲＰｃタイマＴｍｒ３はＦＢＣメモリがデータ保持状態にあると判断するので、リフレッシュ間隔は第２の間隔となる。

データ保持モードでは、モード信号が論理ハイになるので、ゲートＧ３５は信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを無効にし、ゲートＧ３４は信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを有効にする。このとき、ゲートＧ３３は、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎのパルスの反転パルスを出力する。このとき、リフレッシュ間隔は第２の間隔となる。

フリップフロップＦＦ１０は、ゲートＧ３３の出力パルスの立下りを、ゲートＧ３２の出力が反転するまでラッチする。ゲートＧ３３の出力パルスの立下りは、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅまたは信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎのパルスの立ち上がりに対応し、リフレッシュ動作の始期を決定する。

ゲートＧ３２は、読出し／書込みモードにおいて論理ハイに活性化される信号ＲＥＸＴの反転信号および信号ＲＥＦＲＥＳＨの遅延信号ＲＥＦＴＲＡＳを受け取り、これらの信号のＮＡＮＤ演算結果をとして出力する。ゲートＧ３２の出力信号は、フリップフロップＦＦ１０およびＦＦ２０から出力されるパルスの終期（リフレッシュ動作の終期）を決定するために用いられる。

例えば、信号ＲＥＸＴが論理ロウである場合（データ保持モードあるいは読出し／書込みモードのプリチャージ期間）において、図９のゲートＧ３１は、フリップフロップＦＦ１０の出力を反転してフリップフロップＦＦ２０へ送る。この状態のもとで、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎまたは信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅ（以下、単に、ＲＥＦＲＥＱともいう）が論理ハイに活性化された場合、ゲートＧ３１の出力は、論理ロウに立ち下がる。これにより、信号ＲＥＦＲＥＳＨは論理ハイに活性化され、リフレッシュ動作が開始される。信号ＲＥＦＲＥＳＨの活性化後、図１のリフレッシュｔＲＡＳタイマＴｍｒ４によって遅延された信号ＲＥＦＴＲＡＳが論理ハイになる。これにより、図９のゲートＧ３２の出力が論理ロウになるので、フリップフロップＦＦ１０およびＦＦ２０がリセットされる。つまり、フリップフロップＦＦ１０およびＦＦ２０の出力が論理ロウに立ち下がる。これにより、リフレッシュ動作が終了する。リフレッシュ動作の開始から終了までのリフレッシュ期間をτとする。リフレッシュ期間τは、図１のリフレッシュｔＲＡＳタイマＴｍｒ４によって規定される。フレッシュｔＲＡＳタイマＴｍｒ４は、一般的な遅延回路で構成され得るので、ここでは図示しない。

図１０は、読出し／書込みモードでのリフレッシュ動作を示すタイミング図である。ｔ１において、モード信号が論理ロウ（読出し／書込み動作時）であり、かつ、信号ＢＲＡＳが論理ハイ（読出し／書込み動作のプリチャージ時）である場合に、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅが論理ハイに活性化されると、信号ＲＥＦＲＥＳＨが活性化される。これにより、リフレッシュ動作が実行されるが、リフレッシュ動作が終了する前に、ｔ２において信号ＢＲＡＳが倫理ロウに活性化され、メモリ装置は読出し／書込み動作にエンターしている。この場合、図９の信号ＲＥＸＴが論理ハイに活性化されるので、リフレッシュ動作の終期を決定する信号ＲＥＦＴＲＡＳが立ち上がる前に、信号ＲＥＦＲＥＳＨは論理ロウに不活性化される。このとき、図９に示すフリップフロップＦＦ２０は、リセットされるが、フリップフロップＦＦ１０はリセットされない。よって、カウンタ信号ＣＴＲ，ＢＣＴＲは維持され、図１のリフレッシュアドレスカウンタＲＡＣは、ｔ２の時点において選択されていたワード線のアドレスを保持した状態となる。

ｔ４において、読出し／書込み動作が終了すると（ＢＲＡＳが論理ハイに不活性化されると）、信号ＲＥＦＲＥＳＨが活性化され、リフレッシュ動作が再開される。このとき、図９のフリップフロップＦＦ１０がリセットされることなく、活性状態にある（論理ハイを出力している）。よって、信号ＲＥＸＴが不活性になりゲートＧ３１がフリップフロップＦＦ１０の出力をフリップフロップＦＦ２０へ通過させると、フリップフロップＦＦ２０は活性状態になる（論理ハイを出力する）。これにより、信号ＲＥＦＲＥＳＨが論理ハイに活性化される。

また、リフレッシュアドレスカウンタＲＡＣが、割り込み時点ｔ２における選択ワード線のアドレスを保持している。従って、割り込み時点において選択していたワード線からリフレッシュを再開することができる。

ｔ４からリフレッシュ期間τだけ経過した時点ｔ５で、信号ＲＥＦＴＲＡＳが活性化されている。これにより、リフレッシュ動作は終了する。

リフレッシュ動作中に読出し／書込み動作の割り込みが無ければ、ｔ１からリフレッシュ期間τだけ経過した時点ｔ３で、リフレッシュ動作が終了する。しかし、図１０では、リフレッシュ動作中に読出し／書込み動作が割り込んできたため、ｔ３において信号ＲＥＦＴＲＡＳが立ち上がらない。読出し／書込み動作の終了後にリフレッシュ動作を再開して、リフレッシュ動作は完了する。

リフレッシュ動作を一旦中止し、読出し／書込み動作を優先して実行することによって、ユーザは、リフレッシュ動作を意識することなく、メモリ装置を使用することができる。

ｔ６〜ｔ９期間Ｔａにおいて、信号ＢＲＡＳが論理ハイに不活性化されている。しかし、Ｔａは、期間ｔＲＰｃよりも短いので、図５に示すｔＲＰｃタイマは、モード信号を論理ハイに立ち上げない。つまり、ｔ６〜ｔ９の期間Ｔａにおいて、メモリ装置は、読出し／書込みモードを維持している。この期間Ｔａ内のｔ７〜ｔ８において、リフレッシュ動作が実行されている。このときのリフレッシュ動作は、読出し／書込み動作の割り込み無しに完了している。

ｔ９では、信号ＢＲＡＳが論理ロウで活性状態のときに（読出し／書込み動作中に）、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅが活性化されている。この場合、図９のフリップフロップＦＦ１０は活性状態にセットされるが、フリップフロップＦＦ２０はリセット状態を維持する。これは、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅが活性化され、リフレッシュ要求があったことは、フリップフロップＦＦ１０に記憶されていることを意味する。しかし、フリップフロップＦＦ２０はリセット状態であるので、リフレッシュ動作は、まだ開始されない。

ｔ１０において、信号ＢＲＡＳが倫理ハイに不活性化されると、図９の信号ＲＥＸＴが論理ロウに不活性化される。よって、ゲートＧ３１がフリップフロップＦＦ１０の出力をフリップフロップＦＦ２０へ通過させ、フリップフロップＦＦ２０を活性状態にする。これにより、信号ＲＥＦＲＥＳＨが論理ハイに活性化される。

その後、ｔ１１において、信号ＲＥＦＴＲＡＳが立ち上がり、リフレッシュ動作が終了する。

ここで、リフレッシュ間隔は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅの立ち上がり時点ｔ１と、次の信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅの立ち上がり時点ｔ７との間の期間Ｔｒｅｆ＿ｒｅａｄ／ｗｒｉｔｅである。このＴｒｅｆ＿ｒｅａｄ／ｗｒｉｔｅは、第１の間隔であり、図７の第１のリフレッシュ間隔タイマＴｍｒ１によって規定される。

図１１は、データ保持状態におけるリフレッシュ動作を示すタイミング図である。ｔ１〜ｔ５は、図１０のｔ１〜ｔ５と同じ動作である。ｔ２０までは、読出し／書込み動作である。信号ＢＲＡＳが論理ハイに不活性化された時点ｔ４から、期間ｔＲＰｃが経過すると、図５のｔＲＰｃタイマＴｍｒ３がモード信号を論理ハイに立ち上げる。これにより、メモリ装置は、データ保持モードにエンターする。

ｔ２１〜ｔ２２およびｔ２３〜ｔ２４において、リフレッシュ動作が実行される。リフレッシュ動作は、図１０を参照して説明したとおりであるので、その説明を省略する。

ここで、リフレッシュ間隔は、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎの立ち上がり時点ｔ２１と、次の信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎの立ち上がり時点ｔ２３との間の期間Ｔｒｅｆ＿ｒｅｔｅｎｔｉｏｎである。このＴｒｅｆ＿ｒｅｔｅｎｔｉｏｎは、第２の間隔であり、図８の第２のリフレッシュ間隔タイマＴｍｒ２によって規定される。

第２の間隔Ｔｒｅｆ＿ｒｅｔｅｎｔｉｏｎは、第１の間隔Ｔｒｅｆ＿ｒｅａｄ／ｗｒｉｔｅよりも長い。よって、本実施形態は、データ保持状態において、リフレッシュ動作の消費電流を削減することができる。

ｔ２５において、信号ＢＲＡＳが論理ロウに活性化されている。このとき、ｔＲＰｃタイマＴｍｒ３は、モード信号を直ちに立ち下げる。これにより、メモリ装置は、データ保持モードから読出し／書込みモードへ速やかに移行することができる。ユーザは、データ保持モードを意識することなく、メモリ装置を使用することができる。

尚、データ保持状態では、メモリセルＭＣは、定期的なリフレッシュ動作においてワード線の本数分だけディスターブを受けるが、このディスターブは限定的でありかつ予測可能である。即ち、予測不能なアクセスがないため、第２の間隔は、読出し／書込み動作時における第１の間隔よりも長くすることができる。

（第２の実施形態）
図１２は、本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示すブロック図である。第２の実施形態は、ｔＲＰｃタイマＴｍｒ３を設けず、モード信号を外部から入力するためにモード入力ピンを備えている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。

例えば、外部からモード信号として論理ロウを受け取ると、ＦＢＣメモリは、読出し／書込みモードであると判断し、リフレッシュ動作間の間隔を第１の間隔にする。外部からモード信号として論理ハイを受け取ると、ＦＢＣメモリは、データ保持モードであると判断し、リフレッシュ動作間の間隔を第２の間隔にする。第２の実施形態のその他の動作は、第１の実施形態の動作と同様である。

第２の実施形態のように、読出し／書込みモードとデータ保持モードとを識別するモード信号を外部から入力するように構成されている形態であっても、本発明の効果を得ることができる。

（第３の実施形態）
図１３は、本発明に係る第３の実施形態に従ったリフレッシュ間隔タイマの構成の一例を示す回路図である。第３の実施形態によるリフレッシュ間隔タイマは、リングオシレータ５２、出力回路５３およびトランジスタ５４、５５を共用している。リフレッシュ間隔タイマは、抵抗Ｒｒ／ｗとＲｒｅｆとを個別に備えている。これに伴い、Ｐ型トランジスタＴＰ１００がトランジスタ５４と抵抗Ｒｒ／ｗとの間に設けられ、Ｐ型トランジスタＴＰ１０１がトランジスタ５４と抵抗Ｒｒｅｆとの間に設けられている。トランジスタＴＰ１００は、モード信号をゲートで受ける。トランジスタＴＰ１０１はモード信号の反転信号をゲートで受ける。これにより、モード信号が論理ロウ（読出し／書込みモード）である場合に、抵抗Ｒｒ／ｗがトランジスタ５４と５５との間に接続される。その結果、出力回路５３は、信号ＲＥＦＲＥＱ＿ｒｅａｄ／ｗｒｉｔｅを出力する。一方、モード信号が論理ハイ（データ保持モード）である場合には、抵抗Ｒｒｅｔがトランジスタ５４と５５との間に接続される。その結果、出力回路５３は、信号ＲＥＦＲＥＱ＿ｒｅｔｅｎｔｉｏｎを出力する。

第３の実施形態のその他の構成は、第１または第２の実施形態の構成と同様でよい。第３の実施形態によれば、リングオシレータ５２、出力回路５３およびトランジスタ５４、５５を、抵抗Ｒｒ／ｗおよび抵抗Ｒｒｅｆのそれぞれに対して設ける必要が無い。よって、リングオシレータ５２、出力回路５３およびトランジスタ５４、５５によるばらつきがなく、抵抗Ｒｒ／ｗおよび抵抗Ｒｒｅｆの各抵抗値によって正確に第１の間隔および第２の間隔を設定することができる。リフレッシュ間隔タイマの回路構成が単純化されるので、ＦＢＣメモリの大きさが小さくなる。さらに、第３の実施形態は、第１または第２の実施形態の効果をも得ることができる。

（第４の実施形態）
第４の実施形態はリフレッシュ動作において“０”セルのみをリフレッシュし、“１”セルについてはリフレッシュしない。通常、ＦＢＣのデータ保持時のデータ劣化は“０”セルに対してのみ起こり得るからである。

ビット線“０”ディスターブは、“１”セルのボディ−ドレイン間に弱い順バイアスが印加されることによって生じる。ワード線ＷＬの電位を充分に低くすれば、ボディ−ドレイン間の順バイアスを非常に小さくし、ビット線“０”ディスターブの影響を小さくすることができる。

図１４は、データ保持モードにおけるワード線ＷＬの電圧ＶＷＬＬと書込み時のビット線ＢＬの電圧ＶＢＬとの関係を示すグラフである。ラインＬ１、Ｌ２は、データ“０”の書込み電圧を示し、ラインＬ３、Ｌ４は、データ“１”の書込み電圧を示す。また、ラインＬ１、Ｌ４は、ビット線ＢＬに１００μｓの期間、ＶＢＬＬまたはＶＢＬＨを印加したときの特性を示し、ラインＬ２、Ｌ３は、ビット線ＢＬに１ｍｓの期間、ＶＢＬＬまたはＶＢＬＨを印加したときの特性を示す。尚、ＶＢＬＬはデータ“０”を書き込むときのビット線電圧であり、ＶＢＬＨはデータ“１”を書き込むときのビット線電圧である。

ラインＬ１、Ｌ２の左側の領域がビット線“０”ディスターブの影響でメモリセルがフェイルする領域である。ラインＬ３、Ｌ４の右側の領域がビット線“１”ディスターブの影響でメモリセルがフェイルする領域である。ラインＬ１とＬ４との間、および、ラインＬ２とＬ３との間の領域が、メモリセルがパスする（良品と判断される）領域である。

図１４のグラフから、データ保持状態におけるワード線の電圧ＶＷＬＬが低いほど、ビット線“０”ディスターブによるフェイル領域が減少している。例えば、ＶＷＬＬが−２Ｖであったときに、ビット線“０”ディスターブによりフェイルしていたメモリセルは、ＶＷＬＬを−２．４Ｖに低下させることによって、良品となる。

一方、ビット線“１”ディスターブによるフェイル領域は、電圧ＶＷＬＬを低下させると、広くなる。従って、データ保持モードにおけるワード線の電圧を充分に低くすることによって、ビット線“０”ディスターブを充分に抑制し、ビット線“１”ディスターブについては、本実施形態によるリフレッシュ動作を行うことで回避することができる。ビット線“１”ディスターブはデータ保持期間中には起こり得ないので、データ保持モード時のワード線電位を充分に低下しても問題は生じない。

図１５は、“０”セルのみをリフレッシュするリフレッシュ動作のタイミング図である。ｔ３１において、リフレッシュ動作が開始される。ｔ３１からｔ３２において、初期センス動作を行う。センスノードＳＮＬとＳＮＲとの間の信号差が充分に発展したときに、図４に示すラッチ回路ＬＣ１、ＬＣ２がこの信号差をラッチする。

ここで、ｔ３２の後、ＳＡＰの電圧が、ＶＢＬＨよりも低いＶＢＬＨＲＥＦに設定されていることに注意されたい。信号ＳＡＰは、データ“１”の書込みに使用される信号である。ＳＡＰの電圧を電圧ＶＢＬＨＲＥＦに設定することによって、“１”セルに接続されたビット線の電圧をデータ“１”の書込み電圧ＶＢＬＨよりも低い電圧ＶＢＬＨＲＥＦにする。これにより、リフレッシュ動作は“１”セルに対して実行されず、“０”セルに対してのみ実行される。また、“１”セルに接続されたビット線の電位が低いので、ビット線“１”ディスターブが抑制され、消費電流が低減する。尚、電圧ＶＢＬＨＲＥＦは、ビット線ＢＬＬ、ＢＬＲあるいはセンスノードＳＮＬ、ＳＮＲのプリチャージ電位、即ち、メモリセルのソース電位ＶＳＬと等しくても構わない。

読出し／書込み動作時における選択リフレッシュ動作においては、データ“１”を書き込むために、ＳＡＰの電圧は、ＶＢＬＨに設定されている。

第４の実施形態は、リフレッシュ動作は“０”セルに対してのみ実行されるので、リフレッシュ動作における消費電力をさらに低下させることができる。第４の実施形態の構成は、第１から第３の実施形態のいずれの構成を用いても実施することができる。従って、第４の実施形態は、第１から第３の実施形態のいずれかと組み合わせることができる。

本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示すブロック図。 メモリセルアレイＭＣＡの構成の一例を示す回路図。 メモリセルＭＣの構造を示す断面図。 センスアンプＳ／Ａの構成の一例を示す回路図。 ｔＲＰｃタイマＴｍｒ３の構成の一例を示す回路図。 ＮＯＲゲートＧ１０〜Ｇ１２の構成の一例を示す回路図。 第１のリフレッシュ間隔タイマＴｍｒ１の構成の一例を示す回路図。 第２のリフレッシュ間隔タイマＴｍｒ２の構成の一例を示す回路図。 リフレッシュコントローラＲＥＦＣの構成の一例を示す回路図。 読出し／書込みモードにおけるリフレッシュ動作を示すタイミング図。 データ保持モードにおけるリフレッシュ動作を示すタイミング図。 本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示すブロック図。 本発明に係る第３の実施形態に従ったリフレッシュ間隔タイマの構成の一例を示す回路図。 データ保持状態におけるワード線ＷＬの電圧ＶＷＬＬと書込み時のビット線ＢＬの電圧ＶＢＬとの関係を示すグラフ。 “０”セルのみをリフレッシュするリフレッシュ動作のタイミング図。

符号の説明

ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ…ワード線
Ｓ／Ａ…センスアンプ
ＲＥＦＣ…リフレッシュコントローラ
Ｔｍｒ１、Ｔｍｒ２…リフレッシュ間隔タイマ
Ｔｍｒ３…ｔＲＰｃタイマ

Claims (5)

1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、
   複数の前記メモリセルに接続された複数のビット線と、
   複数の前記メモリセルに接続された複数のワード線と、
   前記ビット線に接続され、前記ビット線および前記ワード線によって選択された前記メモリセルのデータを読み出し、あるいは、該選択されたメモリセルへデータを書き込むセンスアンプと、
   前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作を指示するリフレッシュコントローラと、
   データ読出しモードまたはデータ書込みモードにおいては、或るリフレッシュ動作と次のリフレッシュ動作との間のリフレッシュ間隔を第1の間隔とし、データ保持モードにおいては、前記リフレッシュ間隔を前記第1の間隔よりも長い第２の間隔とするリフレッシュ間隔タイマとを備えた半導体記憶装置。
2. 前記リフレッシュ間隔を決定するためのモード信号を前記第１のリフレッシュ間隔タイマおよび前記第２のリフレッシュ間隔タイマへ出力する動作検出タイマであって、データ読出しモードまたはデータ書込みモードであることを示す動作信号が活性である場合には、前記リフレッシュ間隔を前記第１の間隔とするために前記モード信号を第１の論理とし、前記動作信号が所定期間不活性である場合には、前記リフレッシュ間隔を前記第２の間隔とするために、前記モード信号を前記第１の論理とは逆の第２の論理とする動作検出タイマをさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
3. 前記リフレッシュコントローラは、前記モード信号、前記第１のリフレッシュ間隔タイマの出力および前記第２のリフレッシュ間隔タイマの出力を入力し、前記モード信号が前記第１の論理である場合に、前記第１のリフレッシュ間隔タイマの出力を有効にすることによって前記リフレッシュ間隔を前記第１の間隔にし、前記モード信号が前記第２の論理である場合に、前記第２のリフレッシュ間隔タイマの出力を有効にすることによって前記リフレッシュ間隔を前記第２の間隔にすることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記論理データのうち一方の論理データを記憶する前記メモリセルのみに対して前記リフレッシュ動作を実行することを特徴とする請求項１から請求項３に記載の半導体記憶装置。
5. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって論理データを記憶する複数のメモリセルと、複数の前記メモリセルに接続された複数のビット線と、複数の前記メモリセルに接続された複数のワード線と、前記ビット線に接続され、前記ビット線および前記ワード線によって選択された前記メモリセルのデータを読み出し、あるいは、該選択されたメモリセルへデータを書き込むセンスアンプと、前記メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作を指示するリフレッシュコントローラとを備え、
   データ読出しモードまたはデータ書込みモードにおいて、前記リフレッシュ動作を第１の間隔で実行し、
   データ保持モードのときには、前記リフレッシュ動作を前記第１の間隔よりも長い第２の間隔で実行することを具備する半導体記憶装置の駆動方法。

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