JP2010160865A - 半導体記憶装置および半導体記憶装置の駆動方法 - Google Patents

半導体記憶装置および半導体記憶装置の駆動方法 Download PDF

Info

Publication number
JP2010160865A
JP2010160865A JP2009003714A JP2009003714A JP2010160865A JP 2010160865 A JP2010160865 A JP 2010160865A JP 2009003714 A JP2009003714 A JP 2009003714A JP 2009003714 A JP2009003714 A JP 2009003714A JP 2010160865 A JP2010160865 A JP 2010160865A
Authority
JP
Japan
Prior art keywords
data
line
bit line
write
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009003714A
Other languages
English (en)
Inventor
Noriyoshi Matsuoka
岡 史 宜 松
Katsuyuki Fujita
田 勝 之 藤
Makoto Fukuda
田 良 福
Takashi Osawa
澤 隆 大
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009003714A priority Critical patent/JP2010160865A/ja
Priority to US12/684,674 priority patent/US20100177573A1/en
Publication of JP2010160865A publication Critical patent/JP2010160865A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

【課題】データ書込み期間を短縮可能なメモリを提供する。
【解決手段】メモリは、互いに逆論理のデータを伝達する第１のビット線ＢＬおよび第２のビット線ｂＬＢと、ビット線ＢＬ、ｂＢＬにそれぞれ接続された第１のセンスノードＳＮおよび第２のセンスノードｂＳＮと、外部データをセンスノードＳＮまたはｂＳＮへ伝送する第１および第２のデータ線ＤＱｂ、ＤＱと、ビット線ＢＬとデータ線ＤＱまたはｂＤＱとの間に接続された第１の書込みトランジスタＴＰ６と、ビット線ｂＢＬとデータ線ＤＱまたはｂＤＱとの間に接続された第２の書込みトランジスタＴＰ７とを備え、データ書込みにおいて、第１の書込みトランジスタＴＰ６が、データ線ｂＤＱからのデータを、第２のセンスノードｂＳＮを介することなくビット線ＢＬへ伝達し、かつ、第２の書込みトランジスタＴＰ７が、データ線ＤＱからのデータを、第１のセンスノードＳＮを介することなくビット線ｂＢＬへ伝達する。
【選択図】図３

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に係わり、例えば、電界効果トランジスタのフローティングボディにキャリアを蓄積することによってデータを記憶するＦＢＣ（Floating Body Cell）メモリに関する。
近年、１Ｔ（Transistor）―１Ｃ（Capacitor）型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。
従来、データ書込み動作において、センスアンプは、メモリセル内のデータを一旦検出し、外部からの書込みデータをその検出データに上書きした後に、この書込みデータをメモリセルへ書き込んでいた。従って、従来のＦＢＣメモリでは、データ書込み動作は、必ずセンスアンプのセンスノードを介して行われていた。センスノードにラッチされたデータは、センスアンプ内のフィードバック回路によってメモリセルへ書き込まれていた。
しかし、このような書込み手法では、データ検出動作およびセンスアンプへのデータ書込み動作があるため、実際にデータをメモリセルへ書き込む期間はさほど長くないにもかかわらず、或る程度長期間の書込みサイクルが必要となる。従って、書込みサイクル中に占める実質的な書込み動作期間の割合は小さかった。即ち、従来のＦＢＣメモリは、データ書込み動作（書込みサイクル）が長期間であるという問題を有していた。
特開２００７−３２３７００号公報
データ書込みサイクルを短縮することができる半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線と、前記第１および前記第２のセンスノードを介することなく、前記第１のビット線と前記第１または前記第２のデータ線との間に接続された第１の書込みトランジスタと、前記第１および前記第２のセンスノードを介することなく、前記第２のビット線と前記第１または前記第２のデータ線との間に接続された第２の書込みトランジスタとを備え、
データ書込みにおいて、前記第１の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第１のビット線へ伝達し、あるいは、前記第２の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第２のビット線へ伝達することを特徴とする。
本発明に係る実施形態に従った半導体記憶装置は、データを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１および第２のセンスノードと、前記第１および前記第２のセンスノードに対応する第１および第２のデータ線と、前記第１のビット線と前記第１または前記第２のデータ線との間に設けられた第１の書込みトランジスタと、前記第２のビット線と前記第１または前記第２のデータ線との間に設けられた第２の書込みトランジスタとを備えた半導体記憶装置の駆動方法であって、
データ書込みにおいて、前記第１の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第１のビット線へ伝達し、あるいは、前記第２の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第２のビット線へ伝達することを具備する。
本発明による半導体記憶装置は、データ書込みサイクルを短縮することができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。
本実施形態によるＦＢＣメモリ装置は、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。本実施形態では、ビット線ＢＬＬまたはＢＬＲを第１のビット線とし、ビット線ｂＢＬＬまたはｂＢＬＲを第２のビット線とする。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられている（ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５）。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている（ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１）。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとソース電位ＶＳＬとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをソース電位ＶＳＬに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を等しくする。
センスアンプＳ／Ａは、ビット線ＢＬ、ｂＢＬに接続され、選択メモリセルＭＣに記憶されたデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むように構成されている。
センスアンプＳ／Ａの両側には、書込み回路ＷＣが設けられている。書込み回路ＷＣは、データ書込み時に、センスアンプＳ／Ａに代わり、あるいは、センスアンプＳ／Ａとともに、データをメモリセルＭＣへ書き込む回路である。書込み回路ＷＣの詳細は、後述する。
読出し時には、センスアンプＳ／Ａにラッチされたデータは、データ線ＤＱ、ｂＤＱを介してＤＱバッファＤＱＢに伝達される。ＤＱバッファＤＱＢに格納されたデータは、外部へ読み出される。書込み時には、外部からのデータがＤＱバッファＤＱＢに格納される。このデータは、データ線ＤＱ、ｂＤＱを介して書込み回路ＷＣおよびセンスアンプＳ／Ａに伝達される。
ＤＱバッファＤＱＢは、従来のそれらと同様でよいので、その説明を省略する。
図２は、ＦＢＣ（Floating Body Cell）の断面図である。ＦＢＣメモリ装置は、ＳＯＩ(Silicon On Insulator)基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ボディ内の正孔（多数キャリア）の数が少ない状態をデータ“０”とし、多い状態をデータ“１”とする。従って、メモリセルがＮ型ＦＥＴである場合には、データ“１”を記憶するメモリセルはデータ“０”を記憶するメモリセルよりも、しきい値電圧が低くなり、大きな電流を流す。
図３は、第１の実施形態によるセンスアンプＳ／Ａ、書き込み回路ＷＣおよびその周辺の構成を示す回路図である。図３に示すセンスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ側のビット線ＢＬＬに接続された構造を示している。センスアンプＳ／Ａは、トランスファゲートを介してメモリセルアレイＭＣＡＲ側のビット線ＢＬＲにも接続されているが、ここでは省略する。さらに、書込み回路ＷＣはメモリセルアレイＭＣＡＲ側にも設けられているが、図３では省略されている。
ビット線対ＢＬ、ｂＢＬは、トランスファゲートＴＮ５、ＴＮ６を介してセンスノードＳＮ、ｂＳＮにそれぞれ接続されている。トランスファゲートＴＮ５、ＴＮ６は、信号ΦＴによってオン／オフ制御される。センスアンプＳ／Ａは、センスノード対ＳＮ、ｂＳＮを含む。また、センスアンプＳ／Ａは、ラッチ回路ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２から成る。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。すなわち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。
同様に、ラッチ回路ＬＣ２においても、ｎ型トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびｂＳＡＮによって駆動される。ｎ型トランジスタＴＮ７は、データ線ＤＱとセンスノードＳＮとの間に接続されている。ｎ型トランジスタＴＮ８は、データ線ｂＤＱとセンスノードｂＳＮとの間に接続されている。トランジスタＴＮ７およびＴＮ８の各ゲートは、カラム選択線ＣＳＬに接続されている。カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込む時に選択的に活性化される。これにより、センスノードＳＮおよびｂＳＮが、それぞれデータ線ＤＱおよびｂＤＱを介してＤＱバッファＤＱＢに接続される。データ線ＤＱおよびｂＤＱは、センスノードＳＮ、ｂＳＮにラッチされたデータを外部へ読み出し、あるいは、外部からのデータをセンスノードＳＮ、ｂＳＮへ伝送する。
ラッチ回路ＬＣ１、ＬＣ２は、ビット線ＢＬからのデータをセンスノードＳＮにラッチし、ビット線ｂＬＢからのデータをセンスノードｂＳＮにラッチする。また、ラッチ回路ＬＣ１、ＬＣ２は、データ線ＤＱからのデータをセンスノードＳＮにラッチし、データ線ｂＤＱからのデータをセンスノードｂＳＮにラッチする。
一方、フィードバック回路ＦＢがビット線ＢＬ、ｂＢＬに接続されている。フィードバック回路ＦＢは、ｐ型トランジスタＴＰ３およびＴＰ４、ｎ型トランジスタＴＮ３およびＴＮ４を含む。トランジスタＴＮ３およびＴＰ３は、フィードバック信号ＦＢＬｐとｂＦＢＬｎとの間に直列に接続されている。トランジスタＴＮ４およびＴＰ４は、フィードバック信号線ＦＢＬｐとｂＦＢＬｎとの間に直列に接続されている。
トランジスタＴＮ３のゲートは、トランジスタＴＮ４とＴＰ４との間の接続ノードＮ１とともにビット線ｂＢＬに接続されている。トランジスタＴＮ４のゲートは、トランジスタＴＮ３とＴＰ３との間の接続ノードＮ２とともにビット線ＢＬに接続されている。トランジスタＴＰ３のゲートは、センスノードＳＮに接続されている。トランジスタＴＰ４のゲートは、センスノードｂＳＮに接続されている。
フィードバック回路ＦＢは、フィードバック信号ＦＢＬｐおよびｂＦＢＬｎによって駆動される。フィードバック回路ＦＢは、センスノードＳＮおよびｂＳＮの電位を反転増幅した電位を、ビット線ＢＬおよびｂＢＬへ与える。即ち、センスノードＳＮが“Ｈ”レベル、ｂＳＮが“Ｌ”レベルである場合、フィードバック回路ＦＢは、ビット線ＢＬへ“Ｌ”レベル、ビット線ｂＢＬへ“Ｈ”レベルを与える。センスノードＳＮが“Ｌ”レベル、ｂＳＮが“Ｈ”レベルである場合、フィードバック回路ＦＢは、ビット線ＢＬへ“Ｈ”レベル、ビット線ｂＢＬへ“Ｌ”レベルを与える。
書込み回路ＷＣは、ｐ型トランジスタＴＰ６およびＴＰ７を含む。トランジスタＴＰ６は、データ線ｂＤＱとビット線ＢＬとの間に接続されている。トランジスタＴＰ７は、データ線ＤＱとビット線ｂＢＬとの間に接続されている。トランジスタＴＰ６およびＴＰ７の各ゲートは、ライトカラム選択線ｂＷＣＳＬに接続されている。ライトカラム選択線ｂＷＣＳＬは、外部からデータを書き込む時に選択的に活性化される信号線である。ライトカラム選択線ｂＷＣＳＬが活性化されると、書込み回路ＷＣは、センスアンプＳ／Ａを介することなく、データ線ｂＤＱおよびＤＱをビット線ＢＬおよびｂＢＬに直接接続することができる。
短絡トランジスタＴＰ５は、信号ｂＳＨＯＲＴによって制御される。短絡トランジスタＴＰ５は、プリチャージ時にセンスノードＳＮとｂＳＮとを同電位に維持し、読出しまたは書込み動作時にセンスノードＳＮとｂＳＮとの間を切断する。尚、本実施形態では信号ＳＡＰが常時活性状態であり、センスノードＳＮ，ｂＳＮはトランジスタＴＰ１、ＴＰ２を介して高レベル電圧ＶＢＬＨに接続されている。
図４は、本実施形態によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。当初、図３に示すメモリセルアレイＭＣＡＬ内のメモリセルＭＣ０がデータ“０”を格納しており、メモリセルＭＣ１がデータ“１”を格納しているものとする。さらに、データ“１”がメモリセルＭＣ０に書き込まれ、データ“０”がメモリセルＭＣ１に書き込まれるものとする。尚、非選択カラムのセンスアンプＳ／Ａは、選択ワード線ＷＬｉに接続されたメモリセルＭＣのうち書込み対象でない非選択メモリセルに、検出されたデータをそのままの論理状態でリストアする。
メモリセルアレイＭＣＡＲの動作は、メモリセルアレイＭＣＡＬの動作から容易に推測可能であるので、その説明を書略する。
データ書込みサイクルは、データ検出動作およびデータ書込み動作（あるいはリストア動作）を含む。データ書込み期間は、データ検出期間を含まず、メモリセルＭＣにデータを書き込む期間である。
プリチャージ状態（〜ｔ１）において、信号ＥＱＬおよびｂＳＨＯＲＴが活性状態である。よって、ビット線ＢＬ、ｂＢＬが同電位に固定されている。また、ｐ型トランジスタＴＰ５によって、センスノードＳＮおよびｂＳＮが同電位に保たれる。
尚、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もある。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
ｔ１において、信号ＥＱＬおよびｂＳＨＯＲＴが不活性状態となる。これにより、ビット線ＢＬとｂＢＬとの間が切断され、センスノードＳＮとｂＳＮとの間が切断される。それと同時に、或るワード線ＷＬｉ(ｉは整数)が選択的に活性化される。その他のワード線ＷＬは、データ保持状態（ＶＷＬＬ）に維持される。信号ΦＴを高レベルに活性化させる。これにより、ビット線ＢＬｊおよびｂＢＬｊ（ｊは整数）がセンスノードＳＮ、ｂＳＮにそれぞれ接続される。
信号ＳＡＰは常時活性状態にある。よって、ラッチ回路ＬＣ１が駆動し、高レベル電圧ＶＢＬＨがセンスノードＳＮ、ｂＳＮに接続される。負荷電流が、センスノードＳＮ、ｂＳＮおよびビット線ＢＬｊ、ｂＢＬｊを介してメモリセルＭＣ０、ＭＣ１に流れる。即ち、本実施形態は、ｐ型トランジスタＴＰ１、ＴＰ２が負荷電流を流す形態（ｐＭＯＳ負荷）である。ｔ１〜ｔ２において、センスノードＳＮとｂＳＮとの間に電位差（信号差）が生じる。信号差がセンスノードＳＮとｂＳＮとの間で充分な大きさに発展した時点（ｔ２）で、信号ΦＴを低レベルに不活性化し、センスノードＳＮ、ｂＳＮをそれぞれビット線ＢＬj、ｂＢＬjから切断する。
ｔ１からｔ２において、外部からの書込みデータがＤＱバッファＤＱＢに格納される。これにより、データ線ＤＱが論理ロウに立ち下がる。ｔ２において、信号ΦＴの非活性化とほぼ同時に、ライトカラム選択線ｂＷＣＳＬを活性化する。これにより、データ線ＤＱがトランジスタＴＰ７を介してビット線ｂＢＬｊに接続される。データ線ｂＤＱがトランジスタＴＰ６を介してビット線ＢＬｊに接続される。すなわち、書込みトランジスタＴＰ７は、データ線ＤＱからのデータを、センスアンプＳ／Ａを介することなくビット線ｂＢＬｊへ伝達する。書込みトランジスタＴＰ６は、データ線ｂＤＱからのデータを、センスアンプＳ／Ａを介することなくビット線ＢＬｊへ伝達する。ただし、書込み回路ＷＣは、ｐ型トランジスタで構成されているため、高レベル電位ＶＢＬＨを伝達しやすいものの、低レベル電位ＶＳＳを伝達し難い。このため、ｔ２〜ｔ４の期間においては、ビット線ＢＬｊはＶＢＬＨに立ち上がるが、ビット線ｂＢＬｊはＶＳＳまで充分に立ち下がらない場合がある。
ｔ３において、カラム選択線ＣＳＬが活性化される。選択されたカラムのデータ線ＤＱ、ｂＤＱは、センスノードＳＮ、ｂＳＮにそれぞれ接続される。これにより、センスノードＳＮ、ｂＳＮの論理は反転する。これは、書込みデータがデータ線ＤＱ、ｂＤＱからセンスノードＳＮ、ｂＳＮへ伝達されたことを意味する。ラッチ回路ＬＣ１、ＬＣ２が書込みデータをセンスノードＳＮ、ｂＳＮにラッチする。
ｔ４において、フィードバック回路ＦＢが活性化される。フィードバック信号ＦＢＬｐおよびｂＦＢＬｎがそれぞれ論理ハイおよび論理ロウになる。これによって、フィードバック回路ＦＢは、センスノードＳＮおよびｂＳＮにラッチされた書込みデータをそれぞれビット線ｂＢＬｊおよびＢＬｊに伝達する。このとき、ビット線ｂＢＬｊは、低レベル電位ＶＳＳまで充分に低下することができる。ｔ５において、データ書込みサイクルが終了し、ＦＢＣメモリはプリチャージ状態に入る。
このように、本実施形態では、センスアンプＳ／Ａ（センスノードＳＮ、ｂＳＮ）を介することなく、書込み回路ＷＣがデータ線ＤＱ，ｂＤＱからの書込みデータを直接ビット線ｂＢＬｊ、ＢＬｊへ伝達する。これにより、ｔ２〜ｔ５において、データ“１”がメモリセルＭＣへ書き込まれる。尚、データ“０” の書込み動作は、実質的にｔ４〜ｔ５において実行される。その結果、本実施形態では、データ書込みサイクル期間（ｔ１〜ｔ５）を一定とすれば、データ“１”の書込み期間を従来よりも実質的に長くすることができる。これは、データ書込みサイクルに対するデータ“１”の書込み期間の割合が従来よりも大きくなることを意味する。一方、データ“１”の書込み期間を一定とすれば、データ書込みサイクル自体を実質的に短くすることができる。即ち、データ書込みサイクルを短縮し、動作を高速にすることができる。
データ“０”の書込みでは、メモリセルＭＣのボディ−ドレイン間の順バイアスを利用して、ボディＢのホールをビット線へ引き抜く。データ“１”の書込みでは、ワード線の高レベル電圧ＶＷＬＨおよびビット線の高レベル電圧ＶＢＬＨによりインパクトイオン化を引き起こし、これによってホールをボディＢに蓄積する。
（第１の実施形態の変形例）
図５は、第１の実施形態の変形例によるセンスアンプＳ／Ａの構成を示す回路図である。上記第１の実施形態では、書込み回路ＷＣは、ｐ型トランジスタＴＰ６、ＴＰ７で構成されている。しかし、書込み回路ＷＣは、ＣＭＯＳ（Complementary MOS）で構成されてもよい。即ち、書込み回路ＷＣは、互いに並列に接続されたｐ型トランジスタＴＰ６およびｎ型トランジスタＴＮ６０と、互いに並列に接続されたｐ型トランジスタＴＰ７およびｎ型トランジスタＴＮ７０とを含む。トランジスタＴＮ６０およびＴＮ７０のゲートは、ライトカラム信号線ＷＣＳＬ（ｂＷＣＬＳの反転信号）を受ける。
この場合、ｎ型トランジスタＴＮ６０またはＴＮ７０が、低レベル電圧ＶＳＳをデータ線ＤＱ、ｂＤＱからビット線ＢＬｊ、ｂＢＬｊへ直接に伝達することができる。このため、図４に示すｔ２の直後に、ビット線ｂＢＬは低レベル電位ＶＳＳに立ち下がる。その結果、本変形例では、データ書込みサイクルにおけるデータ“１”の書込み期間の割合だけでなく、データ“０”の書込み期間の割合も大きくなる。
尚、フィードバック回路ＦＢは、書込み対象でない非選択カラムにおいてセンスアンプＳ／ＡにラッチされたデータをメモリセルＭＣへ書き戻す（リストアする）ために必要となる。
（第２の実施形態）
図６は、第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図である。第２の実施形態では、信号ｂＳＡＮが常時活性状態にある。ｎ型トランジスタＴＮ１、ＴＮ２が負荷電流を流す形態（ｎＭＯＳ負荷）である。この場合、ラッチ回路ＬＣ２が負荷電流をメモリセルＭＣから流す（引き込む）。短絡トランジスタは、ｎ型トランジスタＴＮ１１０で構成されている。トランジスタＴＮ１１０は、信号ＳＨＯＲＴ（ｂＳＨＯＲＴの反転信号）によって制御される。
また、第２の実施形態はｎＭＯＳ負荷を用いているので、トランジスタＴＰ６は、データ線ＤＱとビット線ＢＬとの間に接続されている。トランジスタＴＰ７は、データ線ｂＤＱとビット線ｂＢＬとの間に接続されている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
図７は、第２の実施形態によるＦＢＣメモリの書込み動作を示すタイミング図である。第２の実施形態では、信号ｂＳＡＮが常時活性状態にある。プリチャージ時において、短絡トランジスタＴＮ１１０により、センスノードＳＮとｂＳＮとが同電位に維持される。ビット線ＢＬ、ｂＢＬは、ＶＳＬ（＞ＶＳＳ）に維持されている。ｔ１〜ｔ２のデータ検出時において、ｎ型トランジスタＴＮ１、ＴＮ２からなるラッチ回路ＬＣ２がメモリセルＭＣから負荷電流を引き込む。即ち、負荷電流は、メモリセルＭＣからラッチ回路ＬＣ２へ流れる。これにより、ビット線ＢＬｊ、ｂＢＬｊの電圧が低下するとき、かつ、センスノードＳＮ、ｂＳＮの電圧が上昇するときに、データ“０”とデータ“１”との信号差が発展する。ｔ２以降の動作は、図４に示すｔ２以降の動作と同様である。
第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
第２の実施形態による書込み回路ＷＣは、第１の実施形態の変形例のように、ＣＭＯＳで構成されていてもよい。これにより、第２の実施形態は、第１の実施形態の変形例と同様の効果を得ることができる。
（第２の実施形態の変形例）
図８は、第２の実施形態の変形例によるＦＢＣメモリのデータ書込みサイクルを示すタイミング図である。本変形例では、ｔ１以前のプリチャージ状態において、データ線ＤＱ，ｂＤＱが既に外部からの書込みデータを伝達している。ｔ１において、ライトカラム信号ｂＷＣＳＬが活性化され、書込み回路ＷＣがデータ線ＤＱ、ｂＤＱをそれぞれビット線ＢＬｊ、ｂＢＬｊに接続する。よって、ｔ１においてデータ“１”の書込みが開始される。データ検出は、書込み対象でない非選択カラムのメモリセルＭＣに対して行われる。書込み対象である選択カラムのメモリセルＭＣに格納されたデータは、実質的に検出されない。本変形例のｔ２以降の動作は、第２の実施形態の動作と同様である。
このように本変形例は、センスアンプＳ／Ａが非選択メモリセルＭＣのデータ検出を開始するのとほぼ同時に、書込みトランジスタＴＰ６がビット線ＢＬとデータ線ＤＱとの間を接続する。書込みトランジスタＴＰ７がビット線ｂＢＬとデータ線ｂＤＱとの間を接続する。これにより、さらに、データ書込みサイクル期間に対するデータ“１”の書込み期間の割合を大きくすることができる。あるいは、データ書込みサイクルをさらに短縮することができる。
尚、第２の実施形態の変形例は、第１の実施形態に適用することができる。即ち、図４に示すｔ１以前において、データ線ＤＱ，ｂＤＱが既に外部からの書込みデータを伝達しており、ｔ１において、ライトカラム信号ｂＷＣＳＬが活性化され、書込み回路ＷＣがデータ線ＤＱ、ｂＤＱをそれぞれビット線ｂＢＬ、ＢＬに接続してよい。これにより、第１の実施形態は、さらに、データ書込みサイクル期間に対するデータ“１”の書込み期間の割合を大きくすることができる。あるいは、データ書込みサイクルをさらに短縮することができる。
図４に示す構成は、ｐＭＯＳ負荷を用いている。このため、フィードバック回路ＦＢは、センスノードＳＮ，ｂＳＮの電位を反転して、それぞれビット線ＢＬｊ、ｂＢＬｊに与える。書込み回路ＷＣを介してデータ線ｂＤＱ，ＤＱからビット線ＢＬ、ｂＢＬに与えられたデータは、図８のｔ１〜ｔ２において、それぞれセンスノードＳＮ、ｂＳＮにも転送される。このため、ｔ４では、フィードバック回路ＦＢを活性化する前に、カラム選択線ＣＳＬを活性化させる必要がある。これにより、書込み回路ＷＣからのデータとは逆論理のデータが、データ線ＤＱ、ｂＤＱからセンスノードＳＮ、ｂＳＮに書き込まれる。
（第３の実施形態）
図９は、第３の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図である。第３の実施形態では、センスアンプＳ／Ａは、１セル／ビットで動作する。１セル／ビットとは、１つのメモリセルＭＣが１ビットデータを記憶する方式である。センスアンプＳ／Ａは、１つのメモリセルＭＣのデータを、外部から受けた基準データあるいはダミーセルによって生成された基準データを用いて検出する。
また、第３の実施形態は、オープンビット線構成を採用している。従って、センスアンプＳ／Ａは、その両側に配置されたメモリセルアレイＭＣＡＬ、ＭＣＡＲのそれぞれのビット線ＢＬＬ、ＢＬＲに接続されている。センスアンプＳ／Ａは、ビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する場合には、ビット線ＢＬＲから基準データを受け、逆に、ビット線ＢＬＲに接続されたメモリセルＭＣのデータを検出する場合には、ビット線ＢＬＬから基準データを受ける。
第３の実施形態では、フィードバック回路が設けられていないが、カレントミラー型電流負荷回路ＣＬＣがセンスノードＳＮとｂＳＮとの間に設けられている。電流負荷回路ＣＬＣは、信号ｂＬＯＡＤＯＮが論理ロウに活性化されたときに、直列接続された２つのｐ型トランジスタを介して高レベル電圧ＶＢＬＨをセンスノードＳＮ、ｂＳＮに接続し、センスノードＳＮおよびｂＳＮに等しい電圧を印加する。これにより、データ検出時に、センスアンプＳ／ＡはメモリセルＭＣに負荷電流を流すことができる。
第３の実施形態において、ｐ型トランジスタＴＰ６は、ビット線ＢＬＬとデータ線ｂＤＱとの間に接続されている。ｐ型トランジスタＴＰ７は、ビット線ＢＬＲとデータ線ＤＱとの間に接続されている。これにより、書込み回路ＷＣは、センスアンプＳ／Ａを介することなく、データ線ＤＱおよびｂＤＱをビット線ＢＬＲおよびＢＬＬに直接接続することができる。
トランジスタＴＰ６およびＴＰ７は、それぞれライトカラム選択線ｂＷＣＳＬＬ、ｂＷＣＳＬＲによって制御される。ライトカラム選択線ｂＷＣＳＬＬ、ｂＷＣＳＬＲは、図４に示す信号ｂＷＣＳＬと同じように駆動される。第３の実施形態のその他の信号線の動作は、図４に示す動作と同様でよい。これにより、本発明は、１セル／ビット方式のＦＢＣメモリにも適用可能であることが分かる。
尚、第１の実施形態の変形例のように、書込み回路ＷＣは、ＣＭＯＳで構成されていてもよい。即ち、書込み回路ＷＣは、互いに並列に接続されたｐ型トランジスタＴＰ６およびｎ型トランジスタＴＮ６０と、互いに並列に接続されたｐ型トランジスタＴＰ７およびｎ型トランジスタＴＮ７０とを含んでもよい。これにより、第３の実施形態は、第１の実施形態の変形例の効果も得ることができる。
電流負荷回路ＣＬＣは、ｐ型トランジスタで構成され、高レベル電圧ＶＢＬＨをセンスノードＳＮ，ｂＳＮに接続していた。しかし、電流負荷回路ＣＬＣは、ｎ型トランジスタで構成され、低レベル電圧ＶＳＳをセンスノードＳＮ，ｂＳＮに接続してもよい。この場合、第２の実施形態と同様に、電流負荷回路ＣＬＣは、メモリセルＭＣから電流を引き込むように動作する。
さらに、第３の実施形態は、第２の実施形態の変形例を組み合わせてもよい。即ち、非選択メモリセルＭＣのデータ検出を開始するのとほぼ同時に、書込みトランジスタＴＮ６およびＴＰ７を導通状態にしてよい。これにより、第３の実施形態は、第２の実施形態の変形例と同様の効果を得ることができる。
図１０は、ライトカラム選択線ｂＷＣＳＬの生成回路を示す構成図である。この生成回路は、ＮＡＮＤゲートＧ１０および遅延回路Ｄ１０を備えている。ＮＡＮＤゲートＧ１０は、カラムデコーダ信号ＣＤＣｎおよびライトイネーブル信号ＷＥを入力する。ＮＡＮＤゲートＧ１０の出力は、遅延回路Ｄ１０に接続されている。ＮＡＮＤゲートＧ１０の出力信号は、所定期間だけ遅延されて、ライトカラム選択線ｂＷＣＳＬとして出力される。
ライトイネーブル信号ＷＥは、データ書込み動作時に論理ハイに活性化される信号である。よって、ライトイネーブル信号ＷＥは、図４等のｔ２〜ｔ５またはｔ１〜ｔ５において活性化されている。
カラムデコーダ信号ＣＤＣｎは、カラム選択時に論理ハイに活性化される信号である。カラムデコーダ信号ＣＤＣｎは、図４等のｔ１以前に活性化されている。
遅延回路Ｄ１０は、ライトカラム選択線ｂＷＣＳＬを活性化させるタイミングを決定する。
これにより、カラムアドレスで指定されたカラムのライトカラム選択線ｂＷＣＳＬは、ライトイネーブル信号ＷＥ、カラムデコーダ信号ＣＤＣｎおよび遅延回路Ｄ１０に基づいて、データ書込み動作中に所定のタイミングで活性化され得る。
本発明に係る第１の実施形態に従ったＦＢＣメモリの構成を示す図。 ＦＢＣの断面図。 第１の実施形態によるセンスアンプＳ／Ａの構成を示す回路図。 第１の実施形態によるＦＢＣメモリの書込み動作を示すタイミング図。 第１の実施形態の変形例によるセンスアンプＳ／Ａの構成を示す回路図。 第２の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図。 第２の実施形態によるＦＢＣメモリの書込み動作を示すタイミング図。 第２の実施形態の変形例によるＦＢＣメモリの書込み動作を示すタイミング図。 第３の実施形態に従ったＦＢＣメモリのセンスアンプＳ／Ａの構成を示す回路図。 ライトカラム選択線ｂＷＣＳＬの生成回路を示す構成図。
ＭＣ…メモリセル
Ｓ／Ａ…センスアンプ
ＷＬ…ワード線
ＢＬ、ｂＢＬ…ビット線
ＬＣ１、ＬＣ２…ラッチ回路
ＦＢ…フィードバック回路
ＷＣ…書込み回路
ＤＱ、ｂＤＱ…データ線
ＳＮ、ｂＳＮ…センスノード

Claims (5)

  1. 電気的に浮遊状態のボディを含み、該ボディ内のキャリアの数によってデータを記憶する複数のメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、
    前記第１および前記第２のビット線にそれぞれ接続された第１のセンスノードおよび第２のセンスノードと、
    前記第１のビット線からのデータを前記第１のセンスノードにラッチし、前記第２のビット線からのデータを前記第２のセンスノードにラッチするラッチ回路と、
    前記第１のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第１のセンスノードへ伝送する第１のデータ線と、
    前記第２のセンスノードにラッチされたデータを外部へ読み出し、あるいは、外部からのデータを前記第２のセンスノードへ伝送する第２のデータ線と、
    前記第１および前記第２のセンスノードを介することなく、前記第１のビット線と前記第１または前記第２のデータ線との間に接続された第１の書込みトランジスタと、
    前記第１および前記第２のセンスノードを介することなく、前記第２のビット線と前記第１または前記第２のデータ線との間に接続された第２の書込みトランジスタとを備え、
    データ書込みにおいて、前記第１の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第１のビット線へ伝達し、あるいは、前記第２の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第２のビット線へ伝達することを特徴とする半導体記憶装置。
  2. データ書込みにおいて、前記第１および前記第２のセンスノードおよび前記ラッチ回路を含むセンスアンプが前記メモリセルのデータを検出する期間中あるいは直後に、前記第１の書込みトランジスタが前記第１のビット線と前記第２のデータ線との間を接続し、かつ、前記第２の書込みトランジスタが前記第２のビット線と前記第１のデータ線との間を接続することを特徴とする請求項１に記載の半導体記憶装置。
  3. データ書込みにおいて、前記第１および前記第２のセンスノードおよび前記ラッチ回路を含むセンスアンプが前記メモリセルのデータの検出を開始するのとほぼ同時に、前記第１の書込みトランジスタが前記第１のビット線と前記第１のデータ線との間を接続し、かつ、前記第２の書込みトランジスタが前記第２のビット線と前記第２のデータ線との間を接続することを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記第１および前記第２のセンスノードにラッチされた前記第１および前記第２のデータ線からのデータを、それぞれ前記第２および前記第１のビット線に伝達するフィードバック回路をさらに備え、
    データ書込みにおいて、前記第１および前記第２の書込みトランジスタが導通した後に、前記フィードバック回路は、前記第１および前記第２のデータ線からのデータをそれぞれ前記第２および前記第１のビット線、あるいは、前記第１および前記第２のビット線に伝達することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
  5. データを記憶する複数のメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記メモリセルへ、あるいは、前記メモリセルからデータを伝達する第１のビット線および第２のビット線と、前記第１および前記第２のビット線にそれぞれ対応する第１および第２のセンスノードと、前記第１および前記第２のセンスノードに対応する第１および第２のデータ線と、前記第１のビット線と前記第１または前記第２のデータ線との間に設けられた第１の書込みトランジスタと、前記第２のビット線と前記第１または前記第２のデータ線との間に設けられた第２の書込みトランジスタとを備えた半導体記憶装置の駆動方法であって、
    データ書込みにおいて、前記第１の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第１のビット線へ伝達し、あるいは、前記第２の書込みトランジスタが、前記第１または前記第２のデータ線からのデータを前記第２のビット線へ伝達することを具備した半導体記憶装置の駆動方法。
JP2009003714A 2009-01-09 2009-01-09 半導体記憶装置および半導体記憶装置の駆動方法 Pending JP2010160865A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009003714A JP2010160865A (ja) 2009-01-09 2009-01-09 半導体記憶装置および半導体記憶装置の駆動方法
US12/684,674 US20100177573A1 (en) 2009-01-09 2010-01-08 Semiconductor memory device and semiconductor memory device driving method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009003714A JP2010160865A (ja) 2009-01-09 2009-01-09 半導体記憶装置および半導体記憶装置の駆動方法

Publications (1)

Publication Number Publication Date
JP2010160865A true JP2010160865A (ja) 2010-07-22

Family

ID=42318994

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009003714A Pending JP2010160865A (ja) 2009-01-09 2009-01-09 半導体記憶装置および半導体記憶装置の駆動方法

Country Status (2)

Country Link
US (1) US20100177573A1 (ja)
JP (1) JP2010160865A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174920B2 (en) 2009-03-17 2012-05-08 Kabushiki Kaisha Toshiba Semiconductor memory device and driving method of the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574143A (ja) * 1991-09-10 1993-03-26 Nec Corp 半導体記憶装置
JPH05258567A (ja) * 1992-03-10 1993-10-08 Oki Electric Ind Co Ltd 半導体記憶装置
JPH08147975A (ja) * 1994-11-14 1996-06-07 Sony Corp 半導体メモリ回路
JP2008140505A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
JP2008204579A (ja) * 2007-02-22 2008-09-04 Toshiba Corp 半導体記憶装置
JP2008204538A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621725B2 (en) * 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
JP2007323700A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0574143A (ja) * 1991-09-10 1993-03-26 Nec Corp 半導体記憶装置
JPH05258567A (ja) * 1992-03-10 1993-10-08 Oki Electric Ind Co Ltd 半導体記憶装置
JPH08147975A (ja) * 1994-11-14 1996-06-07 Sony Corp 半導体メモリ回路
JP2008140505A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
JP2008204538A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 半導体記憶装置
JP2008204579A (ja) * 2007-02-22 2008-09-04 Toshiba Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174920B2 (en) 2009-03-17 2012-05-08 Kabushiki Kaisha Toshiba Semiconductor memory device and driving method of the same

Also Published As

Publication number Publication date
US20100177573A1 (en) 2010-07-15

Similar Documents

Publication Publication Date Title
US7539043B2 (en) Semiconductor memory device
US7869274B2 (en) Semiconductor memory device
US7626879B2 (en) Semiconductor memory device
US7616510B2 (en) Dynamic semiconductor storage device and method for operating same
US7804731B2 (en) Semiconductor memory device and driving method therefor
JP2007207358A (ja) 半導体記憶装置
US7855917B2 (en) Semiconductor memory device and driving method thereof
JP5032148B2 (ja) 半導体記憶装置
JP2008052876A (ja) 半導体記憶装置
JP2009099174A (ja) 半導体記憶装置
JP4373972B2 (ja) 半導体記憶装置
US7539069B2 (en) Semiconductor memory device
US7480198B2 (en) Semiconductor memory device and driving method of semiconductor memory device
US8174920B2 (en) Semiconductor memory device and driving method of the same
JP2010160865A (ja) 半導体記憶装置および半導体記憶装置の駆動方法
JP4149961B2 (ja) 半導体記憶装置
JP5032149B2 (ja) 半導体記憶装置
JP4195427B2 (ja) 半導体記憶装置
JP2009070508A (ja) 半導体記憶装置およびその駆動方法
JP2009193616A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110318

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120608

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121030