JP2008204579A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルMCと、メモリセルのゲートに接続されたワード線WLと、メモリセルのデータを伝達するビット線対BLL、bBLLと、ビット線対に接続され、メモリセルのデータを伝達するセンスノード対SN、bSNと、ビット線対とセンスノード対との間に接続された複数のトランスファゲートTGLと、センスノード対の一方に第1のハイレベル電位VBLH1をラッチし、その他方にロウレベル電位VSSをラッチするラッチ回路と、書込み時または書戻し時に、センスノード対にラッチされた電位に応じて、第1のハイレベル電位よりも高い第2のハイレベル電位VBLH2をビット線対の一方へ印加するレベルシフタLSLとを備えている。
【選択図】図3
Description
S/A…センスアンプ
WL…ワード線
BLL、bBLL…ビット線
SN、bSN…センスノード
TGL…トランスファゲート
VBLH1…第1のハイレベル電位
VBLH2…第2のハイレベル電位
VSS…ロウレベル電位
LC1、LC2…ラッチ回路
LSL…レベルシフタ
Claims (5)
- 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
前記メモリセルのゲートに接続されたワード線と、
前記メモリセルに接続され、前記メモリセルのデータを伝達するビット線対と、
前記ビット線対に接続され、前記メモリセルのデータを伝達するセンスノード対と、
前記ビット線対と前記センスノード対との間に接続された複数のトランスファゲートと、
前記センスノード対の一方に第1のハイレベル電位をラッチし、前記センスノード対の他方にロウレベル電位をラッチするラッチ回路と、
データの書込み時またはデータの書戻し時に、前記センスノード対にラッチされた電位に応じて、前記第1のハイレベル電位よりも高い第2のハイレベル電位を前記ビット線対の一方へ印加するレベルシフタとを備えた半導体記憶装置。 - 前記レベルシフタは、
データの書込み時またはデータの書戻し時に前記第2のハイレベル電位を供給する第1の信号線と前記ビット線対のうち第1のビット線との間に接続された第1導電型の第1のトランジスタであって、該第1のトランジスタのゲートは、前記ビット線対のうち第2のビット線に接続されている第1のトランジスタと、
前記第1の信号線と前記第2のビット線との間に接続された第1導電型の第2のトランジスタであって、該第2のトランジスタのゲートは、前記第1のビット線に接続されている第2のトランジスタと、
データの書込み時またはデータの書戻し時に前記ロウレベル電位を供給する第2の信号線と前記第1のビット線との間に接続された第2導電型の第3のトランジスタであって、該第3のトランジスタのゲートは、前記第2のビット線に対応するセンスノードに接続されている第3のトランジスタと、
前記第2の信号線と前記第2のビット線との間に接続された第2導電型の第4のトランジスタであって、該第4のトランジスタのゲートは、前記第1のビット線に対応するセンスノードに接続されている第4のトランジスタとを含むことを特徴とする請求項1に記載の半導体記憶装置。 - データの書込み時またはデータの書戻し時に、前記第2の信号線を前記ロウレベル電位へ活性化した後に、前記第1の信号線を前記第2のハイレベル電位へ活性化することを特徴とする請求項2に記載の半導体記憶装置。
- 前記メモリセルから読み出したデータを該メモリセルへ書き戻すリフレッシュ動作におけるデータ書戻し時には、前記レベルシフタは、前記第1のハイレベル電位を前記ビット線対の一方へ印加することを特徴とする請求項1に記載の半導体記憶装置。
- 前記ラッチ回路は、前記第1から第4のトランジスタよりもゲート絶縁膜の膜厚が薄い複数のトランジスタで形成されていることを特徴とする請求項2に記載の半導体記憶装置。
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