JP2009170023A - 半導体記憶装置 - Google Patents

Abstract

【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ソース層と、ドレイン層と、ボディと、ボディの第１面と第２面に面する第１および第２のゲート電極と、ゲート電極を駆動するドライバと、センスアンプとを備え、リフレッシュ動作のうち第１のリフレッシュでは、第１のゲート電位は読出し／書込み時の第１のゲート電位と同極性の電位であり、第２のゲート電位は読出し／書込み時の第１のゲート電位と逆極性の電位であり、第２のリフレッシュ動作では、第１のゲート電位は読出し／書込み時の第１のゲート電位と逆極性の電位であり、第２のゲート電位は読出し／書込み時の第１のゲート電位に対して逆極性の電位であり、第１のリフレッシュ動作における第２のゲート電位は、第２のリフレッシュ動作における第２のゲート電位よりもソース層の電位に近い。
【選択図】図４

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に係わり、例えば、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。

近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。

ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、通常の読出し／書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。

また、ＦＢＣメモリは、メモリセルに電流を流してデータを書き込むため、電流駆動用のドライバのサイズを大きくする必要がある。よって、メモリセル自体は小さいにもかかわらず、メモリ全体のサイズ（チップサイズ）はそれほど小さくならない。即ち、メモリセルがチップに占める割合(セル占有率（cell efficiency)）が小さい。

上記問題に対処するために、ブロックリフレッシュが提案されている（特許文献１および特許文献２）。ブロックリフレッシュは、インパクトイオン化で“１”セルのみに正孔を供給し、次にチャージポンピング現象を利用して“０”セルおよび“１”セルの両方から正孔を引き抜く方法である。チャージポンピング現象は、シリコン基板とゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから引き抜かれる現象である。従って、界面準位の密度が重要である。界面準位の密度は、一般に、１０^１０ｃｍ^‐２程度である。よって、例えば、０．１μｍ×０．１μｍの面積を有するチャンネルに対して平均約1個の界面準位が存在することになる。つまり、界面準位の無いメモリセルが、かなりの高い確率で存在する。このように界面準位の無いメモリセルにとっては、ブロックリフレッシュ方式は有効ではなく、実用的な方法とは言えない。
P.Fazan, S.Okhonin and M.Nagoga, "A new block refresh concept for SOI floating body memories"IEEE Int. SOI Conference, pp.15-16, Sept., 2003. 米国特許第６, ９８２, ９１８号明細書 米国特許第７, １７０, ８０７号明細書

リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
前記メモリセルの論理データの劣化を回復させる周期的に実行するリフレッシュ動作が、第１のリフレッシュ動作と第２のリフレッシュ動作を含み、
前記第１のリフレッシュ動作では、前記第１のゲート電極の電位は、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流が流れ込むように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して同極性の電位であり、前記第２のゲート電極の電位は、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、
前記第２のリフレッシュ動作では、前記第１のゲート電極の電位は、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、前記第２のゲート電極の電位は、前記ボディ領域から前記第２のゲート電極へ第２の電流が流れ出るように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、
前記第１のリフレッシュ動作における前記第２のゲート電極の電位は、前記第２のリフレッシュ動作における前記第２のゲート電極の電位よりも前記ソース層の電位に近いことを特徴とする。

本発明による半導体記憶装置は、リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れている。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、フロントワード線ＦＷＬＬ０〜ＦＷＬＬｎ、ＦＷＬＲ０〜ＦＷＬＲｎ（以下、ＦＷＬともいう）と、バックワード線ＢＷＬＬ，ＢＷＬＲ（以下、ＢＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。

メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。フロントワード線ＦＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのフロントゲート（第１のゲート電極）としての機能を兼ね備える。ワード線ＷＬフロントワード線ＦＷＬは、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。バックワード線ＢＷＬは、ワード線ＷＬフロントワード線ＦＷＬと同様にロウ方向に延伸し、メモリセルＭＣのバックゲート（第２のゲート電極）としての機能を兼ね備える。バックワード線ＢＷＬも、ワード線ＷＬフロントワード線ＦＷＬと同様に、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に（ｍ＋１）本ずつ設けられている。ワード線ＷＬフロントワード線ＦＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。

データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。この動作方式は、１セル／ビット（シングルセル）方式と呼ばれる。

代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この動作方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の動作方式にも適用できる。

ロウデコーダＲＤは、複数のワード線ＷＬフロントワード線ＦＷＬのうち特定のフロントワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択フロントワード線に電圧を印加することによって、この選択フロントワード線を活性化させる。また、ロウデコーダＲＤは、複数のバックワード線ＢＷＬのうち特定のバックワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択バックワード線に電圧を印加することによって、この選択バックワード線を活性化させる。

カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）を介してセンスアンプＳ／Ａからデータを読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。

図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。本実施形態において、メモリセルMCは、Ｎ型ＦＥＴで構成されている。半導体層としてのＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、第１のゲート絶縁膜７０１、第２のゲート絶縁膜７２およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。

第１のゲート絶縁膜７１は、ボディ５０の上面に設けられており、第２のゲート絶縁膜７２は、上面とは反対側のボディ５０の底面に設けられている。フロントワード線（第１のゲート電極）ＦＷＬは、第１のゲート絶縁膜７１を介してボディ５０の上面に設けられている。バックワード線（第２のゲート電極）ＢＷＬは、第２のゲート絶縁膜７２を介してボディ５０の底面に設けられている。本実施形態では、バックワード線ＢＷＬは、ＢＯＸ層２０中に埋め込まれるようにして設けられている。第２のゲート絶縁膜７２の膜厚は、第１のゲート絶縁膜７１の膜厚と同程度かそれよりも薄い。第２のゲート絶縁膜７２の膜厚は、ボディ５０とバックワード線ＢＷＬとの間にダイレクトトンネル電流が流れる程度の厚みである。例えば、第２のゲート絶縁膜７２の膜厚は、３ｎｍ以下である。尚、第２のゲート絶縁膜７２の膜厚が第１のゲート絶縁膜７１の膜厚と等しい場合、後述するＦｉｎ型ＦＢＣにおいて、第１および第２のゲート絶縁膜７１および７２を同時に形成することができる（図９および図１０参照）。従って、第２のゲート絶縁膜７２の膜厚を第１のゲート絶縁膜７１の膜厚と等しくすることによって、Ｆｉｎ型ＦＢＣメモリの製造が容易となるというメリットがある。

メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、フロントワード線ＦＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。バックワード線ＢＷＬの電圧は、例えば、−２０．５Ｖに固定されている。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。

メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、フロントワード線ＦＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、フロントワード線ＦＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。これによりメモリセルＭＣを線形領域で動作させる。バックワード線ＢＷＬの電圧は、例えば、−２０．５Ｖに固定されている。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化により“０”セルが “１”セルに変化してしまう危険性があるからである。

リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。より詳細には、リフレッシュ動作は、“１”セルにホールを補充し、尚且つ、“０”セルからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。

従来のリフレッシュでは、センスアンプがメモリセルＭＣのデータを一旦読み出しかつ該データと同一論理データをメモリセルＭＣへ書き戻す。しかし、本実施形態によるリフレッシュでは、センスアンプはメモリセルＭＣのデータを読み出さない。本実施形態によるリフレッシュでは、データ読出しを行うことなく、“０”セルおよび“１”セルの両方に対して適切な同一フロントワード線電位ＶＦＷＬ、適切な同一バックワード線電位ＶＢＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を自律的にリフレッシュする。このようなリフレッシュを“自律リフレッシュ（autonomous refresh）”という。フロントワード線電位ＶＦＷＬ、バックワード線電位ＶＢＷＬおよびビット線電位ＶＢＬの満たすべき条件は後述する。

図３は、本実施形態による自律リフレッシュを示す概念図である。本実施形態では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの各電圧を独立に制御する。フロントワード線ＦＷＬの電圧を制御することによって、フロント側のチャネル部でインパクトイオン化を生じさせる。インパクトイオン化電流がドレイン４０からボディ５０へ流れることによってボディ５０にホールが蓄積される。これと同時に、バックワード線ＢＷＬの電圧を制御することによって、トンネル電流をボディ５０からバックワード線ＢＷＬへ流す。トンネル電流がボディ５０からバックワード線ＢＷＬへ流れることによってボディ５０内のホールがバックワード線ＢＷＬへ放出される（消滅する）。トンネル電流のボディ５０からの流出は、バックワード線ＢＷＬからボディ５０への電子注入と換言してもよい。

インパクトイオン化電流およびトンネル電流は、図５に示すように１つの不安定な平衡点の両側に２つの安定な平衡状態を有する。インパクトイオン化電流およびトンネル電流を全メモリセルＭＣに同時に流すことによって、メモリセルＭＣは、２つの安定な平衡状態のいずれかに収束する。従って、一方をデータ“１”とし、他方をデータ“０”とすれば、“０”セルおよび“１”セルのデータ劣化が不安定な平衡点を超えない限りにおいて、インパクトイオン化電流およびトンネル電流を全メモリセルＭＣに同時に流すことによって、全メモリセルＭＣを自律的にリフレッシュすることができる。

図４は、本実施形態による自律リフレッシュ動作（以下単に、リフレッシュともいう）を示すタイミング図である。横軸が時間を示し、縦軸が電圧を示す。図４では、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよびボディ電位Ｂｏｄｙ１およびＢｏｄｙ０を示している。Ｂｏｄｙ１は、“１”セルのボディ電位を示し、Ｂｏｄｙ０は、“０”セルのボディ電位を示す。また、図４は、外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が実行されないデータ保持モード（待機状態）における自律リフレッシュ動作を示している。ソース線ＳＬの電位は、例えば、接地電位（０Ｖ）に固定されている。

データ保持モードでは、外部からのアクセスがない。しかし、ｐｎ接合部でのリーク電流、ＧＩＤＬ（Gate Induced Drain Leakage）等のディスターブ電流により、“１”セルと“０”セルとの信号差は、次第に低下（劣化）していく。従って、データ保持モードであっても、リフレッシュ動作を実行する必要がある。

本実施形態によるデータ保持モードでは、リフレッシュ動作が常時実行されている。リフレッシュ動作は第１のリフレッシュ動作と第２のリフレッシュ動作とから成り、データ保持モードでは、第１のリフレッシュ動作および第２のリフレッシュ動作が周期的に繰り返される。第１のリフレッシュ動作および第２のリフレッシュ動作の実行周期をリフレッシュ周期または１サイクルという。

（第１のリフレッシュ動作）
時点ｔ０において、ＦＢＣメモリは、第２のリフレッシュ動作(“０”ｒｅｆｒｅｓｈ)から第１のリフレッシュ状態(“１”ｒｅｆｒｅｓｈ)へ遷移する。ｔ０〜ｔ１において、フロントワード線ＦＷＬの電位をデータ保持レベルＶＦＷＬ＿ｏｆｆからソース線ＳＬの電位（接地電位）よりも高い高レベル電位ＶＦＷＬ＿ｏｎへ上昇させる。これと同時に、バックワード線ＢＷＬの電位を第２のリフレッシュ動作の電位ＶＢＷＬ＿ｏｎからソース線ＳＬの電位（接地電位）に近いレベル電位ＶＢＷＬ＿ｏｆｆへ上昇させる。高レベル電位ＶＦＷＬ＿ｏｎは、アクティブモードにおけるデータ読出しまたはデータ書込み時の第１のゲート電極の電位と同極性の電位であるが、データ読出しまたはデータ書込み時の第１のゲート電極の電位よりも低い電位である。高レベル電位ＶＦＷＬ＿ｏｎをデータ読出しまたはデータ書込み時の第１のゲート電極の電位よりも低くすることによって、“０”セルにおけるインパクトイオン化を抑制しつつ、“１”セルのみにおいてインパクトイオン化を生じさせることができるからである。なお、アクティブモードは、外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が実行される期間である。

尚、ＶＢＷＬ_ｏｎは、トランジスタのオン状態の電位を示すものではなく、バックワード線ＢＷＬの機能であるトンネリング電流をオンするという意味である。逆に、ＶＢＷＬ_ｏｆｆは、バックワード線ＢＷＬの機能であるトンネリング電流をオフするという意味である。ＶＢＬ＿ｏｎおよびＶＦＷＬ＿ｏｎは、インパクトイオン化電流をオンすることを意味し、ＶＦＷＬ＿ｏｆｆは、インパクトイオン化電流をオフすることを意味する。

ｔ２において、ビット線ＢＬの電位を、データ保持レベル（ソース線ＳＬの電位と同じく接地電位）からフロントワード線ＦＷＬの電位と同じ極性の高レベル電位ＶＢＬ＿ｏｎへ上昇させる。フロントワード線ＦＷＬおよびビット線ＢＬがともに高レベル電位になるので、メモリセルＭＣのボディ５０の上面側チャネルが飽和領域になり、インパクトイオン化がドレイン近傍において生じる。インパクトイオン化により電子−ホール対が大量に発生する。インパクトイオン化により生じた電子はドレインに流れ、ホールはポテンシャルの低いボディ５０に蓄えられる。このように、インパクトイオン化電流がボディ５０に流れ込むことによって、メモリセルＭＣにデータ“１”が書き込まれる。高レベル電位ＶＢＬ＿ｏｎは、データ“１”の書込み時におけるビット線ＢＬの電位である。高レベル電位ＶＢＬ＿ｏｎは、データ読出し時のビット線ＢＬの電位と同極性の電位であるが、それよりも高い電位である。

一方、バックワード線ＢＷＬの電位はＶＢＷＬ＿ｏｆｆに設定されている。ＶＢＷＬ＿ｏｆｆは、ソース層の電位ＶＳＬを基準として、アクティブモードでのフロントワード線電位およびフロントワード線の電位ＶＦＷＬ＿ｏｎに対して逆極性の電位である。ＶＢＷＬ＿ｏｆｆは、ＶＢＷＬ＿ｏｎよりもソース線電位ＶＳＬに近いが、ソース線電位ＶＳＬよりも低い電位である。例えば、ＶＢＬ＿ｏｎは０．８〜１．５Ｖ、ＶＦＷＬ＿ｏｎは０．５Ｖ、ＶＳＬは０Ｖ、ＶＦＷＬ＿ｏｆｆはー０．５Ｖ、ＶＢＷＬ＿ｏｆｆは−１．０Ｖ、ＶＢＷＬ＿ｏｎは−２．０Ｖである。ＶＢＬ＿ｏｎは、データ“１”の書込み時のビット線電位と同電位でもよい。これにより、新たな電源電圧を生成する必要がなくなる。一方、ＶＦＷＬ＿ｏｎは、書込み動作におけるワード線電位と同極性であるが、それよりも低い電位である。これは、非選択の“０”セルがインパクトイオン化電流により“１”セルに変化することを防止するためである。

第１のリフレッシュ動作では、ソース−ドレイン間の電位差が高レベル電圧ＶＢＬ＿ｏｎとなっているため、もし、バックワード線ＢＷＬの電位をＶＢＷＬ＿ｏｎにした場合、バックワード線ＢＷＬのドレイン近傍に強い電界が生じて、ＧＩＤＬ電流が発生してしまう。ＧＩＤＬは、ソース線電位ＶＳＬに対してバックワード線ＢＷＬまたはフロントワード線ＦＷＬの電位が負であり、ビット線電位が正である場合に、非選択メモリセルのボディ−ドレイン間のバンド間トンネリングによってホールがボディに流入する現象である。“１”セルにとっては、ＧＩＤＬは問題とならないが、 “０”セルのＶｂｏｄｙがＧＩＤＬ電流により上昇してしまう。このような“０”セルへのＧＩＤＬ電流の流入を回避するために、第１のリフレッシュ動作では、バックワード線ＢＷＬの電位をＶＢＷＬ＿ｏｎよりもソース層電位ＶＳＬに近い（ＶＢＷＬ＿ｏｎよりも高い）ＶＢＷＬ＿ｏｆｆにする。さらに、バックワード線ＢＷＬの電位をＶＢＷＬ＿ｏｆｆにすることにより、“１”セルから流れ出るトンネル電流をインパクトイオン化電流に対してほぼ無視できるほどに小さくする。

ＧＩＤＬが生じないように、ビット線電位がＶＢＬ＿ｏｎになる前に、バックワード線ＢＷＬの電位をＶＢＷＬ＿ｏｆｆに遷移させる必要がある。バックワード線ＢＷＬの電位ＶＢＷＬ＿ｏｆｆは、ＶＢＷＬ＿ｏｎよりも高いが、ＶＦＷＬ＿ｏｎおよびＶＢＬ＿ｏｎと比べると非常に低い負電位である。これにより、インパクトイオン化によって生じたホールは“１”セルのボディに蓄積され得る。一方、“０”セルでは、インパクトイオン化およびＧＩＤＬがほとんど生じず、かつ、トンネル電流が僅かに発生している。これにより、“１”セルと“０”セルとのボディ電位差が広がる。“１”セルと“０”セルとのボディ電位差が広がる理由については、図５を参照してさらに詳述する。

（第２のリフレッシュ動作）
ｔ３〜ｔ７においてＦＢＣメモリは、第１のリフレッシュ動作から第２のリフレッシュ動作へ遷移する。ｔ３〜ｔ４においてフロントワード線ＦＷＬの電位を高レベル電位ＶＦＷＬ＿ｏｎから負電位ＶＦＷＬ＿ｏｆｆへと遷移させる。電位ＶＦＷＬ＿ｏｆｆは、ＶＢＷＬ＿ｏｎよりも高く、ＶＳＬよりも低い。ｔ５〜ｔ６においてビット線ＢＬの電位を、高レベル電位ＶＢＬ＿ｏｎからソース線電位ＶＳＬへと遷移させる。さらに、ｔ６〜ｔ７においてバックワード線ＢＷＬの電位をＶＢＷＬ＿ｏｆｆからトンネル電流を流すＶＢＷＬ＿ｏｎへと下げる。これにより、第２のリフレッシュ動作に入る。

ＶＢＷＬ＿ｏｎはＶＢＷＬ＿ｏｆｆよりも低いため、バックワード線電位ＶＢＷＬ＿ｏｎは、ボディ電位Ｖｂｏｄｙよりもかなり低くなる。このため、図２に示す第２のゲート絶縁膜７２に大きな電界がかかる。この電界によって、ゲートダイレクトトンネリングにより、電子がバックワード線ＢＷＬからボディ５０へ注入される。この電子がボディ５０内のホールと再結合することによって、ボディ５０内の正孔が消滅する（排出される）。換言すると、ゲートダイレクトトンネリングにより、トンネル電流がボディ５０からバックワード線ＢＷＬへ流れ出るといってもよい。これにより、データ“０”がメモリセルに書き込まれる。

一方、ビット線電位は、ＶＳＬに等しく、ワード線電位は、ＶＦＷＬ＿ｏｆｆである。このため、“１”セルにおいてインパクトイオン化は生じない。しかも、ゲートダイレクトトンネリングは、ホールを多く蓄積する“１”セルにおいても生じる。このため、第１のリフレッシュ動作を周期的に繰り返す必要がある。即ち、リフレッシュ動作では、第２のリフレッシュ動作において“１”セルが“０”セルに変化する前に、第１のリフレッシュ動作を実行する。第１および第２のリフレッシュ動作を周期的に繰り返すことによって“０”セルおよび“１”セルが保持される。

図５は、本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフである。ボディ電流は、ボディ５０へ流れ込む総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差である。本実施形態では、ボディ電流は、＜（Ｉｉｎ−Ｉｏｕｔ）ＮＥＴ＞としている。

ここで、図５の曲線は、ボディ電流がボディ電位Ｖｂ０、ＶｂｃおよびＶｂ１において平衡（Ｉｉｎ＝Ｉｏｕｔ）であることを示している。ボディ電位ＶｂｏｄｙがＶｂ０よりも小さい場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂ０とＶｂｃとの間に存在する場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂｃとＶｂ１との間に存在する場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ１に接近する。ボディ電位ＶｂｏｄｙがＶｂ１よりも大きい場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ１に接近する。このように、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディ５０内のホール数を自律的に調節する。従って、Ｖｂ０およびＶｂ１は、ボディ電位の安定な平衡点と呼ぶ。

一方、一旦、ボディ電位ＶｂｏｄｙがＶｂｃからずれると、ボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へと移動してしまう。従って、Ｖｂｃは不安定な平衡点である。

例えば、“０”セルのボディ電位をＶｂ０とし、“１”セルのボディ電位をＶｂ１とする。この場合、“０”セルおよび“１”セルが不安定な平衡点Ｖｂｃを超えるような大きな劣化を受けていなければ、“０”セルおよび“１”セルのボディ電位がそれぞれＶｂ０およびＶｂ１からずれたとしても、ボディ電流を流すだけで、“０”セルおよび“１”セルのボディ電位をそれぞれＶｂ０およびＶｂ１に戻すことができる。即ち、“０”セルおよび“１”セルのデータが劣化した場合、インパクトイオン化電流およびトンネル電流を流すことによって、“０”セルおよび“１”セルの両方を自律リフレッシュすることができる。このとき、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの各電圧は、ロウごとに変更する必要は無く、全ロウにおいて同じ電位でよい。尚且つビット線ＢＬの電圧は、カラムごとに変更する必要は無く、全カラムにおいて同じ電位でよい。

本実施形態による自律リフレッシュは、全ロウにおいてフロントワード線ＦＷＬの電圧を等しくし、全ロウにおいてバックワード線ＢＷＬの電圧を等しくし、かつ、全カラムにおいてビット線ＢＬの電圧を等しくした状態のもとで “０”セルおよび“１”セルの両方を同時に自律的にリフレッシュすることができる。これにより、センスアンプにデータを読み出す必要が無くなり、同一のビット線ＢＬに接続された複数のメモリセルを同時にリフレッシュすることができる。つまり、自律リフレッシュは、メモリセルアレイ内の全メモリセルに対して同時に一括して実行可能である。尚、本実施形態によるリフレッシュ動作では、第１のリフレッシュ動作（“１”セルのリフレッシュ）と第２のリフレッシュ動作（“０”セルのリフレッシュ）とを連続して繰り返し実行している。第１のリフレッシュ動作と第２のリフレッシュ動作において、ビット線電位、フロントワード線電位、バックワード線電位、ソース線電位は、“１”セルと“０”セルとで区別されておらず、セルアレイの全メモリセルに対して同じ条件である。よって、第１のリフレッシュ動作を全メモリセルに対して同時に実行し、続いて、第２のリフレッシュ動作を全メモリセルに対して同時に実行することができる。よって、本実施形態のリフレッシュ動作は、図５に示す関係を利用した自律リフレッシュ動作である。

次にボディ電流について説明する。ボディ電流は式１のように表すことができる。
＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞＝＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＋＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞ （式１）

＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、ボディ５０に流入する総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差の時間平均を示す。データ保持モードにおいて、１サイクルτＲＥＦは、図４に示すように第2のリフレッシュ期間τ２と第1のリフレッシュ期間τ１とに分けることができる。第1のリフレッシュ期間τ１において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞と表す。第2のリフレッシュ期間τ２において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞と表す。

＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、主にインパクトイオン化によってボディ５０に出入りする電流を、リフレッシュ周期の全期間に亘って平均した値である。＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、式２のように表すことができる。
＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞＝（Ｉｉｉ２＋ＩＧＩＤＬ２＋ＩＰＮ２＋Ｉｄｔ２＋ＩＣＰ）×τ２／τＲＦＥ （式２）

ここで、Ｉｉｉ２は、インパクトイオン化により生じる正孔電流（インパクトイオン化電流）である。ＩＧＩＤＬ２はＧＩＤＬによる正孔電流である。第２のリフレッシュ期間τ２においてＢＷＬを上昇させることによりＩＧＩＤＬ２を少なく抑えることができる。

ＩＰＮ２は、ボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔ２は、第２のゲート絶縁膜７２を通って流れるダイレクトトンネリング電流（トンネル電流）である。ＩＣＰは、フロントワード線ＦＷＬの電圧を低下させたときに生じるチャージポンピング現象による電流（チャージポンピング電流）である。チャージポンピング現象は、ボディ５０と第１のゲート絶縁膜７１との界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディ５０から引き抜かれる現象である。チャージポンピング電流は、図４のｔ３〜ｔ４の期間に生じる。τ２／τＲＥＦは、１サイクル中の第2リフレッシュ期間の割合である。

式２において、＋（プラス）は、ボディ５０へホール（電流）が流入することを意味し、−（マイナス）は、ボディ５０からホール（電流）が流出することを意味する。従って、インパクトイオン化電流Ｉｉｉ２は正値であり、トンネル電流Ｉｄｔ２およびチャージポンピング電流ＩＣＰは負値である。ＩＧＩＤＬ２は、正値である。ＩＰＮ２は、ドレイン４０、ボディ５０、ソース６０のそれぞれの電位によって正値または負値になり得る。例えば、ボディ電位Ｖｂｏｄｙがソース電位およびドレイン電位よりも低い場合には、ＩＰＮ２は正値となり、逆の場合にはそれらは負値になると考えられる。その他、ボディ５０に出入りする電流があれば、それを、式２の左辺のカッコ内に加えてよい。第１のリフレッシュ期間τ２におけるこれらの電流の総和平均が、＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞である。尚、第１のリフレッシュ期間では、インパクトイオン化電流Ｉｉｉ２が大きく、ボディ電流の主成分となる。

＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、ゲートダイレクトトンネリングによってボディ５０に出入りする第１のリフレッシュ期間τ１に流れる電流を、リフレッシュ周期の全期間に亘って平均した値である。＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、式３のように表すことができる。
＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＝（Ｉｉｉ１＋ＩＧＩＤＬ１＋ＩＰＮ１＋Ｉｄｔ１）×τ１／τＲＥＦ （式３）

第１のリフレッシュ期間τ１において、ワード線ＦＷＬおよびＢＷＬは一定値を維持するので、チャージポンピング電流ＩＣＰは流れない。ここで、ＩＧＩＤＬ１は第１のリフレッシュ期間τ１におけるＧＩＤＬによる正孔電流である。ＩＰＮ１は、第１のリフレッシュ期間τ１においてＰＮ接合に流れる電流である。Ｉｄｔ１は、第１のリフレッシュ期間τ１におけるトンネル電流である。τ１／τＲＥＦは、１サイクル中の第１のリフレッシュ期間の割合である。

実際には、第１のリフレッシュ期間におけるインパクトイオン化電流Ｉｉｉ１は、第１のリフレッシュ期間におけるトンネル電流Ｉｄｔ１に比べて非常に小さい。また、ＩＧＩＤＬ１、ＩＰＮ１、ＩＧＩＤＬ１、ＩＰＮ１もまた、トンネル電流Ｉｄｔ１に比べて非常に小さい。リフレッシュ動作時におけるボディ電流の主成分は、インパクトイオン化電流Ｉｉｉ２およびトンネル電流Ｉｄｔ１であるといってよい。即ち、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、インパクトイオン化電流Ｉｉｉ２およびトンネル電流Ｉｄｔ１によってほぼ決定される。

尚、第１のリフレッシュ期間τ１および第２のリフレッシュ期間τ２では、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬのノード電位が異なる。従って、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬのそれぞれのノードとボディ５０との容量結合によって、第１のリフレッシュ期間τ１から第２のリフレッシュ期間τ２へ移行したとき、あるいは、第２のリフレッシュ期間τ２から第１のリフレッシュ期間τ１へ移行したときに、ボディ電位Ｖｂｏｄｙがシフトする場合がある。このときのボディ電位Ｖｂｏｄｙのシフト量をΔＶｂｏｄｙとする。ΔＶｂｏｄｙは、上記ノードとボディ５０との容量結合に起因するものであり、ボディ５０内のホール数によるボディ電位の変化とは異なる。従って、第１のリフレッシュ期間τ１から第２のリフレッシュ期間τ２へ移行するとき、あるいは、第２のリフレッシュ期間τ２から第１のリフレッシュ期間τ１へ移行するときに、ボディ電位ＶｂｏｄｙをΔＶｂｏｄｙだけシフトさせる必要がある。

そこで、図５に示す曲線を得るためには、第１のリフレッシュ期間におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線、または、第１のリフレッシュ期間におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線のいずれか一方をΔＶｂｏｄｙだけシフトさせてから両者を足し合わせる必要がある。例えば、自律リフレッシュからデータ保持状態へ移行したときにボディ電位がΔＶｂｏｄｙ（正値）だけ変化する場合、第１のリフレッシュ期間の曲線を−ΔＶｂｏｄｙだけ平行移動させ、平行移動後の第１のリフレッシュ期間の曲線と第１のリフレッシュ期間の曲線とを足し合わせることによって図５に示す曲線が得られる。つまり、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞とＶｂｏｄｙを−ΔＶｂｏｄｙだけ平行移動させたときの＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞との和である。このときの図４に示す横軸は、第１のリフレッシュ期間におけるボディ電位となる。勿論、第１のリフレッシュ期間の曲線を固定したまま、第１のリフレッシュ期間の曲線を＋ΔＶｂｏｄｙだけ平行移動させてもよい。尚、図５に示す曲線は、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞を示す。

図５に示すように、＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、異なる３つのボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１においてゼロとなる。ボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１は、ボディ５０に流入する電流量（ホール数）とボディ５０から流出する電流量（ホール数）とが等しいので、平衡点 (stationary point)である。しかし、上述したとおり、Ｖｂｃは、不安定な平衡点である。なぜならば、ノイズ等の影響によりボディ電位ＶｂｏｄｙがＶｂｃから微小電位だけずれた場合、そのずれは増幅されるため、ボディ電位Ｖｂｏｄｙは、Ｖｂｃから離れる方向へ変化するからである。逆に、Ｖｂ０およびＶｂ１は、安定な平衡点である。なぜなら、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１からずれたとしても、Ｖｂｃを超えない限りにおいてボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へ収束するからである。即ち、安定な平衡点Ｖｂ０およびＶｂ１は、データの極性（０または１）を示すために用いることができ、不安定な平衡点Ｖｂｃは、データ“０”とデータ“１”との境界点として用いることができる。

安定な平衡点Ｖｂ０およびＶｂ１をデータ“０”およびデータ“１”として用いれば、等しいフロントワード線電圧ＶＦＷＬ＿ｒｅｆ、等しいバックワード線電圧ＶＢＷＬ＿ｒｅｆおよび等しいビット線電圧ＶＢＬを全メモリセルに印加することによって、データ“０”およびデータ“１”を安定な平衡点Ｖｂ０およびＶｂ１へ回復させることができる。即ち、メモリセルアレイの全メモリセルを自律的にリフレッシュすることができる。ただし、“０”セルおよび“１”セルの劣化が激しく、ボディ電位Ｖｂｏｄｙが不安定な平衡点Ｖｂｃを超えてしまった場合には、メモリセルＭＣのデータの極性が逆転してしまう。従って、“１”セルおよび“０”セルのボディ電位Ｖｂｏｄｙが劣化により不安定な平衡点Ｖｂｃを超える前に、“１”セルおよび“０”セルに自律リフレッシュ動作を実行する必要がある。

本実施形態によるＦＢＣメモリは、自律リフレッシュによってメモリセルＭＣの各データ状態を自律的に回復させることができる。従って、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、このデータをもとのメモリセルＭＣへリストアする、という従来のリフレッシュ動作を実行する必要がない。センスアンプＳ／Ａがデータを読み出す必要がないので、或るカラムのビット線に接続された複数のメモリセルＭＣを同時にリフレッシュすることができる。さらに、自律リフレッシュは、全ロウにおいてフロントワード線ＦＷＬの電圧を等しくし、全ロウにおいてバックワード線ＢＷＬの電圧を等しくし、かつ、全カラムにおいてビット線ＢＬの電圧を等しくした状態のもとで “０”セルおよび“１”セルの両方を同時にリフレッシュすることができる。従って、自律リフレッシュは、第１のリフレッシュ動作および第２のリフレッシュ動作を繰り返し実行することによって、メモリセルアレイ内の全メモリセルを同時にリフレッシュすることができる。

本実施形態による自律リフレッシュは、一度にリフレッシュできるメモリセル数が従来のリフレッシュに比べて飛躍的に増やすことができる。このため、ビット線ＢＬの充電に必要な電流を大幅に削減することができると共に、リフレッシュビジー率を大幅に低下させることができる。

本実施形態において、フロントワード線ＦＷＬの機能（動作）とバックワード線ＢＷＬの機能（動作）とを入れ替えても、自律リフレッシュ動作を実行することができる。

本実施形態において、自律リフレッシュは、メモリセルアレイ全体に同時に実行してもよい。しかし、同時に活性化されるフロントワード線ＦＷＬの数、バックワード線ＢＷＬの数、および、ビット線ＢＬの数を制限してもよい。即ち、メモリセルアレイを部分的に（ブロックごとに）リフレッシュしてもよい。

（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。第２の実施形態は、バックワード線ＢＷＬがメモリセルアレイＭＣＡＬ、ＭＣＡＲの全体に共有されている点で第１の実施形態と異なる。第２の実施形態によるＢＷＬコントローラは、メモリセルアレイＭＣＡＬ、ＭＣＡＲ全体のバックワード線ＢＷＬを一括して制御する。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。このように、バックワード線ＢＷＬは、メモリセルアレイごとに共有化されてもよい。これにより、第２の実施形態は、第１の実施形態と同様に、メモリセルアレイ全体を同時に自律リフレッシュすることができる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、メモリセルアレイごとにバックワード線ＢＷＬを制御すれば足りるので、ＢＷＬコントローラの構成が簡素化される。ただし、第２の実施形態は、メモリセルアレイを部分的に自律リフレッシュすることはできない。

図７は、第２の実施形態に従ったメモリセルＭＣの断面図である。図２に示すバックワード線ＢＷＬは、フロントワード線ＦＷＬに対応して各ロウに設けられていた。しかし、第２の実施形態では、バックワード線ＢＷＬは、メモリセルアレイ全体に共通に設けられている。第２の実施形態によるメモリセルＭＣのその他の構成は、第１の実施形態によるメモリセルＭＣの構成と同様でよい。

図８は、第２の実施形態に従った別のメモリセルＭＣの断面図である。図８に示すメモリセルＭＣでは、シリコン基板１０がバックワード線ＢＷＬを兼ねている点で図７に示すメモリセルＭＣと異なる。図８に示すメモリセルＭＣのその他の構成は、図７に示すメモリセルＭＣの構成と同様でよい。必要に応じて、シリコン基板１０と埋込み絶縁膜１２との界面近傍に不純物原子を導入することによって、シリコン基板１０内のバックワード線ＢＷＬの抵抗を低下させてもよい。

バックワード線ＢＷＬは、メモリセルアレイ内の部分的なブロックごとに設けられてもよい。これにより、ＢＷＬコントローラの構成が簡素化されるとともに、メモリセルアレイを部分的に自律リフレッシュすることができる。

上記実施形態は、メモリセルＭＣをＮ型ＦＥＴとして説明した。しかし、メモリセルＭＣは、Ｐ型ＦＥＴであってもよい。この場合には、ビット線電位、フロントワード線電位、バックワード線電位は、ソース線電位を基準として上記実施形態によるそれらの電位に対して逆極性の電位にすればよい。

本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。 メモリセルＭＣの構造の一例を示す断面図。 本実施形態による自律リフレッシュを示す概念図。 本実施形態による自律リフレッシュ動作を示すタイミング図。 本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフ。 本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。 第２の実施形態に従ったメモリセルＭＣの断面図。 第２の実施形態に従った別のメモリセルＭＣの断面図。

符号の説明

ＭＣ…メモリセル
ＦＷＬ…フロントワード線
ＢＷＬ…バックワード線
ＢＬ…ビット線
ＳＬ…ソース線

Claims (5)

1. 半導体層と、
   前記半導体層内に設けられたソース層およびドレイン層と、
   前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
   前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
   前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
   前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、
   前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
   前記メモリセルの論理データの劣化を回復させるリフレッシュ動作が、第１のリフレッシュ動作と第２のリフレッシュ動作を含み、
   前記第１のリフレッシュ動作では、前記第１のゲート電極の電位は、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流が流れ込むように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して同極性の電位であり、前記第２のゲート電極の電位は、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、
   前記第２のリフレッシュ動作では、前記第１のゲート電極の電位は、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、前記第２のゲート電極の電位は、前記ボディ領域から前記第２のゲート電極へ第２の電流が流れ出るように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位であり、
   前記第１のリフレッシュ動作における前記第２のゲート電極の電位は、前記第２のリフレッシュ動作における前記第２のゲート電極の電位よりも前記ソース層の電位に近いことを特徴とする半導体記憶装置。
2. 前記第１のリフレッシュ動作では、前記第１のゲート電極の電位は、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流が流れ込むように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して同極性の電位であり、
   前記第２のリフレッシュ動作では、前記第２のゲート電極の電位は、前記ボディ領域から前記第２のゲート電極へトンネル電流が流れ出るように、前記ソース層の電位を基準として、データ読出しまたはデータ書込み時の前記第１のゲート電極の電位に対して逆極性の電位とすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の電流に基づく電荷の量および前記第２の電流に基づく電荷の量は２つの安定な平衡点および１つの不安定な平衡点を含み、
   前記２つの安定な平衡点に対応する前記ボディ領域の電位は、１つの不安定な平衡点に対応する前記ボディ領域の電位の両側に存在し、
   前記２つの安定な平衡状態のうち一方がデータ“０”を格納する前記メモリセルの平衡状態であり、他方がデータ“１”を格納する前記メモリセルの平衡状態であることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１のリフレッシュ動作において、前記ドレイン層には、前記ソース層の電位を基準として前記第１のゲート電極と同じ極性の電位が印加されることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記ドレイン層に接続されたビット線をさらに備え、
   同一の前記ビット線に接続された複数の前記メモリセルに対して前記リフレッシュ動作を同時に実行することを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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