JP2009087496A - 半導体記憶装置およびその駆動方法 - Google Patents

半導体記憶装置およびその駆動方法 Download PDF

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Abstract

【課題】リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層内に設けられたソース層、ドレイン層、ボディ領域と、ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の面に設けられた第１のゲート電極と、ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜を介して第２の面に設けられた第２のゲート電極とを備え、リフレッシュ動作時に、ソース層の電位を基準として互いに逆極性の電圧を第１および第２のゲート電極に印加することによって、ドレイン／ソースからボディ領域へ第１の電流を流し、かつ、ボディ領域から第２のゲート電極へ第２の電流を流し、リフレッシュ動作の１周期内における第１の電流に基づく電荷の量と第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へメモリセルを遷移させる。
【選択図】図３

Description

本発明は、半導体記憶装置および半導体記憶装置の駆動方法に係わり、例えば、例えば、電界効果トランジスタのフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリに関する。
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
ＦＢＣは、従来型のＤＲＡＭよりも小型化に優れている。しかし、電荷を蓄えるボディの静電容量は、従来型のＤＲＡＭのキャパシタの静電容量よりも小さい。このため、ＦＢＣのボディからのリーク電流は、ＤＲＡＭのキャパシタからのリーク電流よりも小さいにもかかわらず、データ保持時間に関してＦＢＣはＤＲＡＭのそれよりも短い。従って、リフレッシュ動作を頻繁に実行しなければならない。その結果、通常の読出し／書込みが禁止される時間の割合(リフレッシュビジーレイト)が大きくなり、さらに、データを保持するために必要な電流が従来型のＤＲＡＭに比べて大きくなるという問題が生じる。特に、携帯機器では、消費電流が大きいことは重大な問題となる。
また、ＦＢＣメモリは、メモリセルに電流を流してデータを書き込むため、電流駆動用のドライバのサイズを大きくする必要がある。よって、メモリセル自体は小さいにもかかわらず、メモリ全体のサイズ（チップサイズ）はそれほど小さくならない。即ち、メモリセルがチップに占める割合(セル占有率（cell efficiency)）が小さい。
上記問題に対処するために、ブロックリフレッシュが提案されている（非特許文献１、特許文献１および特許文献２）。ブロックリフレッシュは、インパクトイオン化で“１”セルのみに正孔を供給し、次にチャージポンピング現象を利用して“０”セルおよび“１”セルの両方から正孔を引き抜く方法である。チャージポンピング現象は、シリコン基板とゲート絶縁膜の界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディから引き抜かれる現象である。従って、界面準位の密度が重要である。界面準位の密度は、一般に、１０１０ｃｍ‐２程度である。よって、例えば、０．１μｍ×０．１μｍの面積を有するチャンネルに対して平均約1個の界面準位が存在することになる。つまり、界面準位の無いメモリセルが、かなりの高い確率で存在する。このように界面準位の無いメモリセルにとっては、ブロックリフレッシュ方式は有効ではなく、実用的な方法とは言えない。
P.Fazan, S.Okhonin and M.Nagoga, "A new block refresh concept for SOI floating body memories"IEEE Int. SOI Conference, pp.15-16, Sept., 2003. 米国特許第６, ９８２, ９１８号明細書 米国特許第７, １７０, ８０７号明細書
リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れた半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へ第２の電流を流し、前記リフレッシュ動作の１周期内に流れる前記第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に流れる前記第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする。
本発明に係る他の実施形態に従った半導体記憶装置は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
前記ボディ領域から前記第２のゲート電極へトンネル電流が常時流れるように、前記第２のゲート電極の電位は、一定の電位に固定されており、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として前記第２のゲート電極の電圧に対して逆極性の電圧を前記第１のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、
前記リフレッシュ動作の１周期内に流れる前記第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から前記第２のゲート電極へ流出する第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする。
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面上に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面上に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へトンネル電流を流し、前記リフレッシュ動作の１周期内に前記ボディ領域へ流れ込む第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から流れ出す第２の電流に基づく電荷の量とをほぼ等しくすることを具備する。
本発明に係る他の実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面上に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面上に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
前記ボディ領域から前記第２のゲート電極へトンネル電流が常時流れるように、前記第２のゲート電極の電位は、一定に固定されており、
前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として前記第２のゲート電極の電位に対して逆極性の電位へ前記第1のゲート電極の電位を遷移させることによって、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流を流し、
前記リフレッシュ動作の１周期内に前記ボディ領域へ流れ込む第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から流れ出す第２の電流に基づく電荷の量とをほぼ等しくすることを具備する。
本発明による半導体記憶装置は、リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。ＦＢＣメモリ装置は、メモリセルＭＣと、フロントワード線ＦＷＬＬ０〜ＦＷＬＬｎ、ＦＷＬＲ０〜ＦＷＬＲｎ（以下、ＦＷＬともいう）と、バックワード線ＢＷＬＬ，ＢＷＬＲ（以下、ＢＷＬともいう）と、ビット線ＢＬＬ０〜ＢＬＬｍ、ＢＬＲ０〜ＢＬＲｍ（以下、ＢＬともいう）と、センスアンプＳ／Ａと、ロウデコーダＲＤと、ＷＬドライバＷＬＤと、カラムデコーダＣＤと、ＣＳＬドライバＣＳＬＤとを備えている。
メモリセルＭＣは、マトリクス状に二次元配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。フロントワード線ＦＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのフロントゲート（第１のゲート電極）としての機能を兼ね備える。フロントワード線ＦＷＬは、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。バックワード線ＢＷＬは、フロントワード線ＦＷＬと同様にロウ方向に延伸し、メモリセルＭＣのバックゲート（第２のゲート電極）としての機能を兼ね備える。バックワード線ＢＷＬも、フロントワード線ＦＷＬと同様に、センスアンプＳ／Ａの左右に（ｎ＋１）本ずつ設けられている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に（ｍ＋１）本ずつ設けられている。フロントワード線ＦＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方がメモリセルＭＣのデータを伝達し、他方が基準電流Ｉｒｅｆを流す。基準電流Ｉｒｅｆは、“０”セルに流れる電流と“１”セルに流れる電流とのほぼ中間の電流である。基準電流Ｉｒｅｆを生成するために、ダミーセル、ダミーワード線、平均化回路、および、ダミーセル書込み回路などが必要となるが、ここでは省略されている。センスアンプＳ／Ａは一方のビット線ＢＬを介して電流をメモリセルＭＣへ流す。これにより、メモリセルＭＣのデータに応じた電流がセンスアンプＳ／Ａ内のセンスノードを流れる。センスノードを流れる電流が基準電流Ｉｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“１”または“０”を識別する。この動作方式は、１セル／ビット（シングルセル）方式と呼ばれる。
代替的に、データの読出し／書込み動作において、センスアンプＳ／Ａの両側に接続されたビット線対ＢＬＬ、ＢＬＲのうち一方のデータを他方のデータの基準データとし、他方のデータを一方のデータの基準データとしてもよい。この場合、ビット線対ＢＬＬおよびＢＬＲに接続された２つの選択メモリセルは、互いに相補データ（データ“１”とデータ“０”）を格納していなければならない。即ち、２つのメモリセルが１ビットを格納するので、この動作方式は、２セル／ビット（ツインセル）方式と呼ばれる。本実施形態は、シングルセルおよびツインセルの両方式に適用することができる。また、本実施形態は、その他の動作方式にも適用できる。
ロウデコーダＲＤは、複数のフロントワード線ＦＷＬのうち特定のフロントワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択フロントワード線に電圧を印加することによって、この選択フロントワード線を活性化させる。また、ロウデコーダＲＤは、複数のバックワード線ＢＷＬのうち特定のバックワード線を選択するためにロウアドレスをデコードする。ＷＬドライバＷＬＤは、選択バックワード線に電圧を印加することによって、この選択バックワード線を活性化させる。
カラムデコーダＣＤは、複数のカラムのうち特定のカラムを選択するためにカラムアドレスをデコードする。ＣＳＬドライバＣＳＬＤは、選択されたカラム選択線ＣＳＬへ電位を印加することによって、ＤＱバッファ（図示せず）へセンスアンプＳ／Ａからデータを読み出す。電圧の極性とは、接地電位やソース電位を基準とした場合、その基準電位から正方向の電圧または負方向の電圧を示す。データの極性とは、相補的なデータ “１”またはデータ“０”を示す。
図２は、メモリセルＭＣの構造の一例を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、第１のゲート絶縁膜７１、第２のゲート絶縁膜７２およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
第１のゲート絶縁膜７１は、ボディ５０の上面に設けられており、第２のゲート絶縁膜７２は、上面とは反対側のボディ５０の底面に設けられている。フロントワード線（第１のゲート電極）ＦＷＬは、第１のゲート絶縁膜７１を介してボディ５０の上面に設けられている。バックワード線（第２のゲート電極）ＢＷＬは、第２のゲート絶縁膜７２を介してボディ５０の底面に設けられている。本実施形態では、バックワード線ＢＷＬは、ＢＯＸ層２０中に埋め込まれるようにして設けられている。第２のゲート絶縁膜７２の膜厚は、第１のゲート絶縁膜７１の膜厚と同程度かそれよりも薄い。第２のゲート絶縁膜７２の膜厚は、ボディ５０とバックワード線ＢＷＬとの間にダイレクトトンネル電流が流れる程度の厚みである。例えば、第２のゲート絶縁膜７２の膜厚は、３ｎｍ以下である。尚、第２のゲート絶縁膜７２の膜厚が第１のゲート絶縁膜７１の膜厚と等しい場合、後述するＦｉｎ型ＦＢＣにおいて、第１および第２のゲート絶縁膜７１および７２を同時に形成することができる（図９および図１０参照）。従って、第２のゲート絶縁膜７２の膜厚を第１のゲート絶縁膜７１の膜厚と等しくすることによって、Ｆｉｎ型ＦＢＣメモリの製造が容易となるというメリットがある。
メモリセルＭＣにデータを書き込む方法の一例を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、フロントワード線ＦＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。バックワード線ＢＷＬの電圧は、例えば、−０．５Ｖに固定されている。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
メモリセルＭＣからデータを読み出す方法の一例を以下に説明する。データの読出し動作では、フロントワード線ＦＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、フロントワード線ＦＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。これによりメモリセルＭＣを線形領域で動作させる。バックワード線ＢＷＬの電圧は、例えば、−０．５Ｖに固定されている。“０”セルと“１”セルとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化により“０”セルが “１”セルに変化してしまう危険性があるからである。
リフレッシュ動作とは、“１”セルおよび“０”セルの劣化したデータを回復させる動作である。より詳細には、リフレッシュ動作は、“１”セルにホールを補充し、尚且つ、“０”セルからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。
従来のリフレッシュでは、センスアンプがメモリセルＭＣのデータを一旦読み出しかつ該データと同一論理データをメモリセルＭＣへ書き戻す。しかし、本実施形態によるリフレッシュでは、センスアンプはメモリセルＭＣのデータを読み出さない。本実施形態によるリフレッシュでは、データ読出しを行うことなく、“０”セルおよび“１”セルの両方に対して適切な同一フロントワード線電位ＶＦＷＬ、適切な同一バックワード線電位ＶＢＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルのボディ電位差を利用して“０”セルおよび“１”セルの両方を同時に自律的にリフレッシュする。このようなリフレッシュを“自律リフレッシュ（autonomous refresh）”という。フロントワード線電位ＶＦＷＬ、バックワード線電位ＶＢＷＬおよびビット線電位ＶＢＬの満たすべき条件は後述する。
図３は、本実施形態による自律リフレッシュを示す概念図である。本実施形態では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの各電圧を独立に制御する。フロントワード線ＦＷＬの電圧を制御することによって、フロント側のチャネル部でインパクトイオン化を生じさせる。インパクトイオン化電流がドレイン４０からボディ５０へ流れることによってボディ５０にホールが蓄積される。これと同時に、バックワード線ＢＷＬの電圧を制御することによって、トンネル電流をボディ５０からバックワード線ＢＷＬへ流す。トンネル電流がボディ５０からバックワード線ＢＷＬへ流れることによってボディ５０内のホールがバックワード線ＢＷＬへ放出される。トンネル電流のボディ５０からの流出は、バックワード線ＢＷＬからボディ５０への電子注入と換言してもよい。
インパクトイオン化電流およびトンネル電流は、図５に示すように１つの不安定な平衡点の両側に２つの安定な平衡状態を有する。インパクトイオン化電流およびトンネル電流を全メモリセルＭＣに同時に流すことによって、メモリセルＭＣは、２つの安定な平衡状態のいずれかに収束する。従って、一方をデータ“１”とし、他方をデータ“０”とすれば、“０”セルおよび“１”セルのデータ劣化が不安定な平衡点を超えない限りにおいて、インパクトイオン化電流およびトンネル電流を全メモリセルＭＣに同時に流すことによって、全メモリセルＭＣを自律的にリフレッシュすることができる。
図４は、本実施形態による自律リフレッシュ動作（以下単に、リフレッシュともいう）を示すタイミング図である。横軸が時間を示し、縦軸が電圧を示す。図４では、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬおよびボディ電位Ｂｏｄｙ１およびＢｏｄｙ０を示している。Ｂｏｄｙ１は、“１”セルのボディ電位を示し、Ｂｏｄｙ０は、“０”セルのボディ電位を示す。また、図４は、外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が実行されないデータ保持モード（待機状態）における自律リフレッシュ動作を示している。ソース線ＳＬの電位は、例えば、接地電位（０Ｖ）に固定されている。
データ保持モードでは、外部からのアクセスがない。しかし、ｐｎ接合部でのリーク電流、ＧＩＤＬ（Gate Induced Drain Leakage）等の電流により、“１”セルと“０”セルとの信号差は、次第に低下（劣化）していく。従って、データ保持モードであっても、周期的にリフレッシュ動作を実行する必要がある。つまり、データ保持モードは、データ保持期間（データ保持状態）とリフレッシュ期間（リフレッシュ動作）とに分けることができる。リフレッシュ動作を開始してから次のリフレッシュ動作を開始するまでの期間をリフレッシュ周期（リフレッシュ動作の周期）または１サイクルという。
時点ｔ０において、ＦＢＣメモリは、データ保持状態からリフレッシュ動作へ遷移する。ｔ１において、フロントワード線ＦＷＬの電位をデータ保持レベルＶＦＷＬ＿ｈｏｌｄからソース線ＳＬの電位（接地電位）よりも高い高レベル電位ＶＦＷＬ＿ｒｅｆへ上昇させる。これと同時に、バックワード線ＢＷＬの電位をデータ保持レベルＶＢＷＬ＿ｈｏｌｄからソース線ＳＬの電位（接地電位）よりも低い低レベル電位ＶＢＷＬ＿ｒｅｆへ低下させる。即ち、ソース電位を基準として互いに逆極性の電圧がフロントワード線ＦＷＬおよびバックワード線ＢＷＬのそれぞれに印加される。
ｔ２において、ビット線ＢＬの電位を、データ保持レベル（ソース線ＳＬの電位と同じく接地電位）からフロントワード線ＦＷＬの電位と同じ極性の高レベル電位ＶＢＬ＿ｒｅｆへ上昇させる。フロントワード線ＦＷＬおよびビット線ＢＬがともに高レベル電位になるので、メモリセルＭＣのボディ５０の上面側チャネルが飽和領域になり、インパクトイオン化がドレイン近傍において生じる。インパクトイオン化により電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディ５０に蓄えられる。
一方、バックワード線ＢＷＬの電圧ＶＢＷＬ＿ｒｅｆは、ボディ電位よりもかなり低いため、図２に示す第２のゲート絶縁膜７２に大きな電界がかかる。この電界によって、ゲートダイレクトトンネリングにより、電子がバックワード線ＢＷＬからボディ５０へ注入される。この電子がボディ５０内のホールと再結合することによって、ボディ５０内の正孔が消滅する（排出される）。換言すると、ゲートダイレクトトンネリングにより、トンネル電流がボディ５０からバックワード線ＢＷＬへ流れ出るといってもよい。
図５は、本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフである。ボディ電流は、ボディ５０へ流れ込む総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差である。本実施形態では、ボディ電流は、＜（Ｉｉｎ−Ｉｏｕｔ）ＮＥＴ＞としている。
ここで、図５の曲線は、ボディ電流がボディ電位Ｖｂ０、ＶｂｃおよびＶｂ１において平衡（Ｉｉｎ＝Ｉｏｕｔ）であることを示している。ボディ電位ＶｂｏｄｙがＶｂ０よりも小さい場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂ０とＶｂｃとの間に存在する場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ０に接近する。ボディ電位ＶｂｏｄｙがＶｂｃとＶｂ１との間に存在する場合、Ｉｉｎ＞Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは上昇し、Ｖｂ１に接近する。ボディ電位ＶｂｏｄｙがＶｂ１よりも大きい場合、Ｉｉｎ＜Ｉｏｕｔであるので、ボディ電位Ｖｂｏｄｙは低下し、Ｖｂ１に接近する。このように、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディ５０内のホール数を自律的に調節する。従って、Ｖｂ０およびＶｂ１は、ボディ電位の安定な平衡点と呼ぶ。
一方、一旦、ボディ電位ＶｂｏｄｙがＶｂｃからずれると、ボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へと移動してしまう。従って、Ｖｂｃは不安定な平衡点である。
例えば、“０”セルのボディ電位をＶｂ０とし、“１”セルのボディ電位をＶｂ１とする。この場合、“０”セルおよび“１”セルが不安定な平衡点Ｖｂｃを超えるような大きな劣化を受けていなければ、“０”セルおよび“１”セルのボディ電位がそれぞれＶｂ０およびＶｂ１からずれたとしても、ボディ電流を流すだけで、“０”セルおよび“１”セルのボディ電位をそれぞれＶｂ０およびＶｂ１に戻すことができる。即ち、“０”セルおよび“１”セルのデータが劣化した場合、インパクトイオン化電流およびトンネル電流を流すことによって、“０”セルおよび“１”セルの両方を同時に自律リフレッシュすることができる。このとき、フロントワード線ＦＷＬおよびバックワード線ＢＷＬの各電圧は、ロウごとに変更する必要は無く、全ロウにおいて同じ電位（ＶＦＷＬ＿ｒｅｆおよびＶＢＷＬ＿ｒｅｆ）でよい。尚且つビット線ＢＬの電圧は、カラムごとに変更する必要は無く、全カラムにおいて同じ電位（ＶＢＬ＿ｒｅｆ）でよい。
本実施形態による自律リフレッシュは、全ロウにおいてフロントワード線ＦＷＬの電圧をほぼ等しくし、全ロウにおいてバックワード線ＢＷＬの電圧を等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで “０”セルおよび“１”セルの両方を同時に自律的にリフレッシュすることができる。これにより、センスアンプにデータを読み出す必要が無くなり、同一のビット線ＢＬに接続された複数のメモリセルを同時にリフレッシュすることができる。つまり、自律リフレッシュは、メモリセルアレイ内の全メモリセルに対して同時に一括して実行可能である。
次にボディ電流について説明する。ボディ電流は式１のように表すことができる。
＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞＝＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＋＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞ （式１）
＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、ボディ５０に流入する総電流Ｉｉｎとボディ５０から流出する総電流Ｉｏｕｔとの差の時間平均を示す。データ保持モードにおいて、１サイクルτＲＥＦは、図４に示すように自律リフレッシュ期間τ１とデータ保持期間τ２とに分けることができる。自律リフレッシュ期間τ１において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞と表す。データ保持期間τ２において、ボディ５０に流入する電流Ｉｉｎとボディ５０から流出する電流Ｉｏｕｔとの差を＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞と表す。
＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、主にインパクトイオン化およびゲートダイレクトトンネリングによってボディ５０に出入りする電流を、自律リフレッシュ期間τ１の全期間に亘って平均した値である。＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞は、式２のように表すことができる。
＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞＝（Ｉｉｉ１＋ＩＧＩＤＬ１＋ＩＰＮ１＋Ｉｄｔ１＋ＩＣＰ）×τ１／τＲＦＥ （式２）
ここで、Ｉｉｉ１は、インパクトイオン化により生じる正孔電流（インパクトイオン化電流）である。ＩＧＩＤＬ１はＧＩＤＬによる正孔電流である。ＩＰＮ１は、ボディ−ソース間またはボディ−ドレイン間のＰＮ接合に流れる電流である。Ｉｄｔ１は、第２のゲート絶縁膜７２を通って流れるダイレクトトンネリング電流（トンネル電流）である。ＩＣＰは、フロントワード線ＦＷＬの電圧を低下させたときに生じるチャージポンピング現象による電流（チャージポンピング電流）である。チャージポンピング現象は、ボディ５０と第１のゲート絶縁膜７１との界面に存在する界面準位(surface state)にトラップされた電子とボディ内の正孔とが再結合する結果、正孔がボディ５０から引き抜かれる現象である。チャージポンピング電流は、図４のｔ３〜ｔ４の期間に生じる。τ１／τＲＥＦは、１サイクル中の自律リフレッシュ期間の割合である。
式２において、＋（プラス）は、ボディ５０へホール（電流）が流入することを意味し、−（マイナス）は、ボディ５０からホール（電流）が流出することを意味する。従って、インパクトイオン化電流Ｉｉｉ１は正値であり、トンネル電流Ｉｄｔ１およびチャージポンピング電流ＩＣＰは負値である。ＩＧＩＤＬ１は、正値である。ＩＰＮ１は、ドレイン４０、ボディ５０、ソース６０のそれぞれの電位によって正値または負値になり得る。例えば、ボディ電位Ｖｂｏｄｙがソース電位およびドレイン電位よりも低い場合には、ＩＰＮ１は正値となり、逆の場合にはそれらは負値になると考えられる。その他、ボディ５０に出入りする電流があれば、それを、式２の左辺のカッコ内に加えてよい。自律リフレッシュ期間τ１におけるこれらの電流の総和平均が、＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞である。尚、自律リフレッシュ期間では、インパクトイオン化電流Ｉｉｉ１およびトンネル電流Ｉｄｔ１が大きく、ボディ電流の主成分となる。
＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、インパクトイオン化およびゲートダイレクトトンネリングによってボディ５０に出入りするデータ保持期間τ２に流れる電流を、全期間に亘って平均した値である。＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞は、式３のように表すことができる。
＜(Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞＝（Ｉｉｉ２＋ＩＧＩＤＬ２＋ＩＰＮ２＋Ｉｄｔ２）×τ２／τＲＦＥ （式３）
データ保持期間τ２において、ワード線ＦＷＬおよびＢＷＬは一定値を維持するので、チャージポンピング電流ＩＣＰは流れない。ここで、Ｉｉｉ２は、データ保持期間τ２におけるインパクトイオン化電流である。ＩＧＩＤＬ２はデータ保持期間τ２におけるＧＩＤＬによる正孔電流である。ＩＰＮ２は、データ保持期間τ２においてＰＮ接合に流れる電流である。Ｉｄｔ２は、データ保持期間τ２におけるトンネル電流である。τ２／τＲＥＦは、１サイクル中のデータ保持期間の割合である。
実際には、データ保持期間におけるインパクトイオン化電流Ｉｉｉ２およびトンネル電流Ｉｄｔ２は、自律リフレッシュ期間におけるインパクトイオン化電流Ｉｉｉ１およびトンネル電流Ｉｄｔ１に比べて非常に小さい。また、ＩＧＩＤＬ１、ＩＰＮ１、ＩＣＰ、ＩＧＩＤＬ２、ＩＰＮ２もまた、インパクトイオン化電流Ｉｉｉ１およびトンネル電流Ｉｄｔ１に比べて非常に小さい。Ｉｉｉ２、Ｉｄｔ２およびＩＧＩＤＬ２は、ほぼゼロである。従って、データ保持モードにおけるボディ電流の主成分は、インパクトイオン化電流Ｉｉｉ１およびトンネル電流Ｉｄｔ１であるといってよい。即ち、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、インパクトイオン化電流Ｉｉｉ１およびトンネル電流Ｉｄｔ１によってほぼ決定される。
尚、自律リフレッシュ期間τ１およびデータ保持期間τ２では、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬのノード電位が異なる。従って、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬのそれぞれのノードとボディ５０との容量結合によって、自律リフレッシュ期間τ１からデータ保持期間τ２へ移行したとき、あるいは、データ保持期間τ２から自律リフレッシュ期間τ１へ移行したときに、ボディ電位Ｖｂｏｄｙがシフトする場合がある。このときのボディ電位Ｖｂｏｄｙのシフト量をΔＶｂｏｄｙとする。ΔＶｂｏｄｙは、上記ノードとボディ５０との容量結合に起因するものであり、ボディ５０内のホール数によるボディ電位の変化とは異なる。従って、自律リフレッシュ期間τ１からデータ保持期間τ２へ移行するとき、あるいは、データ保持期間τ２から自律リフレッシュ期間τ１へ移行するときに、ボディ電位ＶｂｏｄｙをΔＶｂｏｄｙだけシフトさせる必要がある。
そこで、図５に示す曲線を得るためには、自律リフレッシュ期間におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線、または、データ保持期間におけるボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞とボディ電圧Ｖｂｏｄｙとの関係を示す曲線のいずれか一方をΔＶｂｏｄｙだけシフトさせてから両者を足し合わせる必要がある。例えば、自律リフレッシュからデータ保持状態へ移行したときにボディ電位がΔＶｂｏｄｙ（正値）だけ変化する場合、データ保持期間の曲線を−ΔＶｂｏｄｙだけ平行移動させ、平行移動後のデータ保持期間の曲線と自律リフレッシュ期間の曲線とを足し合わせることによって図５に示す曲線が得られる。つまり、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、＜(Ｉｉｎ１−Ｉｏｕｔ１) ＮＥＴ＞とＶｂｏｄｙを−ΔＶｂｏｄｙだけ平行移動させたときの＜（Ｉｉｎ２−Ｉｏｕｔ２) ＮＥＴ＞との和である。このときの図４に示す横軸は、自律リフレッシュ期間におけるボディ電位となる。勿論、データ保持期間の曲線を固定したまま、自律リフレッシュ期間の曲線を＋ΔＶｂｏｄｙだけ平行移動させてもよい。尚、図５に示す曲線は、式１の＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞を示す。
図５に示すように、＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、異なる３つのボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１においてゼロとなる。ボディ電位Ｖｂ０、Ｖｂｃ、Ｖｂ１は、ボディ５０に流入する電流量（ホール数）とボディ５０から流出する電流量（ホール数）とがほぼ等しいので、平衡点 (stationary point)である。しかし、上述したとおり、Ｖｂｃは、不安定な平衡点である。なぜならば、ノイズ等の影響によりボディ電位ＶｂｏｄｙがＶｂｃから微小電位だけずれた場合、そのずれは増幅されるため、ボディ電位Ｖｂｏｄｙは、Ｖｂｃから離れる方向へ変化するからである。逆に、Ｖｂ０およびＶｂ１は、安定な平衡点である。なぜなら、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１からずれたとしても、Ｖｂｃを超えない限りにおいてボディ電位Ｖｂｏｄｙは、Ｖｂ０またはＶｂ１へ収束するからである。即ち、安定な平衡点Ｖｂ０およびＶｂ１は、データの極性（０または１）を示すために用いることができ、不安定な平衡点Ｖｂｃは、データ“０”とデータ“１”との境界点として用いることができる。
安定な平衡点Ｖｂ０およびＶｂ１をデータ“０”およびデータ“１”として用いれば、等しいフロントワード線電圧ＶＦＷＬ＿ｒｅｆ、等しいバックワード線電圧ＶＢＷＬ＿ｒｅｆおよび等しいビット線電圧ＶＢＬを全メモリセルに同時に印加することによって、データ“０”およびデータ“１”を安定な平衡点Ｖｂ０およびＶｂ１へ回復させることができる。即ち、メモリセルアレイの全メモリセルを自律的にリフレッシュすることができる。ただし、“０”セルおよび“１”セルの劣化が激しく、ボディ電位Ｖｂｏｄｙが不安定な平衡点Ｖｂｃを超えてしまった場合には、メモリセルＭＣのデータの極性が逆転してしまう。従って、“１”セルおよび“０”セルのボディ電位Ｖｂｏｄｙが劣化により不安定な平衡点Ｖｂｃを超える前に、“１”セルおよび“０”セルに自律リフレッシュ動作を実行する必要がある。
本実施形態によるＦＢＣメモリは、自律リフレッシュによってメモリセルＭＣの各データ状態を自律的に回復させることができる。従って、センスアンプＳ／Ａは、メモリセルＭＣのデータを読み出し、このデータをもとのメモリセルＭＣへリストアする、という従来のリフレッシュ動作を実行する必要がない。センスアンプＳ／Ａがデータを読み出す必要がないので、或るカラムのビット線に接続された複数のメモリセルＭＣを同時にリフレッシュすることができる。さらに、自律リフレッシュは、全ロウにおいてフロントワード線ＦＷＬの電圧をほぼ等しくし、全ロウにおいてバックワード線ＢＷＬの電圧をほぼ等しくし、かつ、全カラムにおいてビット線ＢＬの電圧をほぼ等しくした状態のもとで “０”セルおよび“１”セルの両方を同時にリフレッシュすることができる。従って、自律リフレッシュは、メモリセルアレイ内の全メモリセルを同時にリフレッシュすることができる。
本実施形態による自律リフレッシュは、一度にリフレッシュできるメモリセル数が従来のリフレッシュに比べて飛躍的に増やすことができる。このため、ビット線ＢＬの充電に必要な電流を大幅に削減することができると共に、リフレッシュビジー率を大幅に低下させることができる（図１５参照）。また、図１６および図１７のように、センスアンプＳ／Ａの数を減らすことができるので、チップサイズを削減することができる。即ち、本実施形態によるＦＢＣメモリは、リフレッシュビジーレイトが小さく、データ保持時の消費電流が低く、さらに、小型化に優れている。
本実施形態において、フロントワード線ＦＷＬの機能（動作）とバックワード線ＢＷＬの機能（動作）とを入れ替えても、自律リフレッシュ動作を実行することができる。
本実施形態において、自律リフレッシュは、メモリセルアレイ全体に同時に実行してもよい。しかし、同時に活性化されるフロントワード線ＦＷＬの数、バックワード線ＢＷＬの数、および、ビット線ＢＬの数を制限してもよい。即ち、メモリセルアレイを部分的に（ブロックごとに）リフレッシュしてもよい。メモリセルブロックは、マトリクス状に配列されたメモリセルアレイを複数の部分に分割した複数のメモリセルのまとまりである。
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図である。第２の実施形態は、バックワード線ＢＷＬがメモリセルアレイＭＣＡＬ、ＭＣＡＲの全体に共有されている点で第１の実施形態と異なる。第２の実施形態によるＢＷＬコントローラは、メモリセルアレイＭＣＡＬ、ＭＣＡＲ全体のバックワード線ＢＷＬを一括して制御する。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。このように、バックワード線ＢＷＬは、メモリセルアレイごとに共有化されてもよい。これにより、第２の実施形態は、第１の実施形態と同様に、メモリセルアレイ全体を同時に自律リフレッシュすることができる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、メモリセルアレイごとにバックワード線ＢＷＬを制御すれば足りるので、ＢＷＬコントローラの構成が簡素化される。ただし、第２の実施形態は、メモリセルアレイを部分的に自律リフレッシュすることはできない。
図７は、第２の実施形態に従ったメモリセルＭＣの断面図である。図２に示すバックワード線ＢＷＬは、フロントワード線ＦＷＬに対応して各ロウに設けられていた。しかし、第２の実施形態では、バックワード線ＢＷＬは、メモリセルアレイ全体に共通に設けられている。第２の実施形態によるメモリセルＭＣのその他の構成は、第１の実施形態によるメモリセルＭＣの構成と同様でよい。
図８は、第２の実施形態に従った別のメモリセルＭＣの断面図である。図８に示すメモリセルＭＣでは、シリコン基板１０がバックワード線ＢＷＬを兼ねている点で図７に示すメモリセルＭＣと異なる。図８に示すメモリセルＭＣのその他の構成は、図７に示すメモリセルＭＣの構成と同様でよい。必要に応じて、シリコン基板１０と埋込み絶縁膜１２との界面近傍に不純物原子を導入することによって、シリコン基板１０内のバックワード線ＢＷＬの抵抗を低下させてもよい。
バックワード線ＢＷＬは、メモリセルアレイ内の部分的なブロックごとに設けられてもよい。これにより、ＢＷＬコントローラの構成が簡素化されるとともに、メモリセルアレイを部分的に自律リフレッシュすることができる。
（第３の実施形態）
図９および図１０は、本発明に係る第３の実施形態に従ったＦＢＣメモリの構成を示す斜視図である。第３の実施形態は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いている。第１および第２の実施形態では、メモリセルＭＣは平面型ＦＥＴであり、フロントワード線ＦＷＬおよびバックワード線ＢＷＬは、それぞれボディ５０の上面および底面に面していた。これに対し、第３の実施形態では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬは、それぞれボディ５０の側面に面している。これに伴い、第１のゲート絶縁膜および第２のゲート絶縁膜（図示せず）は、それぞれフロントワード線ＦＷＬとボディ５０との間、および、バックワード線ＢＷＬとボディ５０との間に設けられている。
図９に示すＦＢＣメモリは、ソース線ＳＬおよびビット線ＢＬが同一方向（カラム方向）へ延伸しており、フロントワード線ＦＷＬおよびバックワード線ＢＷＬがカラム方向に対して直交するロウ方向へ延伸している。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。フロントワード線ＦＷＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。ビット線ＢＬは、第３メタル層（上層メタル）Ｍ３で形成される。ソース線ＳＬ、フロントワード線ＦＷＬ、バックワード線ＢＷＬおよびビット線ＢＬは、例えば、銅、アルミニウム、タングステン等の金属からなる。
図１０に示すＦＢＣメモリは、ソース線ＳＬおよびフロントワード線ＦＷＬが同一方向（ロウ方向）へ延伸しており、ビット線ＢＬおよびバックワード線ＢＷＬがロウ方向に対して直交するカラム方向へ延伸している。ソース線ＳＬは、第１メタル層（下層メタル）Ｍ１で形成される。ビット線ＢＬおよびバックワード線ＢＷＬは第２メタル層（中間メタル層）Ｍ２で形成される。フロントワード線ＦＷＬは、第３メタル層（上層メタル）Ｍ３で形成される。
第３の実施形態のその他の構成および動作は、第１の実施形態の構成および動作と同様でよい。自律リフレッシュ動作は、Ｆｉｎ型ＦＥＴをメモリセルＭＣとして用いたＦＢＣメモリに対しても実行することができる。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
このようなＦｉｎ型ＦＢＣの場合、第２のゲート絶縁膜の膜厚が第１のゲート絶縁膜の膜厚とほぼ等しいことが好ましい。これにより、第１および第２のゲート絶縁膜を同時に形成することができるので、ＦＢＣメモリの製造が容易となるというメリットがあるからである。
（第４の実施形態）
図１１は、本発明に係る第４の実施形態に従ったＦＢＣメモリの動作を示すタイミング図である。第４の実施形態によるＦＢＣメモリの構成は、第１〜第３の実施形態のいずれかのＦＢＣメモリの構成と同様でよい。
第４の実施形態では、バックワード線ＢＷＬの電位ＶＢＷＬが、一定の負電位に固定されている。これにより、トンネル電流Ｉｄｔが常時ボディ５０からバックワード線ＢＷＬへ流れ出ている。従って、“０”セルのリフレッシュ動作は、常時実行されていると言ってよい。例えば、第４の実施形態のメモリセル構造として第１の実施形態によるメモリセルと同じ構造を採用した場合、電位ＶＢＷＬは、図４に示すＶＢＷＬ＿ｒｅｆよりも絶対値として小さく（浅く）、ＶＢＷＬ＿ｈｏｌｄよりも絶対値として大きく設定することが好ましい。よって、トンネル電流Ｉｄｔは、少しずつ連続して（コンスタントに）ボディ５０から流れ出ている。第４の実施形態における１サイクルのトンネル電流Ｉｄｔの総量は、第１の実施形態におけるそれと同じでよい。これにより、第４の実施形態においてボディ電流とボディ電位との関係は、図５に示す関係と同様にすることができる。
一方、ビット線ＢＬおよびフロントワード線ＦＷＬの動作は、第１の実施形態のそれと同様である。従って、インパクトイオン化電流は、第１の実施形態と同様に間欠的にボディ５０に流れる。即ち、第４の実施形態における“１”セルのリフレッシュ動作は、第１の実施形態のそれと同様である。例えば、第４の実施形態のメモリセル構造として第１の実施形態によるメモリセルと同じ構造を採用した場合、図１１に示すＶＦＷＬ＿ｏｆｆおよびＶＦＷＬ＿ｏｎは、図４に示すＶＦＷＬ＿ｈｏｌｄおよびＶＦＷＬ＿ｈｏｌｄに等しくてよく、ＶＢＬ＿ｏｎは、ＶＢＬ＿ｒｅｆに等しくてよい。
このように、第４の実施形態では、“０”セルリフレッシュが常時実行されており、“１”セルリフレッシュが周期的に実行される。“１”セルを回復させるリフレッシュ動作期間τ１において、バックワード線ＢＬＷの電位は、ソース電位ＶＳＬ（例えば、接地電位）を基準として、フロントワード線ＦＷＬの電位ＶＦＷＬ＿ｏｎに対して逆極性の電位（負電位）に固定されている。このようにバックワード線ＢＷＬの電位を固定しても、第４の実施形態は、図５に示すボディ電流とボディ電位との関係が得られるので、第１の実施形態と同様に自律リフレッシュ動作を実行することができる。さらに、第４の実施形態では、バックワード線ＢＷＬの電位が一定であるので、データ保持期間とリフレッシュ期間との間のボディ電位の変化が、第１の実施形態のそれよりも小さい。
図１２は、第４の実施形態によるＦＢＣメモリのボディ電流とボディ電位との関係を示すシミュレーション結果である。このシミュレーションで用いたメモリセルＭＣは、次のような構成を有する。ゲート長が７５ｎｍ、ゲート幅が７０ｎｍ、フロントゲート絶縁膜の厚みが２．２ｎｍ、ボディ５０の厚み（フロントゲート絶縁膜からバックゲート絶縁膜までの距離）が２１ｎｍ、バックゲート絶縁膜の厚みが２．２ｎｍである。また、バックワード線ＢＷＬの電位ＶＢＷＬは−１．４Ｖ、“１”セルのリフレッシュ時のフロントワード線の電圧ＶＦＷＬ＿ｏｎは０．１Ｖ、“１”セルリフレッシュ時以外のフロントワード線の電圧ＶＦＷＬ＿ｏｆｆは−１．４Ｖ、“１”セルのリフレッシュ時のビット線電圧ＶＢＬ＿ｏｎは１．５Ｖ、“１”セルリフレッシュ時以外のビット線電圧ＶＢＬ＿ｏｆｆは０Ｖである。また、“１”セルのリフレッシュ期間τ１は、１０ｎｓであり、リフレッシュ動作の１サイクルの期間τｒｅｆは１００μｓである。このとき、図１２に示すように、ボディ電流＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞は、１つの不安定な平衡点Ｖｂｃの両側に存在する２つの安定な平衡点Ｖｂ０およびＶｂ１を有する。
（第５の実施形態）
上記実施形態では、２つの状態を周期的に繰り返すことによって自律リフレッシュを実行していた。例えば、第１の実施形態では、データ保持状態と自律リフレッシュ動作とを繰り返して実行する。第４の実施形態では、“０”セルリフレッシュを常時実行し、“１”セルリフレッシュを繰り返し実行する。しかし、自律リフレッシュは、３つ以上の状態を周期的に繰り返しても実行することができる。即ち、１サイクルの期間中に、複数のリフレッシュ動作を繰り返してよい。さらに、各リフレッシュ動作では、ワード線ＢＷＬ、ＦＷＬ、ビット線ＢＬの各ノード電位を変化させてもよい。これは、１サイクルの期間中にボディに流入する電流量とボディから流出する総電流量との差＜(Ｉｉｎ−Ｉｏｕｔ) ＮＥＴ＞が図５に示す関係を示せば充分であるからである。
１サイクルにｎ個の状態が繰り返されるものとした場合、ボディ電流は式４のように表される。以下、各状態は、ノード電位状態と呼ぶ。
Figure 2009087496
 ここで、Ｉｂｏｄｙ（ｉ，ｊ） (Ｖｂｏｄｙ＋ΔＶｂｏｄｙ（ｉ）)は、状態ｉにおいてボディに正味に流れ込むｊ番目の電流成分(ボディに流れ込む電流の極性をプラス、ボディから流れ出る電流の極性をマイナスとする)を示す。Ｉｂｏｄｙ（ｉ，ｊ）は（Ｖｂｏｄｙ＋ΔＶｂｏｄｙ（ｉ）)の関数であり、ノード電位状態の遷移に伴うボディ電位のシフト分ΔＶｂｏｄｙ（ｉ）を補正するために、ΔＶｂｏｄｙ（ｉ）がＶｂｏｄｙに加算されている。ここで、ΔＶｂｏｄｙ（ｉ）は、Ｖｂｏｄｙ（０）を基準として、Ｖｂｏｄｙ（０）から各ノード電位状態におけるＶｂｏｄｙ（ｉ）までのシフト量である（式６参照）。尚、Ｖｂｏｄｙ（０）は、Ｖｂｏｄｙ（ｉ）の何れかと一致していてもよい。
ΔＶｂｏｄｙ（ｉ）＝ Ｖｂｏｄｙ（ｉ） −Ｖｂｏｄｙ（０） （式６）
尚、
Figure 2009087496
（アクティブモードでの自律リフレッシュ動作）
データ保持モード以外のアクティブモードでは、外部にデータを読み出し、あるいは、外部からのデータを書き込むために、不定期にメモリセルＭＣにアクセスする必要が生じる。しかし、データ読出し／書込み動作では、センスアンプＳ／Ａは、メモリセルＭＣのデータを一旦読み出して、このデータをメモリセルＭＣに書き戻すという従来のリフレッシュ動作を実行する。従って、データ読出し／書込み直後、メモリセルＭＣは、安定な平衡点Ｖｂ０またはＶｂ１へ回復している。従って、メモリセルＭＣにアクセスが頻繁に入る状態であっても、自律リフレッシュは、データ保持モードにおけるサイクルと同じ周期τＲＥＦで実行すればよい。
本来、データ読出し／書込みのためのアクセスが期間τＲＥＦ以上入らない場合に、メモリセルＭＣのデータ劣化が問題となる。従って、頻繁にアクセスがメモリセルＭＣに入る状況においては、自律リフレッシュは、データ保持モード時と同じように機能する。
しかし、データ読出し／書込みのためのアクセスがかなり頻繁に入る場合、メモリセルＭＣへのディスターブがボディ電流＜（Ｉｉｎ−Ｉｏｕｔ）（ｉ） ＮＥＴ＞の電流成分間のバランスを崩してしまう場合がある。このような場合には、電流成分の中のディスターブで変動する成分（例えば、ＩＰＮ、ＩＧＩＤＬ）が無視できるように（相対的に小さくなるように）、自律リフレッシュの動作電圧（ノード電位）を変えることが有効となる。
図１３は、アクティブモードおよびデータ保持モードにおけるフロントワード線ＦＷＬ、ＢＷＬおよびビット線ＢＬの動作を示すタイミング図である。例えば、図１３に示すように、アクティブモードにおけるバックワード線電圧ＶＢＷＬを、データ保持モードにおけるそれよりも低く（深く）する。即ち、アクティブモードにおけるバックワード線電圧ＶＢＷＬは、データ保持モードにおけるそれよりもソース電位ＶＳＬ（接地電位）から離す。これにより、アクティブモードにおけるトンネル電流を、データ保持モードにおけるトンネル電流よりも大きくする。
尚、データ保持モードにおけるバックワード線電圧ＶＢＷＬを、アクティブモードにおけるそれに適合させても自律リフレッシュの機能自体に問題は生じない。しかし、トンネル電流の増大に伴い、データ保持モードにおけるインパクトイオン化電流も増大させる必要が生じる。このため、メモリセルＭＣに流すＤＣ電流が増加するので、データ保持モードにおける電流削減効果が薄れてしまう。従って、データ保持モードにおけるバックワード線電圧ＶＢＷＬは、アクティブモードのそれよりも低い方が好ましく、自律リフレッシュ動作に足りる程度で充分である。
また、図１３に示すように、アクティブモードにおけるフロントワード線電位ＶＦＷＬ＿ｏｎおよびビット線電位ＶＢＬ＿ｏｎを、データ保持モードにおけるそれらよりも上げる。即ち、アクティブモードにおけるフロントワード線電位ＶＦＷＬ＿ｏｎおよびビット線電位ＶＢＬ＿ｏｎは、データ保持モードにおけるそれらよりもソース電位ＶＳＬから離す。これにより、アクティブモードにおけるインパクトイオン化電流もデータ保持モードにおけるそれよりも増大させる。
アクティブモード時にはデータ保持モードに比べ、トンネル電流およびインパクトイオン化電流以外の非主成分の電流が増加するので、主成分としてのトンネル電流およびインパクトイオン化電流も増加させる必要がある。このとき、メモリセルＭＣに流すＤＣ電流も増えるが、アクティブモードでは本来、大きな平均電流が流れている。このため、トンネル電流およびインパクトイオン化電流の増分は無視できる。つまり、消費電流はほとんど増大しない。しかし、データ保持モード時では、低いデータ保持電流を実現する必要があるので、トンネル電流およびインパクトイオン化電流の増大は許されない。つまり、消費電流の増大が顕著になる。従って、データ保持モードにおけるトンネル電流およびインパクトイオン化電流は、アクティブモードのそれよりも低い方が好ましい。
自律リフレッシュ時に、同時に活性化するワード線ＦＷＬ、ＢＷＬの数および同時に活性化するビット線ＢＬの数は任意である。例えば、従来のリフレッシュ動作のように１本のワード線ＦＷＬ、ＢＷＬおよび全ビット線ＢＬを活性化させて、活性化されたワード線ＦＷＬ、ＢＷＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来と同様である。
全ワード線ＦＷＬ、ＢＷＬおよび１本のビット線ＢＬを活性化させて、活性化されたビット線ＢＬに接続された全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、ワード線ＦＷＬまたはＢＷＬの数２ｎ、ワード線ＦＷＬ、ＢＷＬの容量ＣＷＬ、ワード線ＦＷＬ、ＢＷＬの駆動振幅ΔＶＷＬ、ビット線の数２ｍ、ビット線の容量ＣＢＬ、ビット線の駆動振幅ΔＶＢＬに依存する。データ保持モードにおける消費電流は、従来よりも減少する場合も、増加する場合もあり得る。
全ワード線ＦＷＬ、ＢＷＬおよび全ビット線ＢＬを活性化させて、メモリセルアレイ内の全メモリセルＭＣを同時にリフレッシュしてもよい。この場合、データ保持モードにおける消費電流は、従来よりも低下する。また、この場合、周辺回路の動作に必要な電流も小さくすることができる。
図１４は、同時に活性化されるワード線ＦＷＬ、ＢＷＬの本数とデータ保持モードにおける電流との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるワード線ＦＷＬ、ＢＷＬの本数を示し、縦軸は、２メガビットのメモリセルアレイＭＣＡを３２×１６ユニット（２Ｍｂ×３２×１６）備えた１ギガビットのＦＢＣメモリのデータ保持モードにおける電流を示す。データ保持モードにおける電流は、１ギガビットのＦＢＣメモリを自律リフレッシュするために必要とされる電流である。
一例として、フロントワード線ＦＷＬの容量ＣＷＬが３００ｆＦ、フロントワード線ＦＷＬの電圧振幅ΔＶＷＬが１．５Ｖ、ビット線ＢＬの容量が１００ｆＦ、ビット線ＢＬの電圧振幅ΔＶＢＬが１．５Ｖ、リフレッシュ動作に関係する周辺回路の充電容量ＣＰＥＲＩが２００ｐＦ、周辺回路の電圧振幅ΔＶＰＥＲＩが１．８Ｖであると仮定する。バックワード線ＢＷＬの電位は一定とする。ワーストセルのリテンション時間ＴＲＥＴを１ｍｓとする。また、リフレッシュのサイクル時間τｒｅｆを５０ｎｓと仮定する。
１６個の６４ＭｂｉｔのメモリセルＭＣは、６４Ｍｂｉｔ単位に、同時並行してリフレッシュされる。６４Ｍｂｉｔメモリ内では、ロウデコーダＲＤを共有する２個の２Ｍｂｉｔのメモリセルアレイ毎にリフレッシュを実行する。リフレッシュ時に“１”セルに流れるＤＣ電流を０．２μＡとし、“１”セルをリフレッシュする時間τ１を２０ｎｓと仮定した。このメモリセルに流れるＤＣ電流がデータ保持モードにおける電流に与える影響は、メモリセルのリテンション時間(例えば、１ｍｓ)に依存し、同時に活性化するワード線およびビット線の本数には依らない。“１”セルおよび“０”セルが半数ずつ存在するとした場合、データ保持モードにおいて１ギガビットのＦＢＣメモリに流れるＤＣ電流の平均値は、４．２９ｍＡとなる。
図１４は、２Ｍｂｉｔメモリセルアレイにおいて同時に活性化されるワード線数に対する１Ｇｂｉｔメモリのデータ保持モードにおける消費電流を示したグラフである。同時に活性化されるビット線数が５１２本、１０２４本、２０４８本、４０９６本のそれぞれの場合について、１Ｇｂｉｔメモリのデータ保持モードにおける消費電流が曲線Ｌ１〜Ｌ４で示されている。
従来のリフレッシュ動作では、１本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化していた。この場合、データ保持モードにおける電流は、２００ｍＡを超える。一方、上記実施形態による自律リフレッシュ動作では、５１２本のワード線を活性化させるとともに、４０９６本のビット線に接続されたメモリセルを活性化する。即ち、自律リフレッシュ動作では、２Ｍｂｉｔメモリセルアレイの全メモリセルを同時にリフレッシュする。この場合、データ保持モードにおける電流は、約５．０ｍＡとなる。つまり、自律リフレッシュ動作によるデータ保持モード時の消費電流は、従来のリフレッシュのそれに比べて約１／４０になる。
尚、同時に活性化されるワード線数およびビット線数に依存せず、メモリセルの集積度に依存するオフセット電流がある。このオフセット電流は、メモリセルのＤＣ電流によるものである。従って、本実施形態では、１Ｇｂｉｔ分のメモリセルのＤＣ電流として、約４．２９ｍＡがオフセット電流となる。従って、データ保持モードにおける消費電流をさらに低下させるためには、オフセット電流を低下させる必要がある。オフセット電流を低下させるためには、ＤＣ電流を低下させるか、あるいは、フリフレッシュに必要な期間τ１(図１４では２０ｎｓ)を短くすればよい。
図１５は、同時に活性化されるフロントワード線ＦＷＬの本数とリフレッシュのビジー率との関係を示すグラフである。横軸が、リフレッシュ時に同時に活性化されるフロントワード線ＦＷＬの本数を示し、縦軸は、リフレッシュビジー率を示す。リフレッシュビジー率は、データ保持モードにおいて、１サイクル期間τｒｅｆに対する自律リフレッシュ期間τ１が占める時間的な比率を意味する。例えば、リフレッシュビジー率が１００％とは、データ保持状態において常時リフレッシュ動作が必要な状態である。従って、データを保持することができる限りにおいて、リフレッシュビジー率は低いほど良いと言える。
リフレッシュ動作において同時に活性化されるフロントワード線ＦＷＬの数が１である場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約５０％にもなる。
従来のリフレッシュ動作では、同時に活性化されるワード線は、１本のみでなければならなかった。この場合、全カラムのビット線ＢＬ（４０９６本）を同時に活性化したとしても、リフレッシュビジー率は約５０％よりも低くすることができない。
本実施形態による自律リフレッシュ動作は、複数のワード線を同時に活性化させることができる。例えば、リフレッシュ動作において同時に活性化されるフロントワード線ＦＷＬの数が５１２であり、かつ、リフレッシュ動作において同時に活性化されるビット線ＢＬの数が４０９６である場合（メモリセルアレイ内の全メモリセルを同時にリフレッシュする場合）、リフレッシュビジー率は約０．１％に低下させることができる。
（第６の実施形態）
図１６は、本発明に係る第６の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第６の実施形態では、センスアンプＳ／Ａがｍ本（ｍ≧２）のビット線ＢＬごとに設けられている。ビット線セレクタＢＬＳがセンスアンプＳ／Ａとｍ本のビット線ＢＬとの間に設けられている。ビット線セレクタＢＬＳは、データ読出し／書込み動作において、ｍ本のビット線ＢＬから特定のビット線ＢＬを選択してセンスアンプＳ／Ａに接続するように構成されている。一方、リフレッシュ動作では、ビット線セレクタＢＬＳは、ｍ本のビット線ＢＬを全てセンスアンプＳ／Ａに接続することができる。これにより、第６の実施形態によるＦＢＣメモリは、第１の実施形態と同様に自律リフレッシュ動作を実行することができる。
第６の実施形態では、センスアンプＳ／Ａがｍ本のビット線ごとに設けられているので、メモリセル以外の周辺回路の面積を低減させることができる。即ち、メモリチップに対するセル占有率が向上する。これにより、ＦＢＣメモリのチップサイズを小さくすることができる。
（第７の実施形態）
図１７は、本発明に係る第７の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。尚、図１７では、フロントワード線ＦＷＬおよびバックワード線ＢＷＬを簡略化して表示している。第７の実施形態では、ビット線がローカルビット線ＬＢＬＬｋ，ｉ、ＬＢＬＲｋ，ｉ（ｋは１〜Ｎ、ｉは１〜Ｍ）（以下、単にＬＢＬともいう）と、グローバルビット線ＧＢＬＬｉ、ＧＢＬＲｉ（以下、単にＧＢＬともいう）とに分けられている。各ローカルビット線ＬＢＬは、或るカラムのメモリセルＭＣのうちいくつかのメモリセルに接続されている。図１７では、（Ｎ＋１）個のメモリセルＭＣが１つのローカルビット線ＬＢＬに接続されている。グローバルビット線ＧＢＬは、複数のローカルビット線に対応して設けられており、センスアンプＳ／Ａに接続されている。
ビット線スイッチＢＳＷがローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続されている。グローバルビット線ＧＢＬは、ビット線スイッチＢＳＷによって特定のローカルビット線ＬＢＬに選択的に接続され得る。
図１７に示す階層型ビット線構成によれば、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設ける必要がなく、センスアンプＳ／Ａの個数を減少させることができる。例えば、図１７の具体例では、グローバルビット線ＧＢＬがセンスアンプＳ／Ａの左右に接続されており、それぞれのグローバルビット線ＧＢＬは４本のローカルビット線ＬＢＬ（計８本のローカルビット線）に接続されている。よって、本実施形態におけるセンスアンプＳ／Ａの個数は、ローカルビット線ＬＢＬごとにセンスアンプＳ／Ａを設けた場合の個数の１／８となる。
このような階層型ビット線構成において従来のリフレッシュ動作を実行した場合、一度にリフレッシュできるメモリセル数は１／８に減る。このため、リフレッシュのサイクル数(全メモリセルセルをリフレッシュするために必要なリフレッシュサイクル数)が大きくなり、リフレッシュビジー率が大きくなってしまう。
これに対し、本実施形態による自律リフレッシュを用いた場合、センスアンプ数とは無関係にメモリセルアレイ全体のメモリセルを同時にリフレッシュすることができる。従って、自律リフレッシュによれば、階層型ビット線構成を採用するＦＢＣメモリであっても、リフレッシュビジー率を上昇させることなく、全メモリセルをリフレッシュすることができる。さらに、階層型ビット線構成を採用することによって、センスアンプＳ／Ａ数を減少させることができるので、メモリ装置全体のサイズを小さくすることができる。
上記実施形態において、フロントワード線ＦＷＬの機能（動作）とバックワード線ＢＷＬの機能（動作）とを入れ替えても、自律リフレッシュ動作を実行することができる。
上記実施形態において、メモリセルＭＣは、ｐ型ＦＥＴであってもよい。この場合には、メモリセルＭＣは、電子を蓄積し、あるいは、電子を放出することによってデータを格納する。また、この場合、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、ビット線ＢＬの各電位の極性を逆にすればよい。
上記実施形態において、ソース電位は、接地電位としたが、ソース電位は、接地電位以外の電位に設定されてもよい。この場合、フロントワード線ＦＷＬ、バックワード線ＢＷＬ、およびビット線ＢＬの各電位の極性は、ソース電位を基準とする。
本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。 メモリセルＭＣの構造の一例を示す断面図。 本実施形態による自律リフレッシュを示す概念図。 本実施形態による自律リフレッシュ動作を示すタイミング図。 本実施形態によるＦＢＣメモリのボディ電位とボディ電流との関係を示すグラフ。 本発明に係る第２の実施形態に従ったＦＢＣメモリ装置の構成の一例を示す図。 第２の実施形態に従ったメモリセルＭＣの断面図。 第２の実施形態に従った別のメモリセルＭＣの断面図。 本発明に係る第３の実施形態に従ったＦＢＣメモリの構成を示す斜視図。 本発明に係る第３の実施形態に従ったＦＢＣメモリの構成を示す斜視図。 本発明に係る第４の実施形態に従ったＦＢＣメモリの動作を示すタイミング図。 第４の実施形態によるＦＢＣメモリのボディ電流とボディ電位との関係を示すシミュレーション結果。 アクティブモードおよびデータ保持モードにおけるワード線ＦＷＬ、ＢＷＬおよびビット線ＢＬの動作を示すタイミング図。 同時に活性化されるワード線ＦＷＬ、ＢＷＬの本数とデータ保持モードにおける電流との関係を示すグラフ。 同時に活性化されるフロントワード線ＦＷＬの本数とリフレッシュのビジー率との関係を示すグラフ。 本発明に係る第６の実施形態に従ったＦＢＣメモリの構成の一例を示す図。 本発明に係る第７の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
符号の説明
ＭＣ…メモリセル
ＦＷＬ…フロントワード線
ＢＷＬ…バックワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＷＬＤ…ＷＬドライバ
ＣＳＬＤ…ＣＳＬドライバ
１０…半導体基板
２０…ＢＯＸ層
４０…ドレイン
５０…ボディ
６０…ソース
７１…第１のゲート絶縁膜
７２…第２のゲート絶縁膜

Claims (11)

  1. 半導体層と、
    前記半導体層内に設けられたソース層およびドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
    前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
    前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
    前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へ第２の電流を流し、前記リフレッシュ動作の１周期内に流れる前記第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に流れる前記第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする半導体記憶装置。
  2. 前記第１の電流に基づく電荷の量および前記第２の電流に基づく電荷の量は２つの安定な平衡点および１つの不安定な平衡点を含み、
    前記２つの安定な平衡点に対応する前記ボディ領域の電位は、１つの不安定な平衡点に対応する前記ボディ領域の電位の両側に存在し、
    前記２つの安定な平衡状態のうち一方がデータ“０”を格納する前記メモリセルの平衡状態であり、他方がデータ“１”を格納する前記メモリセルの平衡状態であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 半導体層と、
    前記半導体層内に設けられたソース層およびドレイン層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
    前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜を介して前記第１の面に設けられた第１のゲート電極と、
    前記第１の面とは異なる前記ボディ領域の第２の面に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜を介して前記第２の面に設けられた第２のゲート電極と、
    前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備え、
    前記ボディ領域から前記第２のゲート電極へトンネル電流が常時流れるように、前記第２のゲート電極の電位は、一定の電位に固定されており、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として前記第２のゲート電極の電圧に対して逆極性の電圧を前記第１のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へ第１の電流を流し、
    前記リフレッシュ動作の１周期内に流れる前記第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から前記第２のゲート電極へ流れる第２の電流に基づく電荷の量とがほぼ等しくなる平衡状態へ前記メモリセルを遷移させることを特徴とする半導体記憶装置。
  4. 前記リフレッシュ動作時において、前記ドレイン層には、前記ソース層の電位を基準として前記第１のゲート電極と同じ極性の電位が印加されることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
  5. 前記リフレッシュ動作を実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へトンネル電流を流すことを特徴とする請求項１または請求項３に記載の半導体記憶装置。
  6. 外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が実行されるアクティブモードの前記リフレッシュ動作における前記第１および第２の電流は、外部からのデータを書き込み、あるいは、外部へデータを読み出す動作が実行されないデータ保持モードの前記リフレッシュ動作における前記第１および第２の電流よりもそれぞれ大きいことを特徴とする請求項１、請求項３または請求項５に記載の半導体記憶装置。
  7. 前記ドレイン層に接続されたビット線をさらに備え、
    同一の前記ビット線に接続された複数の前記メモリセルに対して前記リフレッシュ動作を同時に実行することを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。
  8. 前記メモリセルのドレインに接続されたローカルビット線と、
    複数の前記ローカルビット線に対応して設けられ前記センスアンプに接続されたグローバルビット線と、
    前記ローカルビット線と前記グローバルビット線との間に設けられたスイッチング素子とをさらに備えたことを特徴とする請求項１または請求項３記載の半導体記憶装置。
  9. 半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面上に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面上に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として互いに逆極性の電圧を前記第１のゲート電極および前記第２のゲート電極に印加することによって、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流を流し、かつ、前記ボディ領域から前記第２のゲート電極へトンネル電流を流し、前記リフレッシュ動作の１周期内に前記ボディ領域へ流れ込む第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から流れ出す第２の電流に基づく電荷の量とをほぼ等しくすることを具備した半導体記憶装置の駆動方法。
  10. 半導体層と、前記半導体層内に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、前記ボディ領域の第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介して前記第１の面上に設けられた第１のゲート電極と、前記第１の面とは異なる前記ボディ領域の第２の面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介して前記第２の面上に設けられた第２のゲート電極と、前記第１のゲート電極および前記第２のゲート電極を駆動するドライバと、前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルから論理データを読み出し、あるいは、論理データを書き込むセンスアンプとを備えた半導体記憶装置の駆動方法であって、
    前記ボディ領域から前記第２のゲート電極へトンネル電流が常時流れるように、前記第２のゲート電極の電位は、一定に固定されており、
    前記ソース層、前記ドレイン層および前記ボディ領域を含むメモリセルの論理データの劣化を回復させるリフレッシュ動作を周期的に実行する際に、前記ソース層の電位を基準として前記第２のゲート電極の電位に対して逆極性の電位へ前記第1のゲート電極の電位を遷移させることによって、前記ドレイン層または前記ソース層から前記ボディ領域へインパクトイオン化電流を流し、
    前記リフレッシュ動作の１周期内に前記ボディ領域へ流れ込む第１の電流に基づく電荷の量と前記リフレッシュ動作の１周期内に前記ボディ領域から流れ出す第２の電流に基づく電荷の量とをほぼ等しくすることを具備した半導体記憶装置の駆動方法。
  11. 前記ドレイン層に接続されたビット線をさらに備え、
    同一の前記ビット線に接続された複数の前記メモリセルに対して前記リフレッシュ動作を同時に実行することを特徴とする請求項９または請求項１０のいずれかに記載の半導体記憶装置の駆動方法。
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