JP4373986B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に係わり、例えば、電界効果トランジスタ(ＦＥＴ)のフローティングボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ(Floating Body Cell)メモリ装置に関する。

近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。

ＦＥＴからなるＦＢＣメモリセルには、次のようなチャージポンピング現象という問題がある（非特許文献１参照）。メモリセルがＮ型ＦＥＴである場合、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、或るリフレッシュ動作と次のリフレッシュ動作との間においてワード線が活性化された場合、非選択のＦＢＣメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。

従って、ＦＢＣメモリは、ＤＲＡＭとは異なり破壊読み出しセル(destructive read-out cell)ではないが、完全な非破壊読出しセル(non-destructive read-out cell)でもない。言わば、ＦＢＣメモリは、準非破壊読出しセル(quasi non-destructive read-out cell)であることが判明した。

チャージポンピング現象は、通常のメモリセルだけでなくダミーセルにも影響を与える。むしろ、ダミーセルはメモリセルよりも読出し回数が多いので、チャージポンピング現象はメモリセルよりもダミーセルに大きく影響を与える。

従来、ビット線１本おきにデータ“１”を書き込むＦＥＴを設けることによって、ダミーセルのチャージポンピング現象に対処していた。しかし、ビット線１本おきにＦＥＴを設けると、回路規模が大きくなり、ＦＢＣメモリ装置のチップサイズが増大する。
S.Okhonin et.al.による"Principles of Transients Charge Pumping on Partially Depleted SOI MOSFETs（部分空乏型ＳＯＩ ＭＯＳＦＥＴにおける過渡的チャージポンピング現象）" IEEE ELECTRON DEVICE LETTERS,VOL.23,NO.5,MAY 2002

ダミーセルに生じるチャージポンピング現象の対策を施し、かつ、従来よりも回路規模の小さい半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、前記メモリセルのデータを検出するときに検出の基準となる基準電位を生成するダミーセルと、前記メモリセルのゲートに接続されたワード線と、前記ダミーセルのゲートに接続されたダミーワード線と、前記メモリセルのソースまたはドレインおよび前記ダミーセルのソースまたはドレインに接続されたビット線と、前記ダミーセルのソースまたはドレインに隣接し、該ダミーセルの前記フローティングボディと同じ導電型の拡散層と、前記ダミーワード線側の前記拡散層の端部において、前記拡散層の上方に設けられた犠牲ワード線と、前記ダミーセルのフローティングボディ、前記ダミーセルのソースまたはドレイン、および、前記拡散層はバイポーラトランジスタを構成する。

本発明による半導体記憶装置は、ダミーセルに生じるチャージポンピング現象の対策を施すことができ、尚且つ、回路規模の増大を抑制することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図である。ＦＢＣメモリ装置は、センスアンプＳＡと、センスアンプＳＡの両側に設けられたメモリセルアレイＭＣＡＬ，ＭＣＡＲとを備えている。ロウデコーダＲＤがメモリセルアレイＭＣＡのワード線を選択し、カラムデコーダＣＤがメモリセルアレイＭＣＡのビット線を選択する。ロウアドレスバッファＲＡＢは外部からロウアドレスを受け取り、これを一時的に格納し、ロウデコーダＲＤへ出力する。カラムアドレスバッファＣＡＢは外部からカラムアドレスを受け取り、これを一時的に格納し、カラムデコーダＣＤへ出力する。センスアンプコントローラＳＡＣは、センスアンプＳ／Ａを制御する。コマンドデコーダＣＭＤは、外部からのコマンドを受けてＦＢＣメモリ装置内の各部を制御する。

本実施形態によるＦＢＣメモリ装置は、ＤＷＬＬカウンタ１０、ＤＷＬＲカウンタ１１、ＣＰＬ＆ＣＰＲコントローラ２０、セカンダリセンスアンプＳＳＡ、入出力回路４０をさらに備えている。ＤＷＬＬカウンタ１０およびＤＷＬＲカウンタ１１は、それぞれメモリセルアレイＭＣＡＬおよびＭＣＡＲ内のダミーワード線の活性化回数をカウントする。ＣＰＬ＆ＣＰＲコントローラ２０は、ダミーワード線の活性化回数が所定値に達したことを検出し、ダミーセルＤＣのフローティングボディに多数キャリアを供給すべく、信号ＣＰＬまたはＣＬＲをそれぞれに対応するメモリセルアレイＭＣＡＬまたはＭＣＡＲへ出力する。ここで、活性化回数とは、メモリセルのデータを読出し、メモリセルへデータを書込み、あるいは、メモリセルのデータをリフレッシュするときに、基準電位を生成するためにダミーワード線を介してダミーセルのゲートに電位を印加する回数をいう。リフレッシュ動作は、メモリセルまたはダミーセルのデータを一旦読出し、このデータと同一データをメモリセルまたはダミーセルへリストアする動作である。さらに、基準電位は、データ“１”を伝達するビット線電位とデータ“０”を格納するビット線電位との中間電位である。基準電位は、データ“１”またはデータ“０”を検出するときに検出の基準となる。信号ＣＰＬ、ＣＰＲは、ダミーセルＤＣＬ、ＤＣＲのリフレッシュ動作を指示する信号である。

本実施形態において、ロウアドレスＡ８Ｒ、ＢＡ８ＲがメモリセルアレイＭＣＡＬまたはＭＣＡＲのいずれを選択するロウアドレス信号である。ＤＷＬＬカウンタ１０およびＤＷＬＲカウンタ１１は、それぞれロウアドレスＢＡ８ＲおよびＡ８Ｒが活性化される回数をカウントする。ロウアドレスＡ８Ｒが活性（ＨＩＧＨ（高レベル））であるときには、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＲ内のダミーセルから基準電位を受け取り、メモリセルアレイＭＣＡＬ内のメモリセルからデータを読出す。このとき、メモリセルアレイＭＣＡＲ内のダミーワード線が活性化されるので、ＤＷＬＲカウンタ１１はロウアドレスＡ８Ｒの活性化回数をカウントすることによってメモリセルアレイＭＣＡＲ内のダミーワード線の活性化回数を知ることができる。メモリセルアレイＭＣＡＲ内のダミーワード線の活性化回数が所定値に達すると、ＤＷＬＲカウンタ１１は、チャージポンピング現象に対処するために信号ＣＰＲＣＴＵＰをＣＰＬ＆ＣＰＲコントローラ２０へ出力する。

ロウアドレスＢＡ８Ｒが活性（ＨＩＧＨ）であるときには、センスアンプＳ／Ａは、メモリセルアレイＭＣＡＬ内のダミーセルから基準電位を受け取り、メモリセルアレイＭＣＡＲ内のメモリセルからデータを読出す。このとき、メモリセルアレイＭＣＡＬ内のダミーワード線が活性化されるので、ＤＷＬＬカウンタ１０はロウアドレスＢＡ８Ｒの活性化回数をカウントすることによってメモリセルアレイＭＣＡＬ内のダミーワード線の活性化回数を知ることができる。メモリセルアレイＭＣＡＬ内のダミーワード線の活性化回数が所定値に達すると、ＤＷＬＬカウンタ１０は、チャージポンピング現象に対処するために信号ＣＰＬＣＴＵＰをＣＰＬ＆ＣＰＲコントローラ２０へ出力する。

なお、８つのＡ０Ｒ〜Ａ７Ｒはワード線を選択するロウアドレス信号である。本実施形態では、ロウアドレス信号Ａ０Ｒ〜Ａ７Ｒは８ビットであるので、２５６本のワード線のいずれかを選択することができる。

ＣＰＬ＆ＣＰＲコントローラ２０は、信号ＣＰＲＣＴＵＰを受け取ると、コマンドデコーダＣＭＤからの信号ＢＣＥＮＢが活性化するタイミングで信号ＣＰＲをメモリセルアレイＭＣＡＲへ送る。ＣＰＬ＆ＣＰＲコントローラ２０は、信号ＣＰＬＣＴＵＰを受け取ると、コマンドデコーダＣＭＤからの信号ＢＣＥＮＢが活性化するタイミングで信号ＣＰＬをメモリセルアレイＭＣＡＬへ送る。

図２は、メモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図である。ＦＢＣメモリ装置１００は、メモリセルＭＣと、第１のダミーセルＤＣ０と、第２のダミーセルＤＣ１と、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ダミーワード線ＤＷＬＬ，ＤＷＬＲ（以下、ＤＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、イコライジング線ＥＱＬＬ，ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、平均化線ＡＶＧＬ、ＡＶＧＲ（以下、ＡＶＧともいう）と、平均化トランジスタＴＡＶＬ、ＴＡＶＲ（以下、ＴＡＶともいう）と、バイポーラトランジスタＢＰＴＬ、ＢＰＴＲとを備えている。

メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＬＷは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図２では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に４０９６本ずつ設けられている。図２では、ＢＬＬ０〜ＢＬＬ４０９５およびＢＬＲ０〜ＢＬＲ４０９５で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。

データの読出し／書込み動作に先立って、ダミーセルＤＣ０およびＤＣ１は互いに逆極性のデータ“０”およびデータ“１”をそれぞれ記憶する。ダミーセルＤＣ０およびＤＣ１へのデータ書込みは、通常、電源投入直後に行われる。極性とは、データの論理値“０”または“１”を示す。ダミーセルＤＣ０およびＤＣ１は、メモリセルＭＣのデータを検出するときに基準電位Ｖｒｅｆを生成するために用いられる。基準電位Ｖｒｅｆは、データ“０”の検出電位とデータ“１”の検出電位とのほぼ中間の電位である。この基準電位Ｖｒｅｆに基づいた電流がカレントミラーからメモリセルＭＣへ流れ、メモリセルＭＣのデータがセンスアンプＳ／Ａ内のセンスノードに伝達される。センスアンプＳ／Ａ内のセンスノード電位が基準電位Ｖｒｅｆよりも高いか、低いかによって、センスアンプＳ／Ａはデータの論理値“０”または“１”を識別する。

ダミーセルＤＣ０およびダミーセルＤＣ１は、ワード線ＷＬの延伸する方向（カラム方向）に向かって交互に配列されている。さらに、或るセンスアンプＳ／Ａの左右には、互いに逆極性のダミーセルＤＣ０およびダミーセルＤＣ１が設けられている。ダミーセルＤＣ０およびダミーセルＤＣ１は同数設けられている。

ダミーワード線ＤＷＬは、ロウ（ｒｏｗ）方向に延伸し、ダミーセルＤＣのゲートに接続されている。ダミーワード線ＤＷＬは、センスアンプＳ／Ａの左右に１本ずつ設けられており、図２では、ＤＷＬＬおよびＤＷＬＲで示されている。

バイポーラトランジスタＢＰＴＬ、ＢＰＴＲは、ダミーセルＤＣ１と信号ＣＰＬ、ＣＰＲとの間にそれぞれ設けられている。バイポーラトランジスタＢＰＴＬ、ＢＰＴＲ（以下、ＢＰＴともいう）は、ダミーセルＤＣ１のボディをコレクタとし、ダミーセルＤＣ１のドレイン（またはソース）をベースとし、信号線ＣＰＬまたはＣＰＲに接続するチャージポンピング対策用の拡散層８０（以下、ＣＰ拡散層８０という）をエミッタとして有する。バイポーラトランジスタＢＰＴは、データ“１”を格納する第１のダミーセルＤＣ１に対して設けられており、データ“０”を格納する第２のダミーセルＤＣ０には設けられていない。チャージポンピング現象はボディからホールが消失することによってデータ“１”がデータ“０”に変化する現象であり、データ“０”のダミーセルにはチャージポンピング現象は生じないからである。バイポーラトランジスタＢＰＴＬ、ＢＰＴＲの詳細な構造については後述する。

イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。

平均化線ＡＶＧは、平均化トランジスタＴＡＶのゲートに接続されている。平均化トランジスタＴＡＶは隣り合う２つのビット線ＢＬ間に接続されている。平均化トランジスタＴＡＶは、データの読出し時にダミーセルＤＣ０およびダミーセルＤＣ１を短絡させることによって、ダミーセルＤＣ０およびＤＣ１に流れる電流を平均化する。これにより、基準電位Ｖｒｅｆが生成される。

図３は、メモリセルＭＣおよびダミーセルＤＣの構造を示す断面図である。尚、ダミーセルＤＣは、メモリセルＭＣと同様の構成を有する。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。

例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。

データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。

データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。

図４は、センスアンプＳ／Ａｉの構成を示す回路図である。センスアンプＳ／Ａは、左右に設けられた１本ずつのビット線ＢＬＬｉおよびＢＬＲｉに接続されており、各ビット線対ＢＬＬｉおよびＢＬＲｉに対応して設けられている。このように本実施形態では、オープンビット線構成を採用している。よって、データ読出し時には、ビット線対ＢＬＬｉおよびビット線対ＢＬＲｉのうち一方がデータを伝達し、他方が基準電位を伝達する。

センスアンプＳ／Ａは、一対のセンスノードＳＮＬｉ（以下、ＳＮＬともいう）およびＳＮＲｉ（以下、ＳＮＲともいう）を含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＲ２を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。

トランスファゲートＴＧＬ１およびＴＧＲ１は、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬ２は、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２は、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。

例えば、ビット線ＢＬＬ上のデータ“１”を検出する場合、Ｎ型メモリセルＭＣの閾値電圧は基準電位より低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。一方、リフレッシュ動作では、データ“１”をメモリセルＭＣへ書き戻すためにビット線ＢＬＬへ高電位を与えなければならない。そこで、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。

センスアンプＳＡは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＲＣ１およびＲＣ２を含む。ラッチ回路ＲＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ２は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ラッチ回路ＲＣ１およびＲＣ２は、信号ＳＡＰおよびＢＳＡＮの活性化によってそれぞれ駆動される。

センスアンプＳ／Ａは、ラッチ回路ＲＣ１とＲＣ２との間に、ｐ型トランジスタＴＰ３〜ＴＰ８をさらに含む。トランジスタＴＰ３〜ＴＰ８は、カレントミラー型電流負荷回路を構成し、センスノードＳＮＬとＳＮＲとに等しい電流を流すように構成されている。トランジスタＴＰ３およびＴＰ４は、負荷信号ＢＬＯＡＤＯＮによって制御され、電源ＶＢＬＨと上記カレントミラーとの間をスイッチングするスイッチング素子として機能する。ここで、ＶＢＬＨは、データ“１”をメモリセルＭＣに書き込むときにビット線ＢＬに与える高電位を示す。トランジスタＴＰ７およびＴＰ８は、それぞれ信号ＣＭＬおよびＣＭＲによって制御され、トランジスタＴＰ５およびＴＰ６のゲートをそれぞれセンスノードＳＮＬおよびＳＮＲに接続する。これにより、トランジスタＴＰ５およびＴＰ６は、基準電位に基づく電流をセンスノードＳＮＬとＳＮＲとに等しく流すことができる。

ｎ型トランジスタＴＮ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＮ３は、読出し／書込み動作前にセンスノードＳＮとｂＳＮとを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。

ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮＬとの間に接続され、ｎ型トランジスタＴＮ５はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬｉ（以下、ＣＳＬともいう）に接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。リフレッシュ時には、カラム選択線ＣＳＬは非活性状態を維持する。

図５（Ａ）および図５（Ｂ）は、それぞれＤＷＬＬカウンタ１０およびＤＷＬＲカウンタ１１の構成を示す回路図である。ＤＷＬＬカウンタ１０は、ＮＡＮＤゲートＮＧＬ１と、カウンタＣＴＲＬｉとを含む。ＮＡＮＤゲートＮＧＬ１は、ロウアクティブ信号ＲＡＣＴおよびロウアドレス信号ＢＡ８Ｒを入力し、それらのＮＡＮＤ演算を実行する。カウンタＣＴＲＬｉは、ＮＡＮＤゲートＮＧＬ１からの出力信号およびその反転信号を入力し、ロウアクティブ信号ＲＡＣＴおよびロウアドレス信号ＢＡ８Ｒが共に活性（ＨＩＧＨ）になるごとにダミーワード線ＤＷＬＬの活性化回数をインクリメントする。

カウンタＣＴＲＬｉは、例えば、バイナリ値でカウントし、８つ設けられている（ｉ＝０〜７）。これにより、ＤＷＬＬカウンタ１０は、バイナリ値で８ビット分（００００００００〜１１１１１１１１）だけカウントすることができる。即ち、カウンタＣＴＲＬｉは、ダミーワード線ＤＷＬＬの活性化回数が２５６回に達したときに信号ＣＰＬＣＴＵＰ、ＢＣＰＬＣＴＵＰを出力する。

ＤＷＬＬカウンタ１０は、ＮＡＮＤゲートＮＧＲ１と、カウンタＣＴＲＲｉとを含む。ＮＡＮＤゲートＮＧＲ１ロウアクティブ信号ＲＡＣＴおよびロウアドレス信号Ａ８Ｒを入力し、それらのＮＡＮＤ演算を実行する。カウンタＣＴＲＲｉは、ＮＡＮＤゲートＮＧＲ１からの出力信号およびその反転信号を入力し、ロウアクティブ信号ＲＡＣＴおよびロウアドレス信号Ａ８Ｒが共に活性（ＨＩＧＨ）になるごとにダミーワード線ＤＷＬＲの活性化回数をインクリメントする。ＤＷＬＲカウンタ１１も、バイナリ値で８ビット分だけカウントすることができる。即ち、カウンタＣＴＲＲｉは、ダミーワード線ＤＷＬＬの活性化回数が２５６回に達したときに信号ＣＰＲＣＴＵＰ、ＢＣＰＲＣＴＵＰを出力する。

ダミーワード線ＤＷＬの活性化回数とチャージポンピング現象との関係について説明する。例えば、シリコン−シリコン酸化膜間の界面準位の密度はＮ_ｉｔ=１×１０^１０ｃｍ^‐２程度であり、ダミーセルＤＣのゲート幅（Ｗ）／ゲート長（Ｌ）＝０．１μｍ／０．１μｍであると仮定する。この場合、ボディ領域とゲート絶縁膜との界面の面積は、１つのダミーセルＤＣあたり約１．０×１０^‐１０ｃｍ^‐２になり、１つのダミーセルＤＣあたりの界面準位は平均して約１個となる。従って、ワード線を１回活性化することによるダミーセルＤＣ内で消滅する正孔数は、約１個である。

ＦＢＣメモリにおいて、データ“１”とデータ“０”との間の正孔数の差は、約１０００個である。よって、計算上、ダミーワード線ＤＷＬの活性化回数が約１０００になると、データ“１”は、完全にデータ“０”に変化してしまう。実際には、ダミーワード線ＤＷＬの活性化回数が約５００になると、データ“１”が誤って検出される危険性が高まる。実質的には、ダミーワード線ＤＷＬの活性化回数が２００回〜５００回を超えたら、そのダミーワード線ＤＷＬに接続されたダミーセルＤＣを全てリフレッシュする必要があるであろう。そこで、本実施形態では、ダミーワード線ＤＷＬの活性化回数が２５６回を超えた場合に、ダミーセルＤＣの臨時リフレッシュ動作を実行する。その結果、上記チャージポンピング現象によりデータ“１”がデータ“０”に変化することを抑制することができる。臨時リフレッシュ動作は、定期的なリフレッシュ動作の実行前にダミーワード線ＤＷＬの活性化回数が２５６回を超えた場合に実行される。

信号ＤＣＲＥＦは、ダミーセルＤＣを定期的にリフレッシュするときに活性になるダミーセルリフレッシュ信号である。定期的なリフレッシュ動作によりダミーセルＤＣがリフレッシュされると、チャージポンピング現象により消失したホールが補給される。よって、信号ＤＣＲＥＦが活性になったときには、カウンタＣＴＲＬｉ、ＣＴＲＲｉは、全てゼロにリセットされる。

図６は、カウンタＣＴＲＬｉおよびＣＴＲＲｉの内部構成を示す回路図である。カウンタＣＴＲＬｉおよびＣＴＲＲｉは、ラッチ回路ＲＣＣＴＲ１、ＲＣＣＴＲ２を含む。ラッチ回路ＲＣＣＴＲ２は、ノードＮ１およびＮ２の信号を保持する。ノードＮ１の信号とノードＮ２の信号は互いに逆極性である。ラッチ回路ＲＣＣＴＲ１はノードＮ３の信号をラッチする。

前段のカウンタＣＴＲＬ（ｉ−１）、ＣＴＲＲ（ｉ−１）からの出力Ｃ（ｉ−１）、あるいは、ＮＡＮＤゲートＮＧＬ１、ＮＧＲ１からの出力Ｃ０が活性になる（桁上げ（carry）が発生する）ごとに、ノードＮ１の反転信号がノードＮ３に伝達される。ラッチ回路ＲＣＣＴＲ２はノードＮ１とノードＮ２の信号をラッチする。次に、前段のカウンタＣＴＲＬ（ｉ−１）、ＣＴＲＲ（ｉ−１）からの出力Ｃ（ｉ−１）、あるいは、ＮＡＮＤゲートＮＧＬ１、ＮＧＲ１からの出力Ｃ０が非活性になると、ノードＮ３に出力された信号がラッチされると共に、その反転信号がノードＮ２に伝達される。ダミーセルリフレッシュ信号ＤＣＲＥＦが非活性（ＬＯＷ(低レベル)）である場合、ＮＯＲゲートＮＯＲＧ１はノードＮ２上の信号の反転信号をノードＮ１に出力する。ノードＮ１およびＮ２の信号は、ラッチ回路ＲＣＣＴＲ２によりラッチされる。即ち、前段のカウンタから“１”が出力されるとノードＮ３の信号は反転し、次に、前段のカウンタから“０”が出力されるとノードＮ１の信号がノードＮ１へ伝達され、Ｃｉとして次段のカウンタへ出力される。これにより、ＤＷＬＬカウンタ１０およびＤＷＬＲカウンタ１１は、ダミーワード線ＤＷＬＬ、ＤＷＬＲの活性化回数をバイナリ値でカウントすることができる。

図７（Ａ）および図７（Ｂ）は、ＣＰＬ＆ＣＰＲコントローラ２０の内部構成を示す回路図である。図７（Ａ）がＣＰＬコントローラを示し、図７（Ｂ）がＣＰＲコントローラを示している。

ＣＰＬコントローラは、ＮＡＮＤゲートＮＧＬ２、ＮＧＬ３と、遅延回路ＤＬＹＬ１とを備えている。ＮＡＮＤゲートＮＧＬ２は信号ＣＰＬＣＴＵＰおよび信号ＢＣＥＮＢの反転信号を入力し、これらのＮＡＮＤ演算結果を出力する。ＮＡＮＤゲートＮＧＬ３は、ＮＡＮＤゲートＮＧＬ２の出力を遅延させた信号の反転信号と、ＮＡＮＤゲートＮＧＬ２の出力信号とを入力し、これらのＮＡＮＤ演算結果を出力する。信号ＣＰＬはＮＡＮＤゲートＮＧＬ３の出力の反転信号である。遅延回路ＤＬＹＬ１は、ＮＡＮＤゲートＮＧＬ２の出力を遅延させてＮＡＮＤゲートＮＧＬ３へ送る。

ダミーワード線ＤＷＬの活性化回数が２５６回に達すると、信号ＣＰＬＣＴＵＰが活性（ＨＩＧＨ）になる。信号ＣＰＬＣＴＵＰは信号ＢＣＥＮＢが活性（ＬＯＷ）になるタイミングでＮＡＮＤゲートＮＧＬ２を通過し、ＮＡＮＤゲートＮＧＬ３へ送られる。このとき、ＮＡＮＤゲートＮＧＬ３の一方の入力は、信号ＣＰＬＣＴＵＰを受け取る他方の入力よりも送れて信号ＣＰＬＣＴＵＰの反転信号を受け取る。これにより、ＮＡＮＤゲートＮＧＬ３の２つの入力は、暫くの間、ともにＨＩＧＨになる。その結果、ＣＰＬコントローラは、信号ＣＰＬとしてＨＩＧＨのパルスを出力する。このショットパルスは、メモリセルアレイＭＣＡＬに伝達されて、メモリセルアレイＭＣＡＬ内のダミーセルＤＣの臨時リフレッシュ動作のトリガとなる。

ＣＰＲコントローラは、ＮＡＮＤゲートＮＧＲ２、ＮＧＲ３と、遅延回路ＤＬＹＲ１とを備えている。ＮＡＮＤゲートＮＧＲ２は信号ＣＰＲＣＴＵＰおよび信号ＢＣＥＮＢの反転信号を入力し、これらのＮＡＮＤ演算結果を出力する。ＮＡＮＤゲートＮＧＲ３は、ＮＡＮＤゲートＮＧＲ２の出力を遅延させた信号と、ＮＡＮＤゲートＮＧＲ２の出力の反転信号とを入力し、これらのＮＡＮＤ演算結果を出力する。信号ＣＰＲはＮＡＮＤゲートＮＧＲ３の出力の反転信号である。遅延回路ＤＬＹＲ１は、ＮＡＮＤゲートＮＧＲ２の出力を遅延させてＮＡＮＤゲートＮＧＲ３へ送る。ＣＰＲコントローラも、ＣＰＬコントローラと同様に動作し、メモリセルアレイＭＣＡＲ内のダミーセルＤＣの臨時リフレッシュ動作のトリガとなる信号ＣＰＲを出力する。

図８は、ダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図である。ＳＯＩ層３０にＳＴＩがストライプ状に設けられている。これにより、アクティブエリアＡＡもストライプ状に形成される。ダミーセルＤＣおよびダミーワード線ＤＷＬは、メモリセルアレイＭＣＡＬのセンスアンプ側の端に設けられている。しかし、ダミーセルＤＣおよびダミーワード線ＤＷＬは、センスアンプと反対側のメモリセルアレイＭＣＡＬの端に設けられていてもよい。ｐ型ＣＰ拡散層８０は、ダミーセルＤＣ１のドレイン４０に隣接するようにアクティブエリアＡＡに設けられている。これにより、ダミーセルＤＣ１のｐ型ボディ５０、ダミーセルＤＣ１のｎ型ドレイン４０、および、ｐ型ＣＰ拡散層８０はバイポーラトランジスタＢＰＴＬを構成する。

ＣＰ拡散層８０はダミーセルＤＣ０に対しては設けられていないため、バイポーラトランジスタはダミーセルＤＣ０においては形成されていない。従って、データ“１”とデータ“０”とがダミーワード線ＤＷＬに沿って交互にダミーセルＤＣに格納されている場合、図８に示すように、ＣＰ拡散層８０はダミーワード線ＤＷＬに沿ってダミーセルＤＣ１個おきに設けられる。チャージポンピング対策用の信号線ＣＰＬは、ダミーワード線ＤＷＬに沿ってＣＰ拡散層８０上に設けられている。

図９は、図８のビット線ＢＬＬ０に沿った断面図である。ＣＰ拡散層８０がドレイン４０に隣接するようにＳＯＩ層３０内に設けられている。また、ダミーワード線ＤＷＬＬの下にあるボディ５０、ドレイン４０およびＣＰ拡散層８０がｐｎｐバイポーラトランジスタを構成している。ＣＰ拡散層８０は、ＣＰＬコンタクトＣＰＬＣを介して信号線ＣＰＬに接続されている。ビット線ＢＬは、ビット線コンタクトＢＬＣを介してドレイン４０に接続され、ソース線ＳＬは、ソース線コンタクトＳＬＣを介してソース６０に接続されている。

メモリセルアレイＭＣＡＲ側にも同様にＣＰ拡散層８０およびチャージポンピング対策用の信号線ＣＰＲが設けられている。この場合、図８および図９のＣＰＬをＣＰＲに変更し、ＤＷＬＬをＤＷＬＲに変更し、ＷＬＬをＷＬＲに変更し、ＢＬＬをＢＬＲに変更すればよい。

図１０は、メモリセルＭＣからのデータを外部へ読み出す動作を示すタイミング図である。データ読出し時において、図４のセンスノードＳＮＬおよびＳＮＲは、それぞれトランスファゲートＴＧＬ１およびＴＧＲ１を介してビット線ＢＬＬおよびＢＬＲに接続される。トランスファゲートＴＧＬ２およびＴＧＲ２はオフ状態であり、ビット線ＢＬＬおよびＢＬＲはそれぞれセンスノードＳＮＬおよびＳＮＲに接続されない。

本実施形態において、ワード線ＷＬＬ０が活性化されるものと仮定している。センスアンプＳ／Ａは、ビット線ＢＬＬからデータを受け取り、ビット線ＢＬＲから基準電位を受け取るものとする。即ち、センスアンプＳ／Ａは、ビット線ＢＬＬを介してメモリセルＭＣに接続され、ビット線ＢＬＲを介してダミーセルＤＣに接続される。それにより、センスアンプＳ／Ａはビット線ＢＬＬに接続されたメモリセルＭＣのデータを検出する。

ｔ１において、信号ＥＱＬＬおよびＥＱＬＲをＬＯＷにすることによって、図２に示すイコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランド（ＶＳＬ）に短絡していたビット線ＢＬＬｉおよびＢＬＲｉを全て高インピーダンス状態にする。これと同時に、信号ＳＨＯＲＴをＬＯＷにすることによってセンスノード対ＳＮＬｉとＳＮＲｉとの間を切断する。さらに、ｔ１において、信号ＡＶＧＬをＬＯＷに立ち下げることによって、図２に示す平均化トランジスタＴＡＶＬをオフ状態にする。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬｉが相互に分離される。一方、信号ＡＶＧＲはＨＩＧＨを維持しているので平均化トランジスタＴＡＶＲはオン状態である。これにより、メモリセルアレイＭＣＡＲ内のビット線ＢＬＲｉは接続されたままである。

信号ＣＭＬがＨＩＧＨになるので、トランジスタＴＰ７がオフする。信号ＣＭＲがＬＯＷのままであるので、トランジスタＴＰ８がオン状態であり、センスノードＳＮＲｉがトランジスタＴＰ６のゲートに接続される。

信号ＦＢＬ、ＦＢＲがＬＯＷになることによって、トランスファゲートＴＧＬ２、ＴＧＲ２がオフになる。よって、ビット線ＢＬＬｉおよびセンスノードＳＮＲｉは切断され、ビット線ＢＬＲｉおよびセンスノードＳＮＬｉも切断される。しかし、信号ΦｔはＨＩＧＨであるので、ビット線ＢＬＬｉおよびセンスノードＳＮＬｉは接続を維持し、ビット線ＢＬＲｉおよびセンスノードＳＮＲｉも接続を維持する。

ｔ１の直後に、信号ＢＬＯＡＤＯＮがＬＯＷになり、カレントミラーが電源ＶＢＬＨからセンスノードＳＮＲｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉを経由してメモリセルＭＣおよびダミーセルＤＣへ等しい電流を流す。この電流によって、センスノード対ＳＮＬｉとＳＮＲｉとの間に電位差（信号差）が現れる。

その信号の電位がある一定値を超えたとき（ｔ２）に、信号ΦｔをＬＯＷにする。これにより、ビット線ＢＬＬｉ、ＢＬＲｉとセンスノードＳＮＬｉ、ＳＮＲｉとが切断される。

次に、ｔ３において、信号ＳＡＰおよびＢＳＡＮが活性化される。これにより、ラッチ回路ＲＣ１およびＲＣ２は、センスノードＳＮＬｉおよびＳＮＲｉに伝達された信号を増幅し、電源ＶＢＬＨとＶＢＬＬと間の電位にラッチする。ここで、ＶＢＬＬは、メモリセルＭＣへデータ“０”を書き込むために必要な低レベルのビット線電位である。

ｔ４において、信号ＦＢＬがＨＩＧＨに活性化され、トランスファゲートＴＧＬ２がオンになる。これにより、ｔ１〜ｔ３で読み出され、ラッチ回路ＲＣ１およびＲＣ２でラッチされたデータは、ビット線ＢＬＬｉを介してメモリセルＭＣへ書き戻される。

ｔ５において、カラム信号ＣＳＬｉがＨＩＧＨに活性化される。これにより、図４に示すトランジスタＴＮ４、ＴＮ５がオン状態になり、センスノードＳＮＬｉおよびＳＮＲｉがそれぞれＤＱ線およびＢＤＱ線に短絡される。ＤＱ線およびＢＤＱ線は高レベルにプリチャージされているので、この短絡によってＤＱ線またはＢＤＱ線から徐々に電荷が抜ける。これにより、これにより、データは、ＤＱバッファに伝達される。さらに、データはＤＱバッファに接続されたＩ／Ｏパッドを介して外部へ出力される。

ｔ６で、ＦＢＣメモリ装置はプリチャージ状態に戻る。尚、この読出し動作では、ＤＷＬＲカウンタ１１におけるカウント数が２５６回に達していない。このため、信号ＣＭＬおよびＣＰＲは低レベル（ＶＢＬＬ）を維持しているので、ｐｎｐバイポーラトランジスタＢＰＴＬはオンしない。

図１１は、外部からのデータをメモリセルＭＣへ書き込む動作を示すタイミング図である。データ書込み時において、センスノードＳＮＲは、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続され、それによりメモリセルＭＣへデータを書き込む。センスノードＳＮＬは、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続され、メモリセルＭＣへデータを書き込む。データの書込み時には、トランスファゲートＴＧＬ１およびＴＧＲ１はオフ状態であり、ビット線ＢＬＬおよびＢＬＲはそれぞれセンスノードＳＮＲおよびＳＮＬに接続されない。

ｔ１〜ｔ５までは、上述のデータ読出し動作と同様である。その後、データの書込み動作では、ｔ５ａにおいて、読み出されたデータと逆極性のデータが外部からＤＱ線およびＢＤＱ線に伝達されている。これにより、センスノードＳＮＬｉ、ＳＮＲｉおよびビット線ＢＬＬｉ、ＢＬＲｉのデータ極性も反転し、メモリセルＭＣに記憶されていたデータとは逆極性のデータをそのメモリセルＭＣへ書き込むことができる。尚、この書込み動作でも、ＤＷＬＲカウンタ１１におけるカウント数が２５６回に達していない。このため、信号ＣＭＬおよびＣＰＲは低レベル（ＶＢＬＬ）を維持しているので、ｐｎｐバイポーラトランジスタＢＰＴＬはオンしない。

図１２は、ダミーセルＤＣの臨時リフレッシュ動作のタイミング図である。この臨時リフレッシュ動作は、ダミーワード線ＤＷＬＲの活性化回数が２５６回に達したときに、データ読出し動作のサイクル内で実行される。尚、図１２は、メモリセルアレイＭＣＡＬからのデータを読み出す動作を示しているため、臨時リフレッシュは、メモリセルアレイＭＣＡＲ側のダミーセルＤＣに対して実行される。メモリセルアレイＭＣＡＬ側のダミーセルＤＣに対する臨時リフレッシュ動作は、メモリセルアレイＭＣＡＲからのデータを読み出す動作中に実行されることになる。

データ読出し動作自体は、基本的に図１０に示す動作と同じであるが、ｔ４ａにおいて臨時リフレッシュ動作を実行するためにチャージポンピング対策用の信号線ＣＰＲがＨＩＧＨに活性化される。これにより、高レベルの電位が信号線ＣＰＲを介してＣＰ拡散層８０に印加される。このとき、ダミーワード線ＤＷＬＲも活性になっている。ＣＰ拡散層８０に高レベルの電位が印加されると、ＣＰ拡散層８０とドレイン４０との間のｐｎ接合が順方向にバイアスされ、ホールがドレイン４０へ注入される。それらのホールの一部は、ドレイン４０内で再結合せずにダミーセルＤＣのボディ５０まで拡散する。その結果、ホールがボディ５０へ注入され、チャージポンピング現象で消失したホールを補給することができる。

図１３（Ａ）は、ダミーセルＤＣの臨時リフレッシュ動作において図７（Ａ）に示すＣＰＬコントローラに入出力される信号ＢＣＥＮＢ、ＣＰＬＣＴＵＰ、ＣＰＬのタイミング図である。図１３（Ｂ）は、ダミーセルＤＣの臨時リフレッシュ動作において図７（Ｂ）に示すＣＰＲコントローラに入出力される信号ＢＣＥＮＢ、ＣＰＲＣＴＵＰ、ＣＰＲのタイミング図である。ここでは、図１２で示した動作と同様に、メモリセルアレイＭＣＡＲ側のダミーセルＤＣを臨時リフレッシュするものとする。よって、図１３（Ｂ）に示す動作を説明する。

ｔ１において、ロウアクティブ信号ＢＲＡＳが活性（ＬＯＷ）になることによって、プリチャージが終了し、ワード線ＷＬＬおよびダミーワード線ＤＷＬＲの選択が可能になる。その後、メモリセルＭＣから読み出されたデータがラッチ回路ＲＣ１、ＲＣ２によってラッチされる。このとき、ダミーワード線ＤＷＬＲの活性化回数が２５６回に達している場合、ＤＷＬＲカウンタが信号ＣＰＲＣＴＵＰを活性（ＨＩＧＨ）にする。ただし、この時点では、信号ＢＣＥＮＢが非活性（ＨＩＧＨ）であるので、図７のＣＰＲコントローラはまだＣＰＲを活性（ＨＩＧＨ）にしない。

ｔ４ａにおいて、カラムイネーブル信号ＢＣＥＮＢが活性（ＬＯＷ）になる。信号ＢＣＥＮＢは、ワード線ＢＬＬおよびダミーワード線ＤＷＬＲが立ち上がった後、カラム選択線の活性化を許可する信号である。信号ＢＣＥＮＢは、データがラッチされ、フィードバック信号ＦＢＬ、ＢＦＢＬが活性になり、そのしばらく後に活性化される。信号ＢＣＥＮＢが活性化されたタイミングで、図７のＣＰＲコントローラはＣＰＲを活性（ＨＩＧＨ）にする。これにより、ダミーセルＤＣの臨時リフレッシュ動作が実行される。

ｔ５ｂにおいて、信号線ＣＰＲはＬＯＷになる。これにより、ダミーセルＤＣの臨時リフレッシュ動作が終了する。このリフレッシュ動作の終期は、図７の遅延回路ＤＬＹＲ１によって決定される。ｔ４ａからｔ５ｂまでのリフレッシュ期間ＴＤＲは、図７の遅延回路ＤＬＹＲ１の遅延時間の設定を変更することによって任意に決定され得る。また、遅延回路ＤＬＹＲ１を用いることによって、ダミーセルＤＣの臨時リフレッシュ動作を自動的に終了させることができる。

本実施形態によれば、ダミーセルＤＣ１に隣接するＣＰ拡散層８０を設けるだけでチャージポンピング現象に対処することができ、チャージポンピング現象に対処するための専用ＦＥＴを設ける必要がない。その結果、ＦＢＣメモリ装置全体のチップサイズを小さくすることができる。

また、本実施形態は、バイポーラトランジスタの動作によってホールを補給しているので、インパクトイオン化によりホールを供給する方式と比較して電力消費を低く抑えることができ、かつ、動作を高速化することができる。

（第１の実施形態の変形例）
第１の実施形態では、データの読出し動作中にダミーセルＤＣの臨時リフレッシュ動作を実行した。本変形例では、データの書込み動作中にダミーセルＤＣの臨時リフレッシュ動作を実行する。

図１４は、第１の実施形態の変形例によるダミーセルＤＣの臨時リフレッシュ動作のタイミング図である。本変形例によれば、データの書込み動作中に信号ＣＰＲを活性にする。ダミーセルＤＣの臨時リフレッシュ動作にける信号ＢＣＥＮＢ、ＣＰＬＣＴＵＰ、ＣＰＬのタイミング、および、信号ＢＣＥＮＢ、ＣＰＲＣＴＵＰ、ＣＰＲのタイミングは、図１３（Ａ）および図１３（Ｂ）に示すものと同じである。このように、データの書込み動作中にダミーセルＤＣの臨時リフレッシュ動作を実行してもよい。

（第２の実施形態）
図１５は、本発明に係る第２の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図である。図１６は、図１５のビット線ＢＬＬ０に沿った断面図である。第２の実施形態は、メモリセルアレイＭＣＡＬ、ＭＣＡＲの端部にあるドレインをｐ型ＣＰ拡散層８０に置き換えている。よって、メモリセルアレイＭＣＡＬ、ＭＣＡＲの端部にあるボディ５０は、ｐ型ＣＰ拡散層８０と接続され、エミッタとして機能する。メモリセルアレイＭＣＡＬ、ＭＣＡＲの端部に犠牲ワード線ＰＷＬＬ、ＰＷＬＲが設けられている。犠牲ワード線ＰＷＬＬ、ＰＷＬＲは、ダミーワード線ＤＷＬＬ、ＤＷＬＲ側のＣＰ拡散層８０の端部において、ＣＰ拡散層８０の上方に位置する。犠牲ワード線ＰＷＬＬ、ＰＷＬＲは、データ保持時におけるワード線の低電位ＶＷＬＬに維持されている。これは、ホールをＣＰ拡散層８０内に蓄積させるとともに、ゲート電極（ワード線）のチャージアップを防止するためである。しかし、特にこれに限定する必要はない。第２の実施形態のその他の構成および動作は、第１の実施形態の構成および動作と同様でよい。また、犠牲ワード線ＰＷＬＬ、ＰＷＬＲの幅はワード線ＷＬＲ、ＷＬＬおよびダミーワード線ＤＷＬＬ、ＤＷＬＲの幅よりも太くすることも可能である。

第２の実施形態によれば、ベースとして機能するドレイン４０の幅はダミーワード線ＤＷＬＬ、ＤＷＬＲおよび犠牲ワード線ＰＷＬＬ、ＰＷＬＲによって自己整合的に決定される。その結果、ダミーセルＤＣのリフレッシュ動作において、バイポーラトランジスタＢＰＴＬ、ＢＰＴＲの動作が安定し、確実に、ダミーセルＤＣへホールを補給することができる。

また、第２の実施形態では、ＣＰ拡散層８０は、ソース６０およびドレイン４０と同一工程で形成可能であるので、ソース６０およびドレイン４０の表面にシリサイド層を形成する場合にも容易に対応することができる。

（第３の実施形態）
図１７は、本発明に係る第３の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す断面図である。第３の実施形態は、ソース６０とドレイン４０との位置関係が第２の実施形態のそれと逆である。第３の実施形態のその他の構成および動作は、第２の実施形態の構成および動作と同様でよい。第３の実施形態は、第２の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図１８は、本発明に係る第４の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図である。図１９は、図１８のビット線ＢＬＬ０に沿った断面図である。第４の実施形態は、ダミーセルＤＣとメモリセルＭＣとの間に素子分離領域ＩＬ、ＩＲを備えている。より詳細には、素子分離領域ＩＬ、ＩＲは、ダミーセルＤＣのソースとメモリセルＭＣのドレインとの間に設けられている。第４の実施形態のその他の構成および動作は、第２の実施形態の構成および動作と同様でよい。

第４の実施形態によれば、ダミーセルＤＣのリフレッシュ時に、バイポーラトランジスタＢＰＴＬ、ＢＰＴＲから注入されたホールが、ダミーセルＤＣを通過してメモリセルＭＣへ達することを防止することができる。これにより、第４の実施形態は、充分に高い電位を信号線ＣＰＬ、ＣＰＲに印加することができ、かつ、高電位を信号線ＣＰＬ、ＣＰＲに印加してもバイポーラディスターブを抑制することができる。第４の実施形態は、さらに第２の実施形態と同様の効果を得ることができる。

第４の実施形態では、ダミーセルＤＣとメモリセルＭＣとの間に素子分離領域ＩＬ、ＩＲが設けられていた。また、本実施形態において、素子分離領域ＩＬ、ＩＲは、隣り合うメモリセルＭＣ間には設けられていない。しかし、素子分離領域ＩＬ，ＩＲは、隣り合うメモリセルＭＣ間にも設けられても差し支えない。さらに、第４の実施形態において、第３の実施形態のようにソースとドレインとの位置関係を交換してもよい。

第１〜第４の実施形態では、ダミーワード線ＤＷＬＬ、ＤＷＬＲの活性化回数が所定値に達した場合に、ダミーセルＤＣの臨時リフレッシュ動作を実行した。しかし、ダミーセルＤＣのリフレッシュ動作は、データの読出し／書込み動作ごとに実行してもよい。この場合、ＤＷＬＬカウンタ１０、ＤＷＬＲカウンタ１１およびＣＰＬ＆ＣＰＲコントローラ２０を省略することができる。よって、ＦＢＣメモリ装置のサイズをさらに小さくすることができる。

ただし、消費電力の観点では、データの読出し／書込み動作ごとに実行する方式よりも第１〜第４の実施形態による方式の方が有利である。

本発明に係る実施形態に従ったＦＢＣメモリ装置の構成を示すブロック図。 メモリセルアレイＭＣＡＬ、ＭＣＡＲの内部構成を示す回路図。 メモリセルＭＣおよびダミーセルＤＣの構造を示す断面図。 センスアンプＳ／Ａｉの構成を示す回路図。 ＤＷＬＬカウンタ１０およびＤＷＬＲカウンタ１１の構成を示す回路図。 カウンタＣＴＲＬｉおよびＣＴＲＲｉの内部構成を示す回路図。 ＣＰＬ＆ＣＰＲコントローラ２０の内部構成を示す回路図。 ダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図。 図８のビット線ＢＬＬ０に沿った断面図。 メモリセルＭＣからのデータを外部へ読み出す動作を示すタイミング図。 外部からのデータをメモリセルＭＣへ書き込む動作を示すタイミング図。 ダミーセルＤＣの臨時リフレッシュ動作のタイミング図。 ダミーセルＤＣの臨時リフレッシュ動作における信号ＢＣＥＮＢ、ＣＰＬＣＴＵＰ、ＣＰＬのタイミング図。 第１の実施形態の変形例によるダミーセルＤＣの臨時リフレッシュ動作のタイミング図。 本発明に係る第２の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図。 図１５のビット線ＢＬＬ０に沿った断面図。 本発明に係る第３の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す断面図。 本発明に係る第４の実施形態に従ったダミーセルＤＣ、ダミーワード線ＤＷＬＬおよびバイポーラトランジスタＢＰＴＬの構成を示す平面図。 図１８のビット線ＢＬＬ０に沿った断面図。

符号の説明

４０ ドレイン
５０ フローティングボディ
６０ ソース
８０ ＣＰ拡散層
ＢＰＴＬ、ＢＰＴＲ バイポーラトランジスタ
ＭＣ メモリセル
ＤＣ ダミーセル
ＷＬＬ、ＷＬＲ ワード線
ＤＷＬＬ、ＤＷＬＲ ダミーワード線
ＢＬＬ、ＢＬＲ ビット線

Claims (5)

1. 電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルと、
   前記メモリセルのデータを検出するときに検出の基準となる基準電位を生成するダミーセルと、
   前記メモリセルのゲートに接続されたワード線と、
   前記ダミーセルのゲートに接続されたダミーワード線と、
   前記メモリセルのソースまたはドレインおよび前記ダミーセルのソースまたはドレインに接続されたビット線と、
   前記ダミーセルのソースまたはドレインに隣接し、該ダミーセルの前記フローティングボディと同じ導電型の拡散層と、
   前記ダミーワード線側の前記拡散層の端部において、前記拡散層の上方に設けられた犠牲ワード線と、
   前記ダミーセルのフローティングボディ、前記ダミーセルのソースまたはドレイン、および、前記拡散層はバイポーラトランジスタを構成することを特徴とする半導体記憶装置。
2. 前記拡散層に電気的に接続された電荷供給線をさらに備え、
   前記ダミーセルのフローティングボディはコレクタとして機能し、
   前記ダミーセルのソースまたはドレインはベースとして機能し、
   前記拡散層はエミッタとして機能し、
   前記電荷供給線は、前記拡散層へ電圧を印加することによって前記バイポーラトランジスタを駆動させ、前記ダミーセルのフローティングボディに前記多数キャリアを供給することを特徴とする請求項1に記載の半導体記憶装置。
3. 前記メモリセルと前記ダミーセルとを電気的に分離する素子分離領域をさらに備えたことを特徴とする請求項1または請求項２に記載の半導体記憶装置。
4. 前記ダミーワード線の活性化回数をカウントするカウンタと、
   前記ダミーワード線の活性化回数が所定値に達した場合に、前記拡散層へ電圧を印加することによって前記バイポーラトランジスタを駆動させ、前記ダミーセルのフローティングボディに前記多数キャリアを供給する電荷供給線とを備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記メモリセルからのデータを読み出す動作、あるいは、前記メモリセルへデータを書き込む動作において、前記ダミーセルに多数キャリアの注入を行うことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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