JP2015176910A - 半導体メモリ - Google Patents

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智雄 菱田
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政雄 岩瀬
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Abstract

【課題】 高い信頼性の半導体メモリを提供する。
【解決手段】
本実施形態の半導体メモリは、半導体基板上方に積層された複数のメモリセルＭＣを含む第１メモリセル領域ＭＲと、第１メモリセル領域ＭＲに隣接する多層の第１ダミー領域ＤＲと、第１ダミー領域ＤＲとで第１メモリセル領域ＭＲを挟み、第１メモリセル領域ＭＲに隣接する多層の第２ダミー領域ＤＲと、同層の前記第１ダミー領域ＤＲと前記第２ダミー領域ＤＲを共通に接続する第１配線と、を含む。
【選択図】図１

Description

本実施形態は、半導体メモリに関する。
近年、フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルが積層された構造を有する積層型フラッシュメモリが、提案されている。
この積層型フラッシュメモリは、低コストで大容量な半導体メモリを実現できる。
特開２００９−１４６９５４号公報
半導体メモリの信頼性を向上する技術を提案する。
本実施形態の半導体メモリは、半導体基板上方に積層された複数のメモリセルを含む第１メモリセル領域と、前記第１メモリセル領域に隣接する多層の第１ダミー領域と、前記第１ダミー領域とで前記第１メモリセル領域を挟み、前記第１メモリセル領域に隣接する多層の第２ダミー領域と、同層の前記第１ダミー領域と前記第２ダミー領域を共通に接続する第１配線と、を含む。
実施形態の半導体メモリの基本構成を説明するための図。 実施形態の半導体メモリを含むデバイスの全体構成を示す図 実施形態の半導体メモリの構造例を示す模式図。 実施形態の半導体メモリの構造例を示す平面図。 実施形態の半導体メモリの構造例を示す断面図。 実施形態の半導体メモリの構造例を示す断面図。 実施形態の半導体メモリの動作例を示すフローチャート。 実施形態の半導体メモリの製造方法の基本概念を説明するための図。 実施形態の半導体メモリの製造方法の一工程を示す平面図。 実施形態の半導体メモリの製造方法の一工程を示す断面図。 実施形態の半導体メモリの製造方法の一工程を示す断面図。 実施形態の半導体メモリの製造方法の一工程を示す平面図。 実施形態の半導体メモリの製造方法の一工程を示す断面図。 実施形態の半導体メモリの製造方法の変形例を示す図。 実施形態の半導体メモリの製造方法の変形例を示す図。 実施形態の半導体メモリの製造方法の変形例を示す図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
（１） 基本形態
図１を参照して、本実施形態の半導体メモリの基本構成について、説明する。
図１に示されるように、本実施形態の半導体メモリは、複数のメモリセルＭＣを含むメモリセルアレイ１０を含む。複数のメモリセルＭＣは、メモリセルアレイ１０内において、基板９０の表面に対して平行な方向（第１及び第２方向）に配列されるとともに、基板９０の表面に対して垂直な方向（第３方向）に積層されている。
メモリセルアレイ１０は、複数のメモリセル領域ＭＲを含む。各メモリセル領域ＭＲは、複数のメモリセルＭＣを含む。各メモリセルＭＣには、ワード線（図示せず）及びビット線（図示せず）が、電気的に接続されている。
メモリセルアレイ１０は、複数のダミー領域ＤＲを含む。例えば、各ダミー領域ＤＲは、メモリセル領域に隣接するように設けられている。
ダミー領域ＤＲは、複数のダミーセルＤＣを含む。ダミーセルＤＣは、メモリセルＭＣと実質的に同じ構造を有する。
本実施形態の半導体メモリは、複数のダミー領域ＤＲが、共通の配線ＤＷＬに接続されている。例えば、ある配線ＤＷＬは、複数のダミー領域ＤＲにおいて同層に位置する複数のダミーセルＤＣを、電気的に接続する。
本実施形態の半導体メモリは、複数のダミー領域ＤＲの複数のダミーセルＤＣに、一括に電圧を印加でき、同時に駆動できる。例えば、メモリの不良検出のためのテストを、複数のダミー領域ＤＲに対して同時に実行できる。
この結果として、本実施形態の半導体メモリは、メモリのテストのための時間及びコストの増大を抑制できる。
不良の検出の容易化によって、本実施形態の半導体メモリは、信頼性の高いメモリを提供できる。
（２） 実施形態
（ａ） 構成例
図２乃至図６を参照して、第１の実施形態の半導体メモリについて、説明する。
図２は、実施形態の半導体メモリを含むストレージデバイスの構成例を示す図である。
図２に示されるように、ストレージデバイス５００は、メモリコントローラ５と、本実施形態の半導体メモリ１とを含む。
ある規格に基づいたコネクタ、無線通信、インターネットなどは、ストレージデバイス５００を、ホストデバイス６００に電気的に接続する。ストレージデバイス５００とホストデバイス６００は、デバイス５００，６００間に設定されたインターフェイス規格に基づいて、データの送受信を実行する。
ストレージデバイス５００は、少なくとも１つの半導体メモリ１を含む。
メモリコントローラ５は、半導体メモリ１を制御する。メモリコントローラ５は、例えば、ホストデバイス６００からのコマンドに基づいて、半導体メモリ１の書き込み動作、読み出し動作、及び消去動作を実行する。メモリコントローラ５は、書き込み動作時、ストレージデバイス５００の外部（例えば、ホストデバイス）からのデータを、半導体メモリ１に転送する。メモリコントローラ５は、読み出し動作時、半導体メモリ１からのデータを、ストレージデバイス５００の外部へ転送する。
ストレージデバイス５００とホストデバイス６００は、メモリシステムを構成する。
ストレージデバイス５００、或いは、ストレージデバイス５００を含むメモリシステムは、ＳＤＴＭカードのようなメモリカード、ＵＳＢメモリ、あるいは、Solid State Drive（ＳＳＤ）などである。
本実施形態の半導体メモリ１は、例えば、フラッシュメモリである。
フラッシュメモリ１は、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０に対する動作を実行するための周辺回路１９とを含む。
周辺回路１９は、ワード線を制御するロウ制御回路、データの読み出しのためのセンスアンプ回路、チップ内の動作に用いられる電位（電圧）を生成する電位生成回路、チップ内の各構成要素の電位を制御する電位制御回路１９９などを含む。
図３は、メモリセルアレイ１０の内部構成例の一例を示している。
メモリセルアレイ１０は、複数のメモリセル領域ＭＲを含む。フラッシュメモリ１が、ＮＡＮＤフラッシュメモリである場合、例えば、メモリセル領域ＭＲとして、ブロックが対応する。ブロックは、消去動作の制御単位である。
メモリセルアレイ１０の構成及びその製造方法については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、メモリセルアレイ１０の構成及びその製造方法については、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用される。
例えば、本実施形態において、櫛歯形状の導電層２２が、メモリセル領域ＭＲ内に積層され、メモリセル領域ＭＲは、各導電層２２を、ワード線として、含む。
メモリセルアレイ１０内の互いに独立したエリアは、ダミー領域ＤＭをそれぞれ含む。
各ダミー領域ＤＲは、ビット線の延在方向（カラム方向）においてメモリセル領域（ブロック）ＭＲに隣接する。例えば、カラム方向において、ダミー領域ＤＭとメモリセル領域ＭＲとが、交互に並ぶ。
その結果として、隣り合うメモリセル領域ＭＲ間にスペースが確保される。これによって、メモリの動作中における互いに隣り合うメモリセル領域（ブロック）ＭＲのワード線間の電圧差が、緩和され、メモリセル領域ＭＲの境界における耐圧のマージンが確保される。
尚、ダミー領域ＤＲは、ブロックの構成部材として扱われてもよいし、ブロックから独立した構成部材として扱われてもよい。ダミー領域ＤＲがブロックの構成部材として扱われる場合、１つのブロックは、１つのメモリセル領域ＭＲと少なくとも１つのダミー領域ＤＲとを含む。
本実施形態の半導体メモリとしての３次元構造のＮＡＮＤフラッシュメモリにおいて、共通の配線ＤＷＬは、複数のダミー領域ＤＲを電気的に接続する。
複数のダミー領域ＤＲに共通に接続された配線ＤＷＬは、電位制御回路１９９に接続されている。
図４乃至図６を用いて、本実施形態のフラッシュメモリ内に含まれるメモリセル領域及びダミー領域の構造例について、説明する。
尚、図４乃至図６において、本実施形態のフラッシュメモリにおけるメモリセルアレイ１０内のある１つのメモリセル領域及びその周囲のダミー領域を抽出して、図示している。図５及び図６において、図示の明確化のため、基板上の層間絶縁膜の図示は、省略している。
図４乃至図６に示されるように、メモリセルアレイ１０内の各メモリセル領域（ブロック）ＭＲにおいて、複数のメモリセルＭＣは、基板９０上に、ロウ方向カラム方向に沿って並ぶとともに、基板９０の表面に対して垂直方向に積層されている。
各メモリセルＭＣは、基板９０の表面に対して垂直方向に延在する半導体ピラー２０と、制御ゲート電極２２と、半導体ピラー２０と制御ゲート電極２２との間の積層絶縁膜２１とを含む。積層絶縁膜２１は、図５に示されるように、半導体ピラー２０の側面を覆うゲート絶縁膜（トンネル絶縁膜）２１１と、ゲート絶縁膜２１１上の電荷蓄積層（チャージトラップ層）２１２と、電荷蓄積層２１２上の絶縁膜（ゲート間絶縁膜、ブロック絶縁膜ともよばれる）２１３とを含む。
複数の導電層２２と複数の絶縁層（図示せず）とが基板９０上に積層されている。複数の導電層２２のそれぞれから、各メモリセルＭＣの制御ゲート２２が形成されている。半導体ピラー２０から、トランジスタのチャネル領域が形成される。
例えば、半導体層（以下では、パイプ部とよぶ）２８は、２つの半導体ピラー２０の下端を電気的に接続する。フラッシュメモリのメモリセルユニット（ＮＡＮＤストリング）ＭＵは、パイプ部２８によって接続された複数の半導体ピラー２０から形成される複数のメモリセルＭＣを、含む。
メモリセルユニットＭＵを形成する２つの半導体ピラー２０の上端側に、セレクトトランジスタＳＧＤ，ＳＧＳは、それぞれ存在する。各セレクトトランジスタＳＧＤ，ＳＧＳは、セレクトゲート線ＳＧＤＬ，ＳＧＳＬとしての導電層２２Ｓに接続されるように、積層されたメモリセルＭＣの上部上に、設けられている。ドレイン側セレクトゲート線ＳＧＤＬ及びソース側セレクトゲート線ＳＧＳＬは、ワード線ＷＬとしての導電層２２０よりも上層において、ロウ方向にそれぞれ延在している。
ビット線コンタクトＢＣは、ビット線ＢＬを、ドレイン側セレクトトランジスタＳＧＤ側の半導体ピラー２０に電気的に接続する。ソース線コンタクト（図示せず）は、ソース線ＳＬを、ソース側セレクトトランジスタＳＧＳ側の半導体ピラー２０に電気的に接続する。ソース線ＳＬは、互いに異なるメモリセルユニットＭＵの半導体ピラー２０に共通に接続されている。
パイプ部２８は、絶縁膜２９を介して、導電層（以下では、バックゲート層とよぶ）ＢＧ内に存在する。バックゲートトランジスタは、２つの半導体ピラー２０の下端を電気的に接続するように、存在する。
積層された導電層（制御ゲート電極）２２のそれぞれは、ロウ方向に配列される複数のメモリセルＭＣを電気的に接続するように、基板９０の平行方向（例えば、ロウ方向）に沿って延在する。制御ゲート電極２２は、フラッシュメモリのワード線ＷＬとして機能する。
本実施形態において、図４に示されるように、導電層２２の平面形状は、基板表面に対して平行方向に突出した複数の突出部２２１が矩形状のプレート部２２０に接続された形状を有している。
突出部２２１内を、メモリホール（貫通孔）が貫通している。メモリホール内に、半導体ピラー２０が設けられる。プレート部２２０が、ワード線（制御ゲート電極）ＷＬの引き出し部として、コンタクトプラグＣＰに電気的に接続される。
本実施形態のフラッシュメモリ１において、櫛歯形状の導電層２２のそれぞれは、複数のメモリセル領域ＭＲをまたがること無しに、メモリセル領域ＭＲ毎に独立したパターンを有している。
例えば、メモリセル領域ＭＲ内において、同層内の２つの櫛歯形状の導電層２２のうち、一方の導電層２２の突出部が他方の導電層２２の突出部間に配置するように、２つの櫛歯形状の導電層２２が、同層で互いに対向している。
例えば、各メモリセル領域ＭＲにおいて、カラム方向の終端部（ダミー領域ＤＲに隣接する側）における突出部２２１Ａの線幅Ｗ１は、カラム方向の終端部以外の突出部２２１Ｂの線幅Ｗ２より小さい。例えば、突出部２２１Ａの線幅Ｗ１は、突出部２２１Ｂの線幅Ｗ２の半分程度である。尚、ダミー領域ＤＲ及びダミー配線ＤＷＬの線幅は、メモリセル領域ＭＲのカラム方向の終端の突出部２２１Ａの線幅Ｗ１より大きく、カラム方向の終端部以外の突出部２２１Ｂの線幅Ｗ２以下である。但し、ダミー領域ＤＲ及びダミー配線ＤＷＬの線幅は、突出部２２１Ｂの線幅Ｗ２より大きくともよい。
例えば、突出部２２１Ｂのそれぞれに、カラム方向に隣り合う２つのメモリホールが貫通し、２つの半導体ピラー２０が設けられている。共通の突出部２２１Ｂに接続されたカラム方向に隣り合う２つの半導体ピラー２０は、互いに異なるパイプ部２８に接続されている。共通の突出部２２１Ｂ内のカラム方向に隣り合う２つの半導体ピラー２０は、互いに異なるメモリセルユニットＭＵを形成している。
各メモリセル領域ＭＲの同層で対向する２つの櫛歯形状の導電層２２のうち、一方の導電層２２におけるカラム方向の一端側及び他端側の突出部は、メモリセル領域ＭＲの終端に位置している。この一方の導電層２２におけるカラム方向の一端側及び他端側の突出部２２１Ａが互いに電気的に接続されるように、一方の導電層２２は閉ループ状のパターンを、含む。
複数の櫛歯形状の導電層２２からなる積層構造は、基板表面に対して平行方向において突出部に対向する側、すなわち、導電層２２のプレート部において、下層の導電層が上層の導電層に覆われないスペースが形成されるように、階段状に加工されている。これによって、積層された導電層（ワード線）２２において、コンタクトプラグＣＰが配置されるスペースが確保される。
各ダミーセルＤＣは、ダミーセルＤＣのゲート電極（制御ゲート電極）としての導電層２２Ｄと、導電層２２と交差する半導体ピラー２０と、半導体ピラー２０と導電層２２とＤの間の積層絶縁膜２１とを含む。以下では、ダミー領域ＤＲのことを、ダミーセル領域ＤＲともよぶ。
ダミーセル領域ＤＲにおいて、ダミーセレクトトランジスタＤＳＧが、積層構造の導電層の最上層の導電層（以下では、ダミーセレクトゲート線とよぶ）２２ＳＤの位置において、積層されたダミーセルＤＣの上部上に、設けられている。ダミーセレクトトランジスタＤＳＧは、セレクトトランジスタＳＧＤ，ＳＧＳと同層内にある。
図４乃至図６に示されるように、各ダミーセル領域ＤＲ内において、複数の半導体ピラー２０が、カラム方向及びロウ方向に並ぶ。図４乃至図６に示される例では、ダミーセル領域ＤＲ内の半導体ピラー２０は、パイプ部によって接続されること無しに、基板９０上に存在する。但し、ダミーセル領域ＤＲ内の複数の半導体ピラー２０は、パイプ部によって接続されてもよい。
ダミーセル領域ＤＲ内の導電層２２Ｄは、メモリセル領域ＭＲ内の導電層（ワード線，制御ゲート電極）２２と同じ材料を含む。
導電層２２Ｄは、ダミーセル領域ＤＲごと（ブロックごと）に分離されること無しに、複数のダミーセル領域ＤＲのダミーセルＤＣを共通に接続する。以下では、複数のダミー領域（ダミーセル）ＤＲに共通に接続される導電層２２Ｄのことを、ダミー配線（又は、共通配線）ＤＷＬとよぶ。
例えば、導電層（ダミー配線）２２Ｄの平面形状は、格子形状を有している。複数の格子形状の導電層２２Ｄが、基板９０上に積層されている。
導電層２２Ｄは、櫛歯形状の導電層２２から分離されている。
１つのメモリセル領域ＭＲは、２つのダミーセル領域ＤＲ間にあり、格子形状の導電層（ダミー配線）２２Ｄは、各メモリセル領域ＭＲ内の導電層（ワード線）２２の周囲を囲む。
導電層２２，２２Ｄより上層に設けられた引き出し配線ＬＬ，ＬＬＳは、メモリセル領域ＭＲ内のワード線ＷＬ及びセレクトゲート線ＳＧＤＬ，ＳＧＳＬのそれぞれを、ダミー配線ＤＷＬの外側の領域内に設けられた複数の制御線（図示せず）のそれぞれに接続する。
図４に示されるように、積層された導電層２２のそれぞれに電気的に接続されるコンタクトプラグＣＰの配置は、基板表面に対して平行方向（カラム方向）にずれている。それゆえ、複数の引き出し配線ＬＬ，ＬＬＳを、同層内に配置させることができる。
尚、積層された導電層からなる配線に関して、下層（基板側）の配線の線幅（例えば、突出部の線幅）は、積層された導電層の積層数（積層構造の高さ）に応じて、上層（ビット線側）の配線の線幅以上になる傾向がある。この結果として、下層において隣り合う配線間の間隔は、上層において隣り合う配線間の間隔よりも小さくなる可能性がある。
例えば、メモリセルアレイ１０の終端において、コンタクトプラグＣＰＤ及び引き出し線ＬＬＤは、ダミー配線ＤＷＬを、電位制御回路１９９に電気的に接続する。ダミー線ＤＷＬの引き出し部２２０Ｄにおいて、ダミー線ＤＷＬの積層構造は、ワード線（櫛歯形状の導電層）ＷＬと同様に、階段状に構造を有する。ダミー配線ＤＷＬの引き出し部２２Ｄによって、本実施形態のフラッシュメモリは、ダミー配線ＤＷＬ及びダミーセル領域ＤＲに、電圧を印加できる。
本実施形態のようなメモリセルアレイ１０内にダミー領域ＤＲを含んでいるメモリのテスト工程において、メモリセル領域ＭＲとダミー領域ＤＲとの間のショートがチェックされる場合、本実施形態のフラッシュメモリは、ダミー配線ＤＷＬに特定の電圧を印加し、ワード線ＷＬとダミー配線ＤＷＬとの間を流れるリーク電流を測定する。本実施形態のフラッシュメモリは、検出されたリーク電流の大きさに基づいて、メモリセル領域ＭＲとダミー領域ＤＲとのショートの有無を、チェックできる。
例えば、本実施形態において、データの書き込み（プログラム）時及びデータの読み出し時等のメモリの動作中において、ダミー配線ＤＷＬに電圧が印加されずに、ダミー配線ＤＷＬは、フローティング状態にされる。
３次元構造の半導体メモリにおいて、基板上に積層されたワード線等が加工される場合、基板表面に対して垂直方向の加工が、実行される。
例えば、３次元構造のＮＡＮＤ型フラッシュメモリである場合、ワード線を形成するための導電層の加工において、深いスリット（溝）が、複数の導電層を含む積層構造内に、形成される。スリットの掘り残しがあった場合、導電層の分断されるべき部分がつながった状態を維持する可能性がある。このような導電層のエッチング不良を考慮して、配線間のショートの有無を検出するためのテストが、実行される。
メモリセル領域（ブロック）間にダミー領域が存在し、メモリセル領域の境界において孤立したダミー領域が、フローティング状態のダミー配線を含む場合、ワード線とダミー配線との間にショートが発生していたとしても、ダミー領域とメモリセル領域との間のショートを検出できない場合がある。
本実施形態の半導体メモリ（例えば、積層型ＮＡＮＤフラッシュメモリ）１は、メモリセルアレイ１０内の複数のダミー領域ＤＲが、共通の配線ＤＷＬに接続され、その共通の配線ＤＷＬを介して複数のダミー領域ＤＲに電圧を印加できる。
これによって、本実施形態の半導体メモリは、ワード線ＷＬとダミー配線ＤＷＬとの間のリーク電流を測定でき、メモリセル領域ＭＲとダミー領域ＤＲとの間のショートを検出できる。
また、メモリの記憶容量（メモリセル領域）の増大に伴って、多数のダミー領域がメモリセルアレイに設けられるため、孤立したダミー領域ごとに、各ダミー領域とメモリ領域との間のショートのチェックを行うことは、煩雑になる。
本実施形態の半導体メモリ１のように、共通の配線ＤＷＬが複数のダミー領域ＤＲを接続することによって、メモリセルアレイ１０内の全てのダミー領域ＤＲに対して、メモリ領域ＭＲとダミー領域ＤＲとの間のショートのチェックを、一括に実行できる。
この結果として、本実施形態によれば、メモリセルアレイ１０内に設けられた多数のダミー領域ＤＲに対するテストが煩雑になること無しに、短いテスト時間及び低コストで、高い信頼性の半導体メモリを、提供できる。
本実施形態によれば、大きいアスペクトを有するダミー領域（ダミーセルの積層構造）が、単独のパターンとしてメモリセルアレイ内に存在することがなくなる。その結果として、大きいアスペクトのダミー領域（ダミーセルの積層構造）の倒壊を、防ぐことができる。
また、後述の本実施形態の半導体メモリの製造方法によれば、共通の配線に接続された複数のダミー領域ＤＲによって、基板９０上に積層された複数の導電層２２が、形成すべきパターンに加工されるときに、大きいアスペクト比を有する積層構造の発生を低減でき、積層構造の倒壊を防止できる。さらに、後述の半導体メモリの製造方法によれば、導電層の加工不良を低減できる。
以上のように、本実施形態によれば、不良の発生を低減でき、不良が発生したとしても、発生した不良を検出できる。
したがって、本実施形態の半導体メモリによれば、高い信頼性の３次元構造の半導体メモリを提供できる。
（ｂ） テスト方法
図７を参照して、本実施形態の半導体メモリ（３次元構造のＮＡＮＤフラッシュメモリ）のテスト方法について、説明する。ここでは、図２乃至図６も適宜用いる。
本実施形態の半導体メモリに接続されたテスト装置は、ウェハレベル又はパッケージング後に実行されるテスト工程において、本実施形態の半導体メモリ１内におけるメモリセル領域とダミー領域との間のショートを検出するためのテストを、実行する（ステップＳ１）。
テスト装置の制御によって、メモリセル領域（ブロック）ＭＲとダミー領域ＤＲとの間のショートを検出するために、電位制御回路１９９は、ダミー領域ＤＲに接続されたダミー配線ＤＷＬに、テストのための電圧（以下では、テスト電圧とよぶ）を、印加する。
図２乃至図６を用いて説明したように、本実施形態のフラッシュメモリにおいて、共通のダミー配線ＤＷＬは、メモリセル領域ＭＲ間の複数のダミー領域ＤＲを接続する。
それゆえ、本実施形態の半導体メモリ１において、ダミー領域ＤＲ毎にテスト電圧を印加すること無しに、電位制御回路１９９は、テスト電圧を、複数のダミー領域ＤＲに、共通のダミー配線ＤＷＬを介して一括に印加する。電位制御回路１９９は、テスト電圧を、積層されたダミー配線ＤＷＬのそれぞれに、順次印加する。例えば、電位制御回路１９９は、ワード線ＷＬを、ダミー配線ＤＷＬに対して低電位側に設定する。但し、本実施形態において、テスト電圧の印加時に、ワード線ＷＬを高電位側に設定し、ダミー配線ＤＷＬを低電位側に設定してもよい。
テスト装置は、複数のダミー領域ＤＲに対するテスト電圧の印加によって、ワード線とダミー配線ＤＷＬとの間のリーク電流を測定する。
リーク電流の測定結果に基づいて、メモリセル領域ＭＲとダミー領域ＤＲとのショート（同層のワード線ＷＬ及びダミー配線ＤＷＬのショート）の有無がチェックされる（ステップＳ２）。
メモリセル領域（ワード線）とダミー領域（ダミー配線）との間のショートが検出されない場合（例えば、測定されたリーク電流が許容値以下である場合）、複数のダミー領域ＤＲに対する一括のテスト電圧の印加で、半導体メモリ１におけるメモリセル領域ＭＲとダミー領域ＤＲとの間のショートのチェックは、終了する。
複数のダミー領域ＤＲに対するテスト電圧の印加によって、ワード線ＷＬとダミー配線ＤＷＬとの間に、許容値より大きいリーク電流が発生した場合、メモリセル領域ＷＲとダミー領域ＤＲとのショートがメモリセルアレイ１０内に存在すると、判定される。
テスト装置がメモリセル領域ＭＲとダミー領域ＤＲとの間のショートを検出した場合、テスト装置は、メモリセル領域（ブロック）ＭＲごとに、互いに隣り合うメモリセル領域ＭＲとダミー領域ＤＲとのショートのチェックを、実行する（ステップＳ３）。
メモリセル領域ＭＲごとのワード線ＷＬ−ダミー配線ＤＷＬのショートのチェックは、メモリセル領域ＭＲ内のワード線ＷＬごとに、実行される。本実施形態の半導体メモリにおいて、テスト装置の制御によって、電位制御回路１９９は、櫛歯形状の導電層２２ごとに、テスト電圧（高電位）を印加し、ダミー配線ＤＷＬを、ワード線ＷＬの電位に対して低電位に設定する。
メモリセル領域ＭＲごとのショートの検出テストＳ３において、メモリセル領域ＭＲとダミー領域ＤＲとのショートが検出された場合、不良ブロック処理により、ショートを含むメモリセル領域に対応するブロックに、不良情報が付与される（ステップＳ４）。これによって、ショートが検出されたメモリセル領域ＭＲに対応するブロックが、メモリの管理の対象から除外される。
メモリセル領域ＭＲごとのショートの検出テストの後、本実施形態の半導体メモリ１におけるメモリセル領域ＭＲとダミー領域ＤＲとのショートの検出テストは、終了する。
以上のように、本実施形態の半導体メモリ１は、互いに隣り合うメモリセル領域（ブロック）及びダミー領域毎に配線間のショートの検出のためのテストを実行する前に、ある１つのチップ内に含まれる複数のメモリセル領域（ブロック）及び複数のダミー領域に対して、メモリセル領域（ワード線）とダミー領域（ダミー配線）との間のショートの検出を、一括して実行する。
これによって、本実施形態によれば、複数のメモリセル領域及び複数のダミー領域に対する一括のテスト工程で、配線間のショートが検出されなければ、メモリセル領域ごとのメモリセル領域−ダミーセル領域間のショートのテスト工程は、不要となる。
それゆえ、本実施形態によれば、フラッシュメモリのテストのための時間を、短縮できる。
（ｃ）製造方法
図８乃至図１３を参照して、本実施形態の半導体メモリの製造方法について説明する。
（ｃ−１） 基本例
図８を参照して、本実施形態の半導体メモリの製造方法の基本例について、説明する。
図８に示されるように、マスク層９８が、本実施形態の半導体メモリの製造方法において、基板上に積層された導電層上に、形成される。
メモリセル領域（例えば、ブロック）ＭＲごとに導電層を分離するための閉ループ状のスリットパターンＳＴａが、マスク層９８内に形成される。このスリットパターンＳＴａは、矩形状のリングパターンであり、各メモリセル領域ＭＲを囲む。この閉ループ状のスリットパターンＳＴａに基づいて、各メモリセル領域ＭＲの導電層が、区画される。
メモリセル領域ＭＲ内に、形成すべき配線パターンに導電層をパターニングするための閉ループ状のスリットパターンＳＴｂが、マスク層９８内に形成される。
本実施形態において、ワード線の配線パターンに櫛歯形状のパターンが適用される場合、配線パターンを形成するためのスリットパターンＳＴｂは、例えば、導電層内に形成されるべきパターンが櫛歯形状のパターンになるように、その櫛歯形状のパターンの外周に沿って形成されている。櫛歯形状のパターンを形成するためのスリットパターンＳＴｂは、蛇行パターンを含む閉ループ状のパターン（以下では、櫛歯形状のスリットパターンとよぶ）である。
櫛歯形状のスリットパターンＳＴｂは、基板表面に対して平行方向において、矩形状のスリットパターンＳＴａの内側の領域内に設けられている。
メモリセルアレイ１０内に多重に形成される閉ループ状のスリットパターンＳＴａ，ＳＴｂにおいて、スリットパターンＳＴｂの内側のパターンＢ１は、メモリセル領域ＭＲ内の配線パターンＢ１となる。また、２つのスリットパターンＳＴａ，ＳＴｂと間のパターンＢ２は、メモリセル領域内の配線パターンＢ２となる。２つのスリットパターンＳＴａ，ＳＴｂによって、１つのメモリセル領域ＭＲ内に、２つの導電層パターンＢ１，Ｂ２が、形成される。
本実施形態において、各スリットパターンＳＴａ，ＳＴｂは、互いに独立な閉ループ状のパターンであり、スリットパターンＳＴｂは、スリットパターンＳＴａと、交差しない。
パターンの微細化に伴って、スリットパターンが交差した箇所及びその近傍において、被加工層のエッチング不良が発生する可能性が高くなっている。
本実施形態の半導体メモリの製造方法によれば、互いに独立な閉ループ状のスリットパターンＳＴａ，ＳＴｂがマスク層内に形成されるため、スリットパターンの交差箇所が形成されることがない結果として、被加工層のエッチング不良を、低減できる。
また、本実施形態の半導体メモリの製造方法において、これらのスリットパターンＳＴａ，ＳＴｂが互いに独立なパターンであるため、互いに異なるパターニングのためのスリットパターンＳＴａ，ＳＴｂを、導電層の加工時において互いに異なるタイミングで、形成できる。
そのため、本実施形態によれば、大きいアスペクト比のパターンが、製造工程中に発生しないように、複数の導電層を含む積層構造に対するスリット（溝）の形成順序を、制御できる。
（ｃ−２） 具体例
図９乃至図１３を参照して、本実施形態の半導体メモリの製造方法の一例について、説明する。
図９及び図１０に示されるように、メモリセルアレイ１０内のメモリセルユニットの形成位置において、パイプ部（半導体層）２８及びパイプ部２９を覆う絶縁膜２９が、基板９０上に堆積された導電層（バックゲート層）ＢＧ内に、形成される。この後、バックゲート層ＢＧ上に、絶縁膜９２が堆積される。
絶縁膜９２上に、複数の導電層２２ｚ及び複数の絶縁膜９２が、交互に積層される。
そして、マスク層（例えば、ハードマスク層）９８が、複数の導電層２２ｚ及び絶縁膜９２からなる積層構造上に、形成される。
マスク層９８内に、閉ループ状のスリットパターンＳＴａが、フォトリソグラフィや側壁転写技術によって、形成される。
ここで、スリットパターンＳＴａは、メモリセル領域（ブロック）を区画するためのパターンである。それゆえ、マスク層９８内に、メモリセルアレイ１０内に設けられるブロックの個数に応じた個数のスリットパターン（矩形状のリングパターン）ＳＴａが、カラム方向に並ぶように、形成される。
例えば、メモリセルアレイと他の領域（例えば、周辺回路が形成される領域）とを分離するためのスリットパターンＳＴｚが、形成される。スリットパターンＳＴｚは、スリットパターンＳＴａと交差しない。スリットパターンＳＴｚは、メモリセルアレイを囲む閉ループ状のパターンを有していてもよい。スリットパターンＳＴｚとスリットパターンＳＴａとの間のパターンが、複数のダミー領域ＤＲを接続するためのダミー配線パターンとなる。
図１１に示されるように、スリットパターンＳＴａに基づいて、導電層２２及び絶縁膜が順次加工され、メモリセル領域（ブロック）ＭＲごとに独立するように、導電層２２Ｘと絶縁膜９２との積層構造ＳＳｘが、基板９０上に形成される。
互いに独立なスリットパターンＳＴａとスリットパターンＳＴｚとによって、メモリセル領域ＭＲが基板９０上に区画され、且つ、複数のダミーセル領域ＤＲを接続する配線パターンに対応する積層構造ＳＳｚが、メモリセル領域ＭＲの外側の領域内に形成される。
積層構造ＳＳｚは、ダミー配線ＤＷＬとしての複数の導電層２２Ｄと絶縁膜９２とを含む。２つのスリットパターンＳＴａ，ＳＴｚによって、積層構造ＳＳｚは、格子形状の平面形状を有するように形成される。
スリットパターンＳＴａ，ＳＴｚに基づいた加工によって、互いに分離された積層構造ＳＳｘ，ＳＳｚ間に、溝９９０が、形成される。
形成された溝９９０内部が、洗浄溶液（又は洗浄ガス）を用いて洗浄された後、溝９９０内に、絶縁体９５が埋め込まれる。
図１２及び図１３に示されるように、メモリセル領域ＭＲ内のそれぞれに、導電層を形成すべき配線パターンに加工するためのパターニングが、マスク層９８ｚに対して施され、閉ループ状のスリットパターンＳＴｂが、マスク層９８ｚ内に、形成される。例えば、閉ループ状のスリットパターンＳＴｂは、櫛歯形状のスリットパターンである。
櫛歯形状のスリットパターンＳＴｂは、メモリセル領域ＭＲ毎に導電層（積層構造）を分離するためのスリットパターンによって形成された溝９９０と交差しない。
尚、マスク層９８ｚは、前の工程でスリットパターンが形成されたマスク層（ハードマスク層）と同じマスク層でもよいし、櫛歯形状のスリットパターンＳＴｂを形成するために、積層構造上に新たに形成されたマスク層でもよい。
スリットパターンＳＴｂに基づいて、メモリセル領域ＭＲ内における基板９０上の積層構造が加工され、溝９９５が形成される。
上述の本実施形態の半導体メモリのメモリセルユニットの構成によれば、メモリセル領域ＭＲ内のカラム方向の終端の積層構造ＳＳａのパターン（突出部）２２１Ａの線幅Ｗ１は、メモリセル領域ＭＲ内のカラム方向の終端以外（メモリセル領域ＭＲの中央側）の積層構造ＳＳｂのパターン（突出部）２２１Ｂの線幅Ｗ２の半分程度に設定されている。
ここで、小さい線幅Ｗ１を有する積層構造ＳＳａの一端は、前のエッチング工程で形成された溝９９０内の絶縁体９５を介して、ダミー領域ＤＲ内の積層構造ＳＳｚに接合している。その結果として、積層構造ＳＳａは、ダミー領域ＤＲ内の積層構造ＳＳｚに支えられる。例えば、ダミー領域ＤＲ内の積層構造ＳＳｚは、積層構造ＳＳａの線幅Ｗ１より大きい。また、積層構造ＳＳｂ間に形成された溝の深さ（積層構造の高さ）Ｈ１は、導電層の積層数に依存した大きさＨ１を有する。メモリの記憶密度の向上に伴って、積層構造の高さＨ１は、大きくなる傾向がある。
本実施形態のように、互いに独立した閉ループ状のスリットパターンに基づいて積層構造が加工されるため、小さい線幅Ｗ１（＜Ｗ２）を有する積層構造（大きいアスペクト比の積層構造）が形成される領域に対する加工工程を、複数回に分けて実行できる。
この結果として、大きいアスペクト比Ｗ１／Ｈ１の積層構造ＳＳａが独立したパターンとして、基板９０上に発生するのを低減でき、積層構造間の溝の洗浄時のような製造工程中における積層構造ＳＳａの倒壊に起因した不良の発生を、抑制できる。
このように、閉ループ状のスリットパターンＳＴｂを有するマスク層に基づいた積層構造のエッチングによって、メモリセル領域ＭＲ内に積層された導電層２２が形成すべき形状に加工され、櫛歯形状のパターンを有する配線層が、各配線レベル内に形成される。
積層構造間の溝（スリット）内に対する洗浄工程が実行された後、溝内に絶縁体が、埋め込まれる。この後、以下のように、周知の技術で、メモリセル及び各配線が形成される。
図４乃至図６に示されるように、形成された櫛歯形状の導電層（ワード線）２２の突出部内に、メモリホールが形成される。
メモリホール内において、ブロック絶縁膜、電荷蓄積層、及びトンネル絶縁膜が、導電層２２を含む積層構造の側面上に、順次形成される。半導体ピラーがメモリホール内に、形成される。これによって、導電層と半導体ピラーとの交差位置に、メモリセル及びセレクトトランジスタが、形成される。
メモリセル領域ＭＲ内におけるメモリセルＭＣの形成と同時に、ダミーセル領域ＤＲ内に、メモリセルＭＣと実質的に同じ構造のダミーセルＤＣが形成される。
メモリセルＭＣが形成された後、セレクトゲート線、ソース線ＳＬ、ビット線ＢＬ及び引き出し配線ＬＬ，ＬＬＳ，ＬＬＤが、周知の技術によって、形成される。
尚、本実施形態では、メモリセル領域（ブロック）ごとに被加工層（複数の導電層を含む積層構造）を分割するためのスリットパターンＳＴａに基づくエッチングが実行された後に、被加工層を加工するためのスリットパターンＳＴｂに基づくエッチングが、実行されている。但し、この加工順序とは反対に、スリットパターンＳＴｂによって、配線パターンが被加工層内に形成された後、スリットパターンＳＴａによって、被加工層がメモリセル領域毎に分割されてもよい。
本実施形態では、導電層が形成すべき配線パターン（ここでは、櫛歯形状）に加工された後、加工された導電層内に、半導体ピラーが埋め込まれるメモリホールが形成される例が、示されている。しかし、導電層が形成すべきパターンに加工される前にメモリホールが導電層内に形成される場合であっても、互いに独立な閉ループ状のスリットパターンを用いた導電層の加工を、半導体メモリの製造方法に適用できる。
メモリセルアレイと他の領域とを分離するためのスリットパターンＳＴｚは、メモリセル領域（ブロック）ごとに導電層を分離するためのスリットパターンＳＴａの形成工程よりも前の工程で形成されてもよいし、各メモリセル領域内の導電層が加工された後の工程で形成されてもよい。
以上のように、本実施形態の半導体メモリの製造方法によって、３次元構造のＮＡＮＤ型フラッシュメモリが、形成される。
加工パターンの微細化に伴って、スリットパターンが交差した箇所及びその近傍において、被加工層のエッチング不良が発生する可能性が高くなる。また、メモリの記憶密度の向上のために導電層（メモリセル）の積層数が増加された場合、下層の導電層のエッチング不良（未開口、未分断）が生じる可能性がある。
本実施形態の半導体メモリの製造方法によれば、互いに独立な閉ループ状のスリットパターンＳＴａ，ＳＴｂが、マスク層内に形成されるため、スリットパターンの交差箇所が形成されることなく、被加工層（複数の導電層の積層構造）をエッチングできる。それゆえ、本実施形態の半導体メモリの製造方法は、高アスペクトの部材の加工が実現しやすいように、スリットパターンを単純化できることよって、被加工層のエッチング不良を、低減できる。
また、本実施形態の半導体メモリの製造方法によれば、これらのスリットパターンＳＴａ，ＳＴｂが互いに独立なパターンであるため、複数の導電層の積層構造をブロックごとに分離するためのスリットパターン及び形成すべき配線パターンに加工するためのスリットパターンを、積層構造の加工時に互いに異なるタイミングで、形成できる。
これによって、３次元構造の半導体メモリの製造工程において、大きいアスペクト比の積層構造が単独のパターンとして形成されるのを回避でき、積層構造の倒れを、抑制できる。
本実施形態の半導体メモリの製造方法によれば、半導体メモリの加工不良を低減できることによって、半導体メモリの製造歩留まりを改善でき、半導体メモリのコストを低減できる。
（ｄ） 変形例
（ｄ−１） 変形例１
本実施形態の半導体メモリの変形例について、説明する。
上述において、半導体メモリのプラグラム／読み出しのような実動作時（例えば、ユーザーの使用時）に、ダミーセル領域（ダミー配線）がフローティング状態に設定されている例が、述べられている。
但し、本実施形態の半導体メモリの実動作時に、ダミーセル領域ＤＲをフローティング状態にせずに、ダミー配線ＤＷＬに、第１の電位が印加されてもよい。
半導体メモリの実動作時に、電位制御回路１９９が、ダミーワード線ＤＷＬに電位を印加することによって、本実施形態の半導体メモリは、隣接ブロック間の電圧差及び隣接する配線間の電圧差によるディスターブの影響を、低減できる。
（ｄ−２） 変形例２
図１４乃至図１６を参照して、本実施形態の半導体メモリの製造方法の変形例について説明する。
図１４に示されるように、半導体メモリ（例えば、３次元構造のＮＡＮＤ型フラッシュメモリ）の構成に応じて、メモリセル領域間に、ダミー領域が存在しない場合がある。ダミー領域がメモリセルアレイ内に無い場合、半導体メモリの記憶密度及び記憶容量を増大できる。
さらに、半導体メモリの構成に応じて、パイプ部上の積層構造を分断するため、或いは、メモリセル領域内にソース線及びウェルコンタクトの形成領域を設けるために、櫛歯形状のパターン２２の突出部内に、直線状のスリットパターンＳＴｘが形成される場合がある。
図１４及び図１５に示されるように、配線パターンの形成（導電層のパターニング）のための閉ループ状のスリットパターンＳＴｂの内側の領域内に、スリットパターンＳＴｘが形成される場合、形成されるパターンの線幅が小さくなる結果として、大きいアスペクト比を有する多数のパターン（積層構造）が、メモリセルアレイ内に、発生する。
例えば、閉ループ状のスリットパターンＳＴｂに基づいたエッチング工程によって、櫛歯形状の導電層（ワード線）が形成され、直線状のスリットパターンＳＴｘに基づいたエッチング工程によって、櫛歯形状の導電層内に溝（スリット）が形成される。
本実施形態の３次元構造のフラッシュメモリの製造方法において、直線状のスリットパターンＳＴｘと閉ループ状のスリットパターンＳＴａ，ＳＴｂとが、互いに異なるタイミングでマスク層内に形成される。これによって、それらのスリットパターンＳＴａ，ＳＴｂ，ＳＴｘに基づいた導電層のエッチングを、互いに異なるタイミングで実行できる。
図１５に示されるように、例えば、スリットパターンＳＴｂに基づいた導電層のパターニングのためのエッチングの前においてメモリセル領域の区画のためのスリットパターンＳＴａに基づいたエッチングによって、溝が積層構造内に形成される。
メモリセル領域の区画のためのエッチングと実質的に同時に、スリットパターンＳＴｘに基づいたエッチングによって、直線状の溝が、メモリセル領域における積層構造内に形成される。
この後、絶縁体９５が、スリットパターンＳＴａ，ＳＴｘに基づいて形成された溝内に、埋め込まれる。
尚、スリットパターンＳＴｘの形成及びそのスリットパターンＳＴｘに基づいた積層構造のエッチングは、スリットパターンＳＴａに基づいた積層構造のエッチングと異なるタイミングで実行されてもよい。
溝内に絶縁体９５が埋め込まれた後、導電層のパターニングのための閉ループ状のスリットパターンＳＴｂが、マスク層９８ｘ内に形成される。スリットパターンＳＴｂに基づいて、積層構造がエッチングされ、溝９９７が積層構造内に形成される。
加工された積層構造（導電層）ＳＳｃは、線幅Ｗ３を有する部分を含む。積層構造ＳＳｃは、導電層２２及び絶縁膜９２の積層数に応じた高さＨ１を、有する。
ここで、絶縁体９５によって、隣り合う積層構造ＳＳｃは、接合している。
それゆえ、絶縁体９５を介して隣り合う積層構造ＳＳｃの全体の線幅ＷＸは、各積層構造ＳＳｃの線幅Ｗ３の２倍よりも大きくなる。この結果として、絶縁体９５を介して隣り合う積層構造のアスペクト比ＷＸ／Ｈ１は、線幅Ｗ３の積層構造が単独のパターンとして存在する場合の積層構造のアスペクト比Ｗ３／Ｈ１の半分以下になる。
このように、ダミー領域がメモリセルアレイ内に設けられない場合であっても、１回のエッチング工程で線幅の小さいパターンを形成せずに、複数回のエッチング工程及びエッチングによって形成された溝の埋め込み工程によって、積層構造が線幅の小さいパターンに加工されることによって、大きなアスペクト比を有するパターンの発生を、低減できる。この結果として、製造工程中における大きなアスペクト比を有する積層構造の倒壊を、抑制できる。
図１６に示されるように、複数の直線状のスリットＳＴｘｘは、ダッシュライン状のレイアウトで、櫛歯形状の導電層の突出部内に形成されてもよい。
このように、被加工層を加工（分離）するためのスリットパターンが互いに独立した閉ループ状のパターンを有するようにマスク層内にそれぞれ形成されることで、互いに異なるタイミング（工程）で、被加工層である積層構造を加工できる。
この結果として、大きいアスペクト比を有するパターンの発生を抑制でき、大きいアスペクト比を有するパターンの倒れを、防止できる。
それゆえ、本実施形態の半導体メモリの製造方法によれば、半導体メモリの不良を低減でき、半導体メモリの製造歩留まりを向上できる。
本実施形態の半導体メモリの製造方法は、互いに独立した２つの閉ループ状のスリットパターンが同じマスク層内に同時に形成され、２つの閉ループ状のスリットパターンに基づく被加工層の加工工程が実質的に同時に実行されてもよい。
本実施形態は、メモリセルアレイ内にメモリセル領域と複数のダミー領域とを含む３次元構造のメモリセルアレイを含む半導体メモリであれば、本実施形態で説明された構造とは異なる構造のフラッシュメモリや、ＲｅＲＡＭ、ＭＲＡＭ、又は、ＰＣＲＡＭのようなフラッシュメモリ以外のメモリにも、適用できる。
実施形態の半導体メモリは、以下の（付記１）〜（付記７）の構成を有する。
（付記１）
実施形態の半導体メモリの製造方法は、基板上に、複数の絶縁膜と複数の導電層とを交互に積層された積層構造を形成する工程と、前記積層構造上のマスク層内に、閉ループ状の第１のスリットパターンを形成する工程と、前記マスク層内に、前記第１のスリットパターンから分離された閉ループ状の第２のスリットパターンを形成する工程と、を含む。
（付記２）
付記１の実施形態の半導体メモリの製造方法において、前記第１のスリットパターンと前記第２のスリットパターンとは、互いに交差しないように、形成される。
（付記３）
付記１又は２の半導体メモリの製造方法において、前記第１のスリットパターンに基づいて前記積層構造内に形成された溝内に、絶縁体が埋め込まれた後、前記第２のスリットパターンに基づいて、前記積層構造が加工される。
（付記４）
付記１乃至３のいずれか１つの半導体メモリの製造方法において、第１のスリットパターンは、前記第２のスリットパターンが形成される領域を囲むように、前記マスク層内に形成される。
（付記５）
付記１乃至４のいずれか１つの半導体メモリの製造方法において、前記第１のスリットパターンは、メモリセルアレイ内に設けられる少なくとも１つのメモリセル領域を区画するためのパターンであり、前記第２のスリットパターンは、前記メモリセル領域内の配線パターンを形成するためのパターンである。
（付記６）
付記１乃至５のいずれか１つの半導体メモリの製造方法において、前記第２のスリットパターンに囲まれた領域は、櫛歯形状の平面形状を有している。
（付記７）
付記１乃至６のいずれか１つの半導体メモリの製造方法は、前記積層構造内に、ホールを形成する工程と、前記ホール内の前記導電層上に、メモリセルの記憶保持部を形成する工程と、前記ホール内に、半導体ピラーを埋め込む工程とを、さらに含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０：メモリセルアレイ、ＭＲ：メモリセル領域、ＤＲ：ダミー領域、ＭＣ：メモリセル、ＤＣ：ダミーセル、２２：導電層（ワード線）、ＤＷＬ：ダミー配線、ＳＴａ，ＳＴｂ：スリットパターン。

Claims (5)

  1. 半導体基板上方に積層された複数のメモリセルを含む第１メモリセル領域と、
    前記第１メモリセル領域に隣接する多層の第１ダミー領域と、
    前記第１ダミー領域とで前記第１メモリセル領域を挟み、前記第１メモリセル領域に隣接する多層の第２ダミー領域と、
    同層の前記第１ダミー領域と前記第２ダミー領域を共通に接続する第１配線と、
    を具備することを特徴とする半導体メモリ。
  2. 前記第１メモリセル領域は、前記半導体基板上方に積層され、同層の前記複数のメモリセルを接続する複数の導電層を、含み、
    前記複数の導電層のそれぞれは、櫛歯形状の平面形状を有する
    ことを特徴とする請求項１に記載の半導体メモリ。
  3. 前記第１メモリセル領域は、前記第１配線に囲まれている、
    ことを特徴とする請求項１又は２に記載の半導体メモリ。
  4. 前記第１配線は、格子状の平面形状を有する、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体メモリ。
  5. 前記メモリセル領域と前記ダミー領域とに対するテスト時、又は、前記メモリセル領域の動作時、第１電位が、前記第１配線に印加される、
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ。
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