JP2015216179A - 半導体記憶装置 - Google Patents
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Abstract
【課題】データ読み出しの信頼性を向上させる。
【解決手段】実施形態による半導体記憶装置は、半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、半導体基板とメモリセルの上方の配線層とを接続し、メモリセルにセル電流を流すソース線コンタクトと、半導体基板とメモリセルの上方の配線層とを接続し、半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備え、前記メモリセルアレイ内において、基板コンタクトは、ダミーセル領域内にのみ設けられている。
【選択図】 図4
【解決手段】実施形態による半導体記憶装置は、半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、半導体基板とメモリセルの上方の配線層とを接続し、メモリセルにセル電流を流すソース線コンタクトと、半導体基板とメモリセルの上方の配線層とを接続し、半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備え、前記メモリセルアレイ内において、基板コンタクトは、ダミーセル領域内にのみ設けられている。
【選択図】 図4
Description
本実施形態は半導体記憶装置に関する。
半導体記憶装置として、例えばメモリセルが3次元に積層されたNAND型フラッシュメモリが知られている。
データ読み出しの信頼性を向上させた半導体記憶装置を提供する。
本実施形態にかかる半導体記憶装置は、半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、前記半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記メモリセルにセル電流を流すソース線コンタクトと、前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備える。前記メモリセルアレイ内において、前記基板コンタクトは、前記ダミーセル領域内にのみ設けられている。
NAND型フラッシュメモリには、メモリセルアレイ内に、複数のメモリセルが垂直方向に積層されたBiCS(Bit Cost Scalable)メモリ等がある。NAND型フラッシュメモリには、メモリセルアレイの下層構造と上層構造とを接続するコンタクトが設けられている。コンタクトは、ソース線コンタクトと基板コンタクトとを含む。
しかしながら、基板コンタクトに隣接するメモリセルにおいては、基板コンタクト側に電流経路が形成されず、メモリセルを流れるセル電流の分散が妨げられてしまう場合がある。よって、かかるメモリセルに接続されるソース線の抵抗が、基板コンタクトに隣接しない他のメモリセルに接続されるソース線の抵抗よりも上昇してしまう場合がある。このため、他のメモリセルと比べ、セル特性が変動してしまう場合がある。
以下に述べる実施形態によれば、上記のようなセル特性の変動を抑制することができる。すなわち、実施形態の半導体記憶装置は、メモリセルを含むメモリセル領域と、ダミーセルを含むダミーセル領域と、を含む。メモリセル領域とダミーセル領域とは、半導体基板の上方に配置される。実施形態の半導体記憶装置は、また、メモリセルにセル電流を流すソース線コンタクトと、半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備える。ソース線コンタクト及び基板コンタクトは、半導体基板とメモリセルの上方の配線層とを接続している。メモリセルアレイ内において、基板コンタクトは、ダミーセル領域内にのみ設けられている。
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
<第1実施形態>
以下に、本実施形態に係る半導体記憶装置について、図1〜図5を用いて説明する。
以下に、本実施形態に係る半導体記憶装置について、図1〜図5を用いて説明する。
(1)半導体記憶装置の構成
本実施形態に係る半導体記憶装置の構成例について説明する。以下の説明において、単に「接続」というときは、物理的な接続を意味し、直接的または他の要素を介した間接的な接続を含む。「電気的接続」というときは、電気的な導通状態を意味し、直接的または他の要素を介した間接的な接続を含む。
本実施形態に係る半導体記憶装置の構成例について説明する。以下の説明において、単に「接続」というときは、物理的な接続を意味し、直接的または他の要素を介した間接的な接続を含む。「電気的接続」というときは、電気的な導通状態を意味し、直接的または他の要素を介した間接的な接続を含む。
[半導体記憶装置の概要構成例]
図1に示されるように、本実施形態に係る半導体記憶装置としてのNAND型フラッシュメモリ1は、例えばメモリセルが半導体基板の上方に3次元に配列された構造を有する。
図1に示されるように、本実施形態に係る半導体記憶装置としてのNAND型フラッシュメモリ1は、例えばメモリセルが半導体基板の上方に3次元に配列された構造を有する。
NAND型フラッシュメモリ1は、メモリセルアレイ10、ロウデコーダ11(11a,11b)、ワード線ドライバ12(12a,12b)、セレクトゲート線ドライバ13(13a,13b)、ソース線制御回路14、センスアンプ15、データラッチ16、データ入出力バッファ17、アドレスバッファ18、電圧生成回路19、及び制御回路20を備えている。
メモリセルアレイ10は、Y方向(カラム方向)に1列に配列された複数のメモリブロックBLK(BLK0〜BLKk)を備えている。個々のメモリブロックBLKは、不揮発性のメモリセルの集合である。後述するように、メモリセルアレイ10内のメモリブロック数やその配置は任意である。
NANDストリングは複数のメモリセルを含む。NANDストリング内の各メモリセルは、垂直方向に直列接続される。各メモリセルのゲートには、ワード線が接続される。NANDストリングの一端側のメモリセルのドレインにはビット線が接続され、他端側のメモリセルのソースにはソース線が接続される。NANDストリングのこのような構成については後述する。
ロウデコーダ11は、メモリセルアレイ10のX方向(ロウ方向)を選択する。具体的には、ロウデコーダ11は、データの書き込み時、及び読み出し時において、アドレス信号に基づいて、いずれかのブロックを選択する。
ワード線ドライバ12は、ロウデコーダ11を介して、選択されたワード線及び非選択のワード線に、必要とされる電圧を印加する。セレクトゲート線ドライバ13は、ロウデコーダ11を介して、選択されたセレクトゲート線及び非選択のセレクトゲート線に、必要とされる電圧を印加する。ソース線制御回路14は、アドレス信号およびデータに基づいてそれぞれのソース線の電圧を制御する。
センスアンプ15は、選択されたワード線に接続されたメモリセルに、ビット線を介して電気的に接続される。センスアンプ15は、データの読み出し時には、ビット線に読み出されたデータのセンスおよび増幅を行う。センスアンプ15は、データの書き込み時には、ビット線への書き込みデータの転送を行う。
データラッチ16は、センスアンプ15でセンス、増幅された読み出しデータを保持する。データラッチ16は、例えばフリップフロップ回路を含む。データ入出力バッファ17は、外部からデータを受け取り、そのデータをデータラッチ16に供給する。また、データ入出力バッファ17は、データラッチ16から外部にデータを出力する。
アドレスバッファ18は、外部からのアドレス信号を受け取り、そのアドレス信号をロウデコーダ11及びデータラッチ16に供給する。
電圧生成回路19は、例えば制御回路20の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成する。電圧生成回路19は、生成した電圧をワード線ドライバ12、セレクトゲート線ドライバ13、ソース線制御回路14、及びセンスアンプ15に供給する。
制御回路20は、外部から受信したコマンドに従って、NAND型フラッシュメモリ1全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路20によって生成される。
[メモリセルアレイ]
図2の回路図を用い、第1実施形態に係るメモリセルアレイについて説明する。
図2の回路図を用い、第1実施形態に係るメモリセルアレイについて説明する。
上記図1のメモリブロックBLKは、複数のフィンガFGRを含む。個々のフィンガFGRは、複数のストリングユニットSUを含む。個々のストリングユニットSUは、X方向(ロウ方向)に並ぶNANDストリングNSの配列を例えば1列含む。図2(b)は、複数のフィンガFGRのうちの1つを示している。図2(a)は、1つのフィンガFGR内において、後述する同一のビット線BLに共通接続されるNANDストリングNSを示している。フィンガFGR内のストリングユニットSUの配列数、およびメモリブロックBLK内のフィンガFGRの個数は任意である。図2においては、1つのフィンガFGRが、4本のストリングユニットSUを含む例が示されている。
図2に示されるように、NANDストリングNSは、メモリセルアレイ10内でマトリクス状に配置される。NANDストリングNSの各々は、複数個のメモリセルトランジスタMT(MT0〜MTn)と、選択ゲートトランジスタST1,ST2(ST2a,ST2b)とを含んでいる。選択ゲートトランジスタST1,ST2は、それぞれが複数のトランジスタ(図2では4個ずつ)を含んでいる。
メモリセルトランジスタMT(メモリセルともいう)は、制御ゲートと電荷蓄積膜とを含む積層ゲートを備えている。メモリセルトランジスタMTは、データを不揮発に保持可能な記憶素子である。メモリセルトランジスタMTは、選択ゲートトランジスタST1,ST2間に、その電流経路が直列接続される。この直列接続の一端側にはメモリセルトランジスタMTnが配置され、他端側にはメモリセルトランジスタMT0が配置されている。メモリセルトランジスタMTnの電流経路の一端は、選択ゲートトランジスタST1の電流経路の一端に接続されている。メモリセルトランジスタMT0の電流経路の他端は、選択ゲートトランジスタST2の電流経路の一端に接続されている。
同一のストリングユニットSUに含まれる複数のNANDストリングNSでは、各々の選択ゲートトランジスタST1のゲートは、セレクトゲート線SGDに共通接続される。例えばストリングユニットSU0では、0列目に並ぶ各NANDストリングNSの選択ゲートトランジスタST1のゲートは、セレクトゲート線SGD0に共通接続される。
同様に、同一のストリングユニットSUに含まれる複数のNANDストリングNSでは、各々の選択ゲートトランジスタST2aのゲートは、セレクトゲート線SGSに共通接続される。例えばストリングユニットSU0では、0列目に並ぶ各NANDストリングNSの選択ゲートトランジスタST2aのゲートは、セレクトゲート線SGS0に共通接続される。
同一のフィンガFGRに含まれる全選択ゲートトランジスタST2bのゲートは、セレクトゲート線SGCに共通接続される。
同一のフィンガFGR内において、全NANDストリングNSのメモリセルトランジスタMT0のゲートは、ワード線WL0に共通接続される。同様に、同一のフィンガFGRにおいて、全NANDストリングNSのメモリセルトランジスタMTi(1≦i≦n)のゲートは、ワード線WLiに共通接続される。
Y方向(カラム方向)に配置されるNANDストリングNSは、同一のビット線BLに接続されている。ビット線BLは、複数のメモリブロックBLKのうち、Y方向に並ぶ複数のNANDストリングNSを共通に接続する。
選択ゲートトランジスタST1の電流経路の一端は、ビット線BL(BL0〜BLm)に接続される。同一のフィンガFGR内にあるNANDストリングNSは、同一のソース線SLに接続されている。
同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。データの書き込みや読み出しは、あるフィンガFGRのうち、いずれかのストリングユニットSUにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位が「ページ」となる。
なお、上記の形態に限定されず、例えばブロックBLK内のフィンガFGR単位で消去してもよいし、複数のストリングユニットSUのみを消去してもよい。
メモリセルトランジスタMT(メモリセル)により保持されるデータには、例えば“1”,“0”の2値がある。データの書き込み、読み出し、および消去の際には、ビット線BL、ソース線SL、セレクトゲート線SGD,SGS,SGC、及びワード線WLに、必要とされる電圧が印加される。これにより、データ書き込み時には、適宜、メモリセルに電荷が保持され、メモリセルの閾値電圧が変化する。データ読み出し時には、ビット線BLからソース線SLへと通じる電流経路によってメモリセルにセル電流が流れる。このときのメモリセルがオン状態かオフ状態かにより、メモリセルが保持するデータが識別される。データ消去時には、半導体基板のp型ウェルに電圧が印加される。その結果、メモリセルの保持する電荷がp型ウェルに引き抜かれ、メモリセルからデータが消去される。
[ロウデコーダ]
図3に示されるように、ロウデコーダ11は、メモリブロックBLK毎にアドレスデコーダAD、および転送スイッチ群SWを含む。
図3に示されるように、ロウデコーダ11は、メモリブロックBLK毎にアドレスデコーダAD、および転送スイッチ群SWを含む。
転送スイッチ群SWは、スイッチSWD,SWS,SWC、スイッチUSWD,USWS,USWC、及びワード線スイッチSWWを含む。セレクトゲート線SGD,SGS,SGC、及びワード線WLは、転送スイッチ群SWを介して、図1で示したセレクトゲート線ドライバ13、およびワード線ドライバ12に接続される。
セレクトゲート線SGD0は、スイッチSWD0の一端に接続される。スイッチSWD0の他端は、配線SGDI0に接続される。他のセレクトゲート線SGDj(1≦j≦3)は、スイッチSWDjの一端に接続される。スイッチSWDjの他端は、配線SGDIjに接続される。
セレクトゲート線SGD0は、スイッチUSWD0に接続され、セレクトゲート線SGD1は、スイッチUSWD1に接続され、セレクトゲート線SGD2は、スイッチUSWD2に接続され、セレクトゲート線SGD3は、スイッチUSWD3に接続される。スイッチUSWD0〜USWD3は、配線USGDIに接続される。配線SGDI,USGDIには、セレクトゲート線ドライバ13から種々の電圧が供給される。種々の電圧はセレクトゲート線SGDに転送される。
セレクトゲート線SGS0は、スイッチSWS0の一端に接続される。スイッチSWS0の他端は、配線SGSI0に接続される。他のセレクトゲート線SGSj(1≦j≦3)は、スイッチSWSjの一端に接続される。スイッチSWSjの他端は、配線SGSIjに接続される。
セレクトゲート線SGS0は、スイッチUSWS0に接続され、セレクトゲート線SGS1は、スイッチUSWS1に接続され、セレクトゲート線SGS2は、スイッチUSWS2に接続され、セレクトゲート線SGS3は、スイッチUSWS3に接続される。スイッチUSWS0〜USWS3は、配線USGSIに接続される。配線SGSI,USGSIには、セレクトゲート線ドライバ13から種々の電圧が供給される。種々の電圧はセレクトゲート線SGSに転送される。
セレクトゲート線SGCは、スイッチSWCに接続される。スイッチSWCは、配線SGCIに接続される。セレクトゲート線SGCは、スイッチUSWCに接続される。スイッチUSWCは、配線USGCIに接続される。配線SGCI,USGCIには、セレクトゲート線ドライバ13から種々の電圧が供給される。種々の電圧はセレクトゲート線SGCに転送される。
ワード線WL(WL0〜WLn)は、ワード線スイッチSWW(SWW0〜SWWn)に接続される。ワード線スイッチSWWは、配線CG(CG0〜CGn)に接続される。配線CGには、ワード線ドライバ12から種々の電圧が供給される。種々の電圧はワード線WLに転送される。
アドレスデコーダADは、アドレスバッファ18から受け取ったメモリブロックアドレス信号に基づいて、割り当てられたメモリブロックBLKを選択または非選択とする。すなわち、選択されたメモリブロックBLKのアドレスデコーダADは、信号BLKSELを出力する。これにより、スイッチSWD,SWS,SWC、及びワード線スイッチSWWが、オンする。スイッチUSWD,USWS,USWCは、オフする。この結果、ロウデコーダ11は、種々の電圧をセレクトゲート線SGD,SGSおよびワード線WLに転送する。非選択のメモリブロックBLKのアドレスデコーダADは、信号BLKSELnを出力する。これにより、スイッチUSWD,USWS,USWCが、オンする。ロウデコーダ11は、スイッチSWD,SWS,SWC、及びワード線スイッチSWWをオフする。
セレクトゲート線ドライバ13は、NANDストリングNSの選択、非選択を制御する。すなわち、セレクトゲート線ドライバ13は、選択されたストリングユニットSUに割り当てられた配線SGDI,SGSIから転送される電圧を選択用の電圧に設定する。また、セレクトゲート線ドライバ13は、非選択のストリングユニットSUに割り当てられた配線SGDI,SGSIから転送される電圧を非選択用の電圧に設定する。また、ワード線ドライバ12は、ワード線WLの選択を行う。すなわち、ワード線ドライバ12は、配線CGから転送される電圧を適切な電圧に設定する。
[ソース線コンタクト及び基板コンタクト]
本実施形態のNAND型フラッシュメモリ1が備えるソース線コンタクトLIsrcおよび基板コンタクトLIsubについて、図4および図5を用いて説明する。
本実施形態のNAND型フラッシュメモリ1が備えるソース線コンタクトLIsrcおよび基板コンタクトLIsubについて、図4および図5を用いて説明する。
図4および図5に示されるように、メモリセルアレイ10は複数の板状コンタクトLIを含む。板状コンタクトLIは、半導体基板Subと、メモリセルアレイ10の上方に設けられた配線層WRとを接続する。配線層WRは、2種類の配線層WRsrc,WRsubを含む。説明の便宜上、板状コンタクトLIのうち、半導体基板Subと配線層WRsrcとを接続するコンタクトをソース線コンタクトLIsrcと呼び、半導体基板Subと配線層WRsubとを接続するコンタクトを基板コンタクトLIsubと呼ぶ。
メモリセルアレイ10は、メモリセル領域CRとダミーセル領域CRdとを含む。メモリセル領域CRにはソース線コンタクトLIsrcが配置され、ダミーセル領域CRdには基板コンタクトLIsubが配置されている。換言すれば、少なくともメモリセルアレイ内においては、基板コンタクトLIsubは、ダミーセル領域CRd内にのみ設けられている。ただし、ソース線コンタクトLIsrcは、ダミーセル領域CRdに配置されてもよい。また、基板コンタクトLIsubが、メモリセルアレイ以外の領域、例えば外周部等に設けられていてもよい。
メモリセル領域CR内において、それぞれのソース線コンタクトLIsrcの間には、フィンガFGR(FGR0〜FGR3)が例えば1つずつ配置されている。ダミーセル領域CRd内において、それぞれの基板コンタクトLIsubの間には、ダミーフィンガFGRd(FGRd0〜FGRd3)が例えば1つずつ配置されている。
ただし、ダミーセル領域CRd内にあるこれらの基板コンタクトLIsubのうちのいずれかが、ソース線コンタクトLIsrcであってもよい。例えば、図4に示すダミーセル領域CRd内の3枚の板状コンタクトLIのうち、中央の1枚がソース線コンタクトLIsrcであってもよい。
メモリセル領域CR内の1つのメモリブロックBLKは、フィンガFGRを複数個(図4および図5では4つ)含む。図4の例では、メモリセルアレイ10のうち、Y方向に隣接する2つのブロックBLKは1つの組を形成する。かかる1組は、X方向の正側にワード線テラスWLTが配置されたメモリブロックBLKと、X方向の負側にワード線テラスWLTが配置されたメモリブロックBLKと、を含む。すなわち、ワード線テラスWLTは、各メモリブロックBLKのワード線WLを、メモリセルアレイ10の互いに異なる側に引き出すよう構成される。隣接する2つのメモリブロックBLKの境界には、例えば板状コンタクトLIaが配置されている。1組のメモリブロックBLKと、これに隣接する1組のメモリブロックBLKとの境界には、板状コンタクトLIbが配置される。
板状コンタクトLIaのクランク状になった一端は、板状コンタクトLIb1に接続される。かかる板状コンタクトLIaのクランク状になった他端は、板状コンタクトLIb2に接続される。メモリブロックBLKの境界に配置される板状コンタクトLIa,LIbを、隣接するいずれかのメモリブロックBLKの一部と考えてもよい。図4の例では、メモリブロックBLK境界の板状コンタクトLIa,LIbも、ソース線コンタクトLIsrcとして構成されている。
ワード線テラスWLTは、板状コンタクトLI、フィンガFGR、及びダミーフィンガFGRd等が設けられた領域のX方向における両側に設けられている。ワード線テラスWLTの更に外側には、アドレスデコーダADと転送スイッチ群SWとを含むロウデコーダ11が設けられている。ワード線テラスWLTは、ワード線WLの引き出し部分にあたる。ワード線テラスWLTにおいて、各ワード線WLがメモリセルアレイ10の上方に設けられた配線層(図示せず)に接続される。これにより、各ワード線WLが、ロウデコーダ11内のワード線スイッチSWWに接続される。
上述のように、それぞれの板状コンタクトLIは、メモリセルアレイ10の下層構造(半導体基板Sub)と上層構造(配線層WR)とを接続する。より具体的には、図5に示されるように、板状コンタクトLIは、半導体基板Subのウェル内に設けられた拡散層W上に設けられ、柱状コンタクトCTを介して上層の配線層WRに接続されている。拡散層Wは、n型拡散層Wnとp型拡散層Wp(図7参照)とを含む。半導体基板Subにはn型ウェルが設けられ、n型ウェルにはp型ウェルが設けられている。拡散層Wn,Wpは、このp型ウェルにそれぞれ設けられている。配線層WRは、M0層、M1層、M2層等に設けられた複数のメタル配線層を含む。上述の配線層WRsrc,WRsubは、例えばM1層に配置される。配線層WRsrcはソース線SLの一部を構成し、配線層WRsubは半導体基板Subに電圧を印加する。配線層WRsrcは、主要配線層と、主要配線層の副配線としてのシャント配線層とを含む。ソース線SLは、電流経路として、配線層WRsrc、ソース線コンタクトLIsrc、および半導体基板Subの表層付近に形成されるチャネルを含んでいる。ソース線コンタクトLIsrcは、n型拡散層Wn上に設けられ、配線層WRsrcに接続される。基板コンタクトLIsubは、p型拡散層Wp上に設けられ、配線層WRsubに接続される。
上述のように、それぞれのフィンガFGRが備えるNANDストリングNSは、メモリセルトランジスタMTと、選択ゲートトランジスタST1,ST2とを含んでいる。メモリセルアレイ10内には、シリコン柱SPが垂直方向に設けられている。各トランジスタMT,ST1,ST2は、このシリコン柱SPを中心軸として垂直方向に直列接続されている。すなわち、シリコン柱SPと、多段に設けられるワード線WLおよびセレクトゲート線SGD,SGS,SGCとを含む領域に、各トランジスタMT,ST1,ST2が配置される。
ダミーセル領域CRd内に設けられるダミーフィンガFGRdは、3次元に配置されたダミーセルのX方向(ロウ方向)の配列を複数含む。ダミーセルはメモリセルと同様に構成されていてもよい。ダミーフィンガFGRdが、ダミーセルを含むNANDストリングを含んでいてもよい。より具体的には、かかるNANDストリングが、メモリセルトランジスタと、2種類の選択ゲートトランジスタとを含んでいてもよい。ダミーフィンガFGRdが、NANDストリングのX方向(ロウ方向)の配列を含むストリングユニットを含んでいてもよい。
(2)半導体記憶装置の動作
次に、任意のメモリブロックBLK内のフィンガFGR0からデータが読み出される例について、主に図5(b)を用いて説明する。具体的には、図5(b)において、フィンガFGR0内の左から2番目のストリングユニットSUからデータが読み出される例について説明する。以下に述べるNAND型フラッシュメモリ1の動作は、外部から指示を受けた図1の制御回路20により行われる。
次に、任意のメモリブロックBLK内のフィンガFGR0からデータが読み出される例について、主に図5(b)を用いて説明する。具体的には、図5(b)において、フィンガFGR0内の左から2番目のストリングユニットSUからデータが読み出される例について説明する。以下に述べるNAND型フラッシュメモリ1の動作は、外部から指示を受けた図1の制御回路20により行われる。
以下の説明では、読み出し対象のNANDストリングNSを選択NANDストリングNSともいい、それ以外のNANDストリングNSを非選択NANDストリングNSともいう。選択NANDストリングNSを含むフィンガFGR及びメモリブロックBLKを、それぞれ選択フィンガFGR及び選択メモリブロックBLKともいう。選択NANDストリングNSを含まないフィンガFGR及びメモリブロックBLKを、それぞれ非選択フィンガFGR及び非選択メモリブロックBLKともいう。
図5(a)に示されるように、読み出し動作前のソース線コンタクトLIsrcには、電圧Vss(接地電圧、例えば0V)が与えられている。図5(b)に示されるように、読み出し動作の際には、選択メモリブロックBLKにおいて、全てのソース線コンタクトLIsrcに、配線層WRsrcを介してソース線電圧Vsrcが印加される。また、ビット線BLには、読み出しに必要な電圧(例えば、プリチャージ電圧)が印加される。選択ワード線WLには、読み出し電圧が印加される(図5においては図示せず)。
また、FGR0内にある選択NANDストリングNSにおいて、セレクトゲート線ドライバ13からの電圧VSGが、配線SGDI,SGSI,SGCIから選択ゲートトランジスタST1,ST2に転送される。これにより、選択NANDストリングNSの選択ゲートトランジスタST1,ST2には電圧VSGが印加され、選択ゲートトランジスタST1,ST2が全てオンする。また、選択メモリブロックBLK内の非選択NANDストリングNSにおいて、セレクトゲート線ドライバ13から非選択用の電圧が、配線USGDI,USGSIから選択ゲートトランジスタST1,ST2aに転送される。これにより、非選択NANDストリングNSの選択ゲートトランジスタST1,ST2aがオフ状態に維持される。選択ゲートトランジスタST2に含まれる複数のトランジスタのうち、最下層の選択ゲートトランジスタST2bには、配線SGCIからセレクトゲート線SGCを介して電圧VSGが転送される。これにより、選択ゲートトランジスタST2bには電圧VSGが印加され、選択ゲートトランジスタST2bのみがオンする。
このように、最下層の選択ゲートトランジスタST2bがオンすることにより、ソース線コンタクトLIsrc下方に設けられた、それぞれのn型拡散層Wn間に、チャネルが形成される。よって、選択メモリブロックBLK内において、各フィンガFGRを繋ぐソース線SLとしての電流経路が形成される。また、最下層の選択ゲートトランジスタST2bがオンすることで、n型拡散層Wn間のチャネルの抵抗(SGSチャネル抵抗)を低下させることができる。よって、ソース線SLの抵抗を下げることができる。
FGR0内の選択NANDストリングNSに印加されるソース線電圧Vsrcは、各種抵抗により変化する。各種抵抗は、例えばM0層、M1層、M2層等の各種配線層WR、各種コンタクトCT,LIsrcなどが有する抵抗である。また、非選択NANDストリングNSを流れるリーク電流等が発生する場合もある。これらの抵抗およびリーク電流等は、ノイズ電圧Vnoiseとなってソース線電圧Vsrcを低下させる。
しかし、本実施形態の構成では、後述するように、選択メモリブロックBLK内でのソース線電圧Vsrcの低下やばらつきはごく僅かである。
以上により、FGR0内の選択NANDストリングNSにおいて、メモリセルをセル電流が流れ、メモリセルからデータが読み出される。
なお、読み出し動作を例にとって説明したが、書き込み動作、および消去動作においても同様である。データ書き込み時、及びデータ消去時には、選択メモリブロックBLK内のソース線コンタクトLIsrcに、適宜、必要とされるソース線電圧が印加される。これにより、所望の動作が行われる。
(3)本実施形態にかかる効果
本実施形態によれば、以下の1つまたは複数の効果を奏する。
本実施形態によれば、以下の1つまたは複数の効果を奏する。
(A)本実施形態によれば、メモリセルアレイ10は、メモリセル領域CRとダミーセル領域CRdとを備える。メモリセルアレイ内において、基板コンタクトLIsubは、ダミーセル領域CRd内にのみ設けられている。
図6、図7に示される比較例は、ダミーセル領域CRdが設けられることなく、メモリセルアレイ10r内に基板コンタクトLIsub_rが適宜配置されている例である。かかる比較例を用い、本実施形態の効果について説明する。図6、図7の例では、基板コンタクトLIsub_rは、各メモリブロックBLKrの境界に設けられている。つまり、各メモリブロックBLKrの境界に配置される板状コンタクトが、基板コンタクトLIsub_rとして構成されている。このように、基板コンタクトLIsub_rは、フィンガFGR0rおよびフィンガFGR3rの片側にそれぞれ設けられている。
図7(b)は、任意のメモリブロックBLKr内のフィンガFGR0rからデータが読み出される例を示している(具体的には、フィンガFGR0r内の左から2番目のストリングユニットSU)。この場合、選択メモリブロックBLKrにおいて、全てのソース線コンタクトLIsrc_rに、配線層WRを介してソース線電圧Vsrcが印加される。
しかしながら、フィンガFGR0rにおいては、片側が基板コンタクトLIsub_rに隣接している。このため、もう一方側のソース線コンタクトLIsrc_rからしかソース線電圧Vsrcが印加されない。したがって、フィンガFGR0rの基板コンタクトLIsub_r側には電流経路が形成されない。これにより、両側からソース線電圧Vsrcが印加されるフィンガFGR1r,FGR2rに比べ、フィンガFGR0r近傍におけるソース線電圧Vsrcの電位が、局所的に上がってしまう場合がある。つまり、選択フィンガFGRrの位置により、ソース線電圧Vsrcの値が変動し、セル特性も変動してしまう可能性がある。
本実施形態においては、少なくともメモリセルアレイ内において、基板コンタクトLIsubは、ダミーセル領域CRdにのみ配置され、メモリセル領域CRには配置されない。これにより、メモリセル領域CR内にあるフィンガFGR0〜FGR3のいずれに対しても、両側のソース線コンタクトLIsrcを含むようにソース線SLの電流経路が形成される。したがって、メモリセルを流れるセル電流を、各フィンガFGRの両側に分散させることができる。つまり、フィンガFGR0〜FGR3間でのソース線電圧Vsrcのばらつき及びセル電流のばらつきを抑制し、より安定したセル特性を得ることができる。
(B)本実施形態の上記(A)の構成によれば、配線層WRsrcに含まれる主要配線層の副配線であるシャント配線層の本数を削減することができる。
シャント配線層は低抵抗の配線である。シャント配線層が多数設けられることにより、シャント配線層を含んだ経路の配線抵抗を減じることができる。よって、例えば配線層WRsrcにおけるソース線電圧Vsrcの局所的な上昇を緩和することができる。また、配線層WRsrc全体で印加できるソース線電圧Vsrcを、規格電圧にいっそう近づけることができる。シャント配線層が複数本まとまって配置された領域をシャント領域ともいう。
例えば上記比較例の構成では、基板コンタクトLIsub_rに隣接するフィンガFGR0r,FGR3r近傍で、ソース線電圧Vsrcが局所的に上昇する。これを抑制するために、例えばソース線コンタクトLIsrc_rの枚数を増加させることは、メモリセルアレイのレイアウト上、困難な場合がある。そのため、基板コンタクトLIsub_rに隣接するフィンガFGR0r,FGR3r近傍でのソース線電圧Vsrc変動の最大値に合わせ、シャント領域を多数設けなければならない場合がある。
本実施形態においては、メモリセル領域CR内にあるフィンガFGR0〜FGR3のいずれにおいても、ソース線電圧Vsrcの局所的な上昇が抑制される。よって、例えば比較例の構成よりもシャント領域を削減することができる。シャント領域を削減すれば、NAND型フラッシュメモリ1のチップサイズを縮小することができる。
(C)本実施形態の上記(A)の構成によれば、配線層WRsrcからn型拡散層Wnへと至る経路抵抗が下がり、ソース線電圧Vsrcの電圧降下が抑制される。よって、シャント領域を削減せず維持したとすれば、例えば比較例の構成よりもソース線電圧Vsrcにおけるノイズ電圧Vnoiseを低減させることができる。これにより、読み出し等の動作速度および動作信頼性を高めることができる。
(D)本実施形態の上記(A)の構成によれば、半導体基板Subのp型拡散層Wpの領域をn型拡散層Wnの領域から分離することができる。これにより、半導体基板Subのn型拡散層Wn等の他の領域へのp型拡散層Wpの影響を抑制することができる。
(4)メモリセルアレイの配置例
本実施形態のメモリセルアレイ10内において、メモリセル領域CRとダミーセル領域CRdとの配置例について以下に説明する。
本実施形態のメモリセルアレイ10内において、メモリセル領域CRとダミーセル領域CRdとの配置例について以下に説明する。
[配置例1,2]
図8の配置例1においては、複数のメモリブロックBLKがメモリセル領域CRとされ、各メモリセル領域CRの間に、ダミーセル領域CRdが設けられている。ダミーセル領域CRdとしては、ダミーフィンガFGRd2つ分の領域が当てられている。ダミーセル領域CRd内には、基板コンタクトLIsubが1枚配置されている。
図8の配置例1においては、複数のメモリブロックBLKがメモリセル領域CRとされ、各メモリセル領域CRの間に、ダミーセル領域CRdが設けられている。ダミーセル領域CRdとしては、ダミーフィンガFGRd2つ分の領域が当てられている。ダミーセル領域CRd内には、基板コンタクトLIsubが1枚配置されている。
図9の配置例2においては、ダミーセル領域CRdとして、ダミーフィンガFGRd4つ分の領域が当てられ、基板コンタクトLIsubが2枚配置されている。
[配置例3〜5]
図10〜図12の配置例3〜5においては、各メモリセル領域CRの間に、ダミーブロックBLKd単位で、ダミーセル領域CRdが設けられている。
図10〜図12の配置例3〜5においては、各メモリセル領域CRの間に、ダミーブロックBLKd単位で、ダミーセル領域CRdが設けられている。
1つのダミーブロックBLKdは、例えばダミーフィンガFGRdを4つ備え、例えばフィンガFGRを4つ備えるメモリブロックBLKと同様のパターン配置を有する。それぞれのダミーフィンガFGRdの間には、基板コンタクトLIsubが設けられる。各図ではダミーフィンガFGRd間を全て基板コンタクトLIsubとする例が示されているが、これに限られない。ダミーブロックBLKdは、少なくとも1枚の基板コンタクトLIsubを含んでいればよく、例えばダミーフィンガFGRd間の板状コンタクトLIのいくつかが、ソース線コンタクトLIsrcであってもよい。
図10の配置例3においては、複数のメモリブロックBLK間に、ダミーブロックBLKdが1つずつ挿入されている。図11の配置例4においては、ダミーブロックBLKdの挿入位置が、ブロックの境界に位置する板状コンタクトLIaに対して交互に変化している。図12の配置例5においては、複数のメモリブロックBLK間に、ブロック境界に位置する板状コンタクトLIaを介する2つのダミーブロックBLKdが挿入されている。
<第2実施形態>
本実施形態は、上記図10〜図12の例のように、メモリセル領域CR間に、ダミーセル領域CRdがダミーブロックBLKd単位で挿入される場合の例である。本実施形態のNAND型フラッシュメモリでは、ダミーセル領域CRdに含まれるダミーブロックBLKdが、アクセス可能に構成される。
本実施形態は、上記図10〜図12の例のように、メモリセル領域CR間に、ダミーセル領域CRdがダミーブロックBLKd単位で挿入される場合の例である。本実施形態のNAND型フラッシュメモリでは、ダミーセル領域CRdに含まれるダミーブロックBLKdが、アクセス可能に構成される。
(1)ダミーブロックの構成
本実施形態のダミーブロックBLKdについて、図10〜図12を参照し、また、図13を用いて説明する。以下に述べる各部の動作は、外部から指示を受けた図1と同様の制御回路20により行われる。
本実施形態のダミーブロックBLKdについて、図10〜図12を参照し、また、図13を用いて説明する。以下に述べる各部の動作は、外部から指示を受けた図1と同様の制御回路20により行われる。
本実施形態のダミーブロックBLKdは、ダミーセルとしてのメモリセルトランジスタ、2種類の選択ゲートトランジスタ、2種類の選択ゲートトランジスタに接続される3種類のセレクトゲート線、及びワード線を含む。
また、図13に示されるように、ロウデコーダ11d内において、個々のダミーブロックBLKdには、アドレスデコーダADdと、ワード線スイッチを含む転送スイッチ群SWdとがそれぞれ割り当てられている。これらのアドレスデコーダADdと転送スイッチ群SWdとは、割り当てられたダミーセルのアドレスを示すアドレス信号に基づいて動作する。アドレスデコーダADdと転送スイッチ群SWdとが、メモリセルアレイ10dに対してどちら側のロウデコーダ11dに設けられるかは、割り当てのダミーブロックBLKdのワード線の引き出し方向による。
以上の構成により、制御回路20は、ダミーセルに対し、書き込み、読み出し、および消去に必要な種々の電圧を供給することができ、書き込み動作、読み出し動作、および消去動作を行うことができる。ダミーブロックBLKdへのアクセス時には、メモリブロックBLKへのアクセス時のコマンドとは異なる特殊コマンドが使用される。特殊コマンドは、例えばメモリブロックBLKのコマンドにはないサブコマンドを加えたり、そのサブコマンドの組み合わせを変えたりすることで構成される。また、ダミーセルに対して書き込み動作、読み出し動作、および消去動作が行われるときは、メモリセルに対する動作パラメータとは異なる特殊動作パラメータが使用される。特殊動作パラメータでは、例えば各配線に印加される電圧の大小、時間、及びタイミング等が、ダミーセルに適するよう変更されている。
また、メモリブロックBLKに対して書き込み動作、または読み出し動作が行われるときは、ダミーブロックBLKd内のセレクトゲート線、及びワード線の少なくとも1つに、電圧Vssが与えられる。これにより、セレクトゲート線、及びワード線の少なくともいずれかが電位Vssに固定される。メモリブロックBLKへのアクセスがないとき、つまり、メモリセルアレイ10d全体がスタンドバイ状態になっているときは、ダミーブロックBLKd内のセレクトゲート線、及びワード線の少なくとも1つに電圧Vssが与えられていてもよい。セレクトゲート線、及びワード線の全てがフローティング状態となっていてもよい。
メモリブロックBLKに対して消去動作が行われるときは、ダミーブロックBLKd内のセレクトゲート線、及びワード線の全てがフローティング状態とされる。
(2)本実施形態にかかる効果
本実施形態によれば、上述の実施形態の効果のほか、以下の1つまたは複数の効果を奏する。
本実施形態によれば、上述の実施形態の効果のほか、以下の1つまたは複数の効果を奏する。
(A)本実施形態によれば、ダミーセル領域CRd内にはダミーブロックBLKdが設けられる。これにより、個々のダミーセルにも転送スイッチ群SWd及びアドレスデコーダADdを割り当てることができる。よって、ダミーセルに対し、メモリセルとは別個に、書き込み動作、読み出し動作、および消去動作を行うことができる。
このように、ダミーブロックBLKdを書き込み、読み出し、および消去可能に構成することで、例えば、予めダミーセルに書き込みを行っておくことができる。メモリブロックBLKへのアクセス時には、ダミーブロックBLKdもビット線BLに電気的に接続される場合がある。このような場合であっても、予め書き込みされたダミーセルはオフしている。よって、ダミーセルを介したビット線リークを抑制したり、ダミーセルからの誤読み出し等の誤動作を抑制したりすることができる。
(B)本実施形態の上記(A)の構成によれば、例えばダミーブロックBLKdをエクストラブロックとして利用することが可能である。
メモリセルアレイには、エクストラブロックが設けられる場合がある。エクストラブロックは、いずれかのメモリブロックに初期不良や破壊等がみられたときに、かかるメモリブロックの代替ブロックとして使用可能なブロックである。ダミーブロックBLKdを、書き込み動作、読み出し動作、および消去動作を行うことが可能なよう構成することで、このダミーブロックBLKdを、エクストラブロックに当てることができる。
(C)本実施形態によれば、ダミーブロックBLKdは、ダミーセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含む。ロウデコーダ11dは、転送スイッチ群SWd及びアドレスデコーダADdを備える。転送スイッチ群SWd及びアドレスデコーダADdは、ダミーセルのアドレスを示すアドレス信号に基づいて動作する。
これにより、メモリセルアレイ10dおよびその周辺回路を、ダミーセル領域CRdを設けない場合と、ほぼ同一のレイアウトに構成することができる。つまり、半導体基板Subに形成するn型拡散層Wn及びp型拡散層Wpのレイアウトを変更すれば、以後の工程は、ダミーセル領域CRdを設けない場合とほぼ同一とすることができる。よって、NAND型フラッシュメモリを容易に製造することができる。
(D)本実施形態によれば、メモリセルに対して書き込み動作、または読み出し動作が行われるときは、ダミーブロックBLKdの備えるセレクトゲート線、及びワード線の少なくとも1つには電位Vssが与えられる。これにより、ダミーセルを介してビット線リークが生じることを抑制することができる。
(E)本実施形態によれば、メモリセルに対して消去動作が行われるときは、ダミーブロックBLKdの備えるセレクトゲート線、及びワード線はフローティング状態とされる。
メモリブロックBLKに対して消去動作が行われるときは、メモリブロックBLK内に消去に必要な電圧が印加される。ダミーブロックBLKd内のセレクトゲート線、及びワード線をフローティング状態とすることで、これらのセレクトゲート線、及びワード線において消去の電圧との電位差が生じることが抑制される。よって、ダミーブロックBLKdの破壊が抑制される。
(F)本実施形態によれば、制御回路20は、ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行うときは、特殊コマンドによりダミーブロックBLKdへのアクセスを指示される。つまり、ダミーブロックBLKdにアクセスするには、制御回路20は、外部から特殊コマンドを受信する必要がある。これにより、誤ってダミーブロックBLKdにアクセスすることを抑制することができる。
ダミーセルの周囲には基板コンタクトLIsubが配置されている。ダミーセルが、近傍にソース線コンタクトLIsrcを有していない場合もある。このため、ダミーセルは、メモリセルとはセル特性が異なる場合がある。よって、ダミーセルをメモリセルと同様の記憶素子として用いることは適切でない場合がある。ダミーブロックBLKdへのアクセスに特殊コマンドが使用されることで、ダミーセルからの誤読み出し等の誤動作を抑制することができる。
(G)本実施形態によれば、制御回路20は、ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行うときは、特殊動作パラメータを使用する。
上述のように、ダミーセルは、メモリセルとはセル特性が異なる場合がある。ダミーセルが、近傍にソース線コンタクトLIsrcを有さない場合もある。このような場合であっても、ダミーセルに適した特殊動作パラメータが使用されることで、ダミーセルをより確実に動作させることができる。
(3)本実施形態にかかる変形例
本実施形態の変形例に係るNAND型フラッシュメモリでは、ダミーブロックBLKdが特殊記憶領域として使用される。本実施形態の変形例について、図14〜図17を用いて以下に説明する。
本実施形態の変形例に係るNAND型フラッシュメモリでは、ダミーブロックBLKdが特殊記憶領域として使用される。本実施形態の変形例について、図14〜図17を用いて以下に説明する。
図14の変形例1においては、メモリブロックBLK内のメモリセルはマルチレベルセル(MLC)として使用され、ダミーブロックBLKd内のダミーセルはシングルレベルセル(SLC)として使用される。SLCは、1つのセルにおいてそのトランジスタの2つの閾値電圧(分布)を使い分けることにより、1ビットのデータを記憶するセルである。MLCは、1つのセルにおいてそのトランジスタの4つ以上の閾値電圧(分布)を使い分けることにより、複数ビットのデータを記憶するセルである。メモリセルアレイ10s内には、さらに、追加メモリブロックBLKsが挿入される。追加メモリブロックBLKs内のメモリセルは、例えばMLCとして使用される。
ダミーブロックBLKdは、特殊SLCブロックBLK_SLCとして利用される。図15に示されるように、特殊SLCブロックBLK_SLCにも、ロウデコーダ11s内において、アドレスデコーダAD_SLCと転送スイッチ群SW_SLCとがそれぞれ割り当てられる。
ダミーセル近傍には基板コンタクトLIsubが配置され、ダミーセルのセル特性はメモリセルのセル特性よりも劣る場合がある。SLCは、MLCよりも高い信頼性でデータを保持することができる。ダミーセルがSLCとして使用されることで、メモリセルよりセル特性が低くとも、ダミーセルを記憶素子として利用することができる。よって、ダミーブロックBLKdを有効ブロックとして使用することができる。追加メモリブロックBLKsにより、メモリセルアレイ10s全体での記憶容量も、例えば上述の比較例のメモリセルアレイと同程度に維持される。
図16の変形例2においては、メモリブロックBLK内のメモリセルと、ダミーブロックBLKd内のダミーセルとが共に、MLCとして使用される。ダミーブロックBLKdは、特殊MLCブロックBLK_MLCとして利用される。図17に示されるように、特殊MLCブロックBLK_MLCにも、ロウデコーダ11m内において、アドレスデコーダAD_MLCと転送スイッチ群SW_MLCとがそれぞれ割り当てられる。
ダミーセル近傍には基板コンタクトLIsubが配置され、ダミーセルの動作信頼性はメモリセルの動作信頼性よりも劣る場合がある。ダミーブロックBLKdは、特殊MLCブロックBLK_MLCとして、例えば高い動作信頼性が要求されない用途に割り当てられる。これにより、追加ブロックが挿入されることなく、メモリセルアレイ10m全体での記憶容量を、例えば上述の比較例のメモリセルアレイと同程度に維持することができる。つまり、変形例2のメモリセルアレイ10mでは、エリアペナルティが発生しない。
<他の実施形態>
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上述の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上述の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から、上述の説明がなされている。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、上述の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。実施形態は、どの機能ブロックによって特定されるかによって限定されない。
上述の実施形態および変形例では、メモリセルアレイ10,10d,10s,10mの配置例をいくつか示したが、これらに限られない。メモリセルアレイに含まれるメモリセル領域およびダミー領域の数およびレイアウト等は任意である。メモリセルアレイに含まれるメモリブロック及びダミーブロックの数およびレイアウトについても同様である。ブロック内に含まれる板状コンタクトの枚数、及びダミーブロック内のソース線コンタクトと基板コンタクトとの内訳も、各種仕様に合わせて適宜決定することができる。
上述の実施形態等では、メモリセルアレイ10,10d,10s,10mの両側にワード線WLが引き出される例について説明したが、これに限られない。ワード線がメモリセルアレイの片側にのみ引き出されることとしてもよい。
上述の実施形態等では、フィンガFGR,FGRdが4列のストリングユニットを含み、ブロックBLK,BLKdが4つのフィンガFGR,FGRdを含む例について説明したが、これらに限られない。フィンガに含まれるストリングユニット数、及びブロックに含まれるフィンガ数は任意である。ワード線の層数についても同様である。
上述の実施形態等では、メモリセルアレイ10の下層構造と上層構造とを接続するコンタクトを板状コンタクトLIとする例について説明したが、これに限られない。メモリセルアレイの下層構造と上層構造とは、例えばX方向(ロウ方向)に沿って点在する、柱状コンタクトにより接続されていてもよい。このような構成においても、上述の実施形態等を適用することで、基板コンタクトの配置に起因するセル電流の分散阻害を抑制できる。
上述の実施形態等では、メモリセルをMLCとする例について説明したが、これに限られない。メモリセルの記憶方式は2値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Aレベル、Bレベル、およびCレベルなどとする。かかる読み出し動作において、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55V等のいずれかの間であってもよい。Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V,1.8V〜1.95V,1.95V〜2.1V,2.1V〜2.3V等のいずれかの間であってもよい。Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V,3.2V〜3.4V,3.4V〜3.5V,3.5V〜3.6V,3.6V〜4.0V等のいずれかの間であってもよい。読み出し動作の時間(tR)としては、例えば25μs〜38μs,38μs〜70μs,70μs〜80μs等のいずれかの間であってよい。
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V,14.0V〜14.6V等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間であってもよい。これに限定されることなく、例えば7.3V〜8.4Vの間であってもよく、6.0V以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs,1800μs〜1900μs,1900μs〜2000μsの間であってよい。
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば12V〜13.6Vの間である。これに限定されることなく、例えば13.6V〜14.8V,14.8V〜19.0V,19.0V〜19.8V,19.8V〜21V等のいずれかの間であってもよい。消去動作の時間(tErase)としては、例えば3000μs〜4000μs,4000μs〜5000μs,4000μs〜9000μsの間であってよい。
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が4nm〜10nmのトンネル絶縁膜を介して配置された電荷蓄積膜を有している。この電荷蓄積膜は、膜厚が2nm〜3nmのシリコン窒化(SiN)膜、またはシリコン酸窒化(SiON)膜などの絶縁膜と、膜厚が3nm〜8nmのポリシリコン(Poly−Si)膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム(Ru)などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有している。この絶縁膜は、例えば膜厚が3nm〜10nmの下層High−k膜と、膜厚が3nm〜10nmの上層High−k膜とに挟まれた、膜厚が4nm〜10nmのシリコン酸化(SiO)膜を有している。High−k膜の材料としては、酸化ハフニウム(HfO)などが挙げられる。また、シリコン酸化膜の膜厚は、High−k膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が3nm〜10nmの仕事関数調整用の膜を介して、膜厚が30nm〜70nmの制御電極が設けられている。ここで仕事関数調整用膜は、例えば酸化タンタル(TaO)などの金属酸化膜、窒化タンタル(TaN)などの金属窒化膜等である。制御電極には、タングステン(W)などを用いることができる。メモリセル間にはエアギャップを配置することができる。
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開2009/0267128号公報(米国特許出願12/407,403号)に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開2009/0268522号公報(米国特許出願12/406,524号)、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開2010/0207195号公報(米国特許出願12/679,991号)“半導体メモリ及びその製造方法”という米国特許出願公開2011/0284946号公報(米国特許出願12/532,030号)に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1 NAND型フラッシュメモリ(半導体記憶装置)
CR メモリセル領域
CRd ダミーセル領域
LIsrc ソース線コンタクト
LIsub 基板コンタクト
MT メモリセルトランジスタ(メモリセル)
Sub 半導体基板
WRsrc,WRsub 配線層
CR メモリセル領域
CRd ダミーセル領域
LIsrc ソース線コンタクト
LIsub 基板コンタクト
MT メモリセルトランジスタ(メモリセル)
Sub 半導体基板
WRsrc,WRsub 配線層
Claims (5)
- 半導体基板の上方に配置され、メモリセルを含むメモリセル領域と、
前記半導体基板の上方に配置され、ダミーセルを含むダミーセル領域と、
前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記メモリセルにセル電流を流すソース線コンタクトと、
前記半導体基板と前記メモリセルの上方の配線層とを接続し、前記半導体基板に電圧を印加する基板コンタクトと、をメモリセルアレイ内に備え、
前記基板コンタクトは、
前記メモリセルアレイ内において、前記ダミーセル領域内にのみ設けられている
ことを特徴とする半導体記憶装置。 - 前記メモリセル領域内には、
前記メモリセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含むメモリブロックが設けられ、
前記ダミーセル領域内には、
前記ダミーセル、選択ゲートトランジスタ、セレクトゲート線、及びワード線を含むダミーブロックが設けられている
ことを特徴とする請求項1の半導体記憶装置。 - 前記ダミーセルのアドレスを示すアドレス信号に基づいて動作する、ワード線スイッチ及びアドレスデコーダを備える
ことを特徴とする請求項2の半導体記憶装置。 - 前記メモリセルに対して書き込み動作、または読み出し動作が行われるときは、
前記ダミーブロックの備える前記セレクトゲート線、及び前記ダミーブロックの備える前記ワード線の少なくとも1つには接地電位が与えられ、
前記メモリセルに対して消去動作が行われるときは、
前記ダミーブロックの備える前記セレクトゲート線、及び前記ダミーブロックの備える前記ワード線はフローティング状態とされる
ことを特徴とする請求項2または3の半導体記憶装置。 - 前記ダミーセルに対して書き込み動作、読み出し動作、および消去動作を行う制御回路を備え、
前記制御回路は、
前記ダミーセルに対して前記書き込み動作、前記読み出し動作、および前記消去動作を行うときは、
前記メモリブロックへのアクセス時のコマンドとは異なる特殊コマンドにより前記ダミーブロックへのアクセスを指示され、
前記メモリセルに対する動作パラメータとは異なる特殊動作パラメータを使用する
ことを特徴とする請求項2〜4のいずれか1項の半導体記憶装置。
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