JP2018116755A - 半導体記憶装置 - Google Patents

Abstract

【課題】処理能力を向上できる。
【解決手段】実施形態に係る半導体記憶装置は、第１乃至第４メモリセルトランジスタＭＴ、第１乃至第４選択トランジスタ（ＳＴ１あるいはＳＴ２）、第１及び第２ワード線ＷＬ、第１乃至第４選択ゲート線ＳＧ、ビット線ＢＬ、及びソース線ＳＬを含む。読み出し動作時に、第２ワード線ＷＬが第２電圧ＶＲＥＡＤに昇圧される期間において、第１ワード線ＷＬは、第４電圧Ｖ１に昇圧された後、第５電圧Ｖ２を印加され、第３及び第４選択ゲート線ＳＧ＿ＵＳＥＬは、第４電圧Ｖ１に昇圧された後、第１電圧を印加され、ビット線ＢＬ及びソース線ＳＬは、第３及び第４選択ゲート線ＳＧ＿ＵＳＥＬが第４電圧Ｖ１に昇圧された後、第７電圧ＶＳＬに昇圧される。
【選択図】 図４

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２００７−２６６１４３号公報

処理能力を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタとを含む第１メモリストリングと、第３及び第４選択トランジスタと、前記第３及び第４選択トランジスタ間に接続された第３及び第４メモリセルトランジスタとを含む第２メモリストリングと、第１及び第３メモリセルトランジスタのゲートに接続された第１ワード線と、第２及び第４メモリセルトランジスタのゲートに接続された第２ワード線と、第１乃至第４選択トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、前記第１及び第３選択トランジスタに接続されたビット線と、前記第２及び第４選択トランジスタに接続されたソース線とを含む。第１メモリセルトランジスタのデータを読み出す場合、第２ワード線が第１電圧から第２電圧に昇圧される期間において、第１及び第２選択ゲート線は、第１電圧から第３電圧に昇圧され、第１ワード線は、第１電圧から第２及び第３電圧より低い第４電圧に昇圧された後、第４電圧より低い第５電圧を印加され、第３及び第４選択ゲート線は、第１電圧から第４電圧に昇圧された後、第１電圧を印加され、ビット線及びソース線は、第１ワード線及び第３及び第４選択ゲート線が第４電圧に昇圧されている期間に第６電圧を印加され、第１ワード線及び第３及び第４選択ゲート線が第３電圧に昇圧された後、第６電圧から第７電圧に昇圧される。

図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４は、第１実施形態に係る半導体記憶装置における読み出し動作の全体の流れを示すフローチャートである。 図５は、第１実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧及び電流を示すタイミングチャートである。 図６は、第１実施形態に係る半導体記憶装置における読み出し動作時の非選択ＮＡＮＤストリングのチャネル電位及びバンドを示す図である。 図７は、第１実施形態に係る半導体記憶装置における読み出し動作時の非選択ＮＡＮＤストリングのチャネル電位及びバンドを示す図である。 図８は、読み出し動作時に、選択トランジスタＳＴ１及びＳＴ２をオフにした状態で、非選択ワード線及びダミーワード線の電圧を昇圧した場合の非選択ＮＡＮＤストリングのチャネル電位及びバンドを示す図である。 図９は、第２実施形態に係る半導体記憶装置における読み出し動作時の各配線の電圧を示すタイミングチャートである。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、ソース線ドライバ５、制御回路６、及び電圧発生回路７を備えている。

メモリセルアレイ２は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング８を含む。メモリセルアレイ２内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ２の詳細については後述する。

ロウデコーダ３は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御する外部コントローラ（不図示）から与えられる。

センスアンプ４は、データの読み出し動作時には、メモリセルアレイ２から読み出されたデータをセンスする。そして、読み出しデータを外部コントローラに出力する。データの書き込み動作時には、外部コントローラから受信した書き込みデータをメモリセルアレイ２に書き込む。

ソース線ドライバ５は、書き込み、読み出し、及び消去の際、ソース線に必要な電圧を印加する。

制御回路６は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。

電圧発生回路７は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、この発生した電圧をロウデコーダ３、センスアンプ４、及びソース線ドライバ５に印加する。ロウデコーダ３、センスアンプ４、及びソース線ドライバ５は、電圧発生回路７より供給された電圧をメモリセルトランジスタに印加する。

１．１．２ メモリセルアレイの構成について
次に、メモリセルアレイ２の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。

図２に示すように、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵを含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリング８を含む。ＮＡＮＤストリング８の各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、２個のダミーメモリセルトランジスタＭＴＤＤ及びＭＴＤＳ、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。また、ダミーメモリセルトランジスタＭＴＤＤ及びＭＴＤＳを限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。

なお、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤの個数は任意であり、省略されても良い。更に選択トランジスタＳＴ１及びＳＴ２の個数は任意であり、それぞれ１個以上あれば良い。

そしてメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、ダミーメモリセルトランジスタＭＴＤＳ、メモリセルトランジスタＭＴ０〜ＭＴ７、及びダミーメモリセルトランジスタＭＴＤＤは、その電流経路が直列に接続される。そしてダミーメモリセルトランジスタＭＴＤＤのドレインは、選択トランジスタＳＴ１のソースに接続され、ダミーメモリセルトランジスタＭＴＤＳのソースは、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。同様に、ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。選択ゲート線ＳＧＳ０〜ＳＧＳ３を限定しない場合は、選択ゲート線ＳＧＳと表記する。更に選択ゲート線ＳＧＤ及びＳＧＳを限定しない場合は、選択ゲート線ＳＧと表記する。なお、各ストリングユニットＳＵの選択ゲート線ＳＧＳ０〜ＳＧＳ３は共通に接続されても良い。

ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。同様に、ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤＤ及びＭＴＤＳの制御ゲートは、それぞれダミーワード線ＷＬＤＤ及びＷＬＤＳに共通接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。また、ダミーワード線ＷＬＤＤ及びＷＬＤＳを限定しない場合は、ダミーワード線ＷＬＤと表記する。

ストリングユニットＳＵ内にある各ＮＡＮＤストリング８の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｌ−１）（Ｌは２以上の自然数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｌ−１）を限定しない場合は、他にビット線ＢＬと表記する。また、各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング８を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング８の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

更に、メモリセルアレイ２の構成は、他の構成であっても良い。すなわちメモリセルアレイ２の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ メモリセルアレイの断面構成について
次に、メモリセルアレイの断面構成について、図３を用いて説明する。図３の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図３において、層間絶縁膜は省略されている。

図３に示すように、半導体基板１０に平行な第１方向Ｄ１に沿って、複数のソース線コンタクトＬＩが設けられており、２つのソース線コンタクトＬＩの間に１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板１０とＮＡＮＤストリング８よりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩとＮＡＮＤストリング８の配置は任意に設定可能である。例えば２つのソース線コンタクトＬＩの間に複数のＮＡＮＤストリング８が設けられても良い。更に図３の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリング８が、第１方向Ｄ１に対して垂直で半導体基板に平行な第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリング８の配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。

各ストリングユニットＳＵにおいて、ＮＡＮＤストリング８は、半導体基板１０に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１０の表面領域には、ｎ型ウェル１１が設けられている。そして、ｎ型ウェル１１の表面領域には、ｐ型ウェル１２が設けられている。また、ｐ型ウェル１２の表面領域にはｎ^＋型拡散層１３が設けられている。そしてｐ型ウェル１２の上方には、選択ゲート線ＳＧＳとして機能する配線層１４、ダミーワード線ＷＬＤ及びワード線ＷＬとして機能する１０層の配線層１５、及び選択ゲート線ＳＧＤとして機能する配線層１６が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。

そして、これらの配線層１６、１５、及び１４を貫通してｐ型ウェル１２に達するピラー状の半導体層１７が形成されている。半導体層１７の側面には、トンネル絶縁膜１８、電荷蓄積層１９、及びブロック絶縁膜２０が順次形成される。半導体層１７には、例えば多結晶シリコンが用いられる。トンネル絶縁膜１８及びブロック絶縁膜２０には、例えばシリコン酸化膜が用いられる。電荷蓄積層１９には、例えばシリコン窒化膜が用いられる。以下、半導体層１７、トンネル絶縁膜１８、電荷蓄積層１９、及びブロック絶縁膜２０によって形成されるピラーを「メモリピラーＭＰ」と呼ぶ。半導体層１７は、ＮＡＮＤストリング８の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層１７の上端は、ビット線ＢＬとして機能する配線層（不図示）に接続される。

メモリピラーＭＰと配線層１５とにより、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤが形成される。また、メモリピラーＭＰと配線層１６とにより選択トランジスタＳＴ１が形成され、メモリピラーＭＰと配線層１４とにより選択トランジスタＳＴ２が形成される。なお、図３の例では、配線層１４及び配線層１６はそれぞれ１層設けられているが、複数層設けられても良い。

ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ^＋型拡散層１３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。

１．２ 読み出し動作
１．２．１ 読み出し動作の全体の流れについて
まず、読み出し動作の全体の流れについて、図４を用いて説明する。以下、本実施形態では、説明を簡略化するため、１回の読み出し動作において、１つのしきい値レベルに対応するデータが読み出される場合について説明する。なお、メモリセルトランジスタＭＴが多値（２ビット以上）のデータを保持する場合、１回の読み出し動作において、複数のしきい値レベルに対応するデータが読み出されても良い。

図４に示すように、ＮＡＮＤ型フラッシュメモリ１は、外部コントローラ（不図示）から読み出しコマンド及びアドレス情報を受信する（ステップＳ１）。制御回路６は、コマンド及びアドレス情報に基づいて、対応するページの読み出しを開始する。

まず、ロウデコーダ３は、対応するブロックＢＬＫ内のワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧ（ＳＧＤ及びＳＧＳ）への電圧の印加（昇圧）を開始する（ステップＳ２）。より具体的には、ロウデコーダ３は、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧を電圧ＶＲＥＡＤまで上昇させ、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧ（以下、「選択ゲート線ＳＧ＿ＳＥＬ」と表記する）の電圧を電圧ＶＳＧまで上昇させる。また、ロウデコーダ３は、選択ワード線ＷＬ及び非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧ（以下、「選択ゲート線ＳＧ＿ＵＳＥＬ」と表記する）の電圧を電圧Ｖ１まで上昇させる。

電圧ＶＲＥＡＤは、データ読み出し動作時に非選択ワード線ＷＬ及びダミーワード線ＷＬＤに印加され、対応するメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態とさせる電圧である。電圧ＶＳＧは、データ読み出し時に選択ゲート線ＳＧに印加され、対応する選択トランジスタＳＴ１及びＳＴ２をオン状態とさせる電圧である。

電圧Ｖ１は、電圧ＶＲＥＡＤ及び電圧ＶＳＧよりも低い電圧である。詳細は後述するが、電圧ＶＲＥＡＤと電圧Ｖ１との電位差が大きくなると、ＮＡＮＤストリング８内の各トランジスタ（メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、及び選択トランジスタＳＴ１及びＳＴ２）の間でバンドのポテンシャルの差が大きくなり、バンド間トンネル電流が発生する（あるいは増加する）。このため、隣接するトランジスタ間においてバンド間トンネル電流が発生する（増加する）最小の電位差をＶ＿ｂｔｂｔとすると、電圧Ｖ１は、（ＶＲＥＡＤ−Ｖ１）＜Ｖ＿ｂｔｂｔの関係を満たすように設定される。

なお、電位差Ｖ＿ｂｔｂｔはトランジスタの構造、隣接トランジスタの配置等により異なる。バンド間トンネル電流が発生すると、ホットキャリアが生じ、電荷蓄積層に電荷が注入される。このため、メモリセルトランジスタＭＴのしきい値電圧が変動し、読み出し動作のフェイルビットが増加する。従って、電位差Ｖ＿ｂｔｂｔを、ＶＲＥＡＤ−Ｖ１の電位差により、フェイルビットが増加する最小の電位差としても良い。

センスアンプ４及びソース線ドライバ５は、ビット線ＢＬ及びソース線ＳＬに接地電圧ＶＳＳ（例えば０Ｖ）を印加している。以下、本実施形態では、接地電圧ＶＳＳが０Ｖの場合について説明する。このため、ワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧの電圧が、メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２のしきい値電圧以上に上昇すると、メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２はオン状態にされる。従って、メモリピラーＭＰのチャネルの電位は、ビット線ＢＬ及びソース線ＳＬの電圧と同じ０Ｖにされる。

次に、ロウデコーダ３は、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧がＶ１に達すると、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖを印加し、選択ワード線ＷＬに電圧Ｖ１より低い電圧Ｖ２を印加する（ステップＳ３）。電圧Ｖ２は、選択ワード線ＷＬの電圧を降下させるために、設定された電圧である。電圧Ｖ２は、例えば、対応するメモリセルトランジスタＭＴをオフ状態にさせる電圧であっても良く、次のステップで選択ワード線ＷＬに印加される電圧ＶＣＧＲＶであっても良い。以下、本実施形態では、電圧Ｖ２の印加により、メモリセルトランジスタＭＴがオフ状態にされる場合について説明する。これにより、選択メモリセルトランジスタＭＴと、非選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２とはオフ状態とされる。

次に、ビット線ＢＬ及びソース線ＳＬには、電圧ＶＳＬが印加される（ステップＳ４）。電圧ＶＳＬは、データ読み出し動作時にソース線ＳＬに印加される電圧である。

次に、ロウデコーダ３は、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達した後、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する（ステップＳ５）。電圧ＶＣＧＲＶは、読み出し対象データのしきい値レベルに応じた電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。例えば、メモリセルトランジスタＭＴのしきい値電圧が電圧ＶＣＧＲＶ以上の場合、メモリセルトランジスタＭＴはオフ状態とされ、しきい値電圧が電圧ＶＣＧＲＶ未満の場合、メモリセルトランジスタＭＴはオン状態とされる。

次に、センスアンプ４は、選択メモリセルトランジスタＭＴに接続されたビット線ＢＬに流れる電流をセンスし、データを読み出す（ステップＳ６）。より具体的には、センスアンプ４は、ビット線ＢＬに電圧ＶＢＬを印加する。電圧ＶＢＬは、電圧ＶＳＬよりも高い電圧である。読み出し対象となるメモリセルトランジスタＭＴがオフ状態の場合、ビット線ＢＬからソース線ＳＬに電流が流れない。一方、読み出し対象となるメモリセルトランジスタＭＴがオン状態の場合、ビット線ＢＬからソース線ＳＬに電流が流れる。

１．２．２ 読み出し動作時の各配線の電圧及び電流について
次に、読み出し動作時の各配線の電圧及び電流について、図５を用いて説明する。

まず、各配線の電圧について説明する。

図５に示すように、時刻ｔ１において、ロウデコーダ３は、選択ブロックＢＬＫ内のワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧへの電圧の印加を開始する。より具体的には、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧は、時刻ｔ１〜ｔ４の期間、昇圧されて、時刻ｔ４において電圧ＶＲＥＡＤに達する（以下、「ＶＲＥＡＤ昇圧期間」と呼ぶ）。選択ワード線ＷＬ及び選択ゲート線ＳＧ＿ＵＳＥＬの電圧は、時刻ｔ１〜ｔ３の期間、昇圧されて、時刻ｔ３において電圧Ｖ１に達する（以下、「Ｖ１昇圧期間」と呼ぶ）。また、選択ゲート線ＳＧ＿ＳＥＬの電圧は、時刻ｔ３〜ｔ４の期間に、電圧ＶＳＧに達する。また、センスアンプ４及びソース線ドライバ５は、ビット線ＢＬ及びソース線ＳＬに０Ｖを印加している。なお、ビット線ＢＬ及びソース線ＳＬの電圧は０Ｖ（接地電圧）に限定されない。例えば、ビット線ＢＬ及びソース線ＳＬの電圧は、電圧ＶＳＬより低い電圧であれば良い。ビット線ＢＬ及びソース線ＳＬの電圧を、電圧ＶＳＬより低くすることにより、Ｖ１昇圧期間におけるメモリピラーＭＰのチャネルの電位を電圧ＶＳＬより低くできる。また、図５の例は、電圧ＶＲＥＡＤ、ＶＳＧ、及びＶ１の昇圧レートが同じ場合を示しているが、各電圧の昇圧レートは、異なっていても良い。読み出し動作の処理時間を長くさせないためには、ＶＲＥＡＤ昇圧期間内に、Ｖ１昇圧期間が終了する方が好ましい。

時刻ｔ２において、ワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧの電圧がメモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２のしきい値電圧より高くなり、メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２はオン状態にされる。これにより、メモリピラーＭＰのチャネルの電位は、ビット線ＢＬ及びソース線ＳＬの電圧と同じ０Ｖにされる。

時刻ｔ３において、選択ワード線ＷＬ及び選択ゲート線ＳＧ＿ＵＳＥＬの電圧が電圧Ｖ１に達すると、ロウデコーダ３は、選択ワード線ＷＬに電圧Ｖ２を印加し、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖを印加する。これにより、選択ワード線ＷＬ及び選択ゲート線ＳＧ＿ＵＳＥＬの電圧は降下する。非選択ストリングユニットＳＵにおいては、選択トランジスタＳＴ１及びＳＴ２がオフ状態とされる。このため、非選択ストリングユニットＳＵのＮＡＮＤストリング８（以下、「非選択ＮＡＮＤストリング」と表記する）のチャネルはフローティング状態とされる。

一方、選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２はオン状態を維持する。そして、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬが印加されることにより、選択ストリングユニットＳＵのＮＡＮＤストリング８（以下、「選択ＮＡＮＤストリング」と表記する）のチャネルの電位は、ビット線ＢＬ及びソース線ＳＬと同じ電圧ＶＳＬに上昇する。

なお、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬを印加するタイミングは、非選択ストリングユニットＳＵの選択トランジスタＳＴ１及びＳＴ２がオフ状態になった後が好ましい。これにより、非選択ＮＡＮＤストリング８のチャネル電位がビット線ＢＬ及びソース線ＳＬの電圧ＶＳＬにより上昇するのを抑制できる。また、電圧ＶＳＬは、選択トランジスタＳＴ１及びＳＴ２の近傍で生じるチャネル電位のばらつき(電位差)を抑制するため電圧差（ＶＲＥＡＤ−Ｖ１）よりも小さい方が好ましい。

時刻ｔ４において、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達すると、ロウデコーダ３は、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。なお、ロウデコーダ３は、時刻ｔ３において、選択ワード線ＷＬに、電圧ＶＣＧＲＶを印加しても良い。

時刻ｔ５において、センスアンプ４は、ビット線ＢＬに電圧ＶＢＬを印加し、時刻ｔ４〜ｔ５の期間内にセンスを実行する。

時刻ｔ６において、センスが終了すると、リカバリー処理が行われ、各配線には０Ｖが印加される。これにより読み出し動作が終了する。

次に、ワード線ＷＬ及びソース線ＳＬに流れる電流の一例について説明する。本実施形態においては、ワード線ＷＬを充電するタイミングと、ソース線ＳＬを充電するタイミングとが異なるため、それぞれの消費電流のピークのタイミングが異なる。

図５に示すように、ワード線ＷＬ及びダミーワード線ＷＬＤに流れるトータルの電流をＩＷＬとすると、電流ＩＷＬは、時刻ｔ２〜ｔ３の期間にピーク（最大）となる。より具体的には、時刻ｔ１〜ｔ２の期間、各ストリングユニットＳＵのＮＡＮＤストリング８は、選択トランジスタＳＴ１及びＳＴ２がオフ状態である可能性がある。この場合、ＮＡＮＤストリング８は、フローティング状態にある。このため、ワード線ＷＬ及びダミーワード線ＷＬＤを充電する際、電流ＩＷＬは、メモリセルトランジスタＭＴのチャネルとの寄生容量による影響をほとんど受けない。すなわち、ワード線ＷＬ及びダミーワード線ＷＬＤの充電容量（容量負荷）が小さいため、電流ＩＷＬは比較的小さい。

時刻ｔ２〜ｔ３の期間は、選択及び非選択ストリングユニットＳＵの各トランジスタがオン状態にあり、ＮＡＮＤストリング８のチャネルは導通状態にある。このため、メモリセルトランジスタＭＴのチャネルとの間に生じる寄生容量の影響を受けてワード線ＷＬ及びダミーワード線ＷＬＤの充電容量が大きくなり、電流ＩＷＬが増加する。

時刻ｔ３〜ｔ４の期間は、非選択ストリングユニットＳＵのＮＡＮＤストリング８が、フローティング状態とされるため、充電容量が減少し、電流ＩＷＬが減少する。

時刻ｔ４〜ｔ５の期間は、選択ワード線ＷＬに電圧ＶＣＧＲＶを充電する影響で電流ＩＷＬが増加するが、時刻ｔ２〜ｔ３の期間におけるピークよりも小さい。

これに対し、ソース線ＳＬを流れる電流ＩＳＬは、ソース線ＳＬの充電を開始する時刻ｔ３〜ｔ４の期間にピークとなる。

１．２．３ 読み出し動作における非選択ＮＡＮＤストリングのチャネル電位と各トランジスタの状態について
次に、読み出し動作における非選択ＮＡＮＤストリング８のチャネル電位と各トランジスタの状態について、図６及び図７を用いて説明する。図６及び図７は、図５の時刻ｔ３及び時刻ｔ４における非選択ＮＡＮＤストリング８のチャネル電位及びバンド（エネルギーバンド）を示している。なお、図６及び図７の例は、選択ストリングユニットＳＵにおいてメモリセルトランジスタＭＴ３が選択されている場合を示している。すなわち、ワード線ＷＬ３が選択され、ワード線ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７が非選択とされている。また、説明を簡略化するため、図７において電圧Ｖ２を０Ｖとしている。

図６に示すように、非選択ＮＡＮＤストリング８内の各トランジスタのゲートには電圧Ｖ１が印加され、ソース線ＳＬ及びビット線ＢＬには０Ｖが印加されている。この場合、ＮＡＮＤストリング８内の各トランジスタはオン状態とされ、メモリピラーＭＰにおける位置によらず、チャネルの電位は０Ｖとされる。この場合、各トランジスタの伝導帯Ｅｃと価電子帯Ｅｖのポテンシャルは、ほぼ同じとなる。

図７に示すように、非選択ＮＡＮＤストリング８内の選択ゲート線ＳＧに０Ｖが印加されることにより、選択トランジスタＳＴ１及びＳＴ２がオフ状態とされる。選択トランジスタＳＴ１及びＳＴ２がオフ状態のため、非選択ＮＡＮＤストリング８はフローティング状態とされる。この状態において、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬが印加される。また、非選択ワード線ＷＬ（ＷＬ０〜ＷＬ２及びＷＬ４〜ＷＬ７）及びダミーワード線ＷＬＤ（ＷＬＤＤ及びＷＬＤＳ）の電圧は電圧Ｖ１から電圧ＶＲＥＡＤまで上昇し、選択ワード線ＷＬには０Ｖが印加される。すると、非選択メモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ２、ＭＴ４〜ＭＴ７）並びにダミーメモリセルトランジスタＭＴＤ（ＭＴＤＤ及びＭＴＤＳ）の直下では、チャネル電位が、容量カップリングにより、電圧差（ＶＲＥＡＤ−Ｖ１）の分だけ上昇する。また、チャネル電位の上昇に応じて、伝導帯Ｅｃと価電子帯Ｅｖのポテンシャルが低下する。このため、選択メモリセルトランジスタＭＴ３と隣接する非選択メモリセルトランジスタＭＴ２及びＭＴ４との間、選択トランジスタＳＴ１とダミーメモリセルトランジスタＭＴＤＤとの間、並びに選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳとの間で、バンドが曲がる。但し、（ＶＲＥＡＤ−Ｖ１）＜Ｖ＿ｂｔｂｔの関係を満たしているため、バンド間トンネル電流はほとんど流れない。

１．３ 本実施形態に係る効果について
本実施形態に係る構成で、処理能力を向上できる。以下、本効果につき詳細に説明する。

読み出し動作時に、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にしたまま、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧を電圧ＶＲＥＡＤまで上昇させると、容量カップリングの影響で非選択ＮＡＮＤストリング８内におけるチャネル電位差が大きくなることが知られている。この場合、チャネル電位差が大きい隣接トランジスタ間でバンド間トンネル電流が発生しやすくなる。

このような例を図８に示す。図８は、選択ゲート線ＳＧ及び選択ワード線ＷＬに０Ｖを印加し、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬを印加した状態で、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧を０Ｖから電圧ＶＲＥＡＤまで上昇させた場合の、非選択ＮＡＮＤストリング８のチャネル電位及びバンドを示している。図８の例は、図６及び図７と同様に、選択ストリングユニットＳＵにおいてメモリセルトランジスタＭＴ３、すなわちワード線ＷＬ３が選択されている場合を示している。

図８に示すように、非選択メモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ２、ＭＴ４〜ＭＴ７）並びにダミーメモリセルトランジスタＭＴＤ（ＭＴＤＤ及びＭＴＤＳ）の直下では、容量カップリングにより、チャネル電位が電圧ＶＲＥＡＤに上昇する。また、チャネル電位の上昇に応じて、伝導帯Ｅｃと価電子帯Ｅｖのポテンシャルが低下する。このため、選択メモリセルトランジスタＭＴ３と隣接する非選択メモリセルトランジスタＭＴ２及びＭＴ４との間、選択トランジスタＳＴ１とダミーメモリセルトランジスタＭＴＤＤとの間、並びに選択トランジスタＳＴ２とダミーメモリセルトランジスタＭＴＤＳとの間で、バンドが曲がり、バンド間トンネル電流が流れやすくなる。これにより、メモリセルトランジスタＭＴ２及びＭＴ４、並びにダミーメモリセルトランジスタＭＴＤＤ及びＭＴＤＳのしきい値電圧が変動し、フェイルビットが増加する。

バンド間トンネル電流を抑制する方法の１つとして、ＶＲＥＡＤ ｓｐｉｋｅと呼ばれる方法が知られている。ＶＲＥＡＤ ｓｐｉｋｅでは、非選択ＮＡＮＤストリング８のチャネルを導通させた状態でワード線ＷＬ及びダミーワード線ＷＬＤの電圧を電圧ＶＲＥＡＤまで上昇させた後、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にさせる。

より具体的には、例えば、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬが印加された状態で、選択ブロックＢＬＫ内のワード線ＷＬ及びダミーワード線ＷＬＤの電圧を電圧ＶＲＥＡＤまで上昇させ、選択ゲート線ＳＧの電圧を電圧ＶＳＧまで上昇させる。これにより、選択ブロックＢＬＫ内のメモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２がオン状態になり、選択ブロックＢＬＫ内のＮＡＮＤストリング８のチャネル電位が均一に電圧ＶＳＬまで上昇する。そして、ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達した後、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖを印加し、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にさせる。また、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する。

これにより、非選択ＮＡＮＤストリング８のチャネル電位の上昇とＮＡＮＤストリング８内でのチャネル電位のばらつきとを抑制することができる。但し、この場合、非選択ＮＡＮＤストリング８においては、チャネルを電圧ＶＳＬに充電した後に、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖが印加される。このため、選択トランジスタＳＴ１及びＳＴ２の直下のチャネル電位は、電圧ＶＳＬ及び電圧ＶＳＧの電圧遷移で決まる値となり、チャネル電位に電圧ＶＳＬによるばらつきが生じる。従って、電圧ＶＳＬは、バンド間トンネル電流が生じない程度の電圧にする必要がある。

また、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達する前に、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖが印加される場合、先に選択ゲート線ＳＧ＿ＵＳＥＬに印加される電圧をＶＸとすると、バンド間トンネル電流が発生する電位差Ｖ＿ｂｔｂｔに対し、Ｖ＿ｂｔｂｔ＞（ＶＲＥＡＤ−（ＶＸ−ＳＬ））を満たす必要がある。すなわち、電圧ＶＳＬに依存するチャネル電位差の影響により、電圧ＶＸを電圧ＶＲＥＡＤに対して十分に低く設定することができない。

更に、一旦、全てのワード線ＷＬを電圧ＶＲＥＡＤまで充電した後に、選択ゲート線ＳＧ＿ＵＳＥＬに０Ｖを印加し、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加する場合、読み出し動作の処理時間が長くなる。また、選択及び非選択ＮＡＮＤストリング８の各トランジスタがオンした状態で、ワード線ＷＬの充電を行うため、充電容量が大きくなる。このため、消費電流(消費電力)が増大し、充電時間が長くなる傾向にある。

これに対し、本実施形態に係る構成は、読み出し動作において、ビット線ＢＬ及びソース線ＳＬに０Ｖ（接地電圧ＶＳＳ）を印加した状態で、選択ブロックＢＬＫ内のワード線ＷＬ、ダミーワード線ＷＬ、及び選択ゲート線ＳＧの充電を開始している。そして、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達する前（ＶＲＥＡＤ昇圧期間内）に、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧が電圧Ｖ１に達すると、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧を降下させている。更に、選択ゲート線ＳＧ＿ＵＳＥＬの電圧が降下して、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２がオフ状態にされた後、ソース線ＳＬ及びビット線ＢＬに電圧ＶＳＬを印加している。よって、ＶＲＥＡＤ昇圧期間内に、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にできるため、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧を電圧Ｖ１に上昇させることによる処理時間の遅延を抑制できる。従って、半導体記憶装置の処理能力を向上できる。

更に、本実施形態に係る構成では、非選択ＮＡＮＤストリング８内のチャネル電位差に起因したバンド間トンネル電流の増加を抑制できる。従って、フェイルビットの増加を抑制し、半導体記憶装置の信頼性を向上できる。

更に、本実施形態に係る構成では、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧を電圧Ｖ１まで昇圧している期間、ビット線ＢＬ及びソース線ＳＬの電圧を例えば０Ｖとする。あるいは、ビット線ＢＬ及びソース線ＳＬの電圧は、電圧ＶＳＬより低い電圧でも良い。そして、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にさせた後に、ビット線ＢＬ及びソース線ＳＬに電圧ＶＳＬを印加している。これにより、非選択ＮＡＮＤストリング８のチャネルが、電圧ＶＳＬにより充電されるのを抑制できる。従って、電圧差（ＶＲＥＡＤ−Ｖ１）に電圧ＶＳＬが含まれないため、電圧Ｖ１をより低い電圧に設定できる。すなわち、選択ゲート線ＳＧ＿ＵＳＥＬ及び選択ワード線ＷＬの電圧が電圧Ｖ１に達する時間をより短くできる。よって、半導体記憶装置の処理能力を向上できる。

更に、本実施形態に係る構成では、ワード線ＷＬ及びダミーワード線ＷＬＤの充電を開始するタイミングと、ソース線ＳＬ及びビット線ＢＬの充電を開始するタイミングが異なるため、メモリセルアレイに供給される電流のピークが分散され、最大消費電流を抑制できる。

更に、本実施形態に係る構成では、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧が電圧ＶＲＥＡＤに達する前に、非選択ＮＡＮＤストリング８の選択トランジスタＳＴ１及びＳＴ２をオフ状態にさせるため、非選択ＮＡＮＤストリング８内のメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤの寄生容量の影響を低減できる。よって、非選択ワード線ＷＬ及びダミーワード線ＷＬＤを充電する際の充電容量を低減でき、消費電力の増加を抑制できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態は、読み出し動作時に、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに印加される電圧ＶＲＥＡＤを２ステップで昇圧させる場合について説明する。以下、第１実施形態と異なる点についてのみ説明する。

２．１ 読み出し動作時の各配線の電圧について
読み出し動作時の各配線の電圧について、図９を用いて説明する。図９の例では、第１実施形態の図５で説明した電流ＩＷＬ及びＩＳＬが省略されている。

図９に示すように、時刻ｔ１〜ｔ６の期間において、ビット線ＢＬ、ソース線ＳＬ、選択ワード線ＷＬ、並びに選択ゲート線ＳＧ＿ＳＥＬ及びＳＧ＿ＵＳＥＬの電圧は、第１実施形態の図５と同じである。以下、非選択ワード線ＷＬ及びダミーワード線ＷＬについてのみ説明する。

非選択ワード線ＷＬ及びダミーワード線ＷＬＤの電圧は、時刻ｔ１〜ｔ４の期間、昇圧されて、時刻ｔ４において電圧ＶＲＥＡＤ１に達する。電圧ＶＲＥＡＤ１は、センス期間（時刻ｔ５〜ｔ６の期間）以外において、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに印加され、対応するメモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態とさせる電圧である。

時刻ｔ５において、ロウデコーダ３は、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに電圧ＶＲＥＡＤ２を印加する。電圧ＶＲＥＡＤ２は、センス期間に、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに印加される電圧であり、ＶＲＥＡＤ１＜ＶＲＥＡＤ２の関係にある。第１実施形態における電圧ＶＲＥＡＤが、本実施形態における電圧ＶＲＥＡＤ２に相当する。

２．２ 本実施形態に係る効果について
本実施形態に係る構成では、第１実施形態と同様の効果を得ることができる。

更に、本実施形態に係る構成では、センス期間以外において、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに、センス期間に必要な電圧ＶＲＥＡＤ２よりも低い電圧ＶＲＥＡＤ１が印加されている。これにより、非選択ワード線ＷＬ及びダミーワード線ＷＬＤの昇圧期間（図９における時刻ｔ１〜ｔ４の期間）を短くできる。従って、半導体記憶装置の処理能力を向上できる。

更に、本実施形態に係る構成では、センス期間以外に、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに、電圧ＶＲＥＡＤ１を印加することにより、消費電力を低減できる。

３．変形例
上記実施形態に係る半導体記憶装置は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタとを含む第１メモリストリングと、第３及び第４選択トランジスタと、前記第３及び第４選択トランジスタ間に接続された第３及び第４メモリセルトランジスタとを含む第２メモリストリングと、第１及び第３メモリセルトランジスタのゲートに接続された第１ワード線と、第２及び第４メモリセルトランジスタのゲートに接続された第２ワード線と、第１乃至第４選択トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、前記第１及び第３選択トランジスタに接続されたビット線と、前記第２及び第４選択トランジスタに接続されたソース線とを含む。第１メモリセルトランジスタのデータを読み出す場合、第２ワード線（非選択WL）が第１電圧（0V）から第２電圧（VREAD）に昇圧される期間(時刻ｔ１〜ｔ４ in 図5)において、第１及び第２選択ゲート線（SG_SEL）は、第１電圧（0V）から第３電圧（VSG）に昇圧され、第１ワード線（選択WL）は、第１電圧から第２及び第３電圧より低い第４電圧（V1）に昇圧された後、第４電圧より低い第５電圧を印加され、第３及び第４選択ゲート線（SG_USEL）は、第１電圧から第４電圧に昇圧された後、第１電圧を印加され、ビット線及びソース線は、第１ワード線及び第３及び第４選択ゲート線が第４電圧に昇圧されている期間に第６電圧（0V）を印加され、第１ワード線及び第３及び第４選択ゲート線が第４電圧に昇圧された後、第６電圧から第７電圧（VSL）に昇圧される。

上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

例えば、上記実施形態は、メモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリに適用できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際のしきい値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることが出来る。

また、メモリセル間にはエアギャップを形成することが出来る。

１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…ソース線ドライバ、６…制御回路、７…電圧発生回路、８…ＮＡＮＤストリング、１０…半導体基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３…ｎ^＋型拡散層、１４〜１６…配線層、１７…半導体層、１８…トンネル絶縁膜、１９…電荷蓄積層、２０…ブロック絶縁膜。

Claims (6)

1. 第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタ間に接続された第１及び第２メモリセルトランジスタとを含む第１メモリストリングと、
   第３及び第４選択トランジスタと、前記第３及び第４選択トランジスタ間に接続された第３及び第４メモリセルトランジスタとを含む第２メモリストリングと、
   前記第１及び第３メモリセルトランジスタのゲートに接続された第１ワード線と、
   前記第２及び第４メモリセルトランジスタのゲートに接続された第２ワード線と、
   前記第１乃至第４選択トランジスタのゲートにそれぞれ接続された第１乃至第４選択ゲート線と、
   前記第１及び第３選択トランジスタに接続されたビット線と、
   前記第２及び第４選択トランジスタに接続されたソース線と、
   を備え、
   前記第１メモリセルトランジスタのデータを読み出す場合、前記第２ワード線が第１電圧から第２電圧に昇圧される期間において、
   前記第１及び第２選択ゲート線は、前記第１電圧から第３電圧に昇圧され、
   前記第１ワード線は、前記第１電圧から前記第２及び第３電圧より低い第４電圧に昇圧された後、前記第４電圧より低い第５電圧を印加され、
   前記第３及び第４選択ゲート線は、前記第１電圧から前記第４電圧に昇圧された後、前記第１電圧を印加され、
   前記ビット線及び前記ソース線は、前記第１ワード線及び前記第３及び第４選択ゲート線が前記第４電圧に昇圧されている期間に第６電圧を印加され、前記第１ワード線及び前記第３及び第４選択ゲート線が前記第４電圧に昇圧された後、前記第６電圧から第７電圧に昇圧される半導体記憶装置。
2. 前記第１ワード線は、前記第２ワード線が第１電圧から第２電圧に昇圧される期間の後、前記４電圧よりも低い第８電圧が印加される請求項1記載の半導体記憶装置。
3. 前記第１ワード線に前記第８電圧が印加された後、前記ビット線には前記第８電圧より高い第９電圧が印加され、前記ビット線から前記ソース線に流れる電流に応じて、前記第１メモリセルトランジスタのデータが読み出される請求項２記載の半導体記憶装置。
4. 前記第１及び第６電圧は、接地電圧である請求項１記載の半導体記憶装置。
5. 前記７電圧は、前記第２電圧と第４電圧の差より小さい請求項１記載の半導体記憶装置。
6. 前記ビット線及び前記ソース線は、前記第３及び第４選択トランジスタがオフ状態にされた後、第７電圧を印加される請求項１記載の半導体記憶装置。