JP2010287283A

JP2010287283A - 不揮発性半導体メモリ

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Publication number: JP2010287283A
Application number: JP2009140410A
Authority: JP
Inventors: Takemichi Nakai; 健理仲井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-06-11
Filing date: 2009-06-11
Publication date: 2010-12-24

Abstract

【課題】フラッシュメモリの読み出しディスターブを低減する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルを含んでいるメモリセルユニットと、複数のメモリセルにそれぞれ接続される複数のワード線と、選択セルが接続された１つの選択ワード線ＷＬ_ｉ及びこの選択ワード線を除いた非選択ワード線に電位を供給するワード線制御回路と、ワード線制御回路の動作を制御し、選択セルに対するデータの読み出しを制御する動作制御回路と、を具備し、動作制御回路は、選択ワード線ＷＬ_ｉのソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に電位Ｖ_Ｒを供給した後に、選択ワード線ＷＬ_ｉのソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に、電位Ｖ_ＲＫを供給するように、ワード線制御回路の動作を制御する。
【選択図】図８

Description

本発明は、不揮発性半導体メモリに係り、特に、フラッシュメモリに関する。

不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を有し、携帯オーディオ機器など、様々な電子機器に使用されている。

ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ内に、ワード線の延在方向に沿って配置された複数のメモリセルストリングを有している。１つのメモリセルストリングは、電流経路が直列接続された複数のメモリセルを含んでいる。フラッシュメモリは、メモリセルが有する電荷蓄積層の電荷の保持状態に応じて、メモリセルのしきい値電圧が変動するのを利用して、メモリセルに記憶されたデータが判別されている。それゆえ、フラッシュメモリの使用時において、１つのメモリセルストリング内に、メモリセルのそれぞれが記憶するデータに応じて、しきい値電圧の高いメモリセルとしきい値電圧が低いメモリセルが、混在している。

ＮＡＮＤ型フラッシュメモリの読み出し動作は、外部からの要求に応じて外部にデータを出力する通常の読み出し動作と、ベリファイ動作時におけるデータの検証のために行われるベリファイ読み出し動作とがある（例えば、特許文献１参照）。

これらの読み出し動作時、選択されたメモリセル（選択セルと呼ぶ）が接続されたワード線（選択ワード線とよぶ）には、例えば、１Ｖ程度の読み出し電位が供給される。また、選択ワード線を除いた他のワード線（非選択ワード線と呼ぶ）には、読み出し電位より大きい電位（非選択電位とよぶ）が供給される。非選択電位は、非選択ワード線に接続された非選択セルがオン状態になる電位以上に、設定される。読み出し動作の一例としては、非選択セルがオン状態にされた後、選択ワード線に電位が供給され、選択セルがオンされる。

上記のように、１つのメモリセルストリングに、しきい値電圧の高いメモリセルとしきい値電圧の低いメモリセルが混在している場合、しきい値電圧の低いメモリセルに比べて、しきい値電圧の高いメモリセルがオン状態になるのは遅い。しきい値電圧が高いメモリセルがオン状態になるまでの間、そのメモリセルと選択セルの間、あるいは、しきい値電圧が高いメモリセルの間の半導体基板表面領域は、オフ状態のメモリセルによって他の領域から電気的に分離され、フローティング状態となり、その結果として、基板表面の電位が上昇する場合がある。

この場合、メモリセルがオンすると、サーフェスブレイクダウンに起因するホットキャリアが、オンしたメモリセル近傍の基板表面で発生することがある。このホットキャリアは、ワード線に供給された電位に引き寄せられ、メモリセルの電荷蓄積層へ注入される。これによって、読み出し時にメモリセルにデータが書き込まれる不良、すなわち、読み出しディスターブが発生する。
読み出しディスターブは、選択ワード線の１つに隣接するワード線に接続されたメモリセルに生じやすく、この読み出しディスターブによって、フラッシュメモリの動作の信頼性が低下してしまう。

特開２００９−７０５０１号公報

本発明は、フラッシュメモリの読み出しディスターブを低減する技術を提案する。

本発明の例に関わる不揮発性半導体メモリは、メモリセルアレイ内に第１の方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、前記メモリセルユニットの一端に接続されるソース線と、前記メモリセルユニットの他端に接続されるビット線と、前記第１方向に配列された前記複数のメモリセルにそれぞれ共通に接続される複数のワード線と、前記複数のワード線の各々に対応している複数の生成部を有し、前記メモリセルユニットの動作時、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に電位を供給するワード線制御回路と、前記ワード線制御回路及び前記メモリセルユニットの動作を制御する動作制御回路と、を具備し、前記選択セルに対するデータの読み出し動作時、前記動作制御回路は、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線に、第１の電位を供給した後に、前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に、第２の電位を供給するように、ワード線制御回路の動作を制御する、ことを備える。

本発明の例に関わる不揮発性半導体メモリは、メモリセルアレイ内に第１の方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルと、前記直列接続されたメモリセルのソース側に接続されるソース側選択トランジスタと、前記直列接続されたメモリセルのドレイン側に接続されるドレイン側選択トランジスタとを含んでいるメモリセルユニットと、前記メモリセルユニットのソース側に接続されるソース線と、前記メモリセルユニットのドレイン側に接続されるビット線と、前記第１の方向に配列された前記複数のメモリセルにそれぞれ共通に接続される複数のワード線と、前記第１の方向に配列された前記複数のソース側選択トランジスタに共通に接続されるソース側セレクトゲート線と、前記第１の方向に配列された前記複数のドレイン側選択トランジスタに共通に接続されるドレイン側セレクトゲート線と、前記複数のワード線及び前記セレクトゲート線の各々に対応している複数の生成部を有し、前記メモリセルユニットの動作時、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線、この選択ワード線を除いた複数の非選択ワード線、前記ソース側セレクトゲート線及び前記ドレイン側セレクトゲート線に電位をそれぞれ供給するワード線／セレクトゲート線制御回路と、前記ワード線／セレクトゲート線制御回路及び前記メモリセルユニットの動作を制御する動作制御回路と、を具備し、前記選択セルに対するデータの読み出し動作時、前記動作制御回路は、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線及び前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に電位を同時に供給してから所定の期間が経過した後、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線に第１の電位を供給し、前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に第２の電位を供給するように、前記ワード線制御回路の動作を制御する、ことを備える。

本発明によれば、フラッシュメモリの読み出しディスターブを低減できる。

フラッシュメモリのチップの構成を示す図である。メモリセルアレイの回路構成を示す等価回路図である。メモリセルアレイの平面構造を示す平面図である。図３のＩＶ−ＩＶ線に沿う断面図である。図３のＶ−Ｖ線に沿う断面図である。メモリセルアレイ近傍の回路構成を示す等価回路図である。メモリセルのしきい値電圧とデータとの対応例を示す図である。本発明の実施形態に係るフラッシュメモリの読み出し動作の一例を示す波形図である。図８に示される読み出し動作を説明するための模式図である。本発明の実施形態に係るフラッシュメモリの読み出し動作の一例を示す波形図である。本発明の実施形態に係るフラッシュメモリの読み出し動作の一例を示す波形図である。

以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。

［実施形態］
（１）構成
図１乃至図６を用いて、本発明の実施形態に係る不揮発性半導体メモリの構成について説明する。

（ａ）フラッシュメモリ
図１は、本発明の実施形態に係る不揮発性半導体メモリの構成を示す図であり、メモリチップ１４の主要部を示すブロック図である。以下、本実施形態においては、フラッシュメモリを例として説明する。

メモリセルアレイ１は、複数のメモリセルユニットから構成される。メモリセルユニットの各々は、複数のメモリセルと複数の選択トランジスタとを有する。
ワード線・セレクトゲート線制御回路２は、メモリセルアレイ１内に設けられたワード線及びセレクトゲート線に接続される。ワード線・セレクトゲート線制御回路２は、ロウデコーダ及びドライバを有し、ロウアドレス信号に基づいて、ワード線及びセレクトゲート線の動作を制御する。

ウェル・ソース線電位制御回路３は、メモリセルアレイ１内のウェル領域の電位を制御する。
データ回路４は、データの書き込み及び読み出し時に、データを一時的に記憶する機能を有する。カラムデコーダ５は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。センスアンプ６は、読み出しデータをセンスする。
データ入出力バッファ７は、データの入出力のインターフェイスとなり、アドレスバッファ８は、ロウ／カラムアドレス信号の入力バッファとなる。ロウアドレス信号は、アドレスバッファ８を経由して、ワード線・セレクトゲート線制御回路２に入力される。カラムアドレス信号は、アドレスバッファ８を経由して、カラムデコーダ５に入力される。

電位生成回路９は、データの書き込み（プログラム）時及びデータの読み出し時に、ワード線に供給する書き込み電位及び中間電位を生成する。また、電位生成回路９は、例えば、セレクトゲート線に供給する電位も生成する。これらの電位は、ワード線・セレクトゲート線制御回路２に入力され、選択ワード線及び非選択ワード線、セレクトゲート線にそれぞれ供給される。

コマンドインターフェイス回路１０は、メモリチップ１４とは別のチップ（例えば、ホスト装置）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがコマンドデータ（コマンド信号）であるか否かを判断する。
データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１０は、コマンドデータをステートマシン１１に転送する。
ステートマシン（動作制御回路）１１は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。

（ｂ）メモリセルアレイ
図２乃至図５を用いて、図１のメモリセルアレイ１の内部構成について説明する。

図１に示されるフラッシュメモリが、例えば、ＮＡＮＤ型フラッシュメモリである場合、メモリセルアレイ１は、複数のブロックＢＬＫを有する。このブロックＢＬＫとは、消去の最小単位を示している。

図２は、１つのブロックＢＬＫの回路構成を示す等価回路図である。１つのブロックＢＬＫは、ｘ方向（第１の方向）に並んだ複数のメモリセルユニットＣＵから構成される。

１つのメモリセルユニットＣＵは、ｙ方向（第２の方向）に沿って電流経路が直列接続された複数（例えば、８個）のメモリセルＭＣ１〜ＭＣ８からなるメモリセルストリングと、メモリセルストリングの一端に接続された第１の選択トランジスタＳＴＳ（以下、ソース側選択トランジスタと呼ぶ）と、メモリセルストリングの他端に接続された第２の選択トランジスタＳＴＤ（以下、ドレイン側選択トランジスタと呼ぶ）とから構成される。メモリセルユニットの一端（ソース側）、より具体的には、ソース側選択トランジスタＳＴＳの電流経路の一端には、ソース線ＳＬが接続される。また、メモリセルユニットの他端（ドレイン側）、すなわち、ドレイン側選択トランジスタＳＴＤの電流経路の一端にはビット線ＢＬが接続されている。
尚、本発明の実施形態では、説明の簡略化のため、メモリセルストリングは、８個のメモリセルＭＣ１〜ＭＣ８から構成されている。しかし、１つのメモリセルストリングを構成するメモリセルの個数は、２個以上であればよく、例えば、１６個、３２個あるいは６４個でもよい。

メモリセルＭＣ１〜ＭＣ８は、電荷蓄積層（例えば、浮遊ゲート電極）を有するスタックゲート構造のＭＩＳ（Metal-insulator-Semiconductor）トランジスタである。１つのメモリセルストリングを構成する複数のメモリセルＭＣ１〜ＭＣ８において、ｙ方向に隣接する２つのメモリセルはソース／ドレインが接続され、これによって、電流経路が直列接続された構成となっている。

ソース側／ドレイン側選択トランジスタＳＴＤ，ＳＴＳのソース／ドレインの一方は、メモリセルＭＣ１，ＭＣ８のソース／ドレインの一方にそれぞれ接続される。ドレイン側選択トランジスタＳＴＤのソース／ドレインの他方は、ビット線ＢＬ１〜ＢＬｎに接続され、ソース側選択トランジスタＳＴＳのソース／ドレインの他方は、ソース線ＳＬに接続される。

ワード線ＷＬ１〜ＷＬ８は、ｘ方向に延び、各ワード線は、ｘ方向に沿って配列された複数のメモリセルのゲートに共通に接続される。よって、１つのメモリセルユニットにおいて、ワード線の本数は、１つのメモリセルストリングを構成するメモリセルの個数と、同じになる。ドレイン側セレクトゲート線ＳＧＤＬはｘ方向に延び、ｘ方向に沿って配列された複数のドレイン側選択トランジスタＳＴＤのゲートに共通に接続される。ソース側セレクトゲート線ＳＧＳＬもｘ方向に延び、ｘ方向に沿って配列された複数のソース側選択トランジスタＳＴＳのゲートに共通に接続される。

図３乃至図５は、メモリセルアレイ１の構造を示している。図３は、メモリセルアレイ１の一部を抽出した平面図である。図４は図３のＩＶ−ＩＶ線に沿う断面図であり、図５は図３のＶ−Ｖ線に沿う断面図を示している。

図３乃至５に示すように、メモリセルアレイ１が設けられる半導体基板表面領域は、ｙ方向に延在する複数の素子分離領域ＳＴＩと、ｙ方向に延在する複数のアクティブ領域ＡＡとから構成されている。図３及び図５に示すように、１つのアクティブ領域ＡＡは、２つの素子分離領域ＳＴＩに挟み込まれ、これによって、ｘ方向に隣接するアクティブ領域ＡＡは、素子分離領域ＳＴＩ内に埋め込まれた素子分離絶縁膜２９によって電気的に絶縁されている。

アクティブ領域ＡＡ内には、メモリセルユニットが設けられる。メモリセルユニットを構成しているメモリセルは、複数のワード線ＷＬ１〜ＷＬ８とアクティブ領域ＡＡとの交差箇所に設けられる。また、メモリセルユニットを構成している選択トランジスタＳＴＳ，ＳＴＤは、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとアクティブ領域ＡＡとの交差箇所に設けられる。
また、メモリセルユニットが設けられたアクティブ領域ＡＡの一端上及び他端上には、ソース線コンタクトＳＣ及びビット線コンタクトＢＣが設けられている。これらソース線コンタクトＳＣ及びビット線コンタクトＢＣは、ｙ方向に互いに隣接するブロックＢＬＫ間で共有されている。

図４及び図５に示すように、半導体基板２１Ａ（例えば、ｐ型シリコン基板）内には、ウェル２１Ｂ，２１Ｃが設けられ、例えば、ｎ型ウェル２１Ｂ内にｐ型ウェル２１Ｃが設けられたダブルウェル構造を有している。複数のメモリセルＭＣ１〜ＭＣ８及び選択トランジスタＳＴＳ，ＳＴＤは、アクティブ領域ＡＡとしてのｐ型ウェル２１Ｃ上に設けられる。

メモリセルＭＣ１〜ＭＣ８の各々は、上述のように、スタックゲート構造のＭＩＳトランジスタである。
つまり、メモリセルＭＣ１〜ＭＣ８のゲート構造は、半導体基板２１Ａ（ｐウェル２１Ｃ）上に、トンネル絶縁膜２２Ａ、浮遊ゲート電極２３Ａ、ゲート間絶縁膜２４Ａ、制御ゲート電極２５Ａが順次積層された構造を有している。

浮遊ゲート電極２３Ａは電荷蓄積層として機能し、書き込み動作時に、この浮遊ゲート電極２３Ａに電子が注入される。この電子の注入によって、浮遊ゲート電極２３Ａの電荷蓄積状態が変化すると、そのメモリセルのしきい値電圧が変動する。フラッシュメモリは、このしきい値電圧の変動を利用して、しきい値電圧（しきい値分布）とデータとを対応させ、データを判別している。メモリセルのしきい値電圧とデータとの対応関係については、後述する。尚、浮遊ゲート電極２３Ａの代わりに、例えば、窒化シリコン膜などの絶縁膜を電荷蓄積層に用いることによって、ＭＯＮＯＳ型のメモリセルを構成してもよい。

制御ゲート電極２５Ａはワード線として機能し、図５に示すように、ｘ方向に配列された複数のメモリセルに共有されている。

メモリセルＭＣ１〜ＭＣ８の各々は、この積層構造のゲート電極に対して自己整合的に形成される拡散層２６Ａを、半導体基板２１Ａ（ｐウェル２１Ｃ）内に有している。この拡散層２６Ａ（以下、ソース／ドレイン拡散層と呼ぶ）はソース／ドレインとして機能し、ｙ方向に隣接するメモリセル間で共有されている。ソース／ドレイン拡散層２６Ａは、例えば、ｎ型の不純物拡散層である。

選択トランジスタＳＴＳ，ＳＴＤは、メモリセルＭＣ１〜ＭＣ８と同時に形成されるため、メモリセルＭＣ１〜ＭＣ８のゲート構造とほぼ同様の構造を有する。つまり、選択トランジスタＳＴＳ，ＳＴＤのゲート構造は、半導体基板（ｐウェル２１Ｃ）２１Ａ上に、ゲート絶縁膜２２Ｂ、下部ゲート電極２３Ｂ、ゲート間絶縁膜２４Ｂ及び上部ゲート電極２５Ｂが、順次積層された構造を有する。但し、選択トランジスタＳＴＳ，ＳＴＤのゲート間絶縁膜２４Ｂ内には、開口部が形成され、下部ゲート電極２３Ｂと上部ゲート電極２５Ｂとが開口部を経由して電気的に接続されている。

また、選択トランジスタＳＴＳ，ＳＴＤは、半導体基板２１Ａ内にソース／ドレイン拡散層２６Ａ，２６Ｓ，２６Ｄを有する。選択トランジスタＳＴＳ，ＳＴＤは、その一方のソース／ドレイン拡散層２６Ａをｙ方向に隣接するメモリセルＭＣ１，ＭＣ８とそれぞれ共有する。ドレイン側選択トランジスタＳＴＤの他方のソース／ドレイン拡散層２６Ｄは、ビット線コンタクトＢＣ、中間メタル配線Ｍ０及びビアコンタクトＶＣを経由して、ビット線ＢＬに接続される。ソース側選択トランジスタＳＴＳの他方のソース／ドレイン拡散層２６Ｓは、ソース線コンタクトＳＣを経由して、ソース線ＳＬに接続される。

これらの素子ＭＣ１〜ＭＣ８，ＳＴＳ，ＳＴＤ、コンタクトＳＣ，ＢＣ，ＶＣ及び配線ＳＬ，ＢＬは、層間絶縁膜３０Ａ，３０Ｂに覆われている。

尚、図４には、図３のＩＶ−ＩＶ線に沿う断面に加え、ｐ型ウェル１Ｃ終端の断面構造も示されている。図４に示すように、ｎ型ウェル２１Ｂは、ｎ型拡散層６５及びコンタクト７５を経由して、電位設定線７３に接続され、ｐ型ウェル３１Ｃは、ｐ型拡散層６０及びコンタクト７０を経由して、電位設定線７３に接続される。このように、ｎ型ウェル２１Ｂとｐ型ウェル領域２１Ｃは、同電位に設定される。電位設定線７３は、図１に示されるウェル・ソース線電位制御回路３に接続され、書き込み動作時及び消去動作時にウェル２１Ｂ，２１Ｃの電位が制御される。

（ｃ）ワード線・セレクトゲート線制御回路及び電位生成回路
図６を用いて、図１を用いて説明したワード線・セレクトゲート線制御回路２及び電位生成回路９の回路構成について説明する。また、これらの回路２，９とメモリセルセルアレイ１との接続関係について説明する。尚、図６においては、ワード線・セレクトゲート線制御回路２及び電位生成回路９の主要部を抽出して、説明する。

電位生成回路９は、複数の生成部９１〜９８，９Ｓ，９Ｄを有する。複数の生成部９１〜９８は、複数のワード線ＷＬ１〜ＷＬ８にそれぞれ１つずつ対応するように、電位生成回路９内に設けられている。これらの生成部９１〜９８は、データの読み出し時又はデータの書き込み時に応じて、ワード線ＷＬ１〜ＷＬ８の各々に供給する所定のパルス幅及び大きさの電位を生成する。また、電位生成回路９内には、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに対応する生成部９Ｓ，９Ｄも設けられ、生成部９Ｓ，９Ｄは、ソース側及びドレイン側セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給する電位Ｖｓｇを生成する。セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給される電位Ｖｓｇは、選択トランジスタＳＧＳ，ＳＧＤがオン／オフを制御する電位である。

ワード線・セレクトゲート線制御回路２内には、複数の転送ゲートＴＧＴが設けられている。転送ゲートＴＧＴは、例えば、ＭＩＳトランジスタから構成される。ワード線ＷＬ１〜ＷＬ８及び選択ゲートＳＧＳＬ，ＳＧＤＬは、例えば、転送ゲートＴＧＴの電流経路の一端に、それぞれ接続されている。また、各転送ゲートＴＧＴの電流経路の他端は、電位生成回路９内の生成部９１〜９８，９Ｓ，９Ｄにそれぞれ接続されている。転送ゲートの制御端子（ゲート電極）には、アドレス選択信号線ＡＳＬが接続される。転送ゲートＴＧＴは、ステートマシンの制御下において、読み出し動作又は書き込み動作時に入力されるアドレス信号に基づき、その動作（オン／オフ）が制御される。アドレス選択信号線ＡＳＬの動作を制御するアドレス信号は、例えば、書き込み選択されたブロックのアドレスである。このように、ブロックアドレスによってアドレス選択信号線ＡＳＬが制御される場合には、複数の転送ゲートＴＧＴは、１つのアドレス信号で一括に制御される。

図６に示される構成によって、データの読み出し時及び書き込み時において、生成部９１〜９８によって生成された電位が、各転送ゲートＴＧＴを経由して、ワード線ＷＬ１〜ＷＬ８及びメモリセルＭＣ１〜ＭＣ８へそれぞれ供給される。また、生成部９Ｓ，９Ｄによって生成された電位Ｖｓｇが、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給され、選択トランジスタＳＴＳ，ＳＴＤのオン／オフが制御される。

（ｄ）メモリセルのしきい値電圧とデータとの対応関係
図７を用いて、メモリセルのしきい値電圧とデータとの対応関係について説明する。図７は、２値のデータを記憶する２値メモリと３値以上のデータを記憶する多値メモリとの違いを示している。ここでは、多値メモリの例として、４値（２ビット）のデータを記憶する４値メモリを例として、説明する。尚、４値のみでなく８値（１メモリセル当たり３ビット）や１６値（１メモリセル当たり４ビット）でもよいのは、もちろんである。

図７において、横軸はメモリセルのしきい値電圧Ｖthを示し、縦軸はメモリセルの存在確率を示している。

まず、４値メモリについて説明する。図７に示すように、４値メモリは、しきい値電圧Ｖthの大きさに応じて、４つのデータを記憶する。４値メモリは、しきい値電圧の低い順に、例えば、“１１”、“０１”、“１０”、“００”の４つのデータのいずれかを記憶する。“１１”データを記憶しているメモリセルのしきい値電圧Ｖth［Ｖ］は、Ｖth＜０である。“０１”データを記憶しているメモリセルのしきい値電圧Ｖth［Ｖ］は、０＜Ｖth＜Ｖth１である。“１０”データを記憶しているメモリセルのしきい値電圧Ｖth［Ｖ］は、Ｖth１＜Ｖth＜Ｖth２である。“００”データを記憶しているメモリセルのしきい値電圧Ｖth［Ｖ］は、Ｖth２＜Ｖth＜Ｖth３である。８値メモリや１６値メモリを用いた場合、データに対応するしきい値の範囲をさらに細分化し、さらに、しきい値電圧Ｖth３より大きいしきい値電圧を用いて、データを判別することになる。

次に、２値メモリについて説明する。図７に示すように、メモリセルは、しきい値電圧Ｖthの大きさに応じて、しきい値電圧の低い順に“１”、“０”の２つのデータのいずれかを記憶する。“１”データを記憶しているメモリセル（以下、“１”プログラミングセルと呼ぶ）のしきい値電圧Ｖth［Ｖ］は、Ｖth＜０である。“０”データを記憶しているメモリセル（以下、“０”プログラミングセルと呼ぶ）のしきい値電圧Ｖth［Ｖ］は、Ｖth１＜Ｖth＜Ｖth２である。

２値メモリの“１”データは４値メモリの“１１”データに等しく、２値メモリの“０”データは４値メモリの“１０”データに等しいしきい値電圧を有する。すなわち、２値メモリとは、４値メモリにおける２ビットデータのうち、低位ビットのみを用いた動作モードと言うことができる。

メモリセルに対するデータの書き込みは、まず低位ビットから行われる。消去状態を“１１”とすると、まず低位ビットに“０”または“１”が書き込まれることにより、メモリセルは“１１”（“−１”）、または“１０”（“−０”）を保持する状態になる。ここで、“−”は不定を意味する。２値メモリの場合、以上で書き込みは終了する。一方、４値メモリで書き込まれる場合には、続けて上位ビットに“０”または“１”が書き込まれる。その結果、“１１”（“−１”）を保持していたメモリセルは、“１１”または“０１”を保持する状態になり、“１０”（“−０”）を保持していたメモリセルは“１０”または“００”を保持する状態になる。

このように、フラッシュメモリは、メモリセルのしきい値電圧の大きさがデータに対応しているため、１つのメモリセルユニット内に、しきい値電圧の高いメモリセルとしきい値電圧の低いメモリセルが混在することになる。

（２）読み出し動作
図８乃至図１１を用いて、本発明の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）の読み出し動作について、説明する。ここでは、図１乃至図７も適宜用いて、本実施形態に係るフラッシュメモリの読み出し動作について、説明する。尚、以下では、説明の簡単化のため、２値メモリについて説明する。但し、多値メモリであってもよいのはもちろんである。

（ａ）動作例１
以下、図８及び図９を用いて、本実施形態に係るフラッシュメモリの読み出し動作例１について、説明する。

図８は、本実施形態に係るフラッシュメモリの読み出し動作例１のタイミングチャートを示している。図８において、横軸は時間を示し、縦軸は電位を示している。

例えば、通常の読み出し動作が実行される場合、データの読み出しを指示するコマンド信号及びデータを読み出すメモリセルのアドレスを示すアドレス信号が、外部からチップ１４内に入力される。これによって、フラッシュメモリの読み出し動作が開始される。

図８に示すように、時間ｔ１において、図１に示されるステートマシン１１は、アドレス信号が示すブロックのソース側セレクトゲート線ＳＧＳＬ及びドレイン側セレクトゲート線ＳＧＤＬに、電位Ｖｓｇが供給されるように、ワード線・セレクトゲート線制御回路２及び電位生成回路９の動作を制御する。セレクトゲート線ＳＧＳＬ，ＳＧＤＬの電位は、ある遅延時間を経過して、グランド電位Ｖｓｓから電位Ｖｓｇに上昇する。セレクトゲート線ＳＧＳＬ，ＳＧＤＬに供給される電位Ｖｓｇは、例えば、３Ｖ程度である。尚、遅延時間は、配線のＲＣ遅延に起因する。

時間ｔ１において、選択セルを含むメモリセルユニットに接続されたビット線（以下、選択ビット線とよぶ）ＢＬは、例えば、電位Ｖｐｒｅが供給される。非選択ビット線には、例えば、電位Ｖｓｓが供給される。
また、フラッシュメモリの読み出し動作時、ソース線ＳＬ及び基板内のＰウェルには、グランド電位Ｖｓｓ（例えば、０Ｖ）が、ステートマシン１１の制御によって、ウェル・ソース線電位制御回路３から供給される。

次に、時間ｔａにおいて、ステートマシン１１は、ワード線・セレクトゲート線制御回路２及び電位生成回路９の動作を制御し、非選択ワード線に対して、非選択電位（第１の非選択電位）Ｖ_Ｒの供給を開始する。この時間ｔａにおいて、選択ワード線を除く複数のワード線のうち、電位Ｖ_Ｒが供給されるワード線は、選択ワード線ＷＬ_ｉのソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２である。
非選択電位Ｖ_Ｒの大きさは、メモリセルのしきい値電圧以上に設定される。例えば、２値メモリの場合、しきい値電圧が高いメモリセル、すなわち、“０”プログラミングセルのしきい値電圧は、例えば、４Ｖ〜５Ｖ程度である。よって、非選択電位Ｖ_Ｒは、例えば、７Ｖ程度に設定される。
非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２の電位は、配線のＲＣ遅延に起因する遅延時間を経過して、グランド電位Ｖｓｓから非選択電位Ｖ_Ｒへ上昇する。これによって、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に接続された非選択セルは、オン状態になる。尚、ワード線の電位が４Ｖ〜５Ｖ程度になり、メモリセル（“０”プログラミングセル）がオンしたとき、半導体基板の表面電位の状態に応じて、ホットキャリアがサーフェスブレイクダウンによって発生する可能性がある。以下では、ホットキャリアが発生する可能性があるワード線の供給電位ＶＢのことを、ホットキャリア発生電位Ｖ_Ｂと呼ぶ。

図８に示すように、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に接続された非選択セルがオンした後、時間ｔｂにおいて、ステートマシン１１は、残りの非選択ワード線ＷＬ，ＷＬ_ｉ−１，ＷＬ_ｉ＋１及び選択ワード線ＷＬ_ｉに電位を供給する。

選択ワード線のソース側及びドレイン側に対して、１つ隣に隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１には、電位Ｖ_Ｒより大きい非選択電位（第２の非選択電位）Ｖ_ＲＫが、供給される。これによって、隣接する非選択セルの浮遊ゲート電極の電位の状態やチャネルの寄生抵抗の影響を受けて、選択セルのしきい値電圧（データ）が変動するのを、抑制できる。また、選択ワード線ＷＬ_ｉの１つ及び２つ隣の非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２を除いた非選択ワード線ＷＬには、例えば、非選択電位Ｖ_Ｒが供給される。このように、非選択ワード線ＷＬ，ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２に非選択電位が供給されることによって、１つのメモリセルストリングに含まれる複数の非選択セルは、オンする。

時間ｔｂにおいて、選択ワード線ＷＬ_ｉに対しても、例えば、非選択ワード線と同時に、電位Ｖ_Ｒが供給される。この場合、選択セル近傍の半導体基板表面が、サーフェスブレイクダウンを生じるような電位でフローティング状態になる前に、選択セルがオンする。よって、選択セルがオンすることによって発生するホットエレクトロンの発生確率は、低下する。このため、選択セルがオンしたときに発生する読み出しディスターブは、低減する。

この後、時間ｔ２において、選択ワード線ＷＬ_ｉには、ステートマシン１１によって制御されたワード線・セレクトゲート線制御回路２及び電位生成回路９によって読み出し電位Ｖｒｅａｄが、供給される。読み出し電位Ｖｒｅａｄは、非選択電位Ｖ_Ｒより小さい電位であって、例えば、１Ｖ程度に設定される。
ここで、選択ワード線ＷＬ_ｉに接続された選択セルのしきい値電圧が１Ｖ以下の場合、つまり、２値メモリにおいて、選択セルが“１”プログラミングセルの場合、選択セルはオンする。これに対して、選択セルのしきい値が、１Ｖより大きい場合、つまり、選択セルが“０”プログラミングセルの場合、選択セルはオンしない。選択セルがオンするか否かによって、ビット線ＢＬの電位が変動する。選択セルが“１”プログラミングセルの場合、選択セルはオンするので、グランド電位Ｖｓｓが供給されたソース線ＳＬとビット線が導通する。よって、プリチャージされたビット線ＢＬの電位は、低下する。一方、選択セルが“０”プログラミングセルの場合、選択セルはオンしないので、ソース線ＳＬとビット線ＢＬは電気気的に分断される。よって、ビット線ＢＬの電位は、プリチャージ電位Ｖｐｒｅを維持する。

このビット線ＢＬの電位の変動を、データ回路４及びセンスアンプ６が、データとして判別する。そして、そのデータが、データ入出力バッファ７を経由して、メモリチップ１４の外部へ出力される。

データの読み出しが完了すると、ステートマシン１１は、ワード線・セレクトゲート線制御回路９の動作を制御して、選択ワード線及び非選択ワード線に対する電位の供給を停止する。また、ステートマシン１１は、ビット線ＢＬの電位及びソース線ＳＬの電位を、グランド電位Ｖｓｓに設定する。以上の動作によって、フラッシュメモリの読み出し動作が終了する。

上述のように、本読み出し動作例１では、時間ｔａにおいて、他のワード線に電位が供給される前に、選択ワード線ＷＬ_ｉのソース側及びドレイン側に対して２つ隣の非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に、非選択電位Ｖ_Ｒが、供給される。そして、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に接続された非選択セルがオンした後、時間ｔｂにおいて、非選択ワード線及び選択ワード線に電位が供給される。
図９を用いて、時間ｔａから時間ｔｂまでの期間ｔａ〜ｔｂにおける、１つのメモリセルユニットＣＵの状態について、説明する。図９には、１つのメモリセルユニットのｙ方向に沿う断面構造が、模式的に図示されている。尚、図９において、選択ワード線ＷＬ_ｉは、ワード線ＷＬ４として、説明する。この場合、選択ワード線の２つ隣の非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２は、ワード線ＷＬ２とワード線ＷＬ６である。

ステートマシン９は、時間ｔａに、非選択ワード線ＷＬ２，ＷＬ６に対して電位Ｖ_Ｒの供給を開始し、期間ｔａ〜ｔｂ内に、非選択セルＭＣ２，ＭＣ６をオンさせる。よって、非選択セルＭＣ２，ＭＣ６のチャネル領域に、反転層２９が形成される。
非選択セルＭＣ２，ＭＣ６は、半導体基板表面領域の電位が高くなる前にオンするため、非選択セルＭＣ２，ＭＣ６がオン状態になった際に、ホットエレクトロンが発生する確率は、低い。また、時間ｔａ〜ｔｂにおいて、他のワード線ＷＬ１，ＷＬ３〜ＷＬ５，ＷＬ７，ＷＬ８には、電位が供給されていない。それゆえ、ホットエレクトロン発生電位Ｖ_Ｂ以上の電位Ｖ_Ｒによって、選択ワード線ＷＬ４の２つ隣に隣接した非選択ワード線ＷＬ２，ＷＬ６に接続された非選択セルがオンした際に、ホットエレクトロンが発生しても、他のメモリセルの浮遊ゲート電極ＦＧに、ホットエレクトロンが注入することはない。

また、時間ｔｂ以降に、他のワード線ＷＬ１，ＷＬ３〜ＷＬ５，ＷＬ７，ＷＬ８に電位を供給する際、非選択ワード線ＷＬ２，ＷＬ６に接続されたメモリセルＭＣ２，ＭＣ６は、すでにオンしている。よって、非選択ワード線ＷＬ２，ＷＬ６に接続されたメモリセルＭＣ２，ＭＣ６の少なくとも１つが、しきい値電圧の高い“０”プログラミングセルであっても、非選択ワード線ＷＬ２と非選択ワード線ＷＬ６とが設けられた半導体領域２１Ｃの表面が、フローティング状態になることはない。

それゆえ、選択ワード線ＷＬ４及びそれに隣接する非選択ワード線に接続されるメモリセルがオンした場合において、ホットエレクトロンの発生は、抑制される。

選択ワード線ＷＬ４に隣接する非選択ワード線ＷＬ３，ＷＬ５に、他の非選択ワード線よりも高い電位を供給して、選択セルＭＣ４に対する干渉を抑制する読み出し動作において、本読み出し動作例１のように、選択ワード線に対して２つ隣に隣接する非選択ワード線に電位を供給しておくことは、その非選択ワード線に接続されたメモリセルＭＣ２，ＭＣ６のＧＩＤＬ（Gate Induced Drain Leakage）を抑制できるので、選択ワード線に隣接する非選択ワード線の非選択セルに対するホットエレクトロンの注入を低減できる。また、非選択ワード線に非選択電位を供給して、非選択セルをオンさせた後に、選択セルをオンさせる読み出し動作に対しても、本読み出し動作例１は、有効である。

メモリの記憶容量の増大に伴って、１つのメモリセルユニットに含まれるワード線及びメモリセルが多くなると、１つのメモリセルユニットが設けられた半導体領域において、メモリセルがオンしないことに起因してフローティング状態になる範囲が大きくなる。よって、本読み出し動作例１を用いたフラッシュメモリは、記憶容量の大きいフラッシュメモリに対して、選択セル近傍の半導体基板表面領域がフローティング状態になるのを抑制するのに有効である。
さらに、本例では、２値メモリを用いて、読み出し動作について説明したが、多値メモリを用いた場合、上述（図７参照）のように、２値メモリよりしきい値電圧の高いメモリセルが存在し、かつ、多値メモリの読み出し動作では、１度の読み出しサイクルで、ワード線に対して、長期間にわたって、電位が供給される。また、多値メモリは、複数のデータを記憶するため、各データに対応するしきい値電圧の分布範囲は狭く、ホットエレクトロンに起因する誤書き込みの発生確率は、２値メモリに比較して、高くなる。それゆえ、本読み出し動作例１は、多値メモリを用いたフラッシュメモリに対して、ホットエレクトロン及びそれに起因する誤書き込みの発生を抑制するのに有効である。

尚、図９において、選択ワード線が、ワード線ＷＬ２又はワード線ＷＬ７の場合、ソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２は存在せず、セレクトゲート線ＳＧＳＬ，ＳＧＤＬが選択ワード線の２つ隣に隣接する。選択トランジスタは３Ｖ程度のしきい値電圧で駆動するので、これが半導体基板のフローティング状態及びホットエレクトロンの発生の原因となることはない。

このように、本実施形態に係るフラッシュメモリは、読み出し動作時、選択ワード線のソース側及びドレイン側の２つ隣に隣接するワード線に、他のワード線より先に電位を供給し、選択ワード線の２つ隣のワード線に接続されたメモリセルをあらかじめオン状態する。この後、本実施形態に係るフラッシュメモリは、選択ワード線及び残りのワード線に電位を供給し、選択セル及び残りのメモリセルをオン状態にする。

これによって、本実施形態に係るフラッシュメモリは、読み出し動作時、選択セル近傍の半導体表面領域が、フローティング状態になることを防止し、選択セルや選択ワード線の２つ隣のワード線に接続されたメモリセルがオンした際に生じるホットキャリアが、例えば、選択ワード線の１つ隣に隣接するメモリセル（非選択セル）の浮遊ゲート電極に注入されるのを、抑制できる。

尚、本読み出し動作例１において、選択ワード線ＷＬ_ｉのソース側に対して２つ隣に隣接した非選択ワード線ＷＬ_ｉ−２と選択ワード線ＷＬ_ｉのドレイン側に対して２つ隣に隣接した非選択ワード線ＷＬ_ｉ＋２とに対して、選択ワード線ＷＬ_ｉ及び他の非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬより先に非選択電位を供給する例について述べたが、ソース側又はドレイン側のいずれか一方の非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に、他のワード線より先に電位を供給してもよい。
本読み出し動作例１において、時間ｔｂに、選択ワード線ＷＬ_ｉと非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬとに同時に電位を供給する例を示している。ただし、選択ワード線の２つ隣の非選択ワード線に電位を供給した後であれば、それぞれ異なる時間に、選択ワード線ＷＬ_ｉと非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬとに、電位を供給してもよい。

以上のように、本発明の実施形態に係る不揮発性半導体メモリ（フラッシュメモリ）によれば、読み出しディスターブを低減できる。

（ｂ）動作例２
以下、図１０を用いて、本実施形態に係るフラッシュメモリの読み出し動作例２について、説明する。尚、図８及び図９を用いて説明した読み出し動作例１と実質的に同じ要素については、同じ符号を付し、その詳細については、必要に応じて説明する。

本実施形態のフラッシュメモリの読み出し動作例２において、図１０に示すように、選択ワード線の２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬに、サーフェスブレイクダウンが生じる可能性がある電位Ｖ_Ｂより小さい電位（中間電位）Ｖ_Ｍをあらかじめ供給し、所定の期間ｔｃ’〜ｔｄが経過した後、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬに非選択電位Ｖ_ＲＫ，Ｖ_Ｒが供給される。より具体的には、以下のとおりである。

はじめに、図１０に示すように、時間ｔ１において、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに電位Ｖｓｇの供給が開始される。これによって、選択トランジスタＳＧＳ，ＳＧＤがオンする。
次に、時間ｔｃにおいて、選択ワード線の２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に、ステートマシン１１の制御によって、中間電位Ｖ_Ｍが供給される。中間電位Ｖ_Ｍは、サーフェスブレイクダウン発生電位Ｖ_Ｂ（例えば、４．５Ｖ程度）より小さい電位であって、例えば、セレクトゲート線ＳＧＳＬ，ＳＧＤＬの供給電位Ｖｓｇ（例えば、３Ｖ）以下である。また、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬに電位Ｖ_Ｍを供給するのと同時に、例えば、選択ワード線ＷＬ_ｉ及び非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬに対しても、中間電位Ｖ_Ｍが供給される。

そして、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬの電位が中間電位Ｖ_Ｍに達してから所定の期間ｔｃ’〜ｔｄ内において、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２の電位は、一定の電位Ｖ_Ｍに維持される。この期間ｔｃ’〜ｔｄは、例えば、５μｓ〜１０μｓ程度に設定される。

この期間ｔｃ’〜ｔｄを経過した後、時間ｔｄにおいて、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬに対して電位Ｖ_Ｒ，Ｖ_ＲＫの供給が開始される。また、例えば、時間ｔｄにおいて、選択ワード線ＷＬ_ｉに対しても、電位Ｖ_Ｒが供給される。これによって、非選択セル及び選択セルは、オンする。

選択ワード線ＷＬ_ｉの電位が電位Ｖ_Ｒからグランド電位Ｖｓｓにされた後、時間ｔ２において、選択ワード線ＷＬ_ｉに、読み出し電位Ｖｒｅａｄが供給される。これによって、読み出し動作例１と同様に、選択ワード線ＷＬ_ｉに接続された選択セルから、データが読み出される。

データの読み出しが完了すると、選択ワード線及び非選択ワード線に対する電位の供給が停止され、フラッシュメモリの読み出し動作が終了する。

以上のように、本読み出し動作例２において、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２の電位を、ホットエレクトロン発生電位Ｖ_Ｂより低い中間電位Ｖ_Ｍまで一度上昇させ、一定の期間ｔｃ’〜ｔｄを経過させた後、中間電位Ｖ_Ｍから非選択電位Ｖ_Ｒまで上昇させる。
非選択ワード線に中間電位Ｖ_Ｍが供給されているときに、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に電位が供給されるのに伴って、基板表面の電位は上昇する。しかし、期間ｔｃ’〜ｔｄにおいて、基板の表面電位は緩和され、基板の表面電位は十分小さい電位に低減される。また、中間電位Ｖ_Ｍは、ホットエレクトロン発生電位Ｖ_Ｂより小さい電位なので、基板の表面電位が過剰に高くなることはない。

これによって、基板の表面電位は期間ｔｃ’〜ｔｄにおいて十分低下及び安定しているので、非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬの電位が、サーフェスブレイクダウン発生電位Ｖ_Ｂ以上となっても、非選択セル及び選択セルがオンしたときに、ホットキャリアが発生することが抑制される。

よって、選択ワード線のソース側／ドレイン側に対して１つ隣に隣接する選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１において、そのワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に接続された非選択セルに対して、ホットキャリアに起因する誤書き込みは生じない。

したがって、本発明の実施形態に係るフラッシュメモリによれば、読み出しディスターブを低減できる。

（ｃ）動作例３
以下、図１１を用いて、本実施形態に係るフラッシュメモリの読み出し動作例３について、説明する。尚、読み出し動作例１及び２と実質的に同じ要素については、同じ符号を付し、その詳細については、必要に応じて説明する。

本実施形態のフラッシュメモリの読み出し動作例３において、図１１に示すように、選択ワード線ＷＬ_ｉのソース側／ドレイン側の１つ隣に隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に電位が供給されるタイミングが、選択ワード線ＷＬ_ｉのソース側／ドレイン側の２つ隣に隣接する非選択ワード線ＷＬ_ｉ＋２，ＷＬ_ｉ＋２に電位が供給されるタイミングと同じにされる。より具体的には、以下のとおりである。

図１１に示すように、はじめに、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに、電位Ｖｓｇが供給され、ビット線ＢＬに電位Ｖｐｒｅが供給される。

次に、時間ｔｅにおいて、ワード線に電位が供給される。本読み出し動作例３においては、選択ワード線ＷＬ_ｉの２つ隣に隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に電位ＶＲが供給されるのと同時に、選択ワード線ＷＬ_ｉの１つ隣に隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に電位が供給される。この際、選択ワード線ＷＬ_ｉ−１，ＷＬｉ_＋１に供給される電位は、例えば、電位Ｖ_Ｒである。
また、時間ｔｅにおいて、例えば、選択ワード線ＷＬ_ｉ及び残りの非選択ワード線ＷＬにも、非選択電位Ｖ_Ｒが供給される。

非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１の電位が電位Ｖ_Ｒに達し、一定の期間ｔｅ’〜ｔｆが経過した後、時間ｔｆにおいて、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に電位Ｖ_ＲＫが供給される。

そして、選択ワード線ＷＬ_ｉの電位がグランド電位Ｖｓｓにされた後、時間ｔ２において、選択ワード線ＷＬ_ｉに、読み出し電位Ｖｒｅａｄが供給される。これによって、読み出し動作例１と同様に、選択ワード線ＷＬ_ｉに接続された選択セルから、データが読み出される。データの読み出しが完了すると、選択ワード線及び非選択ワード線に対する電位の供給が停止され、読み出し動作が終了する。

本読み出し動作例３においては、選択ワード線ＷＬ_ｉのソース側及びドレイン側に対して、２つ隣の隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に非選択電位Ｖ_Ｒを供給するのと同時に、選択ワード線ＷＬ_ｉの１つ隣の隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に非選択電位Ｖ_Ｒを供給する。この時、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２に供給される非選択電位Ｖ_Ｒは、同じ大きさの電位である。この後、１つ隣の隣接する非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に、２つ隣の隣接する非選択ワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２に供給している電位Ｖ_Ｒよりも大きい電位Ｖ_ＲＫを供給する。

よって、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１，ＷＬ_ｉ−２，ＷＬ_ｉ＋２に供給される電位の大きさが、ホットキャリア発生電位Ｖ_Ｂ以上になるとき、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１の電位は、他のワード線ＷＬ_ｉ−２，ＷＬ_ｉ＋２，ＷＬの電位と同じ大きさになっている。
それゆえ、非選択ワード線ＷＬ_ｉ−１，ＷＬ_ｉ＋１に接続された非選択セルに、ホットキャリアが注入される確率は低下する。よって、非選択セルに対する誤書き込みは、低減する。

また、図１１に示される読み出し動作例３では、読み出し動作例２のような中間電位Ｖ_Ｍを用いたワード線の電位の制御が不要となり、２つの非選択電位でＶ_Ｒ，Ｖ_ＲＫを用いて非選択ワード線の電位を制御できる。よって、本読み出し動作例３を用いたフラッシュメモリは、読み出し動作例２と比較して、フラッシュメモリの読み出し動作の制御が簡便になる。さらに、本動作例３を用いたフラッシュメモリによれば、上述の読み出し動作例２のように、基板の表面電位を低下させるための期間（１０μｓ程度）を確保する必要はなく、フラッシュメモリの読み出し動作の速度が遅くなることはない。

以上のように、本発明の実施形態に係るフラッシュメモリによれば、読み出しディスターブを低減できる。

［その他］
本発明の実施形態においては、３つの読み出し動作例（動作例１〜３）について述べた。これらのデータの読み出し動作は、外部からの要求に応じた通常の読み出し動作に限らず、書き込み動作の検証（ベリファイ動作）におけるデータの読み出しにも適用できるのは、もちろんである。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

１：メモリセルアレイ、２：ワード線・セレクトゲート線制御回路、３：ウェル・ソース線電位制御回路、５：カラムデコーダ、６：センスアンプ、９：電位生成回路、１１：ステートマシン、ＢＬ，ＢＬ１〜ＢＬｎ：ビット線、ＷＬ１〜ＷＬ８：ワード線、ＷＬｉ：選択ワード線、ＷＬ_ｉ＋１，ＷＬ_ｉ−１，ＷＬ_ｉ＋２，ＷＬ_ｉ−２：非選択ワード線、ＳＬ：ソース線、ＭＣ１〜ＭＣ８：メモリセル、２５Ａ：制御ゲート電極，２３Ａ：浮遊ゲート電極。

Claims

メモリセルアレイ内に第１の方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルを含んでいるメモリセルユニットと、
前記メモリセルユニットの一端に接続されるソース線と、
前記メモリセルユニットの他端に接続されるビット線と、
前記第１方向に配列された前記複数のメモリセルにそれぞれ共通に接続される複数のワード線と、
前記複数のワード線の各々に対応している複数の生成部を有し、前記メモリセルユニットの動作時、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線及びこの選択ワード線を除いた複数の非選択ワード線に電位を供給するワード線制御回路と、
前記ワード線制御回路及び前記メモリセルユニットの動作を制御する動作制御回路と、を具備し、
前記選択セルに対するデータの読み出し動作時、前記動作制御回路は、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線に、第１の電位を供給した後に、前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に、第２の電位を供給するように、ワード線制御回路の動作を制御する、ことを特徴とする不揮発性半導体メモリ。
メモリセルアレイ内に第１の方向に沿って並んで配置され、電流経路が直列接続された複数のメモリセルと、前記直列接続されたメモリセルのソース側に接続されるソース側選択トランジスタと、前記直列接続されたメモリセルのドレイン側に接続されるドレイン側選択トランジスタとを含んでいるメモリセルユニットと、
前記メモリセルユニットのソース側に接続されるソース線と、
前記メモリセルユニットのドレイン側に接続されるビット線と、
前記第１の方向に配列された前記複数のメモリセルにそれぞれ共通に接続される複数のワード線と、
前記第１の方向に配列された前記複数のソース側選択トランジスタに共通に接続されるソース側セレクトゲート線と、
前記第１の方向に配列された前記複数のドレイン側選択トランジスタに共通に接続されるドレイン側セレクトゲート線と、
前記複数のワード線及び前記セレクトゲート線の各々に対応している複数の生成部を有し、前記メモリセルユニットの動作時、前記複数のワード線のうち、選択セルが接続された１つの選択ワード線、この選択ワード線を除いた複数の非選択ワード線、前記ソース側セレクトゲート線及び前記ドレイン側セレクトゲート線に電位をそれぞれ供給するワード線／セレクトゲート線制御回路と、
前記ワード線／セレクトゲート線制御回路及び前記メモリセルユニットの動作を制御する動作制御回路と、を具備し、
前記選択セルに対するデータの読み出し動作時、前記動作制御回路は、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線及び前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に電位を同時に供給してから所定の期間が経過した後、前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線に第１の電位を供給し、前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に第２の電位を供給するように、前記ワード線制御回路の動作を制御する、ことを特徴とする不揮発性半導体メモリ。
前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線及び前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に同時に供給される前記電位は、前記ソース側及びドレイン側セレクトゲート線に供給される電位よりも小さい、ことを特徴とする請求項２に記載の不揮発性半導体メモリ。
前記選択ワード線のソース側及びドレイン側に対して２つ隣に隣接する非選択ワード線及び前記選択ワード線のソース側及びドレイン側に対して１つ隣に隣接する非選択ワード線に同時に供給される電位は、前記第１の電位である、ことを特徴とする請求項２に記載の不揮発性半導体メモリ。
前記メモリセルは、記憶するデータにそれぞれ対応する第１のしきい値電圧と前記第１のしきい値電圧より大きい第２のしきい値電圧とを有し、前記第１及び第２の電位は、前記第２のしきい値電圧以上の電位であり、前記第２の電位は、前記第１の電位より大きい、ことを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。