TWI806108B - 非揮發性半導體記憶裝置 - Google Patents

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TWI806108B
TWI806108B TW110127332A TW110127332A TWI806108B TW I806108 B TWI806108 B TW I806108B TW 110127332 A TW110127332 A TW 110127332A TW 110127332 A TW110127332 A TW 110127332A TW I806108 B TWI806108 B TW I806108B
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bit line
selection transistor
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Inventor
滋賀秀裕
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日商鎧俠股份有限公司
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Abstract

本發明之一實施方式提供一種於編程動作中抑制記憶體串之誤動作之非揮發性半導體記憶裝置。  一實施方式之非揮發性半導體記憶裝置具有：第1位元線，其設置於與第1方向交叉之第2方向上，且沿第2方向延伸；第2位元線，其設置於相對於第1方向與第1位元線相反之側，且沿第2方向延伸；第1源極線，其設置於與第1方向及第2方向交叉之第3方向上，且沿第3方向延伸；第2源極線，其設置於相對於第1方向與第1源極線相反之側；第1半導體層及第2半導體層，其等沿第1方向延伸；第1記憶體串，其設置於第1半導體層之第1側；第2記憶體串，其設置於第1半導體層之與第1側為相反側之第2側；第3記憶體串，其設置於第2半導體層之第1側，且與第1記憶體串對向設置；及第4記憶體串，其設置於第2半導體層之與第1側為相反側之第2側。

Description

非揮發性半導體記憶裝置
本發明之一實施方式係關於一種非揮發性半導體記憶裝置。
作為非揮發性半導體記憶裝置，已知有NAND(Not AND，反及)型快閃記憶體。
本發明之一實施方式提供一種於編程動作中抑制記憶體串之誤動作之非揮發性半導體記憶裝置。
一實施方式之非揮發性半導體記憶裝置具有：第1位元線，其沿與第1方向交叉之第2方向延伸；第2位元線，其與上述第1位元線平行地設置於相對於上述第1方向與上述第1位元線相反之側，且沿上述第2方向延伸；第1源極線，其設置於與上述第1方向及上述第2方向交叉之第3方向上，且沿上述第3方向延伸；第2源極線，其與上述第1源極線平行地設置於相對於上述第1方向上與上述第1源極線相反之側，且沿上述第3方向延伸；第1半導體層，其沿上述第1方向延伸；第2半導體層，其與上述第1半導體層平行地設置於上述第2方向上，且沿上述第1方向延伸；第1記憶體串，其設置於上述第1半導體層之第1側，且包含與上述第1位元線連接之第1選擇電晶體、與上述第1源極線連接之第2選擇電晶體、及連接於上述第1選擇電晶體與上述第2選擇電晶體之間的複數個第1 記憶胞電晶體；第2記憶體串，其設置於相對於上述第1半導體層與上述第1半導體層之第1側為相反側之第2側，且包含與上述第1位元線連接之第3選擇電晶體、與上述第1源極線連接之第4選擇電晶體、及連接於上述第3選擇電晶體與上述第4選擇電晶體之間的複數個第2記憶胞電晶體；第3記憶體串，其設置於上述第2半導體層之第1側，且與上述第1記憶體串對向設置，包含與上述第2位元線連接之第5選擇電晶體、與上述第2源極線連接之第6選擇電晶體、及連接於上述第5選擇電晶體與上述第6選擇電晶體之間的複數個第3記憶胞電晶體；第4記憶體串，其設置於上述第2半導體層之與第1側為相反側之第2側，且包含與上述第2位元線連接之第7選擇電晶體、與上述第2源極線連接之第8選擇電晶體、及連接於上述第7選擇電晶體與上述第8選擇電晶體之間的複數個第4記憶胞電晶體；第1選擇閘極線，其電性連接於上述第1選擇電晶體之閘極電極及上述第6選擇電晶體之閘極電極；及第2選擇閘極線，其電性連接於上述第2選擇電晶體之閘極電極及上述第5選擇電晶體之閘極電極。
1:非揮發性半導體記憶裝置
2:外部控制器
3:記憶體系統
10:輸入輸出電路
11:邏輯控制電路
12:狀態暫存器
13:位址暫存器
14:指令暫存器
15:定序器
16:忙碌電路
17:電壓產生電路
18:記憶胞陣列
19:列解碼器
20:感測放大器模組
21:資料暫存器
22:行解碼器
31:半導體層
32:絕緣層
33:導電層
34:絕緣層
35:電荷儲存層
36:絕緣層
37:導電層
39:導電層
40:導電層
40i:絕緣層
41:絕緣層
42:絕緣層
43:絕緣層
44:絕緣層
45:導電層
47:導電層
49:導電層
50:半導體基板
51:絕緣層
52:絕緣層
53:絕緣層
54:絕緣層
57:連接部
60:導電層
120:電晶體
121:電晶體
122:電晶體
123:電晶體
124:電晶體
125:電晶體
126:電晶體
127:電晶體
128:電晶體
129:電容器
130:反相器
131:反相器
132:電晶體
133:電晶體
190A:選擇閘極解碼器
190B:選擇閘極解碼器
190C:選擇閘極解碼器
190D:選擇閘極解碼器
190E:選擇閘極解碼器
190F:選擇閘極解碼器
190G:選擇閘極解碼器
190H:選擇閘極解碼器
190I:選擇閘極解碼器
190J:選擇閘極解碼器
511:導電層
521:導電插塞
ADD:位址
ADL:鎖存電路
AR:讀出電壓
AV:驗證電壓
BDL:鎖存電路
BL:位元線
BL0:位元線
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
BL5:位元線
BL6:位元線
BL7:位元線
BL2n:位元線
BL2n+1:位元線
BLC:控制信號
BLK0:區塊
BLK1:區塊
BLK2:區塊
BLK3:區塊
BLPE:位元線
BLS:控制信號
BLX:控制信號
BR:讀出電壓
BV:驗證電壓
CADD:行位址
CBL:接觸插塞
CBL0:接觸插塞
CBL1:接觸插塞
CBL4:接觸插塞
CBL5:接觸插塞
CDL:鎖存電路
CELEA:源極區域
CELOA:源極區域
CELSRC:源極線
CLK:時脈
CMD:指令
COM:節點
CR:讀出電壓
CV:驗證電壓
DAT:資料
DQ:信號
DR:讀出電壓
DV:驗證電壓
ER:讀出電壓
EV:驗證電壓
FR:讀出電壓
FV:驗證電壓
GR:讀出電壓
GV:驗證電壓
HL1:孔
HL2:孔
HLL:控制信號
HR:虛設柱
INV:節點
LAT:節點
LBUS:匯流排
MGe:記憶體組
MGe0:記憶體組
MGe4:記憶體組
MGo:記憶體組
MGo1:記憶體組
MGo5:記憶體組
MSIe:記憶體串
MSIo:記憶體串
MSOe:記憶體串
MSOo:記憶體串
MT0~MT3:記憶胞電晶體
MT0Oo~MT3Oo:記憶胞電晶體
MT0Oe~MT3Oe:記憶胞電晶體
MT0Ie~MT3Ie:記憶胞電晶體
MT0Io~MT3Io:記憶胞電晶體
MTA:記憶胞區域
MTR:記憶體溝槽
RADD:列位址
RBn:就緒/忙碌信號
SA:感測放大器部
SAU:感測放大器單元
SAU0~SAU7:感測放大器單元
SCDEA:階梯接點區域
SCDOA:階梯接點區域
SDL:鎖存電路
SEL:選擇字元線
SEN:節點
SG0:選擇閘極線
SG1:選擇閘極線
SG2:選擇閘極線
SG3:選擇閘極線
SG4:選擇閘極線
SG5:選擇閘極線
SG6:選擇閘極線
SG7:選擇閘極線
SG8:選擇閘極線
SG9:選擇閘極線
SGEA:選擇閘極區域
SGP:選擇閘極線柱
SGOA:選擇閘極區域
SLP:源極線柱
SRC:節點
ST1:選擇電晶體
ST2:選擇電晶體
ST3:選擇電晶體
ST4:選擇電晶體
ST1Ie:選擇電晶體
ST2Ie:選擇電晶體
ST1Io:選擇電晶體
ST2Io:選擇電晶體
ST1Oe:選擇電晶體
ST2Oe:選擇電晶體
ST1Oo:選擇電晶體
ST2Oo:選擇電晶體
ST3Ie:選擇電晶體
ST4Ie:選擇電晶體
ST3Io:選擇電晶體
ST4Io:選擇電晶體
ST3Oe:選擇電晶體
ST4Oe:選擇電晶體
ST3Oo:選擇電晶體
ST4Oo:選擇電晶體
STB:控制信號
STI:控制信號
STL:控制信號
STS:狀態資訊
SU:串單元
SU0:串單元
SU1:串單元
SU2:串單元
t00:時刻
t01:時刻
t02:時刻
t03:時刻
t10:時刻
t11:時刻
t12:時刻
t13:時刻
t20:時刻
t21:時刻
t22:時刻
t23:時刻
t24:時刻
USEL:非選擇字元線
VCG:電壓
VDD:電壓
VPASS:電壓
VPGM:電壓
VREAD:電壓
VSG:電壓
Vth:閾值電壓
VSG_READ:電壓
WLIo0e3:字元線
WLIo1e2:字元線
WLIo2e1:字元線
WLIo3e0:字元線
WLOo0e3:字元線
WLOo1e2:字元線
WLOo2e1:字元線
WLOo3e0:字元線
WLP:字元線柱
XDL:鎖存電路
XXL:控制信號
圖1係表示包含一實施方式之非揮發性半導體記憶裝置之記憶體系統之構成之方塊圖。
圖2係表示一實施方式之非揮發性半導體記憶裝置所具備之記憶胞陣列之電路構成之電路圖。
圖3係表示一實施方式之非揮發性半導體記憶裝置所具備之記憶胞陣列之構成之圖。
圖4係表示一實施方式之非揮發性半導體記憶裝置所具備之選擇閘極 線、位元線、源極線、選擇電晶體及記憶胞電晶體之平面佈局之圖。
圖5係表示一實施方式之非揮發性半導體記憶裝置所具備之選擇閘極線、位元線、源極線、選擇電晶體及記憶胞電晶體之平面佈局之圖。
圖6係圖4所示之非揮發性半導體記憶裝置之A1-A2切斷部剖面圖。
圖7係表示圖4所示之非揮發性半導體記憶裝置所具備之選擇閘極線、位元線、源極線之構成之圖。
圖8係表示一實施方式之半導體記憶裝置中之寫入動作之時序圖之圖。
圖9係表示一實施方式之非揮發性半導體記憶裝置所具備之感測放大器單元之電路構成之一例之電路圖。
圖10係表示一實施方式之記憶胞電晶體之閾值分佈之一例之閾值分佈圖。
圖11係用以說明一實施方式之非揮發性半導體記憶裝置所具備之感測放大器模組之動作之圖。
圖12係用以說明一實施方式之非揮發性半導體記憶裝置所具備之感測放大器模組之動作之圖。
圖13係用以說明一實施方式之非揮發性半導體記憶裝置所具備之感測放大器模組之動作之圖。
圖14係用以說明一實施方式之非揮發性半導體記憶裝置之驗證動作之一例之圖。
圖15係用以說明一實施方式之非揮發性半導體記憶裝置之編程動作之一例之圖。
圖16係用以說明一實施方式之非揮發性半導體記憶裝置之編程動作 之一例之圖。
以下，參照圖式對實施方式進行說明。再者，於以下之說明中，對具有相同或類似之功能及構成之構成要素標註共通之參照符號。於將具有共通之參照符號之複數個構成要素加以區分之情形時，對該共通之參照符號附加後綴(例如，字母之大寫字母或小寫字母)而加以區分。
於以下之說明中，一實施方式之非揮發性半導體記憶裝置例如係三維NAND型快閃記憶體。更具體而言，係記憶體串及位元線沿水平方向延伸且源極線沿垂直方向延伸之三維NAND型快閃記憶體。
<第1實施方式>
<1.構成例>
<1-1.記憶體系統之構成>
圖1係表示包含一實施方式之非揮發性半導體記憶裝置1之記憶體系統3之構成之一例之方塊圖。包含一實施方式之非揮發性半導體記憶裝置1之記憶體系統3之構成並不限定於圖1所示之構成。
如圖1所示，記憶體系統3包含非揮發性半導體記憶裝置1及外部控制器2。記憶體系統3例如係SSD(solid state drive，固態驅動器)、SDTM(Secure Digital Touch Memory，安全數位接觸式記憶)卡之類之記憶卡等。記憶體系統3亦可包含主機設備(省略圖示)。外部控制器2控制非揮發性半導體記憶裝置1之寫入動作、讀出動作及抹除動作。
<1-2.非揮發性半導體記憶裝置之構成>
如圖1所示，非揮發性半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、 定序器15、就緒/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19、感測放大器模組20、資料暫存器21及行解碼器22。
輸入輸出電路10控制自外部控制器2輸入(接收)信號DQ及對外部控制器2輸出(發送)信號DQ。信號DQ包含例如資料DAT、位址ADD及指令CMD。更具體而言，輸入輸出電路10將自外部控制器2接收到之資料DAT發送至資料暫存器21，將自外部控制器2接收到之位址ADD發送至位址暫存器13，並將自外部控制器2接收到之指令CMD發送至指令暫存器14。又，輸入輸出電路10將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器21接收到之資料DAT、及自位址暫存器13接收到之位址ADD等發送至外部控制器2。
邏輯控制電路11自外部控制器2接收各種控制信號。邏輯控制電路11根據所接收到之控制信號而控制輸入輸出電路10及定序器15。
狀態暫存器12例如暫時保存寫入動作、讀出動作及抹除動作中之狀態資訊STS，並向外部控制器2通知各動作是否已正常結束。
位址暫存器13暫時保存所接收到之位址ADD。位址暫存器13將列位址RADD傳輸至列解碼器19，並將行位址CADD傳輸至行解碼器22。
指令暫存器14暫時保存所接收到之指令CMD，並傳輸至定序器15。
定序器15控制非揮發性半導體記憶裝置1整體之動作。更具體而言，定序器15根據所接收到之指令CMD，例如控制狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器模組20、資料暫存器21及行解碼器22等，執行寫入動作、讀出動作及抹除動 作等。於一實施方式中，定序器15有時稱為「控制器」。
就緒/忙碌電路16根據定序器15之動作狀況，將就緒/忙碌信號RBn發送至外部控制器2。
電壓產生電路17根據定序器15之控制，產生寫入動作、讀出動作及抹除動作所需之電壓，並將所產生之電壓供給至例如記憶胞陣列18、列解碼器19及感測放大器模組20等。列解碼器19及感測放大器模組20將自電壓產生電路17供給之電壓施加至記憶胞陣列18內之記憶胞電晶體。
記憶胞陣列18具備包含與列及行建立對應之複數個非揮發性之記憶胞電晶體(以下，亦記載為「記憶胞」)之複數個區塊BLK(BLK0~BLK3、…)。各區塊BLK包含複數個串單元SU(SU0、SU1、SU2、…)。此處，記憶胞陣列18內之區塊BLK之個數、區塊BLK內之串單元SU之個數為任意。關於記憶胞陣列18之詳情，將於下文進行敍述。
列解碼器19對列位址RADD進行解碼。列解碼器19基於解碼結果，對記憶胞陣列18施加所需電壓。
感測放大器模組20於讀出動作時，感測自記憶胞陣列18讀出之資料(閾值電壓)，並將感測後讀出之資料發送至資料暫存器21。又，感測放大器模組20於寫入動作時，將寫入資料發送至記憶胞陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路暫時保存寫入資料或讀出資料。
行解碼器22例如於寫入動作、讀出動作及抹除動作時，對行位址CADD進行解碼，並根據解碼結果選擇資料暫存器21內之鎖存電路。
<2.記憶胞陣列之構成>
圖2係表示記憶胞陣列18之一例之電路圖。圖3係表示記憶胞陣列18之構成之一例之圖。圖2及圖3所示之記憶胞陣列18之構成係一例，一實施方式之記憶胞陣列18之構成並不限定於圖2及圖3所示之構成。有時省略與圖1相同或類似之構成之說明。
如上所述，記憶胞陣列18(圖1)包含複數個區塊BLK(圖1)，各區塊BLK包含複數個串單元SU(圖1)，各串單元SU包含沿Z方向排列之複數個記憶體串MSI或沿Z方向排列之複數個記憶體串MSO。換言之，本實施方式中之各串單元SU沿著Z方向定義。於Z方向上之某個位置處對應之記憶體串MSI及記憶體串MSO構成記憶體組MG(記憶體串對)。
如圖2所示，1個記憶體組MG包含2個記憶體串MSI及MSO。2個記憶體串MSI及MSO分別具有串聯地電性連接之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4。記憶體串MSI與記憶體串MSO設置成彼此相對(對向)。此處，記憶體串MSI中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4亦可自與記憶體串MSO中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4一一對應地彼此相對(對向)之位置於X方向(第1方向、圖4)上偏移而設置。於該情形時，記憶體串MSI中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4與記憶體串MSO中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4之配置係稱為所謂錯位配置之配置。
於一實施方式之非揮發性半導體記憶裝置1中，於位元線BL側設置2個選擇電晶體(選擇電晶體ST1及選擇電晶體ST2)。又，於源極線CELSRC側設置2個選擇電晶體(選擇電晶體ST3及選擇電晶體ST4)。一實施方式之非揮發性半導體記憶裝置1中之選擇電晶體之構成並不限定於圖2及圖3所示之構成。例如，設置於位元線BL側之選擇電晶體可為選擇電晶體ST1或選擇電晶體ST2，設置於源極線CELSRC側之選擇電晶體可為選擇電晶體ST3或選擇電晶體ST4。於一實施方式之非揮發性半導體記憶裝置1中，可藉由使選擇電晶體之個數減少而縮小記憶胞陣列18之面積。
於一實施方式之非揮發性半導體記憶裝置1之記憶胞陣列18中，如圖2所示，同一個記憶體組MG內之2個記憶體串MSI及MSO連接於同一條位元線BL及同一條源極線CELSRC。位元線BL沿Y方向(第2方向、圖3)延伸。於一實施方式中，X方向(第1方向)與Y方向(第2方向)交叉，Z方向(第3方向)與X方向及Y方向交叉。
又，偶數位元線BL(even)與奇數位元線BL(odd)設置成彼此相對(對向)。例如，偶數位元線BL(even)與奇數位元線BL(odd)設置成於X方向(第1方向、圖3)上彼此相對(對向)。
如圖2所示，與位元線BL同樣地，經由MG連接於偶數位元線BL(even)之源極線CELSRC與經由MG連接於奇數位元線BL(odd)之源極線CELSRC設置成彼此相對(對向)。例如，對應偶數位元線BL(even)之源極線CELSRC與對應奇數位元線BL(odd)之源極線CELSRC設置成於X方向(第1方向、圖3)上彼此相對(對向)。
又，對應偶數位元線BL(even)之源極線CELSRC於X方向 上設置於奇數位元線BL(odd)側，對應奇數位元線BL(odd)之源極線CELSRC於X方向上設置於偶數位元線BL(even)側。
於一實施方式之非揮發性半導體記憶裝置1中，電性連接於偶數位元線BL(even)之記憶體組MG稱為記憶體組MGe，電性連接於奇數位元線BL(odd)之記憶體組MG稱為記憶體組MGo。又，記憶體組MGe中包含之記憶體串MS稱為記憶體串MSIe及MSOe，又，記憶體組MGo中包含之記憶體串MS稱為記憶體串MSIo及MSOo。
記憶體組MGe與記憶體組MGo鄰接設置。又，記憶體組MGe與記憶體組MGo設置成例如於Y方向(第2方向、圖3)上大致對稱或對稱。此處，如上所述，偶數位元線BL(even)與奇數位元線BL(odd)設置成於X方向上彼此相對(對向)，對應偶數位元線BL(even)之源極線CELSRC於X方向上設置於奇數位元線BL(odd)側，對應奇數位元線BL(odd)之源極線CELSRC於X方向上設置於偶數位元線BL(even)側。又，於記憶體組MGe、鄰接於記憶體組MGe之左側之記憶體組MGo、及鄰接於記憶體組MGe之右側之記憶體組MGo中，屬於記憶體組MGe及鄰接於記憶體組MGe之左側之記憶體組MGo之記憶體串MSI彼此屬於同一個串單元SU，屬於記憶體組MGe及鄰接於記憶體組MGe之右側之記憶體組MGo之記憶體串MSO彼此屬於同一個串單元SU。例如，屬於記憶體組MGe之記憶體串MSIe與屬於鄰接於記憶體組MGe之左側之記憶體組MGo之記憶體串MSIo構成1個串單元SU，屬於鄰接於記憶體組MGe之右側之記憶體組MGo之記憶體串MSOo與屬於記憶體組MGe之記憶體串MSOe構成另一個串單元SU。
其結果，記憶體組MGe中自偶數位元線BL(even)側朝向源 極線CELSCR側依序電性連接之各電晶體與記憶體組MGo中自源極線CELSCR側朝向奇數位元線BL(odd)側依序電性連接之各電晶體對稱。即，記憶體組MGe內之記憶體串MSIe中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4分別與記憶體組MGo內之記憶體串MSIo中包含之選擇電晶體ST4、選擇電晶體ST3、記憶胞電晶體MT3~MT0、選擇電晶體ST2及選擇電晶體ST1對稱。又，記憶體組MGe內之記憶體串MSOe中包含之選擇電晶體ST1、選擇電晶體ST2、記憶胞電晶體MT0~MT3、選擇電晶體ST3及選擇電晶體ST4分別與記憶體組MGo內之記憶體串MSOo中包含之選擇電晶體ST4、選擇電晶體ST3、記憶胞電晶體MT3~MT0、選擇電晶體ST2及選擇電晶體ST1對稱。
於一實施方式之非揮發性半導體記憶裝置1中，記憶體組MGe與記憶體組MGo交替地重複而配置。
關於一實施方式之非揮發性半導體記憶裝置1，主要對包含記憶體組MGe及記憶體組MGo該2個記憶體組之例進行說明。記憶體組MGe有時稱為「第1半導體層」，設置於記憶體組MGe之記憶體串MSIe有時稱為「第1記憶體串」，第1記憶體串中包含之記憶胞電晶體MT0~MT3有時稱為「第1記憶胞電晶體」，設置有第1記憶體串之一側有時稱為「第1側」，設置於記憶體組MGe之記憶體串MSOe有時稱為「第2記憶體串」，第2記憶體串中包含之記憶胞電晶體MT0~MT3有時稱為「第2記憶胞電晶體」，設置有第2記憶體串之一側有時稱為「第2側」。與記憶體組MGe同樣地，記憶體組MGo有時稱為「第2半導體層」，設置於記憶體組MGo之記憶體串MSIo有時稱為「第3記憶體串」，第3記憶體串中包含之記憶胞 電晶體MT0~MT3有時稱為「第3記憶胞電晶體」，設置有第3記憶體串之一側有時稱為「第1側」，設置於記憶體組MGo之記憶體串MSOo有時稱為「第4記憶體串」，第4記憶體串中包含之記憶胞電晶體MT0~MT3有時稱為「第4記憶胞電晶體」，設置有第4記憶體串之一側有時稱為「第2側」。再者，第2側係相對於記憶體組MG而言之第1側之相反側。
設置於記憶體組MGe之記憶體串MSIe之選擇電晶體ST1及ST2與設置於記憶體組MGo之記憶體串MSIo之選擇電晶體ST3及ST4連接於共通之選擇閘極線SG4。設置於記憶體組MGe之記憶體串MSIe之選擇電晶體ST3及ST4與設置於記憶體組MGo之記憶體串MSIo之選擇電晶體ST1及ST2連接於共通之選擇閘極線SG5。設置於記憶體組MGo之記憶體串MSOo之選擇電晶體ST4及ST3連接於選擇閘極線SG6。設置於記憶體組MGo之記憶體串MSOo之選擇電晶體ST1及ST2連接於選擇閘極線SG7。設置於記憶體組MGe之記憶體串MSOe之選擇電晶體ST1及ST2連接於選擇閘極線SG2。設置於記憶體組MGe之記憶體串MSOe之選擇電晶體ST4及ST3連接於選擇閘極線SG3。
各選擇閘極線SG電性連接於選擇閘極解碼器(SGDEC(SG解碼器))。雖省略圖示，但選擇閘極解碼器例如自定序器15或電壓產生電路17接收信號，被供給電壓。選擇閘極解碼器使用所接收到之信號及所供給之電壓，對選擇閘極線SG發送信號。如圖2所示，例如，選擇閘極解碼器190A電性連接於選擇閘極線SG0，對選擇閘極線SG0發送信號。同樣地，選擇閘極解碼器190B、190C、190D、190E、190F、190G、190H、190I及190J分別電性連接於選擇閘極線SG1、SG3、SG2、SG4、SG5、SG6、SG7、SG8及SG9，對各信號線發送信號。
設置於記憶體組MGe之記憶體串MSIe之記憶胞電晶體MT0及設置於記憶體組MGo之記憶體串MSIo之記憶胞電晶體MT3連接於共通之字元線WLIo3e0。設置於記憶體組MGe之記憶體串MSIe之記憶胞電晶體MT1及設置於記憶體組MGo之記憶體串MSIo之記憶胞電晶體MT2連接於共通之字元線WLIo2e1。設置於記憶體組MGe之記憶體串MSIe之記憶胞電晶體MT2及設置於記憶體組MGo之記憶體串MSIo之記憶胞電晶體MT1連接於共通之字元線WLIo1e2。設置於記憶體組MGe之記憶體串MSIe之記憶胞電晶體MT3及設置於記憶體組MGo之記憶體串MSIo之記憶胞電晶體MT0連接於共通之字元線WLIo0e3。
設置於記憶體組MGe之記憶體串MSOe之記憶胞電晶體MT0及設置於記憶體組MGo之記憶體串MSOo之記憶胞電晶體MT3連接於共通之字元線WLOo3e0。設置於記憶體組MGe之記憶體串MSOe之記憶胞電晶體MT1及設置於記憶體組MGo之記憶體串MSOo之記憶胞電晶體MT2連接於共通之字元線WLOo2e1。設置於記憶體組MGe之記憶體串MSOe之記憶胞電晶體MT2及設置於記憶體組MGo之記憶體串MSOo之記憶胞電晶體MT1連接於共通之字元線WLOo1e2。設置於記憶體組MGe之記憶體串MSOe之記憶胞電晶體MT3及設置於記憶體組MGo之記憶體串MSOo之記憶胞電晶體MT0連接於共通之字元線WLOo0e3。
與設置於記憶體組MGe之記憶體串MSIe(第1記憶體串)中包含之記憶胞電晶體MT0~MT3(第1記憶胞電晶體)及設置於記憶體組MGo之記憶體串MSIo(第3記憶體串)中包含之記憶胞電晶體MT0~MT3(第3記憶胞電晶體)連接之共通之字元線WLIo0e3、字元線WLIo1e2、字元線WLIo2e1及字元線WLIo3e0有時稱為「第1字元線(第1 WL)」。與設置於記憶體組MGe之記憶體串MSOe(第2記憶體串)中包含之記憶胞電晶體MT0~MT3(第2記憶胞電晶體)及設置於記憶體組MGo之記憶體串MSOo(第4記憶體串)中包含之記憶胞電晶體MT0~MT3(第4記憶胞電晶體)連接之字元線WLOo0e3、字元線WLOo1e2、字元線WLOo2e1及字元線WLOo3e0有時稱為「第2字元線(第2 WL)」。
如上所述，記憶胞陣列18(圖1)包含複數個區塊BLK(圖1)，各區塊BLK包含複數個串單元SU(圖1)。於圖3中示出與半導體層(圖4、圖5)對應之複數個記憶體組MG，上述半導體層沿Z方向積層，形成連接於各位元線BL(BL0、BL1、…、BL2n、BL2n+1)之記憶體串MSI及記憶體串MSO之各者。以下，主要對與任意層之半導體層31(記憶體組MG)對應之記憶體串MSI及記憶體串MSO之構成進行說明。再者，於一實施方式中，「半導體層」有時稱為「通道層」。
如圖3所示，記憶胞陣列18包含複數個記憶體組MG。更具體而言，沿Z方向積層之半導體層31(記憶體串MSI及記憶體串MSO)分別包含於Y方向上分離之複數個記憶體組MG。如上文中利用圖2所說明般，各記憶體組MG包含2個記憶體串MSI及MSO。以下，於不對記憶體串MSI及MSO進行限定之情形時，記憶體串稱為記憶體串MS。
記憶體串MSIe例如包含設置於選擇閘極線SG側之2個選擇電晶體ST1Ie及ST2Ie、4個記憶胞電晶體MT3Ie~MT0Ie、以及設置於源極線CELSRC側之2個選擇電晶體ST3Ie及ST4Ie。記憶體串MSOe例如包含設置於選擇閘極線SG側之2個選擇電晶體ST1Oe及ST2Oe、4個記憶胞電晶體MT0Oe~MT3Oe、以及設置於源極線CELSRC側之2個選擇電晶體ST3Oe及ST4Oe。記憶體串MSIo例如包含設置於選擇閘極線SG側之2個 選擇電晶體ST1Io及ST2Io、4個記憶胞電晶體MT3Io~MT0Io、以及設置於源極線CELSRC側之2個選擇電晶體ST3Io及ST4Io。記憶體串MSOo例如包含設置於選擇閘極線SG側之2個選擇電晶體ST1Oo及ST2Oo、4個記憶胞電晶體MT0Oo~MT3Oo、以及設置於源極線CELSRC側之2個選擇電晶體ST3Oo及ST4Oo。以下，於不對記憶胞電晶體MT3Ie~MT0Ie、MT0Oe~MT3Oe、MT3Io~MT0Io及MT0Oo~MT3Oo進行限定之情形時，記載為記憶胞電晶體MT。
記憶胞電晶體MT具備控制閘極與電荷儲存層，將資料(閾值電壓)非揮發地保存。再者，記憶胞電晶體MT可為對電荷儲存層使用絕緣層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為對電荷儲存層使用導電層之FG(Floating Gate，浮閘)型。於以下所示之一實施方式中，以FG型為例進行說明。又，各記憶體串MS中包含之記憶胞電晶體MT之個數亦可為例如8個、16個、32個、48個、64個、96個或128個，其數量不受限定。
記憶體串MSIe中包含之選擇電晶體ST1Ie、選擇電晶體ST2Ie、記憶胞電晶體MT0Ie~MT3Ie、選擇電晶體ST3Ie、選擇電晶體ST4Ie之電流路徑串聯連接。記憶體串MSOe中包含之選擇電晶體ST1Oe、選擇電晶體ST2Oe、記憶胞電晶體MT0Oe~MT3Oe、選擇電晶體ST3Oe、選擇電晶體ST4Oe之電流路徑串聯連接。
記憶體串MSIo中包含之選擇電晶體ST1Io、選擇電晶體ST2Io、記憶胞電晶體MT0Io~MT3Io、選擇電晶體ST3Io、選擇電晶體ST4Io之電流路徑串聯連接。記憶體串MSOo中包含之選擇電晶體ST1Oo、選擇電晶體ST2Oo、記憶胞電晶體MT0Oo~MT3Oo、選擇電晶 體ST3Oo、選擇電晶體ST4Oo之電流路徑串聯連接。
沿著Z方向配置之複數個記憶體組MG之記憶胞電晶體MT之閘極經由字元線柱WLP(字元線接觸插塞、導電層33、圖4、圖5)而共通連接於1條字元線WL。更具體而言，例如，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT0Io之閘極(閘極電極)及記憶胞電晶體MT3Ie之閘極(閘極電極)共通連接於字元線WLIo0e3。同樣地，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT1Io之閘極(閘極電極)及記憶胞電晶體MT2Ie之閘極(閘極電極)共通連接於字元線WLIo1e2，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT2Io之閘極(閘極電極)及記憶胞電晶體MT1Ie之閘極(閘極電極)共通連接於字元線WLIo2e1，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT3Io之閘極(閘極電極)及記憶胞電晶體MT0Ie之閘極(閘極電極)共通連接於字元線WLIo3e0，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT0Oo之閘極(閘極電極)及記憶胞電晶體MT3Oe之閘極(閘極電極)共通連接於字元線WLOo0e3，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT1Oo之閘極(閘極電極)及記憶胞電晶體MT2Oe之閘極(閘極電極)共通連接於字元線WLOo1e2，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT2Oo之閘極(閘極電極)及記憶胞電晶體MT1Oe之閘極(閘極電極)共通連接於字元線WLOo2e1，沿著Z方向配置之複數個記憶體組MG之複數個記憶胞電晶體MT3Oo之閘極(閘極電極)及記憶胞電晶體MT0Oe之閘極(閘極電極)共通連接於字元線WLOo3e0。
如圖3所示，沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST1之汲極經由位元線接點CBL而共通連接於與複數個記憶體組 MG之各者對應之位元線BL。例如，第n層記憶體組MGe之選擇電晶體ST1Ie及ST1Oe之汲極連接於位元線BL2n，第n層記憶體組MGo之選擇電晶體ST1Io及ST1Oo之汲極連接於位元線BL2n+1。
沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST4之源極經由源極線柱SLP(源極線接觸插塞、導電層45、圖4、圖5)而共通連接於源極線CELSRC。例如，第n層半導體層31中包含之記憶體組MGe之選擇電晶體ST4Ie及ST4Oe之源極共通連接於位元線BL2n+1側之源極線CELSRC。第n層半導體層31中包含之記憶體組MGo之選擇電晶體ST4Io及ST4Oo之源極共通連接於位元線BL2n側之源極線CELSRC。
又，沿著Z方向配置之複數個記憶體組MG之選擇電晶體ST1及ST2、以及選擇電晶體ST3及ST4之閘極電極經由選擇閘極線柱SGP(選擇閘極線接觸插塞、導電層37、圖4、圖5)而共通連接於互不相同之選擇閘極線SG。例如，沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGe之選擇電晶體ST1Oe及ST2Oe之閘極電極共通連接於選擇閘極線SG2。沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGo之選擇電晶體ST4Oe及ST3Oe之閘極電極共通連接於選擇閘極線SG3。沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGe之選擇電晶體ST1Ie及ST1Oe之閘極電極、及記憶體組MGe之選擇電晶體ST4Io及ST3Io之閘極電極共通連接於選擇閘極線SG4。沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGe之選擇電晶體ST4Ie及ST3Ie之閘極電極、及記憶體組MGo之選擇電晶體ST1Io及ST2Io之閘極電極共通連接於選擇閘極線SG5。沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGo之選擇電晶體ST1Oo及ST2Oo之閘極電極共通連接於選擇閘極線 SG7。沿著Z方向配置之複數個配線層31中分別包含之記憶體組MGo之選擇電晶體ST4Oo及ST3Oo之閘極電極共通連接於選擇閘極線SG6。
於一實施方式之非揮發性半導體記憶裝置1中，圖3所示之沿著Z方向配置之複數個記憶體組MG亦沿著X方向及Y方向配置。例如，一實施方式之非揮發性半導體記憶裝置1將圖3所示之沿著Z方向配置之複數個記憶體組MG作為1個記憶體構成(Memory Ridge)，而如圖7所示，包含第1記憶體構成MR(第1 MR)、及與第1記憶體構成MR1沿著X方向鄰接配置之第2記憶體構成MR(第2 MR)，詳情將於下文進行敍述。
如圖1~圖3所示，於一實施方式之非揮發性半導體記憶裝置1中，位元線BL0(第1位元線)設置成沿與X方向(第1方向)交叉之Y方向(第2方向)延伸。位元線BL1(第2位元線)沿Y方向(第2方向)延伸，且與位元線BL0並行地設置於相對於X方向與位元線BL0相反之側。設置於位元線BL0側之源極線CELSRC(第2源極線)及設置於位元線BL1側之源極線CELSRC(第1源極線)設置成沿與X方向及Y方向交叉之Z方向(第3方向)延伸，源極線CELSRC(第2源極線)與源極線CELSRC(第1源極線)平行地設置，且源極線CELSRC(第2源極線)設置於相對於X方向與源極線CELSRC(第1源極線)相反之側。記憶體組MGe(第1半導體層)沿X方向延伸地設置，記憶體組MGo(第2半導體層)沿X方向延伸設置於使記憶體組MGe於第2方向上平行移動後之位置。記憶體組MGe中包含之記憶體串MSIe(第1記憶體串)設置於記憶體組MGe之第1側，且包含與位元線BL0電性連接之選擇電晶體ST1Ie(第1選擇電晶體)、電性連接於設置於位元線BL1側之源極線CELSRC之選擇電晶體ST4Ie(第2選擇電晶體)、以及電性連接於選擇電晶體ST1Ie與選擇電晶體ST4Ie之間之記憶胞電晶體MT0Ie ~MT3Ie。記憶體組MGe中包含之記憶體串MSOe(第2記憶體串)設置於記憶體組MGe之第2側，且包含與位元線BL0電性連接之選擇電晶體ST1Oe(第3選擇電晶體)、電性連接於設置於位元線BL1側之源極線CELSRC之選擇電晶體ST4Oe(第4選擇電晶體)、以及電性連接於選擇電晶體ST1Oe與選擇電晶體ST4Oe之間之記憶胞電晶體MT0Oe~MT3Oe。記憶體組MGo中包含之記憶體串MSIo(第3記憶體串)設置於記憶體組MGo之第1側，且包含與位元線BL1電性連接之選擇電晶體ST1Io(第5選擇電晶體)、電性連接於設置於位元線BL0側之源極線CELSRC之選擇電晶體ST4Io(第6選擇電晶體)、以及電性連接於選擇電晶體ST1Io與選擇電晶體ST4Io之間之記憶胞電晶體MT0Io~MT3Io。記憶體串MSOo(第4記憶體串)設置於記憶體組MGo之第2側，且包含與位元線BL1電性連接之選擇電晶體ST1Oo(第7選擇電晶體)、電性連接於設置於位元線BL0側之源極線CELSRC之選擇電晶體ST4Oo(第8選擇電晶體)、以及電性連接於選擇電晶體ST1Oo與選擇電晶體ST4Oo之間之記憶胞電晶體MT0Oo~MT3Oo。選擇電晶體ST1Ie之閘極電極及選擇電晶體ST4Io之閘極電極電性連接於選擇閘極線SG4(第1選擇閘極線)，選擇電晶體ST4Ie之閘極電極及選擇電晶體ST1Io之閘極電極電性連接於選擇閘極線SG5(第2選擇閘極線)。
<3.記憶胞區域、選擇閘極區域、源極區域、階梯接點區域之平面佈局>
圖4係表示記憶胞陣列18之記憶胞區域MTA、選擇閘極區域SGEA、源極區域CELEA及與偶數位元線BL(even)對應之階梯接點區域SCDEA之俯視圖之一例。圖5係表示記憶胞陣列18之記憶胞區域MTA、選擇閘極區域SGOA、源極區域CELOA及與奇數位元線BL(odd) 對應之階梯接點區域SCDOA之俯視圖之一例。圖4係自圖3之位元線BL0至記憶胞MT1之佈局圖之一例，圖5係自圖3之位元線BL1至記憶胞MT3之佈局圖之一例。再者，圖4及圖5所示之記憶胞陣列18之構成係一例，記憶胞陣列18之構成並不限定於圖4及圖5所示之構成。有時省略與圖1~圖3相同或類似之構成之說明。
如圖4及圖5所示，於沿著Y方向配置之2個半導體層31之間設置有記憶體溝槽MTR。記憶體溝槽MTR中埋入有絕緣層(省略圖示)。
於記憶胞區域MTA中，於半導體層31之側面設置有絕緣層32。絕緣層32作為形成下述之絕緣層36(隧道絕緣膜)及電荷儲存層35時之蝕刻終止層發揮功能。
於記憶胞區域MTA中，以將記憶體溝槽MTR分離之方式設置有複數個字元線柱WLP及複數個選擇閘極線柱SGP。字元線柱WLP及選擇閘極線柱SGP包含沿Z方向延伸之導電層33及與導電層33之側面接觸之絕緣層34。導電層33作為接觸插塞CWL發揮功能。絕緣層34作為記憶胞電晶體MT之阻擋絕緣膜發揮功能。
於Y方向上，於字元線柱WLP及選擇閘極線柱SGP與半導體層31之間，以將絕緣層32分離之方式設置有電荷儲存層35及絕緣層36。絕緣層36作為隧道絕緣膜發揮功能。更具體而言，於XY平面上，沿著X方向之電荷儲存層35之一側面與字元線柱WLP及選擇閘極線柱SGP之絕緣層34接觸，其他側面(沿著X方向之另一側面、及沿著Y方向之2個側面)與絕緣層36接觸。並且，絕緣層36之側面之一部分與半導體層31及絕緣層32接觸。
因此，於導電層33與半導體層31之間，自導電層33朝向半 導體層31依序形成有絕緣層34、電荷儲存層35及絕緣層36。包含半導體層31之一部分、導電層33之一部分、絕緣層34之一部分、電荷儲存層35及絕緣層36之區域(亦記載為半導體層31與字元線柱WLP或半導體層31與選擇閘極線柱SGP之交叉區域)作為記憶胞電晶體MT或選擇電晶體ST發揮功能。
如圖4所示，於與作為偶數位元線BL(even)發揮功能之導電層39連接之1個半導體層31中，半導體層31與設置於圖4之紙面下側之字元線柱WLP之交叉區域作為記憶體串MSIe之記憶胞電晶體MT1~MT3發揮功能，半導體層31與設置於圖4之紙面下側之選擇閘極線柱SGP之交叉區域作為記憶體串MSIe之選擇電晶體ST4及ST3發揮功能，半導體層31與設置於圖4之紙面上側之字元線柱WLP之交叉區域作為記憶體串MSOe之記憶胞電晶體MT1~MT3發揮功能，半導體層31與設置於圖4之紙面上側之選擇閘極線柱SGP之交叉區域作為記憶體串MSOe之選擇電晶體ST4及ST3發揮功能。與此同樣地，於(圖4中)與源極線CELSRC連接之另一個半導體層31中，半導體層31與設置於圖4之紙面下側之字元線柱WLP之交叉區域作為記憶體串MSOo之記憶胞電晶體MT0~MT2發揮功能，半導體層31與設置於圖4之紙面下側之選擇閘極線柱SGP之交叉區域作為記憶體串MSOo之選擇電晶體ST1及ST2發揮功能，半導體層31與設置於圖4之紙面上側之字元線柱WLP之交叉區域作為記憶體串MSIo之記憶胞電晶體MT0~MT2發揮功能，半導體層31與設置於圖4之紙面上側之選擇閘極線柱SGP之交叉區域作為記憶體串MSIo之選擇電晶體ST1及ST2發揮功能。
如圖5所示，於(圖5中)與源極線CELSRC連接之1個半導體層31中，半導體層31與設置於圖5之紙面下側之字元線柱WLP之交叉區域 作為記憶體串MSIe之記憶胞電晶體MT1~MT3發揮功能，半導體層31與設置於圖5之紙面下側之選擇閘極線柱SGP之交叉區域作為記憶體串MSIe之選擇電晶體ST1及ST2發揮功能，半導體層31與設置於圖5之紙面上側之字元線柱WLP之交叉區域作為記憶體串MSOe之記憶胞電晶體MT0~MT3發揮功能，半導體層31與設置於圖5之紙面上側之選擇閘極線柱SGP之交叉區域作為記憶體串MSOe之選擇電晶體ST4及ST3發揮功能。與此同樣地，於與作為奇數位元線BL(odd)發揮功能之導電層47連接之另一個半導體層31中，半導體層31與設置於圖5之紙面下側之字元線柱WLP之交叉區域作為記憶體串MSOo之記憶胞電晶體MT0~MT3發揮功能，半導體層31與設置於圖5之紙面下側之選擇閘極線柱SGP之交叉區域作為記憶體串MSOo之選擇電晶體ST1及ST2發揮功能，半導體層31與設置於圖5之紙面上側之字元線柱WLP之交叉區域作為記憶體串MSIo之記憶胞電晶體MT1~MT3發揮功能，半導體層31與設置於圖5之紙面上側之選擇閘極線柱SGP之交叉區域作為記憶體串MSIo之選擇電晶體ST1及ST2發揮功能。
於圖4所示之源極線區域CELEA及圖5所示之源極線區域CELOA中，半導體層31由絕緣層32包圍，且設置有貫通半導體層31之導電層45。導電層45係源極線柱SLP。導電層45作為源極線接觸插塞發揮功能，且與源極線CELSRC電性連接。於圖4所示之例中，半導體層31於與導電層45之連接區域中具有圓形形狀。再者，與導電層45之連接區域中之半導體層31之形狀為任意。例如，連接區域之形狀亦可為多邊形。連接區域只要為如下形狀即可，即能夠於XY平面上確保充分之裕度，以防止於加工貫通半導體層31之源極線柱SLP之孔時，源極線柱SLP之孔因製造偏差等而不自半導體層31露出。
如圖4所示，於階梯接點區域SCDEA中，設置有貫通導電層39之第1部分之導電層40及絕緣層44。導電層40作為接觸插塞CBL發揮功能。絕緣層44作為虛設柱HR發揮功能。導電層40與沿Z方向積層之導電層39之第1部分中之任一個電性連接。於未電性連接之導電層39與導電層40之間形成有絕緣層40i。絕緣層40i包括絕緣層41、絕緣層42及絕緣層43。絕緣層41以與導電層40之側面(以下，亦記載為「外表面」)接觸之方式設置。絕緣層42以與絕緣層41之外表面之一部分接觸之方式設置。絕緣層43以與絕緣層42之外表面相接之方式設置。
如圖5所示，於階梯接點區域SCDOA中，設置有貫通導電層47之第1部分之導電層49及絕緣層44。導電層49作為接觸插塞CBL發揮功能。絕緣層44與圖4同樣地，作為虛設柱HR發揮功能。導電層49與沿Z方向積層之導電層47之第1部分中之任一個電性連接。於未電性連接之導電層47與導電層49之間設置有絕緣層43、絕緣層42及絕緣層41。絕緣層41以與導電層49之側面(以下，亦記載為「外表面」)接觸之方式設置。絕緣層42以與絕緣層41之外表面之一部分接觸之方式設置。絕緣層43以與絕緣層42之外表面相接之方式設置。
導電層39及導電層47使用導電材料。導電材料例如可為金屬材料，亦可為添加有雜質之Si等半導體。添加有雜質之Si等半導體可為添加有磷(P)之多晶矽。導電層40及導電層49使用導電材料。導電材料例如亦可為金屬材料，更具體而言，亦可使用W及TiN。
<4.階梯接點區域之切斷部端面構造>
圖6係圖4所示之記憶胞陣列18之階梯接點區域SCDEA區域之沿著A1-A2之切斷部剖面圖之一例。圖6所示之切斷部端面構造係一 例，一實施方式之非揮發性半導體記憶裝置之記憶胞陣列18之切斷部端面構造並不限定於圖6所示之例。有時省略與圖1~圖5相同或類似之構成之說明。
圖6中示出作為偶數位元線BL(even)發揮功能之導電層39設置成階梯狀之情況。如圖6所示，於半導體基板50上設置絕緣層51。絕緣層51使用例如氧化矽(SiO2)。絕緣層51中包含形成於半導體基板50上之電晶體(省略圖示)及複數個配線層(省略圖示)。於絕緣層51上設置有記憶胞陣列18。
於絕緣層51之上表面附近形成有沿X方向延伸之複數個導電層60。導電層60例如作為將位元線BL與各配線間連接之配線發揮功能。導電層60例如使用金屬材料或添加有雜質之半導體等。
於絕緣層51上設置絕緣層52。絕緣層52作為加工記憶體溝槽MT、用於各種接觸插塞等之孔時之蝕刻終止層發揮功能。絕緣層52只要為相對於設置於絕緣層52之上層之絕緣層53能夠獲得充分之蝕刻選擇比之絕緣材料即可。絕緣層52例如使用氮化矽(SiN)、金屬氧化物或氧化鋁(Al2O3)等。
於絕緣層52上設置絕緣層53。例如，絕緣層53使用SiO2。於絕緣層53上，於各層間介置絕緣層53而積層有例如9層導電層39。即，於絕緣層52上，交替地積層例如9層絕緣層53與9層導電層39。導電層39與半導體層31(圖4、圖5)形成於同一層。即，於絕緣層53上，於各層間介置絕緣層53而積層有例如9層半導體層31(圖4、圖5)。再者，半導體層31及導電層39之積層數為任意。
於最上層之導電層39上形成絕緣層54。絕緣層54例如使用 SiO2。
設置貫通絕緣層54且底面到達所積層之導電層39中之任一個之複數個孔HL1。於各導電層39上設置1個以上之孔HL1。孔HL1之個數為導電層39之層數以上。於圖6中示出底面到達自上層數起為第4層之導電層39之孔HL1、底面到達自上層數起為第5層之導電層39之孔HL1、底面到達自上層數起為第6層之導電層39之孔HL1、及底面到達自上層數起為第7層之導電層39之孔HL1。
於孔HL1之側面及底面之一部分設置絕緣層43。絕緣層43例如使用SiN。又，於孔HL1內設置側面與絕緣層43接觸之絕緣層42。絕緣層42例如使用SiO2。
設置貫通孔HL1內且底面到達導電層60之孔HL2。於孔HL2之側面之一部分設置絕緣層41。於孔HL2之內部設置導電層40。此處，導電層40係連接複數層之層，因此，作為HU(接線)層發揮功能。於一實施方式中，導電層40作為位元線BL之接觸插塞CBL發揮功能。
於孔HL1之底面附近，絕緣層43之一部分與同一層中之絕緣層41被去除。於導電層40中設置有向側面突出之連接部57。連接部57之底面連接於導電層39。即，導電層40之底面電性連接於導電層60，且經由突出之連接部57而電性連接於任一層之導電層39(位元線BL)。例如，連接部57之上表面之高度位置較設置於上方之導電層39之底面低。
導電層40與導電層511連接，且經由導電插塞521與各位元線BL連接。以此種方式，各位元線BL連接於接觸插塞CBL。圖4中僅示出位元線BL0與導電層39連接之情況，但與位元線BL0同樣地，其他位元線BL2、BL4及BL6亦分別經由對應之導電層及導電插塞而連接於導電層 39。如圖6所示，例如，自上層數起為第4層之導電層39經由作為接觸插塞CBL發揮功能之導電層40、導電層511及導電插塞521而電性連接於位元線BL6。與自上層數起為第4層之導電層39同樣地，自上層數起為第5層之導電層39電性連接於位元線BL4，自上層數起為第6層之導電層39電性連接於位元線BL2，自上層數起為第7層之導電層39電性連接於位元線BL0。又，圖6中示出底面到達自上層數起為第4層之導電層39之孔HL1、底面到達自上層數起為第5層之導電層39之孔HL1、底面到達自上層數起為第6層之導電層39之孔HL1、及底面到達自上層數起為第7層之導電層39之孔HL1。
<5.記憶胞區域、選擇閘極區域、源極區域、階梯接點區域之構造>
圖7係表示圖4及圖5所示之非揮發性半導體記憶裝置1所具備之選擇閘極線、位元線、源極線之構成之圖。圖7所示之構成係一例，一實施方式之非揮發性半導體記憶裝置之記憶胞陣列18之構成並不限定於圖7所示之例。有時省略與圖1~圖6相同或類似之構成之說明。
如圖7所示，第1記憶體構成MR(第1 MR)及第2記憶體構成MR(第2 MR)包含偶數位元線BL(even)側之源極區域CELEA、偶數位元線BL(even)側之選擇閘極區域SGEA、記憶胞陣列18之記憶胞區域MTA、奇數位元線BL(odd)側之選擇閘極區域SGOA、及奇數位元線BL(odd)側之源極區域CELOA。
第1記憶體構成MR(第1 MR)與第2記憶體構成MR(第2 MR)例如相對於與奇數位元線BL(odd)對應之階梯接點區域SCDOA對稱地設置。又，第1記憶體構成MR(第1 MR)與第2記憶體構成MR(第2 MR) 例如相對於與偶數位元線BL(even)對應之階梯接點區域SCDEA對稱地設置。於一實施方式之記憶胞陣列18中，第1記憶體構成MR(第1 MR)與第2記憶體構成MR(第2 MR)對稱地設置之構成於X方向及Y方向上重複地配置。
於第1記憶體構成MR(第1 MR)中，於源極區域CELEA中，例如，源極線CELSRC經由源極線柱SLP而電性連接於記憶體組MGo1及記憶體組MGo5。於選擇閘極區域SGEA及選擇閘極區域SGOA中，選擇閘極線SG(省略圖示)經由選擇閘極線柱SGP而電性連接於各選擇電晶體ST之閘極電極。於記憶胞區域MTA中，例如，字元線WLIo0e3經由字元線柱WLP而電性連接於記憶胞電晶體MT0Io之閘極電極及記憶胞電晶體MT3Ie之閘極電極，字元線WLOo3e0經由字元線柱WLP而電性連接於記憶胞電晶體MT0Oe之閘極電極及記憶胞電晶體MT3Oo之閘極電極。
例如，於與偶數位元線BL(even)對應之階梯接點區域SCDEA中，由導電層39形成之位元線BLPE經由接觸插塞CBL4與設置於該導電層39(例如，圖6所示之自上往下數為第4層之導電層39)之所有記憶體組MGe(包含記憶體組MGe0、記憶體組MGe4)電性連接。又，由另一個導電層39形成之位元線BLPE經由接觸插塞CBL0與設置於該另一個導電層39(例如，圖6所示之自上往下數為第6層之導電層39)之所有記憶體組MGe電性連接。
例如，於與奇數位元線BL(odd)對應之階梯接點區域SCDOA中，由又一個導電層39形成之位元線BLPE經由接觸插塞CBL1與設置於該又一個導電層39(例如，圖6所示之自上往下數為第3層之導電層 39)之所有記憶體組MGo(包含記憶體組MGo1、記憶體組MGo5)電性連接。又，由進而不同之導電層39形成之位元線BLPE經由接觸插塞CBL5與設置於該進而不同之導電層39(例如，圖6所示之自上往下數為第5層之導電層39)之所有記憶體組MGo電性連接。
<6.寫入動作之概要>
對圖2及圖3所示之記憶胞陣列18之動作方法進行說明。將半導體層31之層數設為k時，由記憶體溝槽MTR分離之區域(各記憶體區域MR)包含沿Z方向積層之k個記憶體組MG。
以半導體層31之層數k=12之情形為例進行說明。於該情形時，將12層記憶體組MG(記憶體串對)積層。又，12層記憶體組MG(記憶體串對)中，於Y方向上配置於相同位置之各層記憶體串MS電性連接於同一條選擇閘極線SG。例如，12層記憶體組MG(記憶體串對)中，於Y方向上配置於相同位置之各層記憶體串MSIe及MSIo電性連接於同一條選擇閘極線SG。換言之，12層記憶體組MG(記憶體串對)中，於Y方向上配置於相同位置之各層記憶體串MSIe及MSIo屬於同一個串單元SU。
例如，一實施方式之非揮發性半導體記憶裝置1於寫入動作中重複執行程式迴路。程式迴路包含EVEN編程動作、ODD編程動作及驗證動作。EVEN編程動作及ODD編程動作係如下動作，即，藉由在選擇之記憶胞電晶體MT中將電子注入至電荷儲存層，而使該選擇之記憶胞電晶體MT之閾值電壓上升。或者，EVEN編程動作及ODD編程動作係如下動作，即，藉由禁止將電子注入至電荷儲存層，而使選擇之記憶胞電晶體MT之閾值電壓維持。驗證動作係如下動作，即，藉由繼EVEN編程動作及ODD編程動作之後使用驗證電壓進行讀出之動作，而確認選擇之記憶 胞電晶體MT之閾值電壓是否已達到目標位準。選擇之記憶胞電晶體MT於閾值電壓達到目標位準之後被禁止寫入。
於一實施方式之非揮發性半導體記憶裝置1中，藉由重複執行包含如以上般說明之EVEN編程動作、ODD編程動作及驗證動作之程式迴路，而使選擇之記憶胞電晶體MT之閾值電壓上升至目標位準。
電荷儲存層中儲存之電子有時以不穩定之狀態儲存。因此，存在如下情況，即，自上述編程動作已結束之時間點起，記憶胞電晶體MT之電荷儲存層中儲存之電子隨時間經過而自電荷儲存層釋放。若電子自電荷儲存層釋放，則記憶胞電晶體MT之閾值電壓降低。因此，於寫入動作完成後執行之讀出動作中，為了應對隨時間經過有可能產生之此種記憶胞電晶體之閾值電壓之降低，而使用較驗證電壓低之讀出電壓進行讀出動作。再者，讀出動作亦可包含驗證動作。又，於一實施方式中，非揮發性半導體記憶裝置1之各動作包含於各動作方法中。更具體而言，非揮發性半導體記憶裝置1之寫入動作包含於寫入動作方法中，非揮發性半導體記憶裝置1之讀出動作包含於讀出動作方法中，非揮發性半導體記憶裝置1之抹除動作包含於抹除動作方法中，非揮發性半導體記憶裝置1之驗證動作包含於驗證動作方法中。
<6-1.寫入動作之一例>
圖8係表示一實施方式之非揮發性半導體記憶裝置1之記憶胞陣列18中之寫入動作之時序圖之圖。圖8所示之時序圖係表示對各種電路構成要素施加之電壓之時間變化之一例之時序圖。圖8僅為用以表示對各種電路構成要素施加之電壓之概略時序圖。圖8所示之時序圖未必準確地圖示出例如供給至字元線之電壓、選擇閘極線SG之電位之變化。圖8所 示之時序圖係一例，一實施方式之非揮發性半導體記憶裝置之時序圖並不限定於圖8所示之例。有時省略與圖1~圖7相同或類似之構成之說明。
於以下之說明中，著眼於各半導體層31之記憶體串中之記憶體串MSIe及記憶體串MSIo。半導體層31稱為通道層(channel)，將通道層之電位稱為通道電位。將連接於各記憶體串MS中選擇之記憶胞電晶體MT之字元線WL稱為選擇字元線SEL-WL，將連接於除此以外之記憶胞電晶體MT之字元線稱為非選擇字元線USEL-WL。圖8中，選擇字元線SEL-WL以WL中之SEL記載，非選擇字元線USEL-WL以WL中之USEL記載。選擇字元線SEL-WL及非選擇字元線USEL-WL係對所有半導體層共通(全層共通)地被供給。於一實施方式中，與各半導體層31之記憶體串中之包含成為動作對象之記憶胞電晶體MT(被寫入資料(閾值電壓)之記憶胞電晶體MT)之記憶體串電性連接之位元線BL稱為位元線編程(Program)BL。與包含成為動作對象之記憶胞電晶體MT以外之記憶胞電晶體MT(不被寫入資料(閾值電壓)之記憶胞電晶體MT)之記憶體串電性連接之位元線BL稱為位元線禁止(Inhibit)BL。
如圖8所示，於一實施方式之寫入動作中，首先，定序器15執行對於記憶體串MSIe中包含之記憶胞電晶體MT之EVEN編程動作。即，於EVEN編程動作中，使電性連接於偶數位元線BL(even)之記憶體串MS中包含之記憶胞電晶體MT之閾值電壓上升。
如圖8所示，於EVEN編程動作中，定序器15發送使記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、以及記憶體串MSIo中包含之選擇電晶體ST4Io及ST3Io根據與位元線BL之電壓之關係而接通(ON)或斷開(OFF)之信號(例如，發送至偶數選擇閘極線SG4之信號)。例如，發送 至偶數選擇閘極線SG4之信號包含電壓VSG。即，於EVEN編程動作中，定序器15對與記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、以及記憶體串MSIo中包含之選擇電晶體ST4Io及ST3Io之各閘極連接之偶數選擇閘極線SG(even)供給電壓VSG。此時，定序器15發送使記憶體串MSIe中包含之選擇電晶體ST3Ie及ST4Ie、以及記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io無關於位元線BL之電壓而斷開(OFF)之信號(例如，發送至奇數選擇閘極線SG5之信號)。又，對選擇字元線SEL-WL及非選擇字元線USEL-WL供給互不相同之電壓(電壓VPGM、電壓VPASS)。
進而，定序器15對位元線編程BL(偶數)、位元線編程BL(奇數)、位元線禁止BL(奇數)及控制信號STB供給低(Low、L)位準之電壓，對源極線CELSRC及位元線禁止BL(偶數)供給高(High、H)位準之電壓。其結果，於連接於位元線編程BL(偶數)之記憶體串MSIe中，BL側之選擇電晶體ST3及ST4接通，對記憶體串MSIe之通道施加位元線編程BL(偶數)之低位準。
另一方面，於連接於位元線禁止BL(偶數)之記憶體串MSIe中，BL側之選擇電晶體ST1及ST2斷開，記憶體串MSIe之通道成為浮動狀態。其結果，記憶體串MSIe之通道被升壓(boost)。
其結果，一實施方式之非揮發性半導體記憶裝置1於EVEN編程動作中，可使電性連接於偶數位元線BL(even)且藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT之閾值電壓上升。
如圖8所示，於繼EVEN編程動作後之ODD編程動作中，定序器15執行對於記憶體串MSIo中包含之記憶胞電晶體MT之ODD編程動作。定序器15發送使記憶體串MSIo中包含之選擇電晶體ST1Io及 ST2Io、以及記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie根據與位元線BL之電壓之關係而接通(ON)或斷開(OFF)之信號(例如，發送至奇數選擇閘極線SG5之信號)。即，於ODD編程動作中，定序器15對與記憶體串MSIo中包含之選擇電晶體ST1Ie及ST2Ie、以及記憶體串MSIe中包含之選擇電晶體ST4Io及ST3Io之各閘極連接之奇數選擇閘極線SG(odd)供給電壓VSG。此時，定序器15發送使記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie無關於位元線BL之電壓而斷開(OFF)之信號(例如，發送至偶數選擇閘極線SG4之信號)。又，對選擇字元線SEL-WL及非選擇字元線USEL-WL供給互不相同之電壓(電壓VPGM、電壓VPASS)。
進而，定序器15對位元線編程BL(奇數)、位元線編程BL(偶數)、位元線禁止BL(偶數)及控制信號STB供給低(Low、L)位準之電壓，對源極線CELSRC及位元線禁止BL(奇數)供給高(High、H)位準之電壓。其結果，於連接於位元線編程BL(奇數)之記憶體串MSIo中，BL側之選擇電晶體ST1及ST2接通，對記憶體串MSIo之通道施加位元線編程BL(奇數)之低位準。
另一方面，於連接於位元線禁止BL(奇數)之記憶體串MSIo中，BL側之選擇電晶體ST1及ST2斷開，而記憶體串MSIo之通道成為浮動狀態。其結果，記憶體串MSIo之通道被升壓(boost)。
其結果，一實施方式之非揮發性半導體記憶裝置1於ODD編程動作中，可使電性連接於奇數位元線BL(odd)且藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT之閾值電壓上升。
繼而，如圖8所示，於一實施方式之寫入動作中，為了檢 驗編程動作之結果，而定序器15執行對於所有記憶胞電晶體MT之驗證動作(一次驗證動作)。於一實施方式之非揮發性半導體記憶裝置1中之一次驗證動作中，定序器15發送使記憶體串MSIo中包含之選擇電晶體ST1Io、ST2Io、ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie、ST2Ie、ST3Ie及ST4Ie接通(ON)之信號。接通之信號例如包含電壓VSG_READ。
又，定序器15對選擇字元線SEL-WL及非選擇字元線USEL-WL供給互不相同之電壓(電壓VCG、電壓VREAD)。進而，定序器15對位元線編程BL(偶數)及位元線編程BL(奇數)供給高(High、H)位準之電壓，對源極線CELSRC、位元線禁止BL(偶數)及位元線禁止BL(奇數)供給低(Low、L)位準之電壓。
又，定序器15對記憶體串MSIe中包含之記憶胞電晶體MT及記憶體串MSIo中包含之記憶胞電晶體MT之通道供給低(Low、L)位準之電壓，使記憶體串MSIe中包含之記憶胞電晶體MT之通道電位及記憶體串MSIo中包含之記憶胞電晶體MT之通道電位為低(Low、L)位準。進而，定序器15對控制信號STB自低位準轉而供給高位準之電壓。控制信號STB自低位準變成高位準時，控制信號STB被生效。
一實施方式之非揮發性半導體記憶裝置1可於驗證動作(一次驗證動作)中對記憶胞電晶體MT檢驗編程動作之結果。
於一實施方式之非揮發性半導體記憶裝置1中，執行EVEN編程動作之期間有時稱為「第1動作期間」，執行ODD編程動作之期間有時稱為「第2動作期間」，執行驗證動作之期間有時稱為「第3動作期間」。
又，於一實施方式之非揮發性半導體記憶裝置1中，高位 準之電壓有時稱為「第1電壓」或「第6電壓」。高位準之電壓例如為2.2V。低位準之電壓有時稱為「第2電壓」。低位準之電壓例如為0V。電壓VSG有時稱為「第3電壓」。電壓VSG例如為3V。電壓VPGM有時稱為「第4電壓」。電壓VPGM例如為24V。電壓VPASS有時稱為「第5電壓」。電壓VPASS例如為9V。電壓VSG_READ有時稱為「第7電壓」。供給至位元線編程BL之電壓有時稱為「第8電壓」。第8電壓大於第2電壓。電壓VCG有時稱為「第9電壓」。電壓VREAD有時稱為「第10電壓」。第10電壓大於第9電壓。再者，電壓VCG有時成為負電壓。
此處，對比較例(既有之記憶體串沿水平方向延伸之三維NAND型快閃記憶體)之編程動作進行說明。例如，於圖2及圖3所示之一實施方式之非揮發性半導體記憶裝置1中，電性連接於記憶體組MGe之位元線BL(偶數)於X方向上設置於電性連接於記憶體組MGo之位元線BL(奇數)之相反側。另一方面，比較例之三維NAND型快閃記憶體中，電性連接於記憶體組MGe之位元線BL(偶數)於X方向上設置於電性連接於記憶體組MGo之位元線BL(奇數)之同一側，記憶體組MGe與記憶體組MGo連接於共通之位元線BL。
於比較例之三維NAND型快閃記憶體中，例如對記憶體組MGe中包含之記憶胞電晶體MT執行編程動作時，使記憶體串MSIe之選擇電晶體ST1及記憶體串MSOe之選擇電晶體ST2或者記憶體串MSIe之選擇電晶體ST2及記憶體串MSOe之選擇電晶體ST1接通。其結果，與記憶體組MGe鄰接之記憶體組MGo成為略微選擇之狀態(半選擇狀態)。此處，與記憶體組MGe鄰接之記憶體組MGo係不執行編程動作之記憶體串。與記憶體組MGe鄰接之記憶體組MGo連接於共通之位元線BL，因此，半選擇 狀態之與記憶體組MGe鄰接之記憶體組MGo被供給基於供給至位元線BL之電壓之電流。半選擇狀態之與記憶體組MGe鄰接之記憶體組MGo無法將該電流充分地截止。換言之，半選擇狀態之與記憶體組MGe鄰接之記憶體組MGo不自位元線BL電性切斷。其結果，於記憶體組MGe中包含之記憶胞電晶體MT之編程動作中，即便與記憶體組MGe鄰接之記憶體組MGo之通道被供給電壓，與記憶體組MGe鄰接之記憶體組MGo之通道仍不會充分地升壓，因此，有可能會發生對不執行編程動作且與記憶體組MGe鄰接之記憶體組MGo中包含之記憶胞電晶體MT之誤寫入。
另一方面，於一實施方式之非揮發性半導體記憶裝置1中，對記憶體串MSIe中包含之記憶胞電晶體MT執行編程動作時，使記憶體串MSIe之選擇電晶體ST1及ST2接通。因此，與記憶體串MSIe之選擇電晶體ST1及ST2共有選擇閘極線SG且與記憶體串MSIe鄰接之記憶體串MSIo之選擇電晶體ST3及ST4亦接通。其結果，與記憶體串MSIe鄰接之記憶體串MSIo亦被選擇。如上所述，於一實施方式之非揮發性半導體記憶裝置1中，記憶體串MSIe與記憶體串MSIo連接於互不相同之位元線BL(BL(偶數)、BL(奇數))。即便記憶體串MSIe被選擇時使得記憶體串MSIo被選擇，仍可對位元線BL(奇數)供給低位準之電壓。其結果，基於供給至位元線BL之電壓之電流不會流動於不執行編程動作之記憶體串MSIo。因此，當記憶體串MSIo之通道被供給電壓時，記憶體串MSIo之通道會充分地升壓。於一實施方式之非揮發性半導體記憶裝置1中，記憶體串不會成為半選擇狀態。其結果，於一實施方式之非揮發性半導體記憶裝置1中，抑制對不執行編程動作之記憶體串MSIo中包含之記憶胞電晶體MT之誤寫入。
<6-2.第1動作期間之例>
返回至圖8繼續說明。定序器15(圖1)施加(供給)對於選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB之電壓。
具體而言，定序器15控制電壓產生電路17(圖1)、行解碼器22(圖1)、列解碼器19(圖1)及感測放大器模組20(圖1)，電壓產生電路17、行解碼器22、列解碼器19或感測放大器模組20對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB施加(供給)電壓。
使用定序器15執行EVEN編程動作。執行EVEN編程動作之期間係第1動作期間。
第1動作期間開始時，定序器15對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB供給低(Low、L)位準之電壓。低位準之電壓例如為電壓VSS。
對在第1動作期間之時刻t00至時刻t01施加至各信號線之電壓等進行說明。選擇字元線SEL-WL、非選擇字元線USEL-WL、位元線 編程BL(偶數)、選擇閘極線SG4、記憶體串MSIe之記憶胞電晶體MT之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之記憶胞電晶體MT之通道及控制信號STB被供給低(Low、L)位準之電壓。源極線CELSRC及位元線禁止BL(偶數)自低位準之電壓轉而被供給高(High、H)位準之電壓。
對在第1動作期間之時刻t01至時刻t02施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自低位準之電壓轉而被供給電壓VPASS之後，被供給電壓VPGM。又，選擇字元線SEL-WL被供給電壓VPGM之後，被供給電壓VPASS。非選擇字元線USEL-WL自低位準之電壓轉而被供給電壓VPASS。源極線CELSRC及位元線禁止BL(偶數)被供給高位準之電壓。位元線編程BL(偶數)、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5及控制信號STB被供給低位準之電壓。選擇閘極線SG4自低位準之電壓轉而被供給電壓VSG。此時，記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、以及記憶體串MSIo中包含之選擇電晶體ST4Io及ST3Io根據與位元線BL之電壓之關係而成為接通(ON)狀態或斷開(OFF)狀態，記憶體串MSIe中包含之選擇電晶體ST3Ie及ST4Ie、以及記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io成為斷開(OFF)狀態。連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道被供給低位準之電壓，使連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道電位為低位準。連接於位元線禁止BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道電位、及記憶體串MSIo之記憶胞電晶體MT之通道電位上升至電壓VPASS，連接於位元線禁止BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道、及記憶體串 MSIo之記憶胞電晶體MT之通道被升壓(boost)。於連接於位元線編程BL(偶數)之記憶體串MSIe中，連接有選擇字元線SEL-WL之記憶胞電晶體MT之閘極電極被供給電壓VPGM，因此，與低位準之通道之間被施加電壓VPGM，使連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之閾值電壓上升。
對在第1動作期間之時刻t02至時刻t03施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自電壓VPASS轉而被供給低位準之電壓。非選擇字元線USEL-WL自電壓VPASS轉而被供給低位準之電壓。源極線CELSRC及位元線禁止BL(偶數)被供給高位準之電壓。位元線編程BL(偶數)、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5及控制信號STB被供給低位準之電壓。選擇閘極線SG4被供給電壓VSG。此時，記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、以及記憶體串MSIo中包含之選擇電晶體ST4Io及ST3Io根據與位元線BL之電壓之關係而為接通(ON)狀態或斷開(OFF)狀態，記憶體串MSIe中包含之選擇電晶體ST3Ie及ST4Ie、以及記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io為斷開(OFF)狀態。連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道電位為低位準。連接於位元線禁止BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之通道電位、及記憶體串MSIo之記憶胞電晶體MT之通道電位與字元線WL之電壓自電壓VPASS降低至低位準之電壓同時地降低至低位準之電壓。連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT之閘極電極被供給低位準之電壓，連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT為斷開狀態。因此，連接於位元線編程BL(偶數)之記憶體串MSIe之記憶胞電晶體MT保存上升後之閾 值電壓。
對在第1動作期間之時刻t03之後施加至各信號線之電壓等進行說明。選擇字元線SEL-WL、非選擇字元線USEL-WL、位元線編程BL(偶數)、記憶體串MSIe之記憶胞電晶體MT之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之記憶胞電晶體MT之通道及控制信號STB被供給低(Low、L)位準之電壓。位元線禁止BL(偶數)自高位準之電壓轉而被供給低位準之電壓。選擇閘極線SG4自電壓VSG轉而被供給低位準之電壓。此時，記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、記憶體串MSIo中包含之選擇電晶體ST4Io及ST3Io、記憶體串MSIe中包含之選擇電晶體ST3Ie及ST4Ie、以及記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io為斷開(OFF)狀態。
如以上所說明般，第1動作期間結束。於第1動作期間(EVEN編程動作之期間)，一實施方式之非揮發性半導體記憶裝置1使電性連接於偶數位元線BL(even)且藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT之閾值電壓上升，藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT可保存上升後之閾值電壓。
<6-3.第2動作期間之例>
於第2動作期間，定序器15(圖1)與第1動作期間同樣地，控制電壓產生電路17(圖1)、行解碼器22(圖1)、列解碼器19(圖1)及感測放大器模組20(圖1)，電壓產生電路17、行解碼器22、列解碼器19或感測放大器模組20對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇 數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB施加(供給)電壓。
使用定序器15，繼EVEN編程動作之後執行ODD編程動作。執行ODD編程動作之期間係第2動作期間。
繼第1動作期間之後開始第2動作期間時，定序器15與第1動作期間同樣地，對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB供給低(Low、L)位準之電壓。
對在第2動作期間之時刻t10至時刻t11施加至各信號線之電壓等進行說明。選擇字元線SEL-WL、非選擇字元線USEL-WL、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之記憶胞電晶體MT之通道、位元線編程BL(奇數)、選擇閘極線SG5、記憶體串MSIo之記憶胞電晶體MT之通道及控制信號STB被供給低位準之電壓。源極線CELSRC被供給高位準之電壓。位元線禁止BL(奇數)自低位準之電壓轉而被供給高(High、H)位準之電壓。
對在第2動作期間之時刻t11至時刻t12施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自低位準之電壓轉而被供給電壓VPASS之後，被供給電壓VPGM。又，選擇字元線SEL-WL被供給電壓VPGM之後，被供給電壓VPASS。非選擇字元線USEL-WL自低位準之電壓轉而被供給電壓VPASS。源極線CELSRC及位元線禁止BL(奇數)被供給高位準之電壓。位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘 極線SG4、位元線編程BL(奇數)及控制信號STB被供給低位準之電壓。選擇閘極線SG5自低位準之電壓轉而被供給電壓VSG。此時，記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io、以及記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie根據與位元線BL之電壓之關係而成為接通(ON)狀態或斷開(OFF)狀態，記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie成為斷開(OFF)狀態。連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道被供給低位準之電壓，使連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道電位為低位準。連接於位元線禁止BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道電位、及記憶體串MSIe之記憶胞電晶體MT之通道電位上升至電壓VPASS，連接於位元線禁止BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道、及記憶體串MSIe之記憶胞電晶體MT之通道被升壓(boost)。在連接於位元線編程BL(奇數)之記憶體串MSIo中，連接有選擇字元線SEL-WL之記憶胞電晶體MT之閘極電極被供給電壓VPGM，因此，與低位準之通道之間被施加電壓VPGM，使連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之閾值電壓上升。
對在第2動作期間之時刻t12至時刻t13施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自電壓VPASS轉而被供給低位準之電壓。非選擇字元線USEL-WL自電壓VPASS轉而被供給低位準之電壓。源極線CELSRC及位元線禁止BL(奇數)被供給高位準之電壓。位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、位元線編程BL(奇數)及控制信號STB被供給低位準之電壓。選擇閘極線SG5被供給電壓VSG。 此時，記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io、以及記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie根據與位元線BL之電壓之關係而為接通(ON)狀態或斷開(OFF)狀態，記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie為斷開(OFF)狀態。連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道電位為低位準。連接於位元線禁止BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之通道電位、及記憶體串MSIe之記憶胞電晶體MT之通道電位與字元線WL之電壓自電壓VPASS降低至低位準之電壓同時地降低至低位準之電壓。連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT之閘極電極被供給低位準之電壓，連接於位元線編程BL(奇數)之記憶體串MSIo之記憶胞電晶體MT為斷開狀態。因此，連接於位元線編程BL(奇數)之MSIo之記憶胞電晶體MT保存上升後之閾值電壓。
對在第2動作期間之時刻t13之後施加至各信號線之電壓等進行說明。選擇字元線SEL-WL、非選擇字元線USEL-WL、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之記憶胞電晶體MT之通道、位元線編程BL(奇數)、記憶體串MSIo之記憶胞電晶體MT之通道及控制信號STB被供給低(Low、L)位準之電壓。位元線禁止BL(奇數)自高位準之電壓轉而被供給低位準之電壓。選擇閘極線SG5自電壓VSG轉而被供給低位準之電壓。此時，記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io、記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie、記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie為斷開(OFF)狀態。
如以上所說明般，第2動作期間結束。於第2動作期間 (ODD編程動作之期間)，一實施方式之非揮發性半導體記憶裝置1使電性連接於奇數位元線BL(odd)且藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT之閾值電壓上升，藉由選擇字元線SEL-WL選擇之記憶胞電晶體MT可保存上升後之閾值電壓。
<6-4.第3動作期間之例>
於第3動作期間，定序器15(圖1)與第2動作期間同樣地，控制電壓產生電路17(圖1)、行解碼器22(圖1)、列解碼器19(圖1)及感測放大器模組20(圖1)，電壓產生電路17、行解碼器22、列解碼器19或感測放大器模組20對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB施加(供給)電壓。
使用定序器15，繼ODD編程動作之後執行一次驗證動作。執行一次驗證動作之期間係第3動作期間。
繼第2動作期間之後開始第3動作期間時，定序器15與第2動作期間同樣地，對選擇字元線SEL-WL、非選擇字元線USEL-WL、源極線CELSRC、位元線編程BL(偶數)、位元線禁止BL(偶數)、選擇閘極線SG4、記憶體串MSIe之通道、位元線編程BL(奇數)、位元線禁止BL(奇數)、選擇閘極線SG5、記憶體串MSIo之通道及控制信號STB供給低(Low、L)位準之電壓。
對在第3動作期間之時刻t20至時刻t23施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自低位準之電壓轉而被供給電壓 VCG。非選擇字元線USEL-WL自低位準之電壓轉而被供給電壓VREAD。源極線CELSRC、位元線禁止BL(偶數)、記憶體串MSIe之記憶胞電晶體MT之通道、位元線禁止BL(奇數)及記憶體串MSIo之記憶胞電晶體MT之通道被供給低位準之電壓。位元線編程BL(偶數)、位元線編程BL(奇數)自低位準之電壓轉而被供給高(High、H)位準之電壓。選擇閘極線SG4及選擇閘極線SG5自低位準之電壓轉而被供給電壓VSG_READ。此時，記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie、記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io、以及記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie成為接通(ON)狀態。
於第3動作期間之時刻t20至時刻t21，控制信號STB被供給低位準之電壓。於第3動作期間之時刻t21至時刻t22，控制信號STB自低位準之電壓轉而被供給高位準之電壓。於第3動作期間之時刻t21至時刻t22，選擇字元線SEL-WL被供給電壓VCG，控制信號STB自低位準之電壓變成高位準之電壓時，控制信號STB被生效。此處，電壓VCG為任意讀出電壓。其結果，基於任意讀出電壓VCG，藉由選擇字元線SEL-WL選擇之記憶體串MS之記憶胞電晶體MT所保存之閾值電壓被讀出。自藉由選擇字元線SEL-WL選擇之記憶體串MS之記憶胞電晶體MT讀出之閾值電壓被傳輸至感測放大器模組20中之鎖存電路(鎖存電路ADL、BDL、CDL、XDL)。感測放大器模組20判定基於任意讀出電壓VCG讀出之閾值電壓為“0”還是“1”。鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存所讀出之閾值電壓。繼而，於第3動作期間之時刻t22至時刻t23，控制信號STB自高位準之電壓轉而被供給低位準之電壓。當控制信號STB自高位準 之電壓變成低位準之電壓時，控制信號STB被失效。
對在第3動作期間之時刻t23至時刻t24、及時刻t24之後施加至各信號線之電壓等進行說明。選擇字元線SEL-WL自電壓VCG轉而被供給低位準之電壓。非選擇字元線USEL-WL自電壓VREAD轉而被供給低位準之電壓。源極線CELSRC、位元線禁止BL(偶數)、記憶體串MSIe之記憶胞電晶體MT之通道、位元線禁止BL(奇數)、記憶體串MSIo之記憶胞電晶體MT之通道及控制信號STB被供給低(Low、L)位準之電壓。位元線編程BL(偶數)及位元線編程BL(奇數)自高位準之電壓轉而被供給低位準之電壓。選擇閘極線SG4及選擇閘極線SG5自電壓VSG_READ轉而被供給低位準之電壓。此時，記憶體串MSIo中包含之選擇電晶體ST1Io及ST2Io、記憶體串MSIe中包含之選擇電晶體ST4Ie及ST3Ie、記憶體串MSIo中包含之選擇電晶體ST3Io及ST4Io、以及記憶體串MSIe中包含之選擇電晶體ST1Ie及ST2Ie為斷開(OFF)狀態。
如以上所說明般，第3動作期間結束。於第3動作期間(驗證動作之期間)，一實施方式之非揮發性半導體記憶裝置1可讀出藉由選擇字元線SEL-WL選擇之記憶體串MS之記憶胞電晶體MT中記憶之閾值電壓，並檢驗編程動作之結果。
<7.感測放大器單元之電路構成>
接下來，對感測放大器單元SAU之電路構成之一例進行說明。圖9係感測放大器單元SAU之電路構成之一例。再者，圖9所示之感測放大器單元SAU之電路構成係一例，一實施方式之非揮發性半導體記憶裝置之感測放大器單元SAU之電路構成並不限定於圖9所示之例。有時省略與圖1~圖8相同或類似之構成之說明。
感測放大器模組20包含與位元線BL1~BLm(m為2以上之自然數)分別建立關聯之複數個感測放大器單元SAU。於圖9中，抽選1個感測放大器單元SAU之電路構成並加以表示。
感測放大器單元SAU例如可暫時保存被讀出至對應之位元線BL之閾值電壓對應之資料。又，感測放大器單元SAU可使用暫時保存之資料而進行邏輯運算。非揮發性半導體記憶裝置1可使用感測放大器模組20(感測放大器單元SAU)執行一實施方式之讀出動作，詳情將於下文進行敍述。
如圖9所示，感測放大器單元SAU包含感測放大器部SA、以及鎖存電路SDL、ADL、BDL、CDL及XDL。感測放大器部SA以及鎖存電路SDL、ADL、BDL、CDL及XDL以相互能夠收發資料之方式藉由匯流排LBUS連接。
感測放大器部SA例如於讀出動作中，感測被讀出至對應之位元線BL之資料(閾值電壓)，判定與所讀出之閾值電壓對應之資料為“0”還是“1”。感測放大器部SA例如包含p通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體120、n通道MOS電晶體121~128及電容器129。
電晶體120之一端連接於電源線，電晶體120之閘極連接於鎖存電路SDL內之節點INV。電晶體121之一端連接於電晶體120之另一端，電晶體121之另一端連接於節點COM，對電晶體121之閘極輸入控制信號BLX。電晶體122之一端連接於節點COM，對電晶體122之閘極輸入控制信號BLC。電晶體123係高耐壓之MOS電晶體，電晶體123之一端連接於電晶體122之另一端，電晶體123之另一端連接於對應之位元線BL， 對電晶體123之閘極輸入控制信號BLS。
電晶體124之一端連接於節點COM，電晶體124之另一端連接於節點SRC，電晶體124之閘極連接於節點INV。電晶體125之一端連接於電晶體120之另一端，電晶體125之另一端連接於節點SEN，對電晶體125之閘極輸入控制信號HLL。電晶體126之一端連接於節點SEN，電晶體126之另一端連接於節點COM，對電晶體126之閘極輸入控制信號XXL。
電晶體127之一端接地，電晶體127之閘極連接於節點SEN。電晶體128之一端連接於電晶體127之另一端，電晶體128之另一端連接於匯流排LBUS，對電晶體128之閘極輸入控制信號STB。電容器129之一端連接於節點SEN，對電容器129之另一端輸入時脈CLK。
以上所說明之控制信號BLX、BLC、BLS、HLL、XXL及STB例如由定序器15產生。又，對連接於電晶體120之一端之電源線施加例如非揮發性半導體記憶裝置1之內部電源電壓即電壓VDD，對節點SRC施加例如非揮發性半導體記憶裝置1之接地電壓即電壓VSS。
鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存讀出資料。鎖存電路XDL例如連接於資料暫存器21，用於感測放大器單元SAU與輸入輸出電路10之間之資料之輸入輸出。
鎖存電路SDL例如包含反相器130及131、以及n通道MOS電晶體132及133。反相器130之輸入節點連接於節點LAT，反相器130之輸出節點連接於節點INV。反相器131之輸入節點連接於節點INV，反相器131之輸出節點連接於節點LAT。電晶體132之一端連接於節點INV，電晶體132之另一端連接於匯流排LBUS，對電晶體132之閘極輸入控制信號 STI。電晶體133之一端連接於節點LAT，電晶體133之另一端連接於匯流排LBUS，對電晶體133之閘極輸入控制信號STL。例如，於節點LAT處保存之資料相當於保存於鎖存電路SDL之資料，於節點INV處保存之資料相當於保存於節點LAT之資料之反轉資料。鎖存電路ADL、BDL、CDL及XDL之電路構成由於與例如鎖存電路SDL之電路構成相同，故而省略說明。
於以上所說明之感測放大器模組20中，各感測放大器單元SAU判定被讀出至位元線BL之閾值電壓對應之資料之時點基於控制信號STB被生效之時點。於一實施方式中，「定序器15使控制信號STB生效」對應於定序器15使控制信號STB自“L”位準變化為“H”位準。
再者，一實施方式之感測放大器模組20之構成並不限定於此。例如，於感測放大器單元SAU中，閘極被輸入控制信號STB之電晶體128亦可包括p通道MOS電晶體。於該情形時，「定序器15使控制信號STB生效」對應於定序器15使控制信號STB自“H”位準變化為“L”位準。
又，感測放大器單元SAU所具備之鎖存電路之個數可設計成任意個數。於該情形時，鎖存電路之個數例如基於1個記憶胞電晶體MT保存之資料之位元數而設計。又，亦可於1個感測放大器單元SAU經由選擇器而連接複數條位元線BL。
<8.記憶胞電晶體之閾值分佈>
接下來，對記憶胞電晶體MT之閾值分佈之一例進行說明。圖10係表示記憶胞電晶體MT之閾值分佈之一例之閾值分佈圖。再者，圖10所示之記憶胞電晶體MT之閾值分佈係一例，一實施方式之非揮發性半導體記憶裝置之記憶胞電晶體MT之閾值分佈並不限定於圖10所示 之例。有時省略與圖1~圖9相同或類似之構成之說明。
一實施方式之非揮發性半導體記憶裝置1使用例如使1個記憶胞電晶體MT記憶3位元資料之TLC(Triple-LevelCell，三層晶胞)方式作為記憶胞電晶體MT之寫入方式。
圖10分別表示TLC方式中之記憶胞電晶體MT之閾值分佈、3位元資料之分配、讀出電壓及驗證電壓之一例。圖3所示之閾值分佈之縱軸對應於記憶胞電晶體MT之個數，橫軸對應於記憶胞電晶體MT之閾值電壓Vth。
於TLC方式中，複數個記憶胞電晶體MT如圖3所示，形成8個閾值分佈。將該8個閾值分佈(寫入位準)按照閾值電壓由低至高之順序稱為“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。對“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準分配例如如下所示之互不相同之3位元資料。
“ER”位準：“111”(“下位位元/中位位元/上位位元”)資料“A”位準：“011”資料“B”位準：“001”資料“C”位準：“000”資料“D”位準：“010”資料“E”位準：“110”資料“F”位準：“100”資料“G”位準：“101”資料
於相鄰之閾值分佈之間分別設定寫入動作中所使用之驗證電壓。具體而言，分別對應於“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準而設定有驗證電壓AV、BV、CV、DV、EV、FV及GV。
例如，驗證電壓AV設定於“ER”位準中之最大之閾值電 壓與“A”位準中之最小之閾值電壓之間。對記憶胞電晶體MT施加驗證電壓AV時，閾值電壓包含於“ER”位準中之記憶胞電晶體MT成為接通狀態，閾值電壓包含於“A”位準以上之閾值分佈中之記憶胞電晶體MT成為斷開狀態。
又，例如，其他驗證電壓BV、CV、DV、EV、FV及GV亦與驗證電壓AV同樣地設定。驗證電壓BV設定於“A”位準與“B”位準之間，驗證電壓CV設定於“B”位準與“C”位準之間，驗證電壓DV設定於“C”位準與“D”位準之間，驗證電壓EV設定於“D”位準與“E”位準之間，驗證電壓FV設定於“E”位準與“F”位準之間，驗證電壓GV設定於“F”位準與“G”位準之間。
例如，驗證電壓AV可設定為0.8V，驗證電壓BV可設定為1.6V，驗證電壓CV可設定為2.4V，驗證電壓DV可設定為3.1V，驗證電壓EV可設定為3.8V，驗證電壓FV可設定為4.6V，驗證電壓GV可設定為5.6V。但是，驗證電壓AV、BV、CV、DV、EV、FV及GV並不限定於此處所示之例。驗證電壓AV、BV、CV、DV、EV、FV及GV例如亦可於0V~7.0V之範圍內適當階段性地設定。
又，亦可於相鄰之閾值分佈之間設定各讀出動作中所使用之讀出電壓。例如，判定記憶胞電晶體MT之閾值電壓包含於“ER”位準中還是包含於“A”位準以上之讀出電壓AR設定於“ER”位準中之最大之閾值電壓與“A”位準中之最小之閾值電壓之間。
其他讀出電壓BR、CR、DR、ER、FR及GR亦可與讀出電壓AR同樣地設定。例如，讀出電壓BR設定於“A”位準與“B”位準之間，讀出電壓CR設定於“B”位準與“C”位準之間，讀出電壓DR設定 於“C”位準與“D”位準之間，讀出電壓ER設定於“D”位準與“E”位準之間，讀出電壓FR設定於“E”位準與“F”位準之間，讀出電壓GR設定於“F”位準與“G”位準之間。
並且，將讀出通過電壓VREAD設定為較最高之閾值分佈(例如“G”位準)之最大閾值電壓高之電壓。閘極被施加讀出通過電壓VREAD之記憶胞電晶體MT無關於記憶之資料(閾值電壓)而成為接通狀態。
再者，驗證電壓AV、BV、CV、DV、EV、FV及GV例如設定為分別較讀出電壓AR、BR、CR、DR、ER、FR及GR高之電壓。即，驗證電壓AV、BV、CV、DV、EV、FV及GV分別設定為“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準之閾值分佈之下端附近。
例如，於應用以上所說明之資料之分配之情形時，於讀出動作中，下位位元之1頁資料(下位頁資料)根據使用讀出電壓AR及ER之讀出結果而確定。中位位元之1頁資料(中位頁資料)根據使用讀出電壓BR、DR及FR之讀出結果而確定。上位位元之1頁資料(上位頁資料)根據使用讀出電壓CR及GR之讀出結果而確定。如此，下位頁資料、中位頁資料及上位頁資料分別藉由2次、3次及2次讀出動作而確定，因此，該資料之分配被稱為“2-3-2編碼”。
再者，以上所說明之記憶於1個記憶胞電晶體MT之資料(閾值電壓)對應之位元數及對於記憶胞電晶體MT之閾值分佈之資料之分配係一例，並不限定於此處所示之例。例如，亦可將2位元或4位元以上之資料記憶於1個記憶胞電晶體MT中。又，各讀出電壓及讀出通過電壓可於 各方式中設定為相同之電壓值，亦可設定為不同之電壓值。
<9.感測放大器模組動作之一例>
圖11係用以說明一實施方式之非揮發性半導體記憶裝置1所具備之感測放大器模組20之驗證動作之一例之圖。圖12及圖13係用以說明一實施方式之非揮發性半導體記憶裝置1所具備之感測放大器模組20之編程動作之一例之圖。圖14係用以說明一實施方式之非揮發性半導體記憶裝置1之驗證動作之一例之圖。圖15及圖16係用以說明一實施方式之非揮發性半導體記憶裝置1之編程動作之一例之圖。一實施方式之感測放大器模組20之動作例並不限定於圖11~圖16所示之構成。於圖11~圖16之說明中，有時省略與圖1~圖10相同或類似之構成之說明。
如圖11~圖13所示，感測放大器模組20例如包含感測放大器單元SAU0~SAU7。感測放大器單元SAU0~SAU7分別與位元線BL0~BL7建立關聯。各感測放大器單元SAU0~SAU7之電路構成與圖9所示之感測放大器單元SAU之電路構成相同。
如圖11所示，於驗證動作中，各感測放大器單元SAU0~SAU7例如將電性連接於位元線BL0~BL7之記憶胞電晶體MT全部作為動作對象(圖中為○)。於驗證動作中，各感測放大器單元SAU0~SAU7感測自電性連接於對應之位元線BL之所有記憶胞電晶體MT讀出之資料(閾值電壓)，判定與所讀出之閾值電壓對應之資料為“0”還是“1”。鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存與所讀出之閾值電壓對應之資料。
例如，利用圖14，對驗證動作時之電性連接於位元線BL(偶數)之記憶體串MSIe中包含之記憶胞電晶體MT1、及電性連接於位 元線BL(奇數)之記憶體串MSIo中包含之記憶胞電晶體MT2之電流路徑進行說明。亦適當參照圖8所示之時序圖。
如圖8所示，於驗證動作期間(第3動作期間)之時刻t20至時刻t23，選擇字元線SEL-WL(字元線WLIo2e1(圖14))被供給電壓VCG，非選擇字元線USEL-WL(字元線WLIo0e3、字元線WLIo1e2、字元線WLIo3e0、字元線WLOo0e3、字元線WLOo1e2、字元線WLOo2e1及字元線WLOo3e0(圖14))被供給電壓VREAD。選擇閘極線SG4及選擇閘極線SG5被供給電壓VSG_READ。源極線CELSRC、位元線禁止BL(偶數)、記憶體串MSIe之記憶胞電晶體MT之通道、位元線禁止BL(奇數)、及記憶體串MSIo之記憶胞電晶體MT之通道被供給低位準之電壓。位元線編程BL(偶數)(位元線(偶數)(圖14))、位元線編程BL(奇數)(位元線(奇數)(圖14))被供給高位準之電壓。
其結果，記憶體串MSIe中包含之選擇電晶體ST1及ST2、以及記憶體串MSIe中包含之選擇電晶體ST4及ST3成為接通(ON)狀態，電流(圖14之箭頭)自位元線編程BL(偶數)(位元線BL(偶數)(圖14))流動至源極線CWLSRC。在電性連接於位元線BL(even)之記憶體串MSIe中，連接有選擇字元線SEL-WL(字元線WLIo2e1)之記憶胞電晶體MT1中保存之資料(閾值電壓)被讀出。連接於位元線BL(偶數)(圖14)之感測放大器單元SAU感測自連接於位元線BL(偶數)(圖14)之記憶體串MSIo中包含之記憶胞電晶體MT2讀出之資料(閾值電壓)，判定與所讀出之閾值電壓對應之資料為“0”還是“1”。進而，鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存與所讀出之閾值電壓對應之資料。
以相同之方式，記憶體串MSIo中包含之選擇電晶體ST3及 ST4、以及記憶體串MSIo中包含之選擇電晶體ST1及ST2成為接通(ON)狀態，電流(圖14之箭頭)自位元線編程BL(奇數)(位元線BL(奇數)(圖14))流動至源極線CWLSRC，藉由選擇字元線SEL-WL(字元線WLIo2e1)選擇且電性連接於位元線BL(奇數)之記憶體串MSIo中包含之記憶胞電晶體MT2所保存之資料(閾值電壓)被讀出。連接於位元線BL(奇數)(圖14)之感測放大器單元SAU感測自連接於位元線BL(奇數)(圖14)之記憶體串MSIo中包含之記憶胞電晶體MT2讀出之資料(閾值電壓)，判定與所讀出之閾值電壓對應之資料為“0”還是“1”。進而，鎖存電路SDL、ADL、BDL、CDL及XDL暫時保存與所讀出之閾值電壓對應之資料。
另一方面，於編程動作中，第偶數個感測放大器單元SAU0、SAU2、SAU4、SAU6於與第奇數個感測放大器單元SAU1、SAU3、SAU5、SAU7不同之時點進行動作。
例如，如圖12及圖13所示，第偶數個感測放大器單元SAU0、SAU2、SAU4、SAU6與第奇數個感測放大器單元SAU1、SAU3、SAU5、SAU7交替地動作。
具體而言，如圖12所示，於EVEN編程動作(第1動作期間)中，電性連接於與第偶數個感測放大器單元SAU0、SAU2、SAU4、SAU6對應之第偶數條位元線BL0、BL2、BL4、BL6之記憶胞電晶體MT成為動作對象(圖中為○)，電性連接於與第奇數個感測放大器單元SAU1、SAU3、SAU5、SAU7對應之第奇數條位元線BL1、BL3、BL5、BL7之記憶胞電晶體MT不成為動作對象(圖中為×)。
例如，利用圖15，對EVEN編程動作(第1動作期間)時之電性連接於位元線BL(偶數)之記憶體串MSIe中包含之記憶胞電晶體MT1、 及電性連接於位元線BL(奇數)之記憶體串MSIo中包含之記憶胞電晶體MT2之電流路徑進行說明。亦適當參照圖8所示之時序圖。
如圖8所示，於EVEN編程動作(第1動作期間)之時刻t01至時刻t02，選擇字元線SEL-WL(字元線WLIo2e1(圖15))被供給電壓VPGM，非選擇字元線USEL-WL(字元線WLIo0e3、字元線WLIo1e2、字元線WLIo3e0、字元線WLOo0e3、字元線WLOo1e2、字元線WLOo2e1及字元線WLOo3e0(圖15))被供給電壓VPASS。源極線CELSRC及位元線禁止BL(偶數)被供給高位準之電壓。位元線編程BL(偶數)(位元線(偶數)(圖15))、位元線編程BL(奇數)(位元線(奇數)(圖15))、位元線禁止BL(奇數)、選擇閘極線SG5被供給低位準之電壓。選擇閘極線SG4被供給電壓VSG。
其結果，記憶體串MSIe中包含之選擇電晶體ST1及ST2成為接通(ON)狀態，記憶體串MSIe中包含之選擇電晶體ST4及ST3成為斷開(OFF)狀態，電流(圖15之箭頭)自位元線編程BL(偶數)(位元線BL(偶數)(圖15))流動至記憶體串MSIe中包含之選擇電晶體ST3附近。另一方面，記憶體串MSIo中包含之選擇電晶體ST3及ST4成為接通(ON)狀態，記憶體串MSIo中包含之選擇電晶體ST1及ST2成為斷開(OFF)狀態，電流幾乎不自位元線編程BL(奇數)(位元線BL(奇數)(圖15))流動。連接於位元線編程BL(偶數)(位元線BL(偶數)(圖15))之記憶體串MSIe之記憶胞電晶體MT3、MT2及MT0之通道電位成為低位準。在電性連接於位元線編程BL(偶數)(位元線BL(偶數)(圖15))之記憶體串MSIe中，連接有選擇字元線SEL-WL(字元線WLIo2e1)之記憶胞電晶體MT1之閘極電極被供給電壓VPGM。其結果，向連接於位元線編程BL(偶數)(位元線BL(偶數)(圖15)) 之記憶體串MSIe中包含之記憶胞電晶體MT1與低位準之通道之間施加電壓VPGM，於記憶體串MSIe之記憶胞電晶體MT1中編程所需之資料(閾值電壓)。
使用定序器15(圖1)，繼EVEN編程動作(第1動作期間)之後執行驗證動作期間(第3動作期間)。此時，電性連接於與圖12所示之第偶數個感測放大器單元SAU0、SAU2、SAU4、SAU6對應之第偶數條位元線BL0、BL2、BL4、BL6之記憶胞電晶體MT成為驗證動作之對象。
又，如圖13所示，於繼EVEN編程動作(第1動作期間)之後之ODD編程動作(第2動作期間)中，電性連接於與第奇數個感測放大器單元SAU1、SAU3、SAU5、SAU7對應之第奇數條位元線BL1、BL3、BL5、BL7之記憶胞電晶體MT成為動作對象(圖中為O)，電性連接於與第偶數個感測放大器單元SAU0、SAU2、SAU4、SAU6對應之第偶數條位元線BL0、BL2、BL4、BL6之記憶胞電晶體MT不成為動作對象(圖中為×)。
例如，利用圖16，對ODD編程動作(第2動作期間)時之電性連接於位元線BL(奇數)之記憶體串MSIo中包含之記憶胞電晶體MT2、及電性連接於位元線BL(偶數)之記憶體串MSIe中包含之記憶胞電晶體MT1之電流路徑進行說明。亦適當參照圖8所示之時序圖。
如圖8所示，於ODD編程動作(第2動作期間)之時刻t21至時刻t22，選擇字元線SEL-WL(字元線WLIo2e1(圖16))被供給電壓VPGM，非選擇字元線USEL-WL(字元線WLIo0e3、字元線WLIo1e2、字元線WLIo3e0、字元線WLOo0e3、字元線WLOo1e2、字元線WLOo2e1及字元線WLOo3e0(圖16))被供給電壓VPASS。源極線CELSRC及位元線 禁止BL(奇數)被供給高位準之電壓。位元線編程BL(奇數)(位元線(奇數)(圖16))、位元線編程BL(偶數)(位元線(偶數)(圖16))、位元線禁止BL(偶數)、選擇閘極線SG4被供給低位準之電壓。選擇閘極線SG5被供給電壓VSG。
其結果，記憶體串MSIo中包含之選擇電晶體ST1及ST2成為接通(ON)狀態，記憶體串MSIo中包含之選擇電晶體ST4及ST3成為斷開(OFF)狀態，電流(圖16之箭頭)自位元線編程BL(奇數)(位元線BL(奇數)(圖16))流動至記憶體串MSIo中包含之選擇電晶體ST0附近。另一方面，記憶體串MSIe中包含之選擇電晶體ST3及ST4成為接通(ON)狀態，記憶體串MSIe中包含之選擇電晶體ST1及ST2成為斷開(OFF)狀態，電流幾乎不自位元線編程BL(偶數)(位元線BL(偶數)(圖16))流動。連接於位元線編程BL(奇數)(位元線BL(奇數)(圖16))之記憶體串MSIo之記憶胞電晶體MT3、MT1及MT0之通道電位成為低位準。在電性連接於位元線編程BL(奇數)(位元線BL(奇數)(圖16))之記憶體串MSIo中，連接有選擇字元線SEL-WL(字元線WLIo2e1)之記憶胞電晶體MT2之閘極電極被供給電壓VPGM。其結果，向電性連接於位元線編程BL(奇數)(位元線BL(奇數)(圖16))之記憶體串MSIo中包含之記憶胞電晶體MT2與低位準之通道之間施加電壓VPGM，於記憶體串MSIo之記憶胞電晶體MT2中編程所需之資料(閾值電壓)。
使用定序器15(圖1)，繼ODD編程動作(第2動作期間)之後執行驗證動作期間(第3動作期間)。此時，電性連接於與圖13所示之第奇數個感測放大器單元SAU1、SAU3、SAU5、SAU7對應之第奇數條位元線BL1、BL3、BL5、BL7之記憶胞電晶體MT成為驗證動作之對象。
再者，亦可為於第1動作期間，第奇數個感測放大器單元成為動作對象，第偶數個感測放大器單元不成為動作對象，於第2動作期間，第偶數個感測放大器單元成為動作對象(圖中為○)，第奇數個感測放大器單元不成為動作對象。
<其他實施方式>
於上述實施方式中，記載為施加或供給某電壓時，包括進行施加或供給該電壓之類之控制、及實際施加或供給該電壓該兩種情況。進而，施加或供給某電壓亦可包括例如施加或供給0V之電壓之情況。
於本說明書中，“連接”表示電性連接，例如於中間介隔其他元件之情況不除外。
以上，對本發明之非揮發性半導體記憶裝置之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，亦可於不脫離發明主旨之範圍內適當組合而實施，可進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請
本申請享有以日本專利申請2021-49290號(申請日：2021年3月23日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
190C:選擇閘極解碼器  190D:選擇閘極解碼器  190E:選擇閘極解碼器  190F:選擇閘極解碼器  190G:選擇閘極解碼器  190H:選擇閘極解碼器  BL0:位元線  BL1:位元線  BL2n:位元線  BL2n＋1:位元線  CELSRC:源極線  MGe:記憶體組  MGo:記憶體組  MSIe:記憶體串  MSIo:記憶體串  MSOe:記憶體串  MSOo:記憶體串  MT0Oo～MT3Oo:記憶胞電晶體  MT0Oe～MT3Oe:記憶胞電晶體  MT0Ie～MT3Ie:記憶胞電晶體  MT0Io～MT3Io:記憶胞電晶體  SG2:選擇閘極線  SG3:選擇閘極線  SG4:選擇閘極線  SG5:選擇閘極線  SG6:選擇閘極線  SG7:選擇閘極線  ST1Ie:選擇電晶體  ST2Ie:選擇電晶體  ST1Io:選擇電晶體  ST2Io:選擇電晶體  ST1Oe:選擇電晶體  ST2Oe:選擇電晶體  ST1Oo:選擇電晶體  ST2Oo:選擇電晶體  ST3Ie:選擇電晶體  ST4Ie:選擇電晶體  ST3Io:選擇電晶體  ST4Io:選擇電晶體  ST3Oe:選擇電晶體  ST4Oe:選擇電晶體  ST3Oo:選擇電晶體  ST4Oo:選擇電晶體  SU:串單元  WLIo0e3:字元線  WLIo1e2:字元線  WLIo2e1:字元線  WLIo3e0:字元線  WLOo0e3:字元線  WLOo1e2:字元線  WLOo2e1:字元線  WLOo3e0:字元線

Claims (9)

  1. 一種非揮發性半導體記憶裝置，其具有：第1位元線，其沿與第1方向交叉之第2方向延伸；第2位元線，其與上述第1位元線平行地設置於相對於上述第1方向與上述第1位元線相反之側，且沿上述第2方向延伸；第1源極線，其設置於與上述第1方向及上述第2方向交叉之第3方向上，且沿上述第3方向延伸；第2源極線，其與上述第1源極線平行地設置於相對於上述第1方向與上述第1源極線相反之側，且沿上述第3方向延伸；第1半導體層，其沿上述第1方向延伸；第2半導體層，其與上述第1半導體層平行地設置於上述第2方向上，且沿上述第1方向延伸；第1記憶體串，其設置於上述第1半導體層之第1側，且包含與上述第1位元線連接之第1選擇電晶體、與上述第1源極線連接之第2選擇電晶體、及連接於上述第1選擇電晶體與上述第2選擇電晶體之間的複數個第1記憶胞電晶體；第2記憶體串，其設置於相對於上述第1半導體層與上述第1半導體層之第1側為相反側之第2側，且包含與上述第1位元線連接之第3選擇電晶體、與上述第1源極線連接之第4選擇電晶體、及連接於上述第3選擇電晶體與上述第4選擇電晶體之間的複數個第2記憶胞電晶體；第3記憶體串，其設置於上述第2半導體層之第1側，且與上述第1記憶體串對向設置，包含與上述第2位元線連接之第5選擇電晶體、與上述第 2源極線連接之第6選擇電晶體、及連接於上述第5選擇電晶體與上述第6選擇電晶體之間的複數個第3記憶胞電晶體；第4記憶體串，其設置於上述第2半導體層之與第1側為相反側之第2側，且包含與上述第2位元線連接之第7選擇電晶體、與上述第2源極線連接之第8選擇電晶體、及連接於上述第7選擇電晶體與上述第8選擇電晶體之間的複數個第4記憶胞電晶體；第1選擇閘極線，其電性連接於上述第1選擇電晶體之閘極電極及上述第6選擇電晶體之閘極電極；及第2選擇閘極線，其電性連接於上述第2選擇電晶體之閘極電極及上述第5選擇電晶體之閘極電極。
  2. 如請求項1之非揮發性半導體記憶裝置，其中於俯視下，上述第1位元線及上述第2源極線相對於上述第1方向設置於同一側，上述第2位元線及上述第1源極線相對於上述第1方向設置於同一側，且相對於上述第1方向設置於與上述第1位元線及上述第2源極線相反側。
  3. 如請求項1之非揮發性半導體記憶裝置，其中於剖視時，包含上述第1位元線之一部分之層與包含上述第2位元線之一部分之層不同。
  4. 如請求項1之非揮發性半導體記憶裝置，其中上述非揮發性半導體記憶裝置具有： 第1字元線，其設置於上述第3方向上，沿上述第3方向延伸，且對於複數個上述第1記憶胞電晶體之各者與複數個上述第3記憶胞電晶體之各者共通地設置；及第2字元線，其設置於上述第3方向上，沿上述第3方向延伸，且對於複數個上述第2記憶胞電晶體之各者及複數個上述第4記憶胞電晶體之各者共通地設置。
  5. 如請求項4之非揮發性半導體記憶裝置，其中上述非揮發性半導體記憶裝置具有控制器，上述控制器可於不同之時點控制上述第1選擇閘極線與上述第2選擇閘極線。
  6. 如請求項5之非揮發性半導體記憶裝置，其中上述控制器於第1動作期間，在對上述第1位元線及上述第2位元線供給小於第1電壓之第2電壓之後，針對上述第1選擇電晶體及上述第6選擇電晶體對上述第1選擇閘極線供給大於上述第1電壓之第3電壓，將上述第1選擇電晶體及上述第6選擇電晶體接通或斷開，對上述第2選擇閘極線供給將上述第2選擇電晶體及上述第5選擇電晶體斷開之上述第2電壓，對上述第1字元線供給大於上述第3電壓之第4電壓，對上述第2字元線供給大於上述第3電壓且小於上述第4電壓之第5電壓， 於繼上述第1動作期間後之第2動作期間，在對上述第2位元線供給上述第1電壓，對上述第1位元線供給上述第2電壓之後，針對上述第2選擇電晶體及上述第5選擇電晶體對上述第2選擇閘極線供給上述第3電壓，將上述第2選擇電晶體及上述第5選擇電晶體接通或斷開，對上述第1選擇閘極線供給將上述第1選擇電晶體及上述第6選擇電晶體斷開之上述第2電壓，對上述第1字元線及上述第2字元線供給上述第5電壓，於上述第1動作期間及上述第2動作期間兩者之期間，對上述第1源極線及上述第2源極線兩者供給大於上述第2電壓之第6電壓。
  7. 如請求項6之非揮發性半導體記憶裝置，其中上述控制器於繼上述第2動作期間後之第3動作期間，對上述第1源極線、上述第2源極線及上述第2位元線供給上述第2電壓，對上述第1選擇閘極線及上述第2選擇閘極線兩者供給與上述第3電壓不同之第7電壓，對上述第1位元線供給大於上述第2電壓且與上述第1電壓不同之第8電壓，對上述第1字元線供給與上述第4電壓及上述第5電壓不同之第9電壓，對上述第2字元線供給與上述第4電壓及上述第5電壓不同且大於上述 第9電壓之第10電壓。
  8. 如請求項5之非揮發性半導體記憶裝置，其中上述控制器於第1動作期間，在對上述第1位元線供給第1電壓，並且對上述第2位元線供給小於上述第1電壓之第2電壓之後，針對上述第1選擇電晶體及上述第6選擇電晶體對上述第1選擇閘極線供給第3電壓，將上述第1選擇電晶體及上述第6選擇電晶體接通或斷開，對上述第2選擇閘極線供給將上述第2選擇電晶體及上述第5選擇電晶體斷開之上述第2電壓，對上述第1字元線及上述第2字元線供給大於上述第3電壓之第5電壓，於繼上述第1動作期間後之第2動作期間，在對上述第2位元線及上述第1位元線供給上述第2電壓之後，針對上述第2選擇電晶體及上述第5選擇電晶體對上述第2選擇閘極線供給上述第3電壓，將上述第2選擇電晶體及上述第5選擇電晶體接通或斷開，對上述第1選擇閘極線供給將上述第1選擇電晶體及上述第6選擇電晶體斷開之上述第2電壓，對上述第2字元線供給大於上述第5電壓之第4電壓，對上述第1字元線供給上述第5電壓，於上述第1動作期間及上述第2動作期間兩者之期間，對上述第1源極線及上述第2源極線兩者供給大於上述第2電壓之第6電壓。
  9. 如請求項8之非揮發性半導體記憶裝置，其中上述控制器於繼上述第2動作期間後之第3動作期間，對上述第1源極線、上述第2源極線及上述第1位元線供給上述第2電壓，對上述第1選擇閘極線及上述第2選擇閘極線兩者供給與上述第3電壓不同之第7電壓，對上述第2位元線供給大於上述第2電壓且與上述第1電壓不同之第8電壓，對上述第2字元線供給與上述第4電壓及上述第5電壓不同之第9電壓，對上述第1字元線供給與上述第4電壓及上述第5電壓不同且大於上述第9電壓之第10電壓。
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