CN111696998B - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具有形成于存储单元阵列与半导体基板之间的布线层并沿第1方向延伸的第1高电位布线、第2高电位布线、第1低电位布线、第2低电位布线、第1分支布线以及第2分支布线。第1分支布线与第1低电位布线电连接，在第1低电位布线的与第1方向正交的第2方向上的一侧与第1低电位布线相邻。第2分支布线与第2低电位布线电连接，在第2低电位布线的第2方向上的另一侧与第2低电位布线相邻。第1过孔设置成与第1分支布线相接，第2过孔设置成与第2分支布线相接。

Description

半导体存储装置
本申请享有以日本专利申请2019-49019号(申请日：2019年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
例如存在NAND型FLASH(闪速)存储器等半导体装置。半导体存储装置包括形成有多个布线图形的布线层。在多个布线图形中包括电位不同的多个布线图形。
在电位不同的两个布线图形相邻的情况下，以考虑到耐压的布线间距来形成布线图形。具体而言，考虑到耐压，需要使得电位不同的两个布线图形之间的空间(space)、过孔与布线图形之间的距离分离开。
另一方面，在半导体制造工序中的光刻中，孤立的图形容易成为危险点而产生缺陷。因此，在光刻中，将两个布线图形之间的空间设为在加工(process，处理)中允许的最小的空间的情况下难以成为危险点，当将两个布线图形之间的空间设为比在加工中允许的最小的空间大时，反而容易成为危险点而产生缺陷。一般，关于相邻的两个布线图形，在加工中允许的最小的空间比考虑到耐压的情况下的空间小，所以当考虑耐压而扩展两个布线图形之间的空间时，有时由此会产生由光刻引起的危险点。在该情况下，例如需要增大各布线图形的宽度，会导致芯片面积的增大。
发明内容
实施方式提供一种抑制了芯片面积的半导体存储装置。
实施方式的半导体存储装置具有：存储单元阵列，其具备多个存储单元，该多个存储单元中的各个能够设定为多个电平的阈值电压中的任一个；多个第1高电位布线，其形成于所述存储单元阵列与半导体基板之间的布线层，至少一部分沿第1方向延伸，并且所述多个第1高电位布线在与所述第1方向正交的第2方向上隔着第1间隔而彼此相邻，并被施加高电位；多个第2高电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述多个第2高电位布线在所述第2方向上隔着所述第1间隔而彼此相邻，并被施加所述高电位；第1低电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述第1低电位布线隔着第2间隔而与所述多个第1高电位布线中的位于所述第2方向的一侧的第1高电位布线相邻；第2低电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述第2低电位布线隔着所述第2间隔而与所述多个第2高电位布线中的位于所述第2方向的另一侧的第2高电位布线相邻；第1分支布线，其与所述第1低电位布线电连接，在所述第1低电位布线的所述第2方向上的所述一侧隔着第3间隔而与所述第1低电位布线相邻，并沿所述第1方向延伸；第2分支布线，其与所述第2低电位布线电连接，在所述第2低电位布线的所述第2方向上的所述另一侧隔着所述第3间隔而与第2低电位布线相邻，并沿所述第1方向延伸；第1过孔，其设置成与所述第1分支布线相接；以及第2过孔，其设置成与所述第2分支布线相接。
附图说明
图1是示出实施方式涉及的存储器系统的构成例的框图。
图2是示出实施方式的非易失性存储器的构成例的框图。
图3是示出实施方式的三维结构的NAND存储单元阵列的块的构成例的图。
图4是形成实施方式涉及的非易失性存储器的半导体芯片的平面布局图。
图5A是用于说明实施方式涉及的NAND存储单元阵列与设置于其下部的感测放大电路的连接关系的示意性的平面图。
图5B是实施方式涉及的非易失性存储器的Z方向的剖视图。
图6是示出实施方式涉及的分接连接(Tap hook up)区域的多个连接部与多个连接(hook up)电路的配置的图。
图7是示出实施方式涉及的各分接连接区域与各感测放大(sense amplify)单元的连接关系的图。
图8是示出实施方式涉及的多个感测放大单元与多个锁存电路的连接关系的图。
图9是示出实施方式涉及的非易失性存储器所具备的NAND存储单元阵列的存储区域的截面结构的一个例子的剖视图。
图10是示出实施方式涉及的进行写入动作时各布线的电位变化的图。
图11是示出实施方式涉及的进行验证动作时各布线的电位变化的图。
图12是示出实施方式涉及的感测放大电路的具体的构成的一个例子的电路图。
图13是示出实施方式涉及的布线层区域的布线层中的位线与总线的布线图形的例子的图。
图14是示出实施方式涉及的作为图13的布线图形的比较例的布线图形的例子的图。
图15是示出实施方式涉及的布线层区域的布线层中的位线与总线的布线图形的其他的例子的图。
图16是示出实施方式涉及的布线图形的比较例的图。
具体实施方式
以下，参照附图对实施方式进行说明。
(存储器系统的构成)
图1是示出实施方式涉及的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1和非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、便携式终端等电子设备。
非易失性存储器2是以非易失性的方式存储数据的半导体存储装置，例如，具备NAND闪速存储器。在本实施方式中，对非易失性存储器2是具有每个存储单元能够存储3bit的存储单元的NAND存储器、即3bit/Cell(TLC：Triple Level Cell：三阶单元)的NAND存储器进行说明。非易失性存储器2被三维化。
存储器控制器1根据来自主机的写入请求来控制向非易失性存储器2的数据的写入。另外，存储器控制器1根据来自主机的读出请求来控制从非易失性存储器2的数据的读出。存储器控制器1具备RAM(Random Access Memory：随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct：错误检查与纠正)电路14以及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14以及存储器接口15彼此通过内部总线16连接。
主机接口13向内部总线16输出从主机接收到的请求、作为用户数据的写入数据等。另外，主机接口13向主机发送从非易失性存储器2读出的用户数据、来自处理器12的响应等。存储器接口15基于处理器12的指示来控制将用户数据等写入非易失性存储器2的处理和从非易失性存储器2读出的处理。
处理器12总括地控制存储器控制器1。处理器12例如是CPU(Central ProcessingUnit：中央处理单元)、MPU(Micro Processing Unit：微处理单元)等。处理器12在从主机经由主机接口13接受到请求的情况下，进行按照该请求的控制。例如，处理器12按照来自主机的请求而向存储器接口15指示向非易失性存储器2的用户数据和奇偶校验的写入。另外，处理器12按照来自主机的请求而向存储器接口15指示从非易失性存储器2的用户数据和奇偶校验的读出。
处理器12针对蓄积于RAM11的用户数据决定非易失性存储器2上的保存区域(以下，称为存储区域)。用户数据经由内部总线16保存于RAM11。处理器12对作为写入单位的以页为单位的数据、即页数据实施存储区域的决定。在本说明书中，将保存于非易失性存储器2的一页的用户数据定义为单元数据。单元数据例如被编码而作为码字(code word)保存于非易失性存储器2。
此外，编码不是必需的。存储器控制器1也可以不进行编码便将单元数据保存于非易失性存储器2，但在图1中示出进行编码的构成来作为一个构成例。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，既可以基于一个单元数据生成一个码字，也可以基于分割单元数据而得到的分割数据生成一个码字。另外，也可以使用多个单元数据生成一个码字。
处理器12按每个单元数据决定写入目的地的非易失性存储器2的存储区域。向非易失性存储器2的存储区域分配物理地址。处理器12使用物理地址来管理单元数据的写入目的地的存储区域。处理器12指定所决定的存储区域的物理地址并指示存储器接口15以向非易失性存储器2写入用户数据。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应。处理器12在接收到来自主机的包括逻辑地址的读出请求的情况下，确定与逻辑地址对应的物理地址，并指定物理地址而向存储器接口15指示用户数据的读出。
ECC电路14对保存于RAM11的用户数据进行编码而生成码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。RAM11暂时保存从主机接收到的用户数据直到将其向非易失性存储器2存储为止、暂时保存从非易失性存储器2读出的数据直到将其向主机发送为止。RAM11例如是SRAM(Static Random Access Memory：静态随机存取存储器)、DRAM(Dynamic Random Access Memory：动态随机存取存储器)等通用存储器。
在图1中示出了存储器控制器1分别具备ECC电路14和存储器接口15的构成例。然而，ECC电路14也可以内置于存储器接口15。另外，ECC电路14也可以内置于非易失性存储器2。
在从主机接收到写入请求的情况下，存储器控制器1如以下那样进行动作。处理器12将写入数据暂时存储于RAM11。处理器12读出储存于RAM11的数据，并向ECC电路14输入。ECC电路14对所输入的数据进行编码，并将码字输入存储器接口15。存储器接口15将所输入的码字写入非易失性存储器2。
在从主机接收到读出请求的情况下，存储器控制器1如以下那样进行动作。存储器接口15将从非易失性存储器2读出的码字输入ECC电路14。ECC电路14对所输入的码字进行解码，并将解码后的数据储存于RAM11。处理器12经由主机接口13向主机发送储存于RAM11的数据。
图2是示出本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备NAND I/O接口21、控制部22、NAND存储单元阵列23、感测放大电路24以及字线驱动器25。非易失性存储器2例如由一芯片的半导体基板(例如，硅基板)构成。
NAND I/O接口21获取从存储器控制器1输出的写入使能信号WEn、读出使能信号REn、地址锁存使能信号ALE、命令锁存使能信号CLE等控制信号。另外，NAND I/O接口21获取从存储器控制器1输出的命令、地址、数据。
控制部(控制电路)22从NAND I/O接口21获取控制信号、命令、地址、数据，并基于这些来控制非易失性存储器2的动作。控制部22例如基于控制信号、命令、地址、数据来控制字线驱动器25、感测放大电路24而执行写入动作、读出动作、擦除动作等。
在被输入了写入命令的情况下，控制部22控制感测放大电路24和字线驱动器25以将伴随写入命令而输入的数据写入NAND存储单元阵列23上的所指定的地址。另外，在被输入了读出命令的情况下，控制部22控制感测放大电路24和字线驱动器25以从NAND存储单元阵列23上的所指定的地址读出数据。
例如，为了向NAND存储单元阵列23所包含的存储单元(存储单元晶体管)MT写入数据，控制部22控制由字线驱动器25向多个字线WL施加的电压、由感测放大电路24向多个位线BL施加的电压(位线电压)。
感测放大电路24构成为，能够独立地向多个位线BL施加电压(或电流)，另外，能够独立地检测多个位线BL的电压(或电流)而检测各存储单元MT的数据。即，感测放大电路24包括多个感测放大单元SAU，所述多个感测放大单元SAU经由多个位线BL检测多个存储单元MT的数据，并且向多个位线BL施加位线电压。
字线驱动器25构成为，能够向多个字线和选择栅极线独立地施加编程电压等各种电压。即，字线驱动器25能够向多个字线施加编程电压。
(NAND存储单元阵列的构成)
图3是示出三维结构的NAND存储单元阵列23的块的构成例的图。图3示出构成三维结构的NAND存储单元阵列(以下，称为存储单元阵列)23的多个块中的一个块BLK。存储单元阵列的其他的块也具有与图3同样的构成。如后述那样，存储单元阵列23具备多个存储单元MT，各个存储单元MT能够设定为多个电平的阈值电压中的任一个。即，存储单元阵列23具备多个存储单元MT，各个存储单元MT能够设定为多个电平的阈值电压中的任一个。
如图所示，块BLK例如包括四个串单元(SU0～SU3)。另外各个串单元SU包括多个NAND串NS。在此，各个NAND串NS包括8个存储单元MT(MT0～MT7)和选择晶体管ST1、ST2。此外，NAND串NS所包含的存储单元MT的个数在此为8个，但不限于8个，例如也可以是32个、48个、64个、96个。选择晶体管ST1、ST2在电路上示出为一个晶体管，但也可以在结构上与存储单元晶体管相同。另外，例如为了提高截止特性，也可以分别使用多个选择晶体管作为选择晶体管ST1、ST2。进而，在存储单元MT与选择晶体管ST1、ST2之间也可以设置有虚设单元晶体管。
存储单元MT被配置成在选择晶体管ST1、ST2之间串联连接。一端侧的存储单元MT7连接于选择晶体管ST1，另一端侧的存储单元MT0连接于选择晶体管ST2。
串单元SU0～SU3的各自的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极在处于同一块BLK内的多个串单元SU之间共通连接于同一选择栅极线SGS。另外，处于同一块BLK内的存储单元MT0～MT7的栅极分别共通连接于字线WL0～WL7。即，字线WL0～WL7和选择栅极线SGS在同一块BLK内的多个串单元SU0～SU3之间共通地连接，与此相对，即使在同一块BLK内，选择栅极线SGD也按每个串单元SU0～SU3而独立。
在构成NAND串NS的存储单元MT0～MT7的栅极分别连接有字线WL0～WL7。即，多个字线WL连接于多个存储单元MT的栅极。在块BLK内处于同一行的存储单元MTi的栅极连接于同一字线WLi。
各NAND串NS连接于对应的位线BL。因此，各存储单元MT经由NAND串NS所包含的选择晶体管ST、其他的存储单元MT连接于位线BL。多个位线BL连接于多个NAND串NS的一端，多个NAND串NS中的各个包括多个存储单元MT。
如上所述，一齐擦除处于同一块BLK内的存储单元MT的数据。另一方面，数据的读出和写入以存储单元组MG为单位(或以页为单位)而进行。在本说明书中，将连接于一个字线WLi并且属于一个串单元SU的多个存储单元MT定义为存储单元组MG。在本实施方式中，非易失性存储器2是能够保持3位(8值)数据的TLC(Triple Level Cell)的NAND存储器。因此，一个存储单元组MG能够保持三页的量的数据。各存储单元MT能够保持的3位分别与该三页对应。
图4是形成本实施方式涉及的非易失性存储器2的半导体芯片的平面布局图。如图4所示，在半导体基板30上搭载有存储单元阵列23的周边电路。在此，示出配置感测放大电路24的多个连接电路BLHU和多个感测放大单元SAU的感测放大区域30a、及配置感测放大电路24的多个锁存电路XDL的数据锁存区域30b。感测放大区域30a与数据锁存区域30b在三维的NAND存储单元阵列23的Z方向上的下方沿X方向排列配设。接近NAND存储单元阵列23的多个位线BL(上部位线BLU)形成为沿X方向延伸出。将各位线BL中的配置在比NAND存储单元阵列23靠上侧的部分称为上部位线BLU，将各位线BL中的配置在比NAND存储单元阵列23靠下侧(接近半导体基板30一侧)的部分称为下部位线BLL。
进而，在半导体基板30上排列有设置控制部22的控制电路区域30c、设置包含于NAND I/O接口21的输入/输出缓冲器的输入/输出缓冲器区域30d、以及设置输入/输出焊盘组PD的输入/输出焊盘区域30e。另外，输入/输出焊盘组PD集中在半导体芯片的单侧，并沿半导体芯片的一边(Y方向)排列。
图5A是用于说明NAND存储单元阵列23与设置于其下部的感测放大电路24的连接关系的示意性的平面图。图5A的上图是NAND存储单元阵列23的平面图。图5A的下图是示出在NAND存储单元阵列23的Z方向上设置于下部的感测放大电路24等周边电路的布局的平面图。
另外，图5B是非易失性存储器2的Z方向的剖视图。图5B示出连接于各位线BL的连接电路BLHU和感测放大单元SAU的一部分的晶体管。如图5B所示，在半导体基板30上设置有高耐压晶体管用的阱区HVR和低耐压晶体管用的阱区LVR。阱区HVR包括n型阱nHVR和p型阱pHVR。阱区LVR包括n型阱nLVR和p型阱pLVR。
在阱区HVR形成有后述的高耐压n沟道MOS晶体管143，在阱区LVR形成有后述的低耐压n沟道MOS晶体管142等。
位线BL包括配置在比存储单元阵列23靠上侧的上部位线BLU、和配置在比存储单元阵列23靠下侧的下部位线BLL。上部位线BLU经由接触插塞CP1连接于层间绝缘膜RI内的下部位线BLL。下部位线BLL经由接触插塞CP2而与高耐压n沟道MOS晶体管143连接。高耐压n沟道MOS晶体管143进而经由接触插塞CP3而与感测放大线SAL连接。感测放大线SAL经由接触插塞CP4而与后述的低耐压n沟道MOS晶体管142连接。低耐压n沟道MOS晶体管142进而经由接触插塞CP5而与后述的节点SCOM连接。下部位线BLL、感测放大线SAL以及节点SCOM配设在半导体基板30与存储单元阵列23之间的布线层区域内。
如图5A和图5B所示，在NAND存储单元阵列23的上部形成有多个上部位线BLU。进而，在NAND存储单元阵列23设置有用于与多个上部位线BLU电连接的两个连接区域RCU。在各连接区域RCU形成有为了与上部位线BLU电连接而沿Z方向形成的多个接触插塞CP。两个连接区域RCU彼此分隔开，并沿X方向配设。
半导体基板30上的感测放大区域30a包括多个(在此为四个)子区域SA和多个(在此为两个)分接连接区域TH1、TH2。各子区域SA包括多个感测放大单元SAU。各分接连接区域TH1、TH2包括用于与作为Z方向的上方向或下方向连接的多个连接部、和多个连接电路。
分接连接区域TH1与构成位线BL的一部分的下部位线BLL中的奇数的多个位线相关，分接连接区域TH2与构成位线BL的一部分的下部位线BLL中的偶数的多个位线相关。
来自布线层区域WR的多个位线BL中的奇数的各位线在分接连接区域TH1中连接于对应的连接部(即分接部)。来自布线层区域WR的位线中的偶数的各位线在分接连接区域TH2中连接于对应的连接部(即分接部)。
分接连接区域TH1的各位线BL的信号经由对应的连接电路，并经由未图示的布线图形向分接连接区域TH1的两侧的子区域SA供给。例如，向分接连接区域TH1的两个子区域SA中的一方供给奇数的位线BL1、5、9、···的信号，向两个子区域SA中的另一方供给奇数的位线BL3、7、11、···的信号。
同样地，分接连接区域TH2的各位线BL的信号经由对应的连接电路，并经由未图示的布线图形向分接连接区域TH2的两侧的子区域SA供给。例如，向分接连接区域TH2的两个子区域SA中的一方供给偶数的位线BL0、4、8、···的信号，向两个子区域SA中的另一方供给偶数的位线BL2、6、10、···的信号。
另外，数据锁存区域30b内的后述的各锁存电路XDL经由总线DBUS而与各感测放大单元SAU连接。因此，向分接连接区域TH1、TH2输入HV系的位线BL的信号，并且，在分接连接区域TH1、TH2的上方的布线层配设有将数据锁存区域30b的多个锁存电路XDL与各子区域SA内的各感测放大单元SAU连接的LV系的多个总线DBUS所用的多个布线图形。形成于布线层的多个布线图形的一部分构成下部位线BLL的一部分，另外一部分构成多个总线DBUS的一部分。
图6是示出分接连接区域TH1的多个连接部和多个连接电路的配置的图。在此，对各分接连接区域TH1、TH2具有16个连接电路的情况进行说明。
此外，分接连接区域TH2仅在处理偶数的位线BL这一点，与分接连接区域TH1不同，分接连接区域TH2的构成具有与分接连接区域TH1相同的构成。因此，在此，仅对分接连接区域TH1的构成进行说明，省略分接连接区域TH2的构成说明。
分接连接区域TH1在中心部分具有配置成带状的连接部BLTAP。在分接连接区域TH1中，在连接部BLTAP的两侧配置有16个连接电路BLHU。连接部BLTAP具有用于与上方的布线图形进行电连接的16个连接区域(即分接区域)。
各连接区域与对应的连接电路BLHU连接。在图6中，连接部BLTAP的8个连接区域与下侧的8个连接电路BLHU＜1＞、＜5＞、＜9＞、···＜29＞连接。同样地，连接部BLTAP的另外的8个连接区域与上侧的8个连接电路BLHU＜3＞、＜7＞、＜11＞、···＜31＞连接。
各连接区域与各连接电路BLHU之间经由布线层区域WR中的一个或两个以上的布线层中的布线图形而连接。各连接电路BLHU经由未图示的布线而与子区域SA内的对应的感测放大单元SAU连接。
图7是示出各分接连接区域TH1、TH2与各感测放大单元SAU的连接关系的图。在图7的上侧用箭头表示关于奇数的多个位线BL的从分接连接区域TH1向多个感测放大单元SAU的连接。在图7的下侧用箭头表示关于偶数的多个位线BL的从分接连接区域TH2向多个感测放大单元SAU的连接。
图8是示出多个感测放大单元SAU与多个锁存电路XDL的连接关系的图。与奇数的下位的多个位线BL相关的多个感测放大单元SAU经由总线DBUS_OL而与对应的多个锁存电路XDL连接。与奇数的上位的多个位线BL相关的多个感测放大单元SAU经由总线DBUS_OH而与对应的多个锁存电路XDL连接。
与偶数的下位的多个位线BL相关的多个感测放大单元SAU经由总线DBUS_EL而与对应的多个锁存电路XDL连接。与偶数的上位的多个位线BL相关的多个感测放大单元SAU经由总线DBUS_EH而与对应的多个锁存电路XDL连接。
图9是示出本实施方式涉及的非易失性存储器2所具备的NAND存储单元阵列23的存储区域MR的截面结构的一个例子的剖视图。如图9所示，在存储区域MR中非易失性存储器2包括半导体基板30、导电体31～47、存储柱MP以及接触件C0、C1、C2及CP。此外，在以下所说明的附图中，省略形成于半导体基板30的上表面部分的P型或N型的阱区、形成于各阱区内的杂质扩散区域、使阱区间绝缘的元件分离区域的各自的图示。
在存储区域MR中，在半导体基板30上例如设置有多个接触件C0。多个接触件C0连接于在半导体基板30设置的杂质扩散区域(未图示)。在半导体基板30上隔着布线层区域WR配置有NAND存储单元阵列23。
在各接触件C0上设置有形成布线图形的导电体31。导电体31的多个布线图形的一部分是上述的位线BL的一部分、后述的总线DBUS去往锁存电路XDL的一部分。另外，多个布线图形的另外一部分是各种晶体管的一部分的布线。在该情况下，在相邻的导电体31之间的区域附近设置有栅电极GC，在该情况下，相邻的一方的导电体31连接于晶体管的漏极，另一方的导电体31连接于晶体管的源极。
在各导电体31上例如设置有接触件C1。在各接触件C1上例如设置有导电体32。在导电体32上例如设置有接触件C2。在接触件C2上例如设置有导电体33。
如上所述，导电体31、32、33的各布线图形配设于感测放大电路24与NAND存储单元阵列23之间的布线层区域WR。以下，将设置导电体31、32、33的布线层分别称为布线层D0、D1、D2。布线层D0、D1、D2设置于非易失性存储器2的下层部分。此外，在此，在布线层区域WR设置有三个布线层，但也可以在布线层区域WR设置两个以下的布线层或四个以上的布线层。
在导电体33的上方例如隔着层间绝缘膜设置有导电体34。导电体34例如是形成为与XY平面平行的板状的源极线SL。例如导电体35～44按顺序与各串单元SU对应地层叠于导电体34的上方。在这些导电体中的在Z方向上相邻的导电体之间设置有未图示的层间绝缘膜。
与一个串单元SU对应的结构体设置于相邻的缝隙SLT之间。缝隙SLT例如在Y方向和Z方向上扩展，使设置于未图示的相邻的串单元SU的导电体35～44之间绝缘。
导电体35～44例如分别形成为与XY平面平行的板状。例如，导电体35对应于选择栅极线SGS，导电体36～43分别对应于字线WL0～WL7，导电体44对应于选择栅极线SGD。
各存储柱MP设置成贯通导电体35～44各自的柱状，并与导电体34接触。存储柱MP构成为包括例如块绝缘膜48、电荷蓄积膜49、隧道氧化膜50以及半导体材料51。
块绝缘膜48设置于在非易失性存储器2的制造加工中形成的存储器孔的内壁，在块绝缘膜48的内壁设置有电荷蓄积膜49。电荷蓄积膜49作为存储单元晶体管MT的电荷蓄积层发挥作用。在电荷蓄积膜49的内壁设置有隧道氧化膜50。在隧道氧化膜50的内壁设置有半导体材料51。半导体材料51包含导电性的材料，作为NAND串NS的电流路径发挥作用。在半导体材料51的内壁进而也可以形成不同的材料。
例如，存储柱MP与导电体35交叉的部分作为选择晶体管ST2发挥作用。存储柱MP与导电体35～44中的各自交叉的部分作为存储单元晶体管(存储单元)MT发挥作用。存储柱MP与导电体44交叉的部分作为选择晶体管ST1发挥作用。
在比存储柱MP的上表面靠上层处，隔着层间绝缘膜设置有导电体45。导电体45形成为沿X方向延伸的线状，并对应于位线BL。多个导电体45在Y方向上隔开间隔地排列(未图示)。导电体45与按每个串单元SU而对应的一个存储柱MP电连接。
具体而言，在各串单元SU中，例如在各存储柱MP内的半导体材料51上设置有接触插塞CP，在接触插塞CP上设置有一个导电体45。此外，并不限定于这样的构成，存储柱MP与导电体45之间也可以经由多个接触件、布线等连接。
在比设置有导电体45的层靠上层处，隔着层间绝缘膜设置有导电体46。在比设置有导电体46的层靠上层处，隔着层间绝缘膜设置有导电体47。
导电体46和47例如与用于将设置于存储单元阵列23的布线与设置于存储单元阵列23下的周边电路连接的布线对应。导电体46与47之间也可以通过未图示的柱状的接触件来连接。在此，将设置有导电体45的层称为布线层M0，将设置有导电体46的层称为布线层M1，将设置有导电体47的层称为布线层M2。
根据以上那样的构成，如图5A和图5B所示，在各分接连接区域TH1、TH2的上方的布线层区域WR中的一个或两个以上的布线层中，存在HV系的下部位线BLL的多个布线图形与LV系的总线DBUS的多个布线图形混合的区域。
(数据的写入动作)
接着，对本实施方式涉及的数据的写入动作简单地进行说明。首先，写入动作大致包括编程动作和验证动作。
编程动作是通过将电子注入电荷蓄积膜49来使阈值电压上升(或者通过禁止注入来维持阈值)的动作。以下，将使阈值电压上升的动作称为“‘0’编程”或“‘0’写入”，向作为“0”编程对象的位线BL提供“0”数据。另一方面，将维持阈值电压的动作称为“‘1’编程”、“‘1’写入”或“禁止写入”，向作为“1”编程对象的位线BL提供“1”数据。
验证动作是在编程动作之后、通过读出数据来判定存储单元(存储单元晶体管)MT的阈值电压是否达到了目标电平的动作。达到了目标电平的存储单元MT之后被设为禁止写入。
通过反复进行以上的编程动作与验证动作的组合，存储单元MT的阈值上升到目标电平。
图10是示出写入动作时的各布线的电位变化的图。图10示出编程动作时的各布线的电位变化。如图所示，首先，感测放大电路24向各位线BL传送编程数据。向被提供了“0”数据的位线BL施加接地电压VSS(例如0V)作为“L”电平。向被提供了“1”数据的位线BL施加禁止写入电压Vinhibit(例如2.5V)作为“H”电平。
另外，字线驱动器25选择某一块BLK，进而选择某一串单元SU。然后，向所选择的串单元SU中的选择栅极线SGD施加例如5V，使选择晶体管ST1成为导通(ON)状态。另一方面，通过向选择栅极线SGS施加电压VSS，使选择晶体管ST2成为截止(OFF)状态。
进而，字线驱动器25向选择块BLK中的未选择串单元SU和未选择块BLK中的未选择串单元SU的选择栅极线SGD及SGS施加电压VSS，使选择晶体管ST1和ST2成为截止状态。另外，源极线SL例如被设为1V(比选择栅极线SGS的电位高的电位)。
之后，字线驱动器25将选择块BLK中的选择串单元SU中的选择栅极线SGD的电位设为例如2.5V。该电位是使得与被提供了“0”数据(0V)的位线BL对应的选择晶体管ST1导通、但使得与被提供了“1”数据(2.5V)的位线BL对应的选择晶体管ST1截止的电压。
然后，字线驱动器25在选择块BLK中选择某一字线WL，向选择字线施加电压Vpgm，向其他的未选择字线WL施加电压Vpass_pgm。电压Vpgm是用于通过隧道现象将电子注入电荷蓄积膜49的高电压，并且Vpgm＞Vpass_pgm。
(验证动作)
验证动作是验证选择存储单元MT的阈值电压是否达到了验证电平、即验证是否已向选择存储单元MT写入所期望的数据的动作。即，验证动作是作为写入动作的一环的、为了验证选择存储单元MT的阈值电压而执行的读出动作。
图11是示出验证动作时的各布线的电位变化的图。字线驱动器25选择进行了编程动作的块BLK和串单元SU，向所选择的块BLK中的选择栅极线SGS和所选择的串单元SU中的选择栅极线SGD施加例如5V。由此，在所选择的串单元SU所包含的NAND串NS中，选择晶体管ST1和选择晶体管ST2双方成为导通状态。
另一方面，向未选择的块BLK中的选择栅极线SGS和所选择的块BLK中的未选择的串单元SU中的选择栅极线SGD施加电压VSS，使选择晶体管ST1和/或ST2成为截止状态。由此，在未选择的串单元SU所包含的NAND串NS中，至少选择晶体管ST1成为截止状态。另外，在未选择的块BLK所包含的NAND串NS中，选择晶体管ST1和选择晶体管ST2双方成为截止状态。
另外，字线驱动器25在选择块BLK中选择某一字线WL，向选择字线施加电压Vread，向其他的未选择字线WL施加电压Vpass_read。例如，在进行了用于使存储单元MT的阈值电压成为状态A的编程动作的情况下，在验证动作中使用电压AV作为电压Vread。同样地，在进行了用于使存储单元MT的阈值电压成为状态B的编程动作的情况下，在验证动作中使用电压BV作为电压Vread。电压Vpass_read是用于使连接于未选择字线WL的存储单元MT与这些的阈值电压无关地成为导通的电压，并且Vpass_read＞Vread(GV)。
然后，感测放大电路24对各位线BL充电至电压Vbl。电压Vbl比源极线SL的电压Vsl大，Vbl＞Vsl。由此，在所选择的串单元SU所包含的NAND串NS中，与连接于选择字线WL的存储单元MT的阈值电压相应地，电流从位线BL侧向源极线SL侧流动(或者不流动)。由此，能够验证阈值电压是否上升到所期望的电平。
如上所述，通过反复进行包括编程动作和验证动作的循环来执行写入动作。在编程动作中，向选择字线WL施加编程电压Vpgm。在随后的验证动作中，与要验证的阈值电平对应地施加电压AV～GV中的至少一个。此外，在各循环中，有时在执行了编程动作后执行多次验证动作。相反地，在各循环中，也有时在执行了编程动作后不执行验证动作。
在读出数据时，向存储单元MT施加读出电压，根据存储单元MT的阈值是比读出电压低还是高来决定数据，即决定该存储单元MT的阈值电平。
(感测放大电路)
接着，对感测放大电路24的感测放大单元SAU进行说明，其向各位线BL供给位线电压，并且进行存储于存储单元MT的数据的读出和验证动作。
图12是示出图1中的感测放大电路24的具体的构成的一个例子的电路图。感测放大电路24包括分别与位线BL0～BL(m-1)相关联的多个感测放大单元SAU，在图12中示出连接于一个位线BL的一个感测放大单元SAU的详细的电路构成。
如图12所示，感测放大单元SAU包括感测放大部S/A、锁存电路SDL、ADL、BDL及CDL、预充电电路LPC、以及DBUS开关DSW。感测放大单元SAU经由连接电路BLHU连接于位线BL。感测放大部S/A与锁存电路SDL、ADL、BDL、CDL通过总线LBUS连接以便彼此能够接收数据。总线LBUS经由DBUS开关DSW连接于总线DBUS，锁存电路XDL连接于总线DBUS。即，感测放大单元SAU经由总线DBUS而与锁存电路XDL连接。锁存电路SDL、ADL、BDL、CDL以及XDL暂时保持读出、写入数据以及后述的各种数据。锁存电路XDL经由总线DBUS连接于控制部22，用于在感测放大单元SAU与控制部22之间输入输出数据。一条总线DBUS由多个例如四个感测放大单元SAU共有。
连接电路BLHU包括高耐压n沟道MOS晶体管143。晶体管143的一端连接于位线BL，晶体管143的另一端经由感测放大线SAL连接于感测放大单元SAU。向晶体管143的栅极输入信号BLS。信号BLS是用于控制位线BL与感测放大单元SAU的电连接的信号。
感测放大部S/A包括低耐压n沟道MOS晶体管141、142、144、145、146、147、低耐压p沟道MOS晶体管140以及电容器149。
向晶体管142的栅极输入信号BLC。晶体管142的一端连接于晶体管143的另一端，晶体管142的另一端连接于节点SCOM。晶体管142将对应的位线BL箝位到与信号BLC相应的电位。
晶体管141的一端连接于节点SCOM，晶体管141的另一端连接于晶体管140的另一端。向晶体管141的栅极输入信号BLX。
晶体管140的栅极连接于锁存电路SDL的节点INV。晶体管140的一端连接于电源电压VDD。晶体管144的栅极连接于锁存电路SDL的节点INV。晶体管144的一端连接于节点SCOMO，晶体管144的另一端连接于节点SRC。向节点SRC施加例如接地电压VSS。
晶体管146的一端连接于节点SEN，晶体管146的另一端连接于节点SCOM。向晶体管146的栅极输入信号XXL。
晶体管145的一端连接于晶体管140的另一端，晶体管145的另一端连接于节点SEN。向晶体管145的栅极输入信号HLL。
电容器149的一端连接于节点SEN，向电容器149的另一端输入时钟信号CLK。
晶体管147的栅极连接于节点SEN。晶体管147的一端连接于晶体管148的另一端，晶体管147的另一端接地。晶体管147作为感测节点SEN的电压的感测晶体管发挥作用。
晶体管148的一端连接于总线LBUS，晶体管148的另一端连接于晶体管147的一端。向晶体管58的栅极输入信号STB。
锁存电路SDL包括反相器150、151、以及n沟道MOS晶体管152、153。反相器150的输入节点连接于节点LAT，反相器150的输出节点连接于节点INV。反相器151的输入节点连接于节点INV，反相器151的输出节点连接于节点LAT。晶体管152的一端连接于节点INV，晶体管152的另一端连接于总线LBUS，向晶体管152的栅极输入控制信号STI。晶体管153的一端连接于节点LAT，晶体管153的另一端连接于总线LBUS，向晶体管153的栅极输入控制信号STL。在节点LAT中保持的数据相当于在锁存电路SDL保持的数据，在节点INV中保持的数据相当于在节点LAT保持的数据的反转数据。
预充电电路LPC对总线LBUS进行预充电。预充电电路LPC包括低耐压n沟道MOS晶体管160。向晶体管160的栅极输入信号LBP。晶体管160的一端连接于总线LBUS，向晶体管160的另一端施加电压VHLB。预充电电路LPC通过向总线LBUS传送电压VHLB而对总线LBUS进行预充电。
DBUS开关电路DSW将总线LBUS与总线DBUS连接。DBUS开关电路DSW包括低耐压n沟道MOS晶体管161。向晶体管161的栅极输入信号DBS。晶体管161的一端连接于总线LBUS，晶体管161的另一端经由总线DBUS连接于锁存电路XDL。
锁存电路ADL、BDL、CDL在写入数据时保存与目标电平对应的位数据。
锁存电路SDL例如包括反相器150、151以及n沟道MOS晶体管152、153。反相器150的输入节点和反相器151的输出节点连接于节点LAT。反相器151的输入节点和反相器150的输出节点连接于节点INV。由反相器150、151保持节点INV、LAT的数据。来自控制部22的写入数据向节点LAT供给。在节点INV中保持的数据是在节点LAT保持的数据的反转数据。
晶体管152的漏极源极路径的一端连接于节点INV，另一端连接于总线LBUS。另外，晶体管153的漏极源极路径的一端连接于节点LAT，另一端连接于总线LBUS。向晶体管153的栅极输入控制信号STL，向晶体管152的栅极输入控制信号STI。
此外，各锁存电路ADL、BDL、CDL以及XDL的电路构成与锁存电路SDL同样，所以省略说明。此外，从控制部22提供向感测放大单元SAU供给的各种控制信号。
感测放大部S/A例如包括p沟道MOS晶体管140、n沟道MOS晶体管141～148、以及电容器149。感测放大部S/A在读出动作中，感测读出到对应的位线BL的数据，并判定所读出的数据是“0”还是“1”。另外，感测放大部S/A在编程动作中，将对应的位线BL设定为与要写入的数据“0”、“1”相应的电压值。
在感测放大部S/A中，晶体管140～144参与编程动作。在供给作为内部电源电压的电压VDD的电源线与节点SCOM之间串联连接有晶体管140的源极漏极路径和晶体管141的漏极源极路径。另外，在节点SCOM与供给作为接地电压的电压VSS的节点SRC之间连接晶体管144的漏极源极路径。另外，在节点SCOM与位线BL之间串联连接晶体管142的漏极源极路径和晶体管143的漏极源极路径。
晶体管140、144的栅极连接于节点INV。因此，在节点LAT与“0”数据对应地为低电平(以下，称为“L”)的情况下，INV维持为高电平(以下，称为“H”)，晶体管140截止，晶体管144导通。相反地，在节点LAT与“1”数据对应地为“H”的情况下，节点INV维持为“L”，晶体管140导通，晶体管144截止。
在编程动作时，分别向晶体管145、146的栅极供给的控制信号HLL、XXL是“L”，晶体管145、146截止。向晶体管141供给的控制信号是“H”，晶体管141导通。另外，在通常编程动作时，晶体管142、143通过控制信号BLC、BLS而导通。晶体管143是高耐压型的n沟道MOS晶体管，构成上述的连接电路BLHU。
因此，当“0”数据保持在节点LAT时，晶体管140成为截止而晶体管144成为导通，来自节点SRC的电压VSS(例如0V)等位线电压Vbl_L向位线BL供给。另外，当“1”数据保持在节点LAT时，晶体管140成为导通而晶体管144成为截止，根据对晶体管142、143提供的控制信号BLC、BLS而向位线BL供给例如2.5V等的位线电压Vbl_H。
感测放大部S/A的所有的晶体管140～148以及电容器149参与验证动作。在晶体管140的漏极与节点SCOM之间串联连接有晶体管145的漏极源极路径和146的漏极源极路径。另外，在总线LBUS与基准电位点之间串联连接有晶体管148的漏极源极路径和147的漏极源极路径。晶体管145的源极和晶体管146的漏极连接于感测节点SEN，感测节点SEN连接于晶体管147的栅极。分别向晶体管145～148的栅极施加控制信号HLL、XXL、感测节点SEN的电压或控制信号STB。感测节点SEN经由电容器149被施加时钟CLK。
(布线层的构成)
接着，对布线层区域WR的构成进行说明。如上所述，在布线层区域WR的各布线层中，多个布线图形形成于与XY平面平行的平面内。在布线层区域WR的各布线层D0、D1、D2形成有多个用于NAND存储单元阵列23的各位线BL等各种信号线的布线图形、用于感测放大电路24等周边电路内的信号线的布线图形。各布线层中的多个布线图形包括用于位线BL、总线DBUS等的布线图形，多个布线图形的一部分构成位线BL、总线DBUS等。
图13是示出布线层区域WR的布线层D0中的位线BL(下部位线BLL)与总线DBUS的布线图形的例子的图。图13示出分接连接区域TH1、TH2的上方的布线层D0的一部分的区域。在布线层D0中，多个位线BL与多个总线DBUS与XY平面平行地形成。图13所示的多个布线图形是各分接连接区域TH1、TH2中的从多个连接部(即分接部)朝向多个连接电路的中途的布线部分的一部分。
向位线BL施加最大为几十V(伏特)的电位的信号。另一方面，向总线DBUS施加最大为几V(伏特)的电压。即，向位线BL提供比总线DBUS高的电位。相对于总线DBUS，向位线BL施加高电压系(以下，称为HV系)的电位的信号。与位线BL相比，向总线DBUS施加低电压系(以下，称为LV系)的电位的信号。
在图13中示出LV系的两个总线DBUS的布线图形61、62以及HV系的四个位线BL(下部位线BLL)的布线图形63、64、65、66。布线图形61、62汇集，布线图形63、64也汇集，布线图形65、66汇集。
在此，布线图形61、62是形成于在存储单元阵列23与半导体基板30之间设置的布线层D0内的、形成为沿预定的方向延伸出且彼此相邻的多个(在此为两个)布线图形。布线图形63、64是在布线层D0内形成为与预定的方向平行且彼此相邻的、被施加比布线图形61、62的电位高的电位的多个(在此为两个)布线图形。布线图形65、66是在布线层D0内形成为与预定的方向平行且彼此相邻的、与布线图形63、64同样的布线图形。布线图形61与64之间的空间s1和布线图形62与65之间的空间s2是同层布线，所以按照考虑到与电位差相应的耐压的布线间距来决定。
布线图形61是如下的低电位布线：形成于布线层D0，至少一部分沿位线BL的延伸方向(X方向、第1方向)延伸，并且隔着预定的空间(间隔)s1而与布线图形63、64中的位于字线WL的延伸方向(Y方向、第2方向)的一侧的布线图形64相邻。
布线图形62是如下的低电位布线：形成于布线层D0，至少一部分沿位线BL的延伸方向(X方向、第1方向)延伸，并且隔着预定的空间(间隔)s2而与布线图形65、66中的位于字线WL的延伸方向(Y方向、第2方向)的另一侧的布线图形65相邻。
布线图形63、64、65、66是如下的被施加高电位的高电位布线：形成于存储单元阵列23与半导体基板30之间的布线层D0，至少一部分沿位线BL的延伸方向(X方向、第1方向)延伸，并且在与其正交的字线WL的延伸方向(Y方向、第2方向)上隔着预定的间隔而彼此相邻。
在此，在布线图形61的布线图形64侧，沿布线图形61的延伸方向形成有用于获得布线图形61与64之间的光刻余裕的余裕区域61m。同样地，在布线图形62的布线图形65侧，沿布线图形62的延伸方向形成有用于获得布线图形62与65之间的光刻余裕的余裕区域62m。此外，也可以不设置这些余裕区域61m、62m。
图14是示出作为图13的布线图形的比较例的布线图形的例子的图。在图14中示出两个总线DBUS的布线图形61A、62A以及四个位线BL(下部位线BLL)的布线图形63A、64A、65A、66A。在布线图形61A、62A分别设置有用于与沿作为Z方向的上方向或下方向贯通的导电体连接的过孔60A、60B。过孔60A、60B是与该导电体连接的连接区域。
在图14的布线图形的情况下，在布线图形61A、62A分别形成有过孔60A、60B，所以过孔60A与布线图形64A之间的空间s3和过孔60B与布线图形65A之间的空间s4是同层布线，所以基于考虑到与电位差相应的耐压的布线间距(以下，也称为耐压间距)来决定。考虑到耐压的布线间距比最小布线间距宽，所以过孔60A与布线图形64A之间的空间s3和过孔60B与布线图形65A之间的空间s4比图13的布线图形61与64之间的空间s1和布线图形62与65之间的空间s2大即比其宽。
另外，图14的布线图形61A与62A之间的空间s5、布线图形63A与64A之间的空间s6、以及布线图形65A与66A之间的空间s7基于光刻中的最小布线间距来决定。
过孔60A与布线图形64A之间的空间s3和过孔60B与布线图形65A之间的空间s4基于耐压间距决定，但当考虑到耐压而扩展空间s3、s4时，在布线图形61A、62A、64A以及65A中可能会产生由光刻引起的危险点。
必须抑制该由光刻引起的危险点的产生并且也考虑耐压来决定布线图形的布局，但若为了一个位线BL而使多个布线图形比由位线BL的间距决定的NAND存储单元阵列23的XY方向的尺寸大，则结果半导体存储芯片的尺寸也会变大。
因此，在图13的例子中，汇集LV系的多个总线DBUS，在最外侧的总线DBUS的内侧形成分支布线图形，在该分支布线图形上设置过孔，从而使得可以不考虑HV系的布线图形与LV系的布线图形之间的耐压间距。进而，HV系的位线BL(下部位线BLL)的多个布线图形63、64汇集，HV系的位线BL(下部位线BLL)的多个布线图形65、66也汇集。像这样将相同种类的布线图形汇集的情况减少了考虑到耐压间距的空间的数量，所以能够抑制XY平面上的半导体存储芯片的大型化。
返回到图13，在两个布线图形61与62之间设置有从布线图形61分支的分支布线图形61a、和从布线图形62分支的分支布线图形62a。分支布线图形61a、62a分别形成于两个布线图形61与62之间。
尤其是，如图13所示，分支布线图形61a、62a从LV系的多个(在此为两个)布线图形中的最外侧的两个第1布线图形61、62中的各个向LV系的多个布线图形的内侧分支，在布线层D0内与预定的方向平行地形成。
分支布线图形61a是如下的分支布线：与布线图形61电连接，在布线图形61的字线WL的延伸方向(Y方向、第2方向)上的一侧隔着预定的空间(间隔)s10而与布线图形61相邻，并沿位线BL的延伸方向(X方向、第1方向)延伸。
分支布线图形62a是如下的分支布线：与布线图形62电连接，在布线图形62的字线WL的延伸方向(Y方向、第2方向)上的另一侧隔着预定的空间(间隔)s11而与布线图形62相邻，并沿位线BL的延伸方向(X方向、第1方向)延伸。
因此，不向布线图形61、62以及分支布线图形61a、62a供给高电位。
布线图形61、62、63、64、65、66以及两个分支布线图形61a、62a配设在设置于搭载有存储单元阵列23的周边电路的半导体基板30上的、作为与来自存储单元阵列23的信号线连接的连接区域的分接连接区域TH1、TH2的上方。换言之，在从与位线BL的延伸方向(X方向、第1方向)和字线WL的延伸方向(Y方向、第2方向)正交的方向(Z方向、第3方向)观察时，布线图形61、62、63、64、65、66以及两个分支布线图形61a、62a配置成与连接区域重叠。
如图13所示，HV系的布线图形63～66形成于与XY平面平行的平面上。如上所述，多个、在此为两个布线图形63、64，以彼此平行的方式汇集成一组而形成。同样地，多个、在此为两个布线图形65、66，也以彼此平行的方式汇集成一组而形成。两个布线图形63、64之间的空间s8和两个布线图形65、66之间的空间s9按照最小布线间距来决定。
LV系的布线图形61、62也形成于与XY平面平行的平面上。多个、在此为两个布线图形61、62以彼此平行的方式汇集成一组而形成。进而，两个布线图形61、62形成为与两个布线图形63、64平行并且也与两个布线图形65、66平行。
分支布线图形61a形成为，从布线图形61起与XY平面平行并且沿相对于布线图形61的延伸方向正交的方向延伸出，之后与XY平面平行并且沿与布线图形61的延伸方向平行的方向延伸出。
分支布线图形62a形成为，从布线图形62起与XY平面平行并且沿相对于布线图形62的延伸方向正交的方向延伸出，之后与XY平面平行并且沿与布线图形62的延伸方向平行的方向延伸出。分支布线图形61a和62a形成为，沿与两个布线图形61、62平行的假想线Lc而彼此向相反方向延伸出。即，两个分支布线图形61a、62a形成于同一假想的直线Lc上。
在两个分支布线图形61a、62a分别设置有过孔60C、60D。过孔60C、60D是与用于与感测放大电路24电连接的Z方向的导电体连接的过孔区域。即，在布线图形61、62未形成过孔，过孔60C被设置成与分支布线图形61a相接，过孔60D被设置成与分支布线图形62a相接。过孔60C和60D沿假想线Lc配置，所以在与多个布线图形61～66延伸的方向正交的方向上，设置LV系的布线图形61、62的区域的宽度不会变宽。
在图13的情况下，布线图形63与64之间的空间s8、布线图形65与66之间的空间s9、布线图形61与61a、62a之间的空间s10、以及布线图形62与62a、61a之间的空间s11也按照光刻中的最小布线间距来决定并设定。空间s8、s9与空间s10、s11相等，空间s1、s2比空间s8、s9大。
在上述的实施方式中，LV系的布线图形是两个布线图形61、62，但上述的实施方式也可以应用于三个以上的布线图形的情况。
图15是示出实施方式涉及的布线层区域的布线层中的位线与总线的布线图形的其他的例子的图。图15是示出LV系的布线图形为四个的情况下的、布线层区域WR的布线层D0中的位线和DBUS线的布线图形的例子的图。在图15中，对与图13相同的构成要素标注相同的标号而省略说明。
在图15中，LV系的四个总线DBUS的布线图形71、72、73、74设置于HV系的两个位线BL(下部位线BLL)的布线图形63、64与HV系的两个位线BL(下部位线BLL)的布线图形65、66之间。布线图形71、72、73、74汇集。布线图形71与64之间的空间s11和布线图形72与65之间的空间s12是同层布线，所以基于考虑到与电位差相应的耐压的布线间距来决定。
在此，在布线图形71的布线图形64侧，沿布线图形71的延伸方向形成有用于获得布线图形71与64之间的光刻余裕的余裕区域71m。同样地，在布线图形72的布线图形65侧，沿布线图形72的延伸方向形成有用于获得布线图形72与65之间的光刻余裕的余裕区域72m。此外，也可以不设置这些余裕区域71m、72m。
与布线图形64相邻的布线图形71在与布线图形64相反的一侧具有分支布线图形71a。详细而言，分支布线图形71a形成为，从布线图形71起与XY平面平行并且沿相对于布线图形71的延伸方向正交的方向延伸出，之后与XY平面平行并且沿与布线图形71的延伸方向平行的方向延伸出。
与布线图形65相邻的布线图形72在与布线图形65相反的一侧具有分支布线图形72a。进而，分支布线图形72a在与布线图形72相反的一侧具有分支布线图形72b。
布线图形71～74、63～66以及三个分支布线图形71a、72a、72b配设在设置于搭载有存储单元阵列23的周边电路的半导体基板30上、作为与来自存储单元阵列23的信号线连接的连接区域的分接连接区域TH1、TH2的上方。
详细而言，分支布线图形72a形成为，从布线图形72起与XY平面平行并且沿相对于布线图形72的延伸方向正交的方向延伸出，之后与XY平面平行并且沿与布线图形72的延伸方向平行的方向延伸出。分支布线图形72b形成为，从分支布线图形72a起与XY平面平行并且沿相对于分支布线图形72a的延伸方向正交的方向延伸出，之后与XY平面平行并且沿与分支布线图形72a的延伸方向平行的方向延伸出。
在从与位线BL的延伸方向(X方向、第1方向)和字线WL的延伸方向(Y方向、第2方向)正交的方向观察时，布线图形73、74形成为曲柄形状。详细而言，布线图形73与布线图形72相邻地形成，具有沿分支布线图形72a的延伸方向的假想线Lc1形成的部分、和沿分支布线图形72b的延伸方向的假想线Lc2形成的部分。即，布线图形73具有沿位线BL的延伸方向(X方向、第1方向)延伸的第1部分和第2部分。第2部分与第1部分电连接，沿位线BL的延伸方向(X方向、第1方向)延伸，在字线WL的延伸方向(Y方向、第2方向)上隔着预定的空间(间隔)s22而与分支布线图形61a相邻。
布线图形74也形成为曲柄形状。即，布线图形73、74是在布线层D0内与预定的方向平行且形成于最外侧的两个布线图形71、72之间的具有曲柄形状的布线图形。并且，布线图形74与布线图形71相邻地形成，具有沿分支布线图形71a的延伸方向的假想线Lc3形成的部分、和沿上述的假想线Lc2形成的部分。即，分支布线图形71a与曲柄状的布线图形74的一部分形成于同一假想的直线Lc3上。分支布线图形72a与曲柄状的布线图形73的一部分形成于同一假想的直线Lc1上。另外，布线图形74的一部分、布线图形73的一部分以及分支布线图形72b沿假想线Lc2形成。
尤其是，如图15所示，分支布线图形71a、72a从四个布线图形71～74中的最外侧的两个第1布线图形71、72中的各自向布线图形71～74的内侧分支，在布线层D0内与预定的方向平行地形成。
设置有与四个布线图形71、72、73、74有关的四个过孔60E、60F、60G、60H。过孔60E设置于分支布线图形71a。过孔60F设置于分支布线图形72b。过孔60G设置于布线图形73的沿假想线Lc2形成的部分。过孔60H设置于布线图形74的沿假想线Lc3形成的部分。即，用于与感测放大电路24电连接的过孔60G和60H分别设置于布线图形73、74。布线图形71与64之间的空间s11和布线图形72与65之间的空间s12是同层布线，所以基于与电位差相应的耐压间距来决定。
另外，与两个布线图形63、64之间的空间s8和两个布线图形65、66之间的空间s9同样地，布线图形71与74之间的空间s21、布线图形73与74之间的空间s22、布线图形73与分支布线图形72a之间的空间s23、布线图形72与73之间的空间s24也按照最小布线间距来决定。另外，布线图形71与分支布线图形71a之间的空间s25、布线图形72与分支布线图形72a之间的空间s26、以及分支布线图形72a与分支布线图形72b之间的空间s27也按照最小布线间距来决定。
图16是示出上述的实施方式涉及的布线图形的比较例的图。在图16中，以不使HV系的布线图形81彼此以及LV系的布线图形82彼此汇集、并且在LV系的布线图形82形成过孔83的方式形成有多个布线图形。在LV系的两个布线图形82设置有过孔83。
在图16的情况下，不使HV系的布线图形彼此以及LV系的布线图形彼此汇集，所以相邻的HV系的布线图形81与过孔83之间的各空间s31、s32、s33、s34按照考虑到耐压的布线间距来决定。HV系的布线图形81之间的空间s35按照最小布线间距来决定。因此，在图16的情况下，有时包括HV系和LV系的六个布线图形81、82所形成的宽度比位线BL(下部位线BLL)之间的间距W大。
与图14、图16相比，在图13、图15的情况下，将HV系的布线图形彼此以及LV系的布线图形彼此汇集而配设，减小为了耐压而空间变大的区域，并且不将设置于LV系的布线图形的过孔设置于汇集了的LV系的多个布线的最外侧的布线图形，而将其设置于从最外侧的布线图形分支的分支布线图形。结果，在HV系与LV系的多个布线图形混合的情况下，能够使得多个布线图形的宽度处于NAND存储阵列23中的位线BL(下部位线BLL)之间的间距W内。
因此，根据以上的实施方式，能够提供一种在遵守电位不同的布线图形之间的耐压且不会使布线图形之间的空间变大的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示出的，并非意在限定发明的范围。这些新颖的实施方式可以以其他各种各样的方式实施，在不脱离发明的要旨的范围内可以进行各种省略、替换、变更。这些实施方式、变形包含于发明的范围、要旨中，并且包含于技术方案所记载的发明及与其等同的范围中。

Claims (20)

1.一种半导体存储装置，
具有：
存储单元阵列，其具备多个存储单元，所述多个存储单元中的各个能够设定为多个电平的阈值电压中的任一个；
多个第1高电位布线，其形成于所述存储单元阵列与半导体基板之间的布线层，至少一部分沿第1方向延伸，并且所述多个第1高电位布线在与所述第1方向正交的第2方向上隔着第1间隔而彼此相邻，并被施加高电位；
多个第2高电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述多个第2高电位布线在所述第2方向上隔着所述第1间隔而彼此相邻，并被施加所述高电位；
第1低电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述第1低电位布线隔着第2间隔而与所述多个第1高电位布线中的位于所述第2方向的一侧的第1高电位布线相邻；
第2低电位布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述第2低电位布线隔着所述第2间隔而与所述多个第2高电位布线中的位于所述第2方向的另一侧的第2高电位布线相邻；
第1分支布线，其与所述第1低电位布线电连接，在所述第1低电位布线的所述第2方向上的所述一侧隔着第3间隔而与所述第1低电位布线相邻，并沿所述第1方向延伸；
第2分支布线，其与所述第2低电位布线电连接，在所述第2低电位布线的所述第2方向上的所述另一侧隔着所述第3间隔而与第2低电位布线相邻，并沿所述第1方向延伸；
第1过孔，其设置成与所述第1分支布线相接；以及
第2过孔，其设置成与所述第2分支布线相接。
2.根据权利要求1所述的半导体存储装置，
所述第1分支布线与所述第2分支布线形成于同一假想的直线上。
3.根据权利要求2所述的半导体存储装置，
还具有：
多个位线，其与所述存储单元阵列连接；
感测放大区域，其配置在所述半导体基板上，并配置有多个感测放大单元；以及
连接区域，其配置在所述半导体基板上，并配置有多个连接电路，所述多个连接电路中的各个包括高耐压型晶体管，所述多个连接电路将所述多个位线与所述多个感测放大单元分别连接，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第1高电位布线、所述第2高电位布线、所述第1低电位布线、所述第2低电位布线、所述第1分支布线以及所述第2分支布线配置成与所述连接区域重叠。
4.根据权利要求1所述的半导体存储装置，
还具有：
第3低电位布线，其形成于所述布线层，至少一部分与所述第1方向平行地延伸，并且所述第3低电位布线与所述第1分支布线配置在同一假想的直线上；和
第3过孔，其设置成与所述第3低电位布线相接。
5.根据权利要求4所述的半导体存储装置，
所述第3低电位布线还具有另外一部分，所述另外一部分电连接于所述至少一部分，并沿所述第1方向延伸，在所述第2方向上隔着所述第3间隔而与所述第1分支布线相邻。
6.根据权利要求5所述的半导体存储装置，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第3低电位布线具有曲柄形状。
7.根据权利要求6所述的半导体存储装置，
还具有：
多个位线，其与所述存储单元阵列连接；
感测放大区域，其配置在所述半导体基板上，并配置有多个感测放大单元；以及
连接区域，其配置在所述半导体基板上，并配置有连接电路，所述连接电路中的各个包括高耐压型晶体管，所述连接电路将所述位线与所述感测放大单元分别连接，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第1高电位布线、所述第2高电位布线、所述第1低电位布线、所述第2低电位布线、所述第1分支布线、所述第2分支布线以及所述第3低电位布线配置成与所述连接区域重叠。
8.根据权利要求1所述的半导体存储装置，
不向所述第1低电位布线、所述第2低电位布线、所述第1分支布线以及所述第2分支布线供给所述高电位。
9.根据权利要求1所述的半导体存储装置，
在所述第1低电位布线和所述第2低电位布线未形成过孔。
10.根据权利要求1所述的半导体存储装置，
所述第1间隔与所述第3间隔相等，
所述第2间隔比所述第1间隔大。
11.一种半导体存储装置，
具有：
半导体基板；
晶体管，其设置成在所述半导体基板的上方相接；
第1布线、第2布线、第3布线、第4布线和第5布线，它们分别包含在设置于所述晶体管的上方的布线层中，各自的至少一部分沿第1方向延伸，并且，它们在与所述第1方向正交的第2方向上相互相邻且在所述第2方向上依次配置；
第6布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，且与所述第4布线配置在同一假想的直线上；
存储单元阵列，其设置在所述布线层的上方，具备多个存储单元，所述多个存储单元中的各个能够设定为多个电平的阈值电压中的任一个；
第1过孔，其设置成与所述第4布线相接；以及
第2过孔，其设置成与所述第6布线相接，
所述第1布线以及所述第2布线在所述第2方向上具有第1宽度，
所述第1布线与所述第2布线隔着第1间隔而相互相邻，
所述第2布线与所述第3布线隔着第2间隔而相互相邻，
所述第3布线与所述第4布线在所述第2方向上电连接且隔着第3间隔而相互相邻，
所述第4布线与所述第5布线隔着所述第3间隔而相互相邻，
所述第5布线与所述第6布线在所述第2方向上电连接。
12.根据权利要求11所述的半导体存储装置，
还具有：
多个位线，其与所述存储单元阵列连接；
感测放大区域，其配置在所述半导体基板上，并配置有多个感测放大单元；以及
连接区域，其配置在所述半导体基板上，并配置有多个连接电路，所述多个连接电路中的各个包括高耐压型晶体管，所述多个连接电路将所述多个位线与所述多个感测放大单元分别连接，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第1布线～所述第6布线配置成与所述连接区域重叠。
13.根据权利要求11所述的半导体存储装置，
还具有将所述第5布线与所述第6布线连接的第7布线，在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第5布线～所述第7布线具有曲柄形状。
14.根据权利要求13所述的半导体存储装置，
还具有：
多个位线，其与所述存储单元阵列连接；
感测放大区域，其配置在所述半导体基板上，并配置有多个感测放大单元；以及
连接区域，其配置在所述半导体基板上，并配置有连接电路，所述连接电路中的各个包括高耐压型晶体管，所述连接电路将所述位线与所述感测放大单元分别连接，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第1布线～所述第7布线配置成与所述连接区域重叠。
15.根据权利要求11所述的半导体存储装置，
不向所述第3布线～所述第6布线供给高电位。
16.根据权利要求11所述的半导体存储装置，
在所述第3布线和所述第5布线未形成过孔。
17.根据权利要求11所述的半导体存储装置，
所述第1间隔与所述第3间隔相等，
所述第2间隔比所述第1间隔大。
18.一种半导体存储装置，
具有：
存储单元阵列，其具备多个存储单元，所述多个存储单元中的各个能够设定为多个电平的阈值电压中的任一个；
多个第1布线，其形成于在所述存储单元阵列与半导体基板之间设置的布线层，至少一部分沿第1方向延伸，并且所述多个第1布线在所述存储单元阵列的数据的读出和写入时被施加第1电位；
多个第2布线，其形成于所述布线层，至少一部分沿所述第1方向延伸，并且所述多个第2布线连接于锁存电路，且被施加第2电位，所述锁存电路供与所述存储单元阵列的所述数据的所述读出和所述写入有关的数据进行锁存；
第1分支布线，其与所述多个第1布线中的最外侧的两个第1布线中的一个电连接，向与所述第1方向正交的第2方向上的一侧分支，并且沿所述第1方向延伸；
第2分支布线，其与所述多个第1布线中的最外侧的所述两个第1布线中的另一个电连接，向所述第2方向上的另一侧分支，并且沿所述第1方向延伸；
第1过孔，其设置成与所述第1分支布线相接；以及
第2过孔，其设置成与所述第2分支布线相接。
19.根据权利要求18所述的半导体存储装置，
所述第1分支布线与所述第2分支布线形成于同一假想的直线上。
20.根据权利要求19所述的半导体存储装置，
所述多个第1布线是与所述存储单元阵列连接的多个位线，
所述半导体存储装置还具有：
感测放大区域，其配置在所述半导体基板上，并配置有多个感测放大单元；和
连接区域，其配置在所述半导体基板上，并配置有多个连接电路，所述多个连接电路中的各个包括高耐压型晶体管，所述多个连接电路将所述多个位线与所述多个感测放大单元分别连接，
在从与所述第1方向和所述第2方向正交的第3方向观察时，所述第1布线、所述第2布线、所述第1分支布线以及所述第2分支布线配置成与所述连接区域重叠。
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