JP2012027988A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】 選択セルに隣接する非選択セルに十分な電流を流す。
【解決手段】 行方向に直列接続された不揮発性のメモリセルのゲートは、列方向にそれぞれワード線で接続される。データ読み出し時に選択ワード線に隣接する第１隣接ワード線に第１の読み出しパス電圧、第１隣接ワード線の選択ワード線とは反対側に隣接する第２隣接ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧を、その他の非選択ワード線に第１の読み出しパス電圧より高く第２の読み出しパス電圧より低い第３の読み出しパス電圧を与える。
【選択図】 図５

Description

半導体記憶装置および半導体記憶装置の制御方法に関する

不揮発性の半導体記憶装置の一種にＥＥＰＲＯＭがある。特にＮＡＮＤ型フラッシュメモリは大容量化に優れ、電子機器の記憶装置として用いられる。

ＮＡＮＤ型フラッシュメモリのデータ読み出し動作は、ＮＡＮＤセルユニット内の選択セルに、そのしきい値分布を判定するに必要な読み出し電圧を与える。一方、ＮＡＮＤセルユニット内の残りの非選択セルに、セルデータによらずオンする読み出しパス電圧を与える。上記電圧を与えた後、プリチャージしたビット線が放電されるか否かによりデータを判定する。

特開２００２−１３３８８８号公報 特開２００９−１９３６３１号公報

微細化によりデータの読み出し時の信頼性への影響が課題となる。特にワードライン（ＷＬ）間距離が小さくなるに従い、隣接ＷＬと選択セルのフローティングゲート（ＦＧ）とのカップリング容量が増大する。カップリング容量の増大は、読み出し動作に影響を与える。

例えば、選択セルに隣接する非選択セルのＦＧ電位が、十分に高くならない場合がある。具体的には、非選択コントロールゲート（ＣＧ）の電位より、選択ＣＧの電位は低い。すると、隣接する非選択セルのＦＧ電位は、他の非選択セルのＦＧ電位より低くなる。従って、十分な電流を流すことができるはずのパス電圧を隣接ＷＬに与えても、隣接する非選択セルには十分な電流が流れない可能性がある。

従って、微細化した場合であっても、選択セルに隣接する非選択セルに十分な電流を流すことができる半導体記憶装置、および半導体記憶装置の制御方法を提供する事を目的とする。

本実施の形態に係る半導体記憶装置は、セルユニットと、複数のワード線と、複数の選択ゲート線と、昇圧部と、制御部と、を備えることを特徴とする。セルユニットは、行方向に複数個直列接続された不揮発性のメモリセルと、直列に接続されたメモリセルの両端をそれぞれビット線及びソース線に接続する複数の選択ゲートトランジスタとを有する。複数のワード線は、複数のメモリセルの制御ゲートを行方向と直交する列方向にそれぞれ接続する。複数の選択ゲート線は、選択ゲートトランジスタのゲートを列方向にそれぞれ接続する。昇圧部は、外部から供給された電源電圧を昇圧してワード線に電圧を与える。制御部は、選択ワード線に読み出し電圧が与えるデータ読み出し時に、選択ワード線に隣接する第１隣接ワード線に第１の読み出しパス電圧を、第１隣接ワード線の選択ワード線とは反対側に隣接する第２隣接ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧を、その他の非選択ワード線に第１の読み出しパス電圧より高く第２の読み出しパス電圧より低い第３の読み出しパス電圧を与えるように、昇圧部を制御する。

また、本実施の形態に係る半導体記憶装置の制御方法は、第１の読み出しパス電圧と、第２の読み出しパス電圧と、第３の読み出しパス電圧を与えることを特徴とする。半導体記憶装置は、セルユニットと、複数のワード線と、複数の選択ゲート線と、昇圧部と、を備える。セルユニットは、行方向に複数個直列接続された不揮発性のメモリセルと、直列に接続されたメモリセルの両端をそれぞれビット線及びソース線に接続する複数の選択ゲートトランジスタとを有する。複数のワード線は、複数のメモリセルの制御ゲートを行方向と直交する列方向にそれぞれ接続する。複数の選択ゲート線は、選択ゲートトランジスタのゲートを列方向にそれぞれ接続する。昇圧部は、外部から供給された電源電圧を昇圧してワード線に電圧を与える。ワード線のうち選択ワード線に読み出し電圧が与えるデータ読み出し時に、選択ワード線に隣接する第１隣接ワード線に第１の読み出しパス電圧を与える。第１隣接ワード線の選択ワード線とは反対側に隣接する第２隣接ワード線に第１の読み出しパス電圧より高い第２の読み出しパス電圧を与える。その他の非選択ワード線に第１の読み出しパス電圧より高く第２の読み出しパス電圧より低い第３の読み出しパス電圧を与える。

微細化した場合であっても、選択セルに隣接する非選択セルに十分な電流を流すことができる半導体記憶装置、および半導体記憶装置の制御方法を提供する事ができる。

第１の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図。 メモリセルアレイの回路構成の一部を示す図。 図２におけるＡ−Ａ断面の構造について模式的に表した図。 図３におけるＢ部の容量結合について模式的に表した拡大図。 ＶｃｇとＶｒｅａｄのパターンを示す図。 ＶｃｇとＶｒｅａｄのパターンを示す図。 ＶｃｇとＶｒｅａｄのパターンを示す図。 第１の実施の形態によるＮＡＮＤ型フラッシュメモリのフローチャート。 比較例１ 比較例２ 第２の実施の形態によるＮＡＮＤ型フラッシュメモリのＶｃｇとＶｒｅａｄのパターンを示す図。

以下、図面を参照して、この発明の実施の形態を説明する。

［第１の実施の形態］
図１は、第１の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。メモリセルアレイ１には、複数のメモリセルがアレイ状に配置されている。ロウデコーダ２は、メモリセルアレイ１に設けられたワード線および選択ゲート線を選択駆動するために設けられている。カラムデコーダ３は、メモリセルアレイ１に設けられたビット線を選択するために設けられている。

高電圧発生部４は、メモリセルアレイ１のメモリセルへ読み出し、書き込み、または消去を行う際、外部から供給された電源電圧を昇圧するために設けられている。制御部５は、ロウデコーダ２、カラムデコーダ３、高電圧発生部４、またこれらを通じてメモリセルアレイ１を制御するために設けられている。また、制御部５はＮＡＮＤ型フラッシュメモリの外部とデータおよびコマンドの入出力を行うために設けられている。

図２は、メモリセルアレイ１の回路構成の一部を示す図である。メモリセルアレイ１は、複数のブロック１１を備える。図２は、任意のｉ番目のブロック１１_ｉと、隣接するブロック１１_ｉ−１および１１_ｉ＋１の一部とを図示している。

ブロック１１は、複数のＮＡＮＤセルユニット１２を備える。１つのブロック１１内に、０〜ｋのＮＡＮＤセルユニット１２を備えることができる。例えば、ｋは４２２３である。

ＮＡＮＤセルユニット１２は、複数のメモリセル１３を備える。メモリセル１３はデータを記憶するために設けられている。１つのＮＡＮＤセルユニット１２内に、たとえば０〜６５のメモリセル１３を備えることができる。メモリセル１３は、互いにソースとドレインとが直列に接続されている。直列に接続されたメモリセル１３のうち両端のメモリセル（図２では１３_０および１３_６５）には、無効なデータを記憶するためのダミーセルを用いることができる。

ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５をさらに備える。選択ゲートトランジスタ１４は、直列に接続されたメモリセル１３のドレイン側の端に直列に接続される。選択ゲートトランジスタ１５は、直列に接続されたメモリセル１３のソース側の端に直列に接続される。ＮＡＮＤセルユニット１２は、選択ゲートトランジスタ１４、１５によって選択される。

メモリセル１３のＣＧ（コントロールゲート）は、複数のワード線１６のいずれかに共通接続されている。具体的には、マトリクス状に配置されたメモリセル１３のうち、ＮＡＮＤセルユニット１２の直列方向（行方向）に直交する方向（列方向）に並んだメモリセル１３が、共通のワード線１６に接続されている。

従って、メモリセル１３_０〜１３_６５が直列に接続されている場合、１つのブロック１１についてワード線１６はワード線１６_０〜１６_６５の６６本のワード線に、それぞれｋ＋１個のメモリセル１３が共通接続される。

１つのページ２１は、各ワード線１６_０〜１６_６５にそれぞれ接続された複数のメモリセル１３を有する。１つのページ２１には、１つのブロック内のＮＡＮＤセルユニットの個数（図２ではｋ＋１）分のメモリセル１３を含む。なお、ｋ＝４２２３の場合には、４０９６個のメモリセルを記憶領域、１２８個のメモリセルをリダンダンシ領域およびその他領域として使用することができる。

選択ゲートトランジスタ１４のゲートは、選択ゲート線１７にて共通接続されている。また、選択ゲートトランジスタ１４のドレインは、ビット線１９_０〜_ｋのいずれかに接続されている。

選択ゲートトランジスタ１５のゲートは、選択ゲート線１８にて共通接続されている。また、選択ゲートトランジスタ１５のソースはソース線２０に接続されている。ソース線２０は、行方向に隣接するブロックで共有される。例えば図２の例では、ブロック１１_ｉと１１_ｉ＋１とで共有される。

図３は、図２におけるＡ−Ａ断面の構造について、模式的に表した図である。なお、図３において、半導体記憶装置の表面および裏面など、説明に直接関わらない部分については図示を省略する。

メモリセル１３は、半導体基板上に絶縁膜を介してＦＧ（フローティングゲート）２２とＣＧとして機能するワード線１６の一部とが積層形成されたスタックゲート構造を有している。

メモリセル１３のソースとドレインは、隣接するメモリセル１３および選択ゲートトランジスタ１４、１５と共有するソースドレイン２３を介して、直列に接続されている。選択ゲートトランジスタ１４のドレイン２３ａは、ビット線１９に接続されている。選択ゲートトランジスタ１５のソース２３ｂは、ソース線２０に接続されている。

図４は、図３におけるＢ部の容量結合について、模式的に表した拡大図である。ここで、ｎは自然数とし、選択された１のワード線を１６_ｎとして表す。選択されたワード線１６_ｎには、データの読み出しの際、読み出し電圧Ｖｃｇを印加する。Ｖｃｇには、程度の弱い電圧（一例として０．８５Ｖ）を用いることができる。

一方、選択されたワード線に隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１（第１隣接ワード線）には、読み出しパス電圧Ｖｒｅａｄを印加する。Ｖｒｅａｄには、読み出し電圧よりも高い電圧（一例として７Ｖ）を用いることができる。

この時、図４にて図示するＢ部に生じた隣接するＦＧ２２との容量結合により、隣接するメモリセル１３_ｎ−１とメモリセル１３_ｎ＋１のＦＧ２２の電位が低下する。ＦＧ２２の電位が低下した場合、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１との電位差は大きくなる傾向がある。電位差が大きくなると、ＦＧ２２から電子が抜けやすくなり、書き込まれたデータを保持することが困難になる傾向がある。

また、ＦＧ２２の電位が低下した場合、隣接するメモリセル１３_ｎ−１とメモリセル１３_ｎ＋１は、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１にＶｒｅａｄを印加した場合にオンしにくくなる。これは隣接するメモリセル１３_ｎ−１とメモリセル１３_ｎ＋１に流れる電流の減少につながり、読み出しデータの信頼性（正確性）が低下する場合がある。

特に、ＮＡＮＤ型フラッシュメモリの微細化を進めると、ワード線１６の間隔が小さくなるため、容量結合の影響が大きくなる。

図５は、各ワード線１６_０〜１６_６５に印加するＶｃｇとＶｒｅａｄのパターンを示す図である。図５では、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１に印加する読み出しパス電圧（第１の読み出しパス電圧）をＶｒｅａｄ１、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１の選択ワード線１６ｎとは反対側に隣接するワード線１６_ｎ−２とワード線１６_ｎ＋２（第２隣接ワード線）に印加する読み出しパス電圧（第２の読み出しパス電圧）をＶｒｅａｄ２、その他の非選択ワード線１６に印加する読み出しパス電圧（第３の読み出しパス電圧）をＶｒｅａｄ０として図示する。

図５の通り、ＶｃｇとＶｒｅａｄの関係は、Ｖｃｇ＜Ｖｒｅａｄ１＜Ｖｒｅａｄ０＜Ｖｒｅａｄ２とする。Ｖｒｅａｄ１＜Ｖｒｅａｄ０とするのは、メモリセル１３_ｎ−１とメモリセル１３_ｎ＋１のＦＧ２２と、ワード線１６_ｎ−１とワード線１６_ｎ＋１との電位差を小さくするためである。

また、Ｖｒｅａｄ１＜Ｖｒｅａｄ２とするのは、ワード線１６_ｎ−１とワード線１６_ｎ＋１とワード線１６_ｎ−２とワード線１６_ｎ＋２との容量結合が大きいことを利用し、ＩＰＤ（ＦＧ−ＣＧゲート間絶縁膜）リークを抑制するためである。

また、Ｖｒｅａｄ０＜Ｖｒｅａｄ２とするのは、他の非選択ワード線１６に対するリードディスターブを抑制するためである。

図６は、ＮＡＮＤセルユニット１２の両端のメモリセル１３のいずれかを選択した場合のＶｃｇとＶｒｅａｄのパターンを示す図である。ここで、図６では説明の都合上、メモリセル１３_６５を選択した場合について図示する。

図６では、選択されたワード線１６_６５に印加する読み出し電圧をＶｃｇ、隣接するワード線１６_６４に印加する読み出しパス電圧をＶｒｅａｄ１、隣接するワード線１６_６４の選択ワード線１６_６５とは反対側に隣接するワード線１６_６３に印加する読み出しパス電圧をＶｒｅａｄ２、その他の非選択ワード線１６に印加する読み出しパス電圧をＶｒｅａｄ０として図示する。

図６の通り、ワード線１６_ｎを選択した場合（図５に例示した場合）と同様、ＶｃｇとＶｒｅａｄの関係は、Ｖｃｇ＜Ｖｒｅａｄ１＜Ｖｒｅａｄ０＜Ｖｒｅａｄ２とする。

図７は、ＮＡＮＤセルユニット１２の両端のメモリセル１３に隣接するメモリセル１３のいずれかを選択した場合のＶｃｇとＶｒｅａｄのパターンを示す図である。ここで、図６では説明の都合上、メモリセル１３_６４を選択した場合について図示する。

図７では、選択されたワード線１６_６４に印加する読み出し電圧をＶｃｇ、選択ゲート線１８と隣接するワード線１６_６５に印加する読み出しパス電圧（第４の読み出しパス電圧）をＶｒｅａｄ０、ＮＡＮＤセルユニット１２中央側に隣接するワード線１６_６３に印加する読み出しパス電圧をＶｒｅａｄ１、隣接するワード線１６_６３の選択ワード線１６_６４とは反対側に隣接するワード線１６_６２に印加する読み出しパス電圧をＶｒｅａｄ２、その他の非選択ワード線１６に印加する読み出しパス電圧をＶｒｅａｄ０として図示する。

図７の通り、ワード線１６_ｎを選択した場合（図５に例示した場合）と同様、ＶｃｇとＶｒｅａｄの関係は、Ｖｃｇ＜Ｖｒｅａｄ１＜Ｖｒｅａｄ０＜Ｖｒｅａｄ２とすることができる。

ここで、ＮＡＮＤセルユニット１２端側に隣接するワード線１６_６５に印加する読み出しパス電圧をＶｒｅａｄ０とするのは、ワード線１６_６５に隣接するワード線が無いため、上述したＩＰＤリークを抑制する効果を得られないためである。また、ＮＡＮＤセルユニット１２端のメモリセル１３_６５はダミーセルであり、Ｖｒｅａｄ０を印加しても問題を生じないためである。

図８は、本実施の形態によるＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。外部からの命令により、まずデータをメモリセル１３から読み出す（Ｓ１）。この時、ワード線１６に印加するＶｃｇおよびＶｒｅａｄの関係を、上述の通りとする。

次に、データを書き込む必要がある場合には、メモリセル１３に書き込む（Ｓ２）。１つのページ２１について書き込みを行った段階で、書き込み状態が十分かどうかを検証するために、データをＳ２において書き込みを行ったメモリセル１３から読み出す（Ｓ３）。この時、ワード線１６に印加するＶｃｇおよびＶｒｅａｄの関係を、上述の通りとする。

Ｓ２において書き込みを行ったデータと、Ｓ３において読み出したデータとを比較検証し、差異が無かった場合（図中のＰａｓｓの場合）、一連の処理を終了する。一方、差異があった場合（図中のＦａｉｌの場合）、直前のＳ２における書き込み電圧ＶｐｇｍをΔＶｐｇｍ分高い電圧に更新する（Ｓ５）。

そして、差異のあったメモリセル１３について再度書き込む（Ｓ２）。比較検証において差異が無くなるまで、Ｓ２からＳ５を繰り返す。

図９および図１０を参照して、本実施の形態と比較例とを比較して、本実施の形態の効果について説明する。ここで、図９は１種類のＶｒｅａｄ電圧を用いた比較例１、図１０は２種類のＶｒｅａｄ電圧を用いた比較例２である。

比較例１では、非選択ワード線１６に印加する読み出しパス電圧をＶｒｅａｄ０として図示する。

比較例１の場合、図４にて説明した通り、容量結合により、隣接するメモリセル１３_ｎ−１とメモリセル１３_ｎ＋１のＦＧ２２の電位が低下する。従って、本実施の形態によるＮＡＮＤ型フラッシュメモリは、比較例１に比べ書き込まれたデータを保持することが容易となる。また、読み出しデータの信頼性も高くなる。

比較例２では、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１に印加する読み出しパス電圧をＶｒｅａｄ２、その他の非選択ワード線１６に印加する読み出しパス電圧をＶｒｅａｄ０として図示する。

比較例２の場合、Ｖｒｅａｄ２＞Ｖｒｅａｄ０であるため、比較例１に比べ隣接するメモリセル１３_ｎ−１とメモリセル１３_ｎ＋１のＦＧ２２の電位の低下を抑制することができる。しかし、ワード線１６_ｎ−１およびワード線１６_ｎ＋１と、メモリセル１３_ｎ−１とメモリセル１３_ｎ＋１のＦＧ２２との電位差が大きい。従って、本実施の形態によるＮＡＮＤ型フラッシュメモリは、比較例２に比べＩＰＤリークを抑制することが容易となる。

［第２の実施の形態］
図１１は、第２の実施の形態によるＮＡＮＤ型フラッシュメモリの、各ワード線１６_０〜１６_６５に印加するＶｃｇとＶｒｅａｄのパターンを示す図である。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。

図１１では、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１に印加する読み出しパス電圧（第１の読み出しパス電圧）をＶｒｅａｄ１、隣接するワード線１６_ｎ−１とワード線１６_ｎ＋１の選択ワード線１６ｎとは反対側に隣接するワード線１６_ｎ−２とワード線１６_ｎ＋２（第２隣接ワード線）に印加する読み出しパス電圧（第２の読み出しパス電圧）をＶｒｅａｄ２、その他の非選択ワード線１６のうち選択ワード線から見てドレイン側に印加する読み出しパス電圧（第３の読み出しパス電圧）をＶｒｅａｄ０、その他の非選択ワード線１６のうち選択ワード線から見てソース側に印加する読み出しパス電圧（第５の読み出しパス電圧）をＶｒｅａｄ３として図示する。

図１１の通り、ＶｃｇとＶｒｅａｄの関係は、Ｖｃｇ＜Ｖｒｅａｄ１＜Ｖｒｅａｄ０＜Ｖｒｅａｄ３＜Ｖｒｅａｄ２とする。Ｖｒｅａｄ０＜Ｖｒｅａｄ３とするのは、選択されたメモリセルから見てソース側のメモリセルの抵抗値をより低減するためである。

特に、図８に示すＳ３においては、Ｖｒｅａｄ０＜Ｖｒｅａｄ３とする効果が高い。これは、ＮＡＮＤ型フラッシュメモリは、一般的にソース側から順に書き込みを行う。選択されたメモリセルから見てドレイン側のメモリセルは書き込みがまだされていないため、書き込みが既にされているメモリセルがある場合のあるソース側のメモリセルに比べて抵抗が低いためである。

以上、ＮＡＮＤ型フラッシュメモリの実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。

例えば、図７の例では、第４の読み出しパス電圧を第３の読み出しパス電圧と同じＶｒｅａｄ０としたが、第２読み出しパス電圧以下であって第３読み出し電圧以上の任意の電圧とすることができる。

１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…高電圧発生部、５…制御部、１１…ブロック、１２…ＮＡＮＤセルユニット、１３…メモリセル、１４、１５…選択ゲートトランジスタ、１６…ワード線、１７、１８…選択ゲート線、１９…ビット線、２０…ソース線、２１…ページ、２２…ＦＧ、２３…ソースドレイン

Claims (4)

1. 行方向に複数個直列接続された不揮発性のメモリセルと、直列に接続された前記メモリセルの両端をそれぞれビット線及びソース線に接続する複数の選択ゲートトランジスタとを有するセルユニットと、
   複数の前記メモリセルの制御ゲートを前記行方向と直交する列方向にそれぞれ接続する複数のワード線と、
   前記選択ゲートトランジスタのゲートを前記列方向にそれぞれ接続する複数の選択ゲート線と、
   外部から供給された電源電圧を昇圧して前記ワード線に電圧を与える昇圧部と、
   選択ワード線に読み出し電圧が与えるデータ読み出し時に、前記選択ワード線に隣接する第１隣接ワード線に第１の読み出しパス電圧を、前記第１隣接ワード線の選択ワード線とは反対側に隣接する第２隣接ワード線に前記第１の読み出しパス電圧より高い第２の読み出しパス電圧を、その他の非選択ワード線に前記第１の読み出しパス電圧より高く前記第２の読み出しパス電圧より低い第３の読み出しパス電圧を与えるように、前記昇圧部を制御する制御部と、
   を備えることを特徴とする半導体記憶装置。
2. 前記制御部は、少なくとも一の前記第１隣接ワード線が前記選択ゲート線と隣接する場合には、この前記第１隣接ワード線に前記第２読み出しパス電圧より低く前記第３読み出し電圧より高い第４の読み出しパス電圧を、他の前記第１隣接ワード線に第１の読み出しパス電圧を与えるように、前記昇圧部を制御することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御部は、前記ソース線に接続する前記選択ゲート線と前記選択ワード線との間に前記非選択ワード線がある場合には、この前記選択ゲート線と前記選択ワード線との間にある前記非選択ワード線に、前記第２読み出しパス電圧より低く前記第３読み出し電圧より高い第５の読み出しパス電圧を、他の前記非選択ワード線に第３の読み出しパス電圧を与えるように、前記昇圧部を制御することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 行方向に複数個直列接続された不揮発性のメモリセルと、直列に接続された前記メモリセルの両端をそれぞれビット線及びソース線に接続する複数の選択ゲートトランジスタとを有するセルユニットと、
   複数の前記メモリセルの制御ゲートを前記行方向と直交する列方向にそれぞれ接続する複数のワード線と、
   前記選択ゲートトランジスタのゲートを前記列方向にそれぞれ接続する複数の選択ゲート線と、
   外部から供給された電源電圧を昇圧して前記ワード線に電圧を与える昇圧部と、を備える半導体記憶装置の制御方法であって、
   前記ワード線のうち選択ワード線に読み出し電圧が与えるデータ読み出し時に、前記選択ワード線に隣接する第１隣接ワード線に第１の読み出しパス電圧を与え、
   前記第１隣接ワード線の選択ワード線とは反対側に隣接する第２隣接ワード線に前記第１の読み出しパス電圧より高い第２の読み出しパス電圧を与え、
   その他の非選択ワード線に前記第１の読み出しパス電圧より高く前記第２の読み出しパス電圧より低い第３の読み出しパス電圧を与えることを特徴とする半導体記憶装置の制御方法。

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