JP2002133888A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2002133888A JP2002133888A JP2000333206A JP2000333206A JP2002133888A JP 2002133888 A JP2002133888 A JP 2002133888A JP 2000333206 A JP2000333206 A JP 2000333206A JP 2000333206 A JP2000333206 A JP 2000333206A JP 2002133888 A JP2002133888 A JP 2002133888A
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Abstract
(57)【要約】
【課題】ベリファイ読み出し時間を短縮して書き込み動
作を高速化することができる半導体記憶装置を提供す
る。 【解決手段】複数の不揮発性メモリセルのうち、選択さ
れたメモリセルＭＣ２にデータ書き込みを行った後の書
き込みベリファイ時において、メモリセルＭＣ２のワー
ド線ＷＬ２には所定のベリファイ電圧Ｖvselが印加さ
れ、メモリセルＭＣ２に隣接するメモリセルＭＣ１、Ｍ
Ｃ３のワード線ＷＬ１、ＷＬ３にはベリファイ電圧Ｖvs
elより電圧が高い読み出し用パス電圧Ｖreadが印加さ
れ、メモリセルＭＣ２及びメモリセルＭＣ１、ＭＣ３を
除くその他のメモリセルＭＣ０、ＭＣ４〜ＭＣ１５のワ
ード線ＷＬ０、ＷＬ４〜ＷＬ１５には読み出し用パス電
圧Ｖreadより電圧が高い読み出し用パス電圧Ｖreadhが
印加される。
作を高速化することができる半導体記憶装置を提供す
る。 【解決手段】複数の不揮発性メモリセルのうち、選択さ
れたメモリセルＭＣ２にデータ書き込みを行った後の書
き込みベリファイ時において、メモリセルＭＣ２のワー
ド線ＷＬ２には所定のベリファイ電圧Ｖvselが印加さ
れ、メモリセルＭＣ２に隣接するメモリセルＭＣ１、Ｍ
Ｃ３のワード線ＷＬ１、ＷＬ３にはベリファイ電圧Ｖvs
elより電圧が高い読み出し用パス電圧Ｖreadが印加さ
れ、メモリセルＭＣ２及びメモリセルＭＣ１、ＭＣ３を
除くその他のメモリセルＭＣ０、ＭＣ４〜ＭＣ１５のワ
ード線ＷＬ０、ＷＬ４〜ＷＬ１５には読み出し用パス電
圧Ｖreadより電圧が高い読み出し用パス電圧Ｖreadhが
印加される。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルに正
常にデータが記憶されているか否かを検証するベリファ
イ読み出し動作を備えた不揮発性半導体記憶装置に関す
るものである。
常にデータが記憶されているか否かを検証するベリファ
イ読み出し動作を備えた不揮発性半導体記憶装置に関す
るものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種であるＮ
ＡＮＤ型フラッシュメモリは、８個、１６個、あるいは
それ以上の複数個のメモリセルトランジスタを直列に接
続し、その両端に２つの選択トランジスタを接続したＮ
ＡＮＤセルを基本単位とする不揮発性メモリである。
ＡＮＤ型フラッシュメモリは、８個、１６個、あるいは
それ以上の複数個のメモリセルトランジスタを直列に接
続し、その両端に２つの選択トランジスタを接続したＮ
ＡＮＤセルを基本単位とする不揮発性メモリである。
【０００３】図４は、従来のＮＡＮＤ型フラッシュメモ
リの構成を示す回路図である。
リの構成を示す回路図である。
【０００４】このＮＡＮＤ型フラッシュメモリは、メモ
リセルアレイ１００とセンスアンプ群１１０を有してい
る。メモリセルアレイ１００は、行方向にｎ個配列され
た複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎ
からなる。これらブロックの各々では、ブロック内のメ
モリセルに記憶されたデータの一括消去が可能である。
なお、図４にはメモリセルＭＣ２のワード線ＷＬ２を選
択ワード線とした場合の読み出し動作中のワード線印加
電圧Ｖvsel、Ｖreadが示されている。
リセルアレイ１００とセンスアンプ群１１０を有してい
る。メモリセルアレイ１００は、行方向にｎ個配列され
た複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎ
からなる。これらブロックの各々では、ブロック内のメ
モリセルに記憶されたデータの一括消去が可能である。
なお、図４にはメモリセルＭＣ２のワード線ＷＬ２を選
択ワード線とした場合の読み出し動作中のワード線印加
電圧Ｖvsel、Ｖreadが示されている。
【０００５】読み出し動作において、選択されるメモリ
セル（以下、選択セル）ＭＣ２のワード線ＷＬ２には、
選択ワード線電位Ｖvselが印加され、その他のメモリセ
ルのワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５には、
メモリセルのしきい値電圧に関わらず、メモリセルを導
通させる読み出し用パス電圧Ｖreadが印加される。すな
わち、ＮＡＮＤセル内の選択されていないメモリセル
（以下、非選択セル）のワード線ＷＬ０、ＷＬ１、ＷＬ
３〜ＷＬ１５には、メモリセルのしきい値電圧より高い
電圧Ｖreadが印加される。これにより、非選択セルはパ
ストランジスタとなっている。
セル（以下、選択セル）ＭＣ２のワード線ＷＬ２には、
選択ワード線電位Ｖvselが印加され、その他のメモリセ
ルのワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５には、
メモリセルのしきい値電圧に関わらず、メモリセルを導
通させる読み出し用パス電圧Ｖreadが印加される。すな
わち、ＮＡＮＤセル内の選択されていないメモリセル
（以下、非選択セル）のワード線ＷＬ０、ＷＬ１、ＷＬ
３〜ＷＬ１５には、メモリセルのしきい値電圧より高い
電圧Ｖreadが印加される。これにより、非選択セルはパ
ストランジスタとなっている。
【０００６】前記ＮＡＮＤ型フラッシュメモリは、この
ように選択セルに直列に接続されるメモリセルが常に存
在するため、セル電流を確保しにくく読み出し速度が遅
い反面、メモリセルの高集積化には有利なメモリ構造を
持っている。
ように選択セルに直列に接続されるメモリセルが常に存
在するため、セル電流を確保しにくく読み出し速度が遅
い反面、メモリセルの高集積化には有利なメモリ構造を
持っている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに読み出し速度が遅いという特徴は、メモリセルへの
記憶容量を２値から多値にした場合に、書き込み速度が
遅くなる大きな原因となっている。
うに読み出し速度が遅いという特徴は、メモリセルへの
記憶容量を２値から多値にした場合に、書き込み速度が
遅くなる大きな原因となっている。
【０００８】メモリセルへの記憶容量が２値の場合に
は、その通り、２つのメモリセルのしきい値電圧を区別
できればよいため、書き込み後のメモリセルのしきい値
電圧Ｖｔの分布は前述の読み出し用パス電圧Ｖreadより
低く制御されればよい。
は、その通り、２つのメモリセルのしきい値電圧を区別
できればよいため、書き込み後のメモリセルのしきい値
電圧Ｖｔの分布は前述の読み出し用パス電圧Ｖreadより
低く制御されればよい。
【０００９】しかし、メモリセルの記憶容量を多値にす
ると、図５に示すように、読み出し用パス電圧Ｖreadよ
り低い電圧範囲に、３個のしきい値電圧Ｖｔ１、Ｖｔ
２、Ｖｔ３分布を制御よく書き込む必要がある。このた
め、多値の場合は、２値の場合よりも頻繁に書き込み電
圧パルス印加動作と書き込みベリファイ（ベリファイ読
み出し）が必要である。
ると、図５に示すように、読み出し用パス電圧Ｖreadよ
り低い電圧範囲に、３個のしきい値電圧Ｖｔ１、Ｖｔ
２、Ｖｔ３分布を制御よく書き込む必要がある。このた
め、多値の場合は、２値の場合よりも頻繁に書き込み電
圧パルス印加動作と書き込みベリファイ（ベリファイ読
み出し）が必要である。
【００１０】図５は、メモリセルの記憶容量が４値の場
合のしきい値電圧の分布、及び選択ワード線に印加され
るベリファイ電圧、読み出し電圧、及び読み出し用パス
電圧を示す概略図である。
合のしきい値電圧の分布、及び選択ワード線に印加され
るベリファイ電圧、読み出し電圧、及び読み出し用パス
電圧を示す概略図である。
【００１１】前記ＮＡＮＤ型フラッシュメモリにおい
て、図５に示すように、メモリセルの記憶容量を多値に
した場合、それぞれのしきい値電圧Ｖｔ１、Ｖｔ２、Ｖ
ｔ３に対し、それぞれのベリファイ用電圧Ｖｖ１、Ｖｖ
２、Ｖｖ３を選択ワード線に印加して書き込みベリファ
イを行う方法を採用する場合を考えてみる。書き込み制
御には種々の方法があるが、書き込み速度を向上するた
めには、しきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３を個別に
書き込んでベリファイするよりも、Ｖｔ１、Ｖｔ２、Ｖ
ｔ３に共通の書き込みパルス印加動作を行って、それぞ
れのベリファイ読み出しを行った方がよい。つまり、Ｖ
ｔ１、Ｖｔ２、Ｖｔ３に対する書き込みパルス印加電圧
を共有化することによって、書き込み時間を短縮でき
る。すると、書き込みベリファイ時間の割合が増えるた
め、更なる書き込みの高速化のためには、書き込みベリ
ファイ時間の短縮が必要であるまた、微細化に伴い、メ
モリセルのセル電流が減少したり、ビット線容量が増加
する場合には、ベリファイ読み出し時間は増加する。す
ると、多値の書き込みでは、書き込みに要する時間のう
ち、ベリファイ読み出し時間が占める割合がますます大
きくなる。
て、図５に示すように、メモリセルの記憶容量を多値に
した場合、それぞれのしきい値電圧Ｖｔ１、Ｖｔ２、Ｖ
ｔ３に対し、それぞれのベリファイ用電圧Ｖｖ１、Ｖｖ
２、Ｖｖ３を選択ワード線に印加して書き込みベリファ
イを行う方法を採用する場合を考えてみる。書き込み制
御には種々の方法があるが、書き込み速度を向上するた
めには、しきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３を個別に
書き込んでベリファイするよりも、Ｖｔ１、Ｖｔ２、Ｖ
ｔ３に共通の書き込みパルス印加動作を行って、それぞ
れのベリファイ読み出しを行った方がよい。つまり、Ｖ
ｔ１、Ｖｔ２、Ｖｔ３に対する書き込みパルス印加電圧
を共有化することによって、書き込み時間を短縮でき
る。すると、書き込みベリファイ時間の割合が増えるた
め、更なる書き込みの高速化のためには、書き込みベリ
ファイ時間の短縮が必要であるまた、微細化に伴い、メ
モリセルのセル電流が減少したり、ビット線容量が増加
する場合には、ベリファイ読み出し時間は増加する。す
ると、多値の書き込みでは、書き込みに要する時間のう
ち、ベリファイ読み出し時間が占める割合がますます大
きくなる。
【００１２】この問題に対して、特願平１１−２２４２
３２号では、書き込みベリファイ時の読み出し用パス電
圧を通常のパス電圧より高くする提案がなされている。
すなわち、書き込みベリファイ時の読み出し用パス電圧
を高めることによって、パストランジスタとなる非選択
セルのオン抵抗を小さくし、セル電流を増大させるとい
うものである。これにより、ベリファイ時間を短くでき
る、また、ＮＡＮＤセルにおいて直列に接続できるメモ
リセルを増やすことができるとされている。
３２号では、書き込みベリファイ時の読み出し用パス電
圧を通常のパス電圧より高くする提案がなされている。
すなわち、書き込みベリファイ時の読み出し用パス電圧
を高めることによって、パストランジスタとなる非選択
セルのオン抵抗を小さくし、セル電流を増大させるとい
うものである。これにより、ベリファイ時間を短くでき
る、また、ＮＡＮＤセルにおいて直列に接続できるメモ
リセルを増やすことができるとされている。
【００１３】しかし、この方法では、セルの微細化に伴
い、選択セルとこの選択セルに隣接するメモリセル（以
下、隣接セル）との間で容量結合の影響が大きくなった
場合に、読み出しに悪影響を及ぼす可能性がある。すな
わち、ベリファイ読み出し時において、選択セルに隣接
するワード線の電圧が通常の読み出し時のパス電圧より
高い場合、容量結合により、選択セルのフローティング
ゲートが通常の読み出し状態よりも高い電位に持ち上げ
られた状態で、ベリファイが実行されることになる。
い、選択セルとこの選択セルに隣接するメモリセル（以
下、隣接セル）との間で容量結合の影響が大きくなった
場合に、読み出しに悪影響を及ぼす可能性がある。すな
わち、ベリファイ読み出し時において、選択セルに隣接
するワード線の電圧が通常の読み出し時のパス電圧より
高い場合、容量結合により、選択セルのフローティング
ゲートが通常の読み出し状態よりも高い電位に持ち上げ
られた状態で、ベリファイが実行されることになる。
【００１４】これは、ベリファイ読み出し時において、
選択セルのしきい値電圧を低く見せることになるため、
しきい値電圧が高く書き込まれることになる。これによ
り、しきい値電圧が高めにシフトしてしまい、しきい値
電圧が目標通りに設定できないため、通常の読み出し動
作において不具合が発生するという問題がある。
選択セルのしきい値電圧を低く見せることになるため、
しきい値電圧が高く書き込まれることになる。これによ
り、しきい値電圧が高めにシフトしてしまい、しきい値
電圧が目標通りに設定できないため、通常の読み出し動
作において不具合が発生するという問題がある。
【００１５】そこでこの発明は、前記問題点を解決し、
ベリファイ読み出し時間を短縮して書き込み動作を高速
化することができる半導体記憶装置を提供することを目
的とする。
ベリファイ読み出し時間を短縮して書き込み動作を高速
化することができる半導体記憶装置を提供することを目
的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の不揮発性半導体記憶装置は、
直列に接続された複数の不揮発性メモリセルとそのドレ
イン側とソース側に接続された２つの選択トランジスタ
とを有するＮＡＮＤ型セルと、前記複数の不揮発性メモ
リセルのうち、いずれか１つの選択された不揮発性メモ
リセルの制御ゲートに接続された選択ワード線と、前記
選択された不揮発性メモリセルに隣接する不揮発性メモ
リセルの制御ゲートに接続された隣接ワード線と、前記
複数の不揮発性メモリセルのうち、前記選択された不揮
発性メモリセル及び前記隣接する不揮発性メモリセルを
除くその他の不揮発性メモリセルの制御ゲートに接続さ
れた非選択ワード線とを具備し、前記不揮発性メモリセ
ルに記憶されたデータを読み出す読み出し動作におい
て、前記選択ワード線には所定の読み出し用電圧が印加
され、前記隣接ワード線には前記読み出し用電圧より電
圧が高い第１の読み出し用パス電圧が印加され、前記非
選択ワード線には前記第１の読み出し用パス電圧より電
圧が高い第２の読み出し用パス電圧が印加されることを
特徴とする。
に、この発明に係る第１の不揮発性半導体記憶装置は、
直列に接続された複数の不揮発性メモリセルとそのドレ
イン側とソース側に接続された２つの選択トランジスタ
とを有するＮＡＮＤ型セルと、前記複数の不揮発性メモ
リセルのうち、いずれか１つの選択された不揮発性メモ
リセルの制御ゲートに接続された選択ワード線と、前記
選択された不揮発性メモリセルに隣接する不揮発性メモ
リセルの制御ゲートに接続された隣接ワード線と、前記
複数の不揮発性メモリセルのうち、前記選択された不揮
発性メモリセル及び前記隣接する不揮発性メモリセルを
除くその他の不揮発性メモリセルの制御ゲートに接続さ
れた非選択ワード線とを具備し、前記不揮発性メモリセ
ルに記憶されたデータを読み出す読み出し動作におい
て、前記選択ワード線には所定の読み出し用電圧が印加
され、前記隣接ワード線には前記読み出し用電圧より電
圧が高い第１の読み出し用パス電圧が印加され、前記非
選択ワード線には前記第１の読み出し用パス電圧より電
圧が高い第２の読み出し用パス電圧が印加されることを
特徴とする。
【００１７】前記目的を達成するために、この発明に係
る第２の不揮発性半導体記憶装置は、直列に接続された
複数の不揮発性メモリセルとそのドレイン側とソース側
に接続された２つの選択トランジスタとを有するＮＡＮ
Ｄ型セルと、前記複数の不揮発性メモリセルのうち、い
ずれか１つの選択された不揮発性メモリセルの制御ゲー
トに接続され、読み出し動作時に読み出し用電圧が印加
される選択ワード線と、前記選択された不揮発性メモリ
セルに隣接する不揮発性メモリセルの制御ゲートに接続
され、前記読み出し動作時に前記読み出し用電圧より電
圧が高い第１の読み出し用パス電圧が印加される隣接ワ
ード線と、前記複数の不揮発性メモリセルのうち、前記
選択された不揮発性メモリセル及び前記隣接する不揮発
性メモリセルを除くその他の不揮発性メモリセルの制御
ゲートに接続され、前記読み出し動作時に前記第１の読
み出し用パス電圧より電圧が高い第２の読み出し用パス
電圧が印加される非選択ワード線とを具備することを特
徴とする。
る第２の不揮発性半導体記憶装置は、直列に接続された
複数の不揮発性メモリセルとそのドレイン側とソース側
に接続された２つの選択トランジスタとを有するＮＡＮ
Ｄ型セルと、前記複数の不揮発性メモリセルのうち、い
ずれか１つの選択された不揮発性メモリセルの制御ゲー
トに接続され、読み出し動作時に読み出し用電圧が印加
される選択ワード線と、前記選択された不揮発性メモリ
セルに隣接する不揮発性メモリセルの制御ゲートに接続
され、前記読み出し動作時に前記読み出し用電圧より電
圧が高い第１の読み出し用パス電圧が印加される隣接ワ
ード線と、前記複数の不揮発性メモリセルのうち、前記
選択された不揮発性メモリセル及び前記隣接する不揮発
性メモリセルを除くその他の不揮発性メモリセルの制御
ゲートに接続され、前記読み出し動作時に前記第１の読
み出し用パス電圧より電圧が高い第２の読み出し用パス
電圧が印加される非選択ワード線とを具備することを特
徴とする。
【００１８】前記目的を達成するために、この発明に係
る第３の不揮発性半導体記憶装置は、直列に接続された
複数の不揮発性メモリセルとそのドレイン側とソース側
に接続された２つの選択トランジスタとを有するＮＡＮ
Ｄ型セルを備えた不揮発性半導体記憶装置において、前
記複数の不揮発性メモリセルのうち、いずれか１つの選
択された不揮発性メモリセルにデータ書き込みを行った
後、このデータ書き込みが正常に行われたか否かを検証
する書き込みベリファイ時に、前記選択された不揮発性
メモリセルのワード線には所定のベリファイ電圧が印加
され、前記選択された不揮発性メモリセルに隣接する不
揮発性メモリセルのワード線には前記ベリファイ電圧よ
り電圧が高い第１の読み出し用パス電圧が印加され、前
記複数の不揮発性メモリセルのうち、前記選択された不
揮発性メモリセル及び前記隣接する不揮発性メモリセル
を除くその他の不揮発性メモリセルのワード線には前記
第１の読み出し用パス電圧より電圧が高い第２の読み出
し用パス電圧が印加されることを特徴とする。
る第３の不揮発性半導体記憶装置は、直列に接続された
複数の不揮発性メモリセルとそのドレイン側とソース側
に接続された２つの選択トランジスタとを有するＮＡＮ
Ｄ型セルを備えた不揮発性半導体記憶装置において、前
記複数の不揮発性メモリセルのうち、いずれか１つの選
択された不揮発性メモリセルにデータ書き込みを行った
後、このデータ書き込みが正常に行われたか否かを検証
する書き込みベリファイ時に、前記選択された不揮発性
メモリセルのワード線には所定のベリファイ電圧が印加
され、前記選択された不揮発性メモリセルに隣接する不
揮発性メモリセルのワード線には前記ベリファイ電圧よ
り電圧が高い第１の読み出し用パス電圧が印加され、前
記複数の不揮発性メモリセルのうち、前記選択された不
揮発性メモリセル及び前記隣接する不揮発性メモリセル
を除くその他の不揮発性メモリセルのワード線には前記
第１の読み出し用パス電圧より電圧が高い第２の読み出
し用パス電圧が印加されることを特徴とする。
【００１９】前記構成を有する不揮発性半導体記憶装置
によれば、読み出し動作において選択された不揮発性メ
モリセルに隣接する不揮発性メモリセルのワード線には
第１の読み出し用パス電圧を印加し、前記選択された不
揮発性メモリセル及び前記隣接する不揮発性メモリセル
を除くその他の不揮発性メモリセルのワード線には第１
の読み出し用パス電圧より電圧が高い第２の読み出し用
パス電圧を印加することにより、ＮＡＮＤ型セル特有の
非選択セルのオン抵抗を小さくすることができ、読み出
し時のセル電流を増大させて読み出し動作を高速化する
ことができる。
によれば、読み出し動作において選択された不揮発性メ
モリセルに隣接する不揮発性メモリセルのワード線には
第１の読み出し用パス電圧を印加し、前記選択された不
揮発性メモリセル及び前記隣接する不揮発性メモリセル
を除くその他の不揮発性メモリセルのワード線には第１
の読み出し用パス電圧より電圧が高い第２の読み出し用
パス電圧を印加することにより、ＮＡＮＤ型セル特有の
非選択セルのオン抵抗を小さくすることができ、読み出
し時のセル電流を増大させて読み出し動作を高速化する
ことができる。
【００２０】さらに、前記読み出し動作が、データ書き
込みが正常に行われたか否かを検証する書き込みベリフ
ァイである場合には、書き込みベリファイ時の前記第１
の読み出し用パス電圧を、通常の読み出し動作時におけ
る読み出し用パス電圧にすることにより、選択された不
揮発性メモリセルの容量結合を通常の読み出し動作中の
状態とほぼ等しい状態に保持したままで、ベリファイ読
み出しの高速化が実現できる。
込みが正常に行われたか否かを検証する書き込みベリフ
ァイである場合には、書き込みベリファイ時の前記第１
の読み出し用パス電圧を、通常の読み出し動作時におけ
る読み出し用パス電圧にすることにより、選択された不
揮発性メモリセルの容量結合を通常の読み出し動作中の
状態とほぼ等しい状態に保持したままで、ベリファイ読
み出しの高速化が実現できる。
【００２１】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態の不揮発性半導体記憶装置について説明す
る。ここでは、ＮＡＮＤ型フラッシュメモリを例に取
る。
実施の形態の不揮発性半導体記憶装置について説明す
る。ここでは、ＮＡＮＤ型フラッシュメモリを例に取
る。
【００２２】図１は、この発明の実施の形態のＮＡＮＤ
型フラッシュメモリの構成を示す回路図である。この図
１には、メモリセルアレイとセンスアンプ群のみを示
し、その他の構成は省略している。
型フラッシュメモリの構成を示す回路図である。この図
１には、メモリセルアレイとセンスアンプ群のみを示
し、その他の構成は省略している。
【００２３】このＮＡＮＤ型フラッシュメモリは、メモ
リセルアレイ１００とセンスアンプ群１１０を有してい
る。メモリセルアレイ１００は、行方向にｎ個配列され
た複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎ
からなる。これらブロックの各々では、ブロック内のメ
モリセルに記憶されたデータの一括消去が可能である。
リセルアレイ１００とセンスアンプ群１１０を有してい
る。メモリセルアレイ１００は、行方向にｎ個配列され
た複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎ
からなる。これらブロックの各々では、ブロック内のメ
モリセルに記憶されたデータの一括消去が可能である。
【００２４】前記ブロックＢＫ０、ＢＫ１、ＢＫ２、
…、ＢＫｎの各々は、例えば図１中のブロックＢＫ０に
示すように、複数個（ここでは１６個）のメモリセルト
ランジスタＭＣ０〜ＭＣ１５が直列に接続され、メモリ
セルＭＣ０のソースに選択ゲートトランジスタＳＧＳＴ
Ｒが接続され、メモリセルＭＣ１５のドレインに選択ゲ
ートトランジスタＳＧＤＴＲが接続されたＮＡＮＤセル
を有している。このＮＡＮＤセルは、列方向に複数個、
ここでは５１２個配列されて１つのブロックを形成し、
さらに前述したように、このブロックが行方向にｎ個配
列されてメモリセルアレイ１００を形成している。
…、ＢＫｎの各々は、例えば図１中のブロックＢＫ０に
示すように、複数個（ここでは１６個）のメモリセルト
ランジスタＭＣ０〜ＭＣ１５が直列に接続され、メモリ
セルＭＣ０のソースに選択ゲートトランジスタＳＧＳＴ
Ｒが接続され、メモリセルＭＣ１５のドレインに選択ゲ
ートトランジスタＳＧＤＴＲが接続されたＮＡＮＤセル
を有している。このＮＡＮＤセルは、列方向に複数個、
ここでは５１２個配列されて１つのブロックを形成し、
さらに前述したように、このブロックが行方向にｎ個配
列されてメモリセルアレイ１００を形成している。
【００２５】また、ブロックＢＫ０の複数のＮＡＮＤセ
ル内の選択ゲートトランジスタＳＧＳＴＲには、共通ソ
ース線CELSRCが接続されている。また、行方向に配列さ
れた複数のＮＡＮＤセル内の選択ゲートトランジスタＳ
ＧＤＴＲの各々には、ビット線が共通に接続され、列方
向に配列された前記複数のＮＡＮＤセルの各々にビット
線ＢＬ０〜ＢＬ５１１がそれぞれ接続されている。ビッ
ト線ＢＬ０〜ＢＬ５１１の各々には、センスアンプ（Ｓ
／Ａ）Ｓ０〜Ｓ５１１がそれぞれ接続されている。セン
スアンプＳ０〜Ｓ５１１の各々には、データＤ０〜Ｄ５
１１がそれぞれ入出力される。
ル内の選択ゲートトランジスタＳＧＳＴＲには、共通ソ
ース線CELSRCが接続されている。また、行方向に配列さ
れた複数のＮＡＮＤセル内の選択ゲートトランジスタＳ
ＧＤＴＲの各々には、ビット線が共通に接続され、列方
向に配列された前記複数のＮＡＮＤセルの各々にビット
線ＢＬ０〜ＢＬ５１１がそれぞれ接続されている。ビッ
ト線ＢＬ０〜ＢＬ５１１の各々には、センスアンプ（Ｓ
／Ａ）Ｓ０〜Ｓ５１１がそれぞれ接続されている。セン
スアンプＳ０〜Ｓ５１１の各々には、データＤ０〜Ｄ５
１１がそれぞれ入出力される。
【００２６】さらに、列方向に配列された複数のＮＡＮ
Ｄセル内のメモリセルＭＣ０のゲートにはワード線ＷＬ
０が接続され、前記複数のＮＡＮＤセル内のメモリセル
ＭＣ１のゲートにはワード線ＷＬ１が接続されている。
同様に、メモリセルＭＣ２〜ＭＣ１５の各々には、ワー
ド線ＷＬ２〜ＷＬ１５がそれぞれ接続されている。
Ｄセル内のメモリセルＭＣ０のゲートにはワード線ＷＬ
０が接続され、前記複数のＮＡＮＤセル内のメモリセル
ＭＣ１のゲートにはワード線ＷＬ１が接続されている。
同様に、メモリセルＭＣ２〜ＭＣ１５の各々には、ワー
ド線ＷＬ２〜ＷＬ１５がそれぞれ接続されている。
【００２７】また、列方向に配列された複数のＮＡＮＤ
セル内の選択ゲートトランジスタＳＧＳＴＲには、選択
ゲート線ＳＧＳが接続され、前記複数のＮＡＮＤセル内
の選択ゲートトランジスタＳＧＤＴＲには、選択ゲート
線ＳＧＤが接続されている。また、図１において、ワー
ド線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳ、ＳＧ
Ｄに記した電圧Ｖvsel、Ｖread、Ｖreadhは、ベリファ
イ時の印加電圧を示している。
セル内の選択ゲートトランジスタＳＧＳＴＲには、選択
ゲート線ＳＧＳが接続され、前記複数のＮＡＮＤセル内
の選択ゲートトランジスタＳＧＤＴＲには、選択ゲート
線ＳＧＤが接続されている。また、図１において、ワー
ド線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳ、ＳＧ
Ｄに記した電圧Ｖvsel、Ｖread、Ｖreadhは、ベリファ
イ時の印加電圧を示している。
【００２８】また、図２はメモリセルのしきい値電圧の
分布、及び選択ワード線に印加されるベリファイ電圧、
読み出し電圧を示す概略図であり、図３は書き込み動作
時における選択ワード線の電圧波形を示す図である。以
下に、実施の形態のＮＡＮＤ型フラッシュメモリにおけ
る書き込み、ベリファイ読み出しの動作について説明す
る。
分布、及び選択ワード線に印加されるベリファイ電圧、
読み出し電圧を示す概略図であり、図３は書き込み動作
時における選択ワード線の電圧波形を示す図である。以
下に、実施の形態のＮＡＮＤ型フラッシュメモリにおけ
る書き込み、ベリファイ読み出しの動作について説明す
る。
【００２９】まず、図２に示すように、書き込み前に
は、メモリセルのしきい値電圧Ｖｔは消去状態であるＶ
ｔ０となっている。次に、例えば、メモリセルにデータ
書き込みを行い、しきい値電圧をＶｔ１にする場合、図
３に示すように、選択ワード線に書き込み電圧Ｖｐｇｍ
の書き込みパルスを印加した後、選択ワード線の電圧を
Ｖｖ１に設定し、ベリファイ読み出し（書き込みベリフ
ァイ）を行う。ベリファイ読み出しの結果、書き込みが
十分に行われていない場合は、書き込み電圧を“Ｖｐｇ
ｍ＋ΔＶｐｇｍ”として再び書き込みパルスを選択ワー
ド線に印加し、その後、再びベリファイ読み出しを行
う。このようにして、書き込みが十分に行われ、書き込
みパス状態となるまで、書き込み電圧をΔＶｐｇｍだけ
高くしながら書き込みパルス印加動作とベリファイ読み
出しとを繰り返す。
は、メモリセルのしきい値電圧Ｖｔは消去状態であるＶ
ｔ０となっている。次に、例えば、メモリセルにデータ
書き込みを行い、しきい値電圧をＶｔ１にする場合、図
３に示すように、選択ワード線に書き込み電圧Ｖｐｇｍ
の書き込みパルスを印加した後、選択ワード線の電圧を
Ｖｖ１に設定し、ベリファイ読み出し（書き込みベリフ
ァイ）を行う。ベリファイ読み出しの結果、書き込みが
十分に行われていない場合は、書き込み電圧を“Ｖｐｇ
ｍ＋ΔＶｐｇｍ”として再び書き込みパルスを選択ワー
ド線に印加し、その後、再びベリファイ読み出しを行
う。このようにして、書き込みが十分に行われ、書き込
みパス状態となるまで、書き込み電圧をΔＶｐｇｍだけ
高くしながら書き込みパルス印加動作とベリファイ読み
出しとを繰り返す。
【００３０】図３には、選択ワード線電圧をＶｖ１とし
たベリファイ読み出しのみを示しているが、実際には書
き込み速度の高速化のためＶｔ１だけでなく、Ｖｔ２、
Ｖｔ３に対する書き込みも兼ねて行われ、選択ワード線
電圧Ｖｖ１のベリファイ読み出しに続いてＶｖ２、Ｖｖ
３を印加したベリファイ読み出しが行われる場合があ
る。
たベリファイ読み出しのみを示しているが、実際には書
き込み速度の高速化のためＶｔ１だけでなく、Ｖｔ２、
Ｖｔ３に対する書き込みも兼ねて行われ、選択ワード線
電圧Ｖｖ１のベリファイ読み出しに続いてＶｖ２、Ｖｖ
３を印加したベリファイ読み出しが行われる場合があ
る。
【００３１】書き込みパルス印加動作において、消去状
態Ｖｔ０からＶｔ１（またはＶｔ２、Ｖｔ３）への書き
込みが行われるメモリセルにおいては、ビット線に０Ｖ
が転送されるため、メモリセルのチャネルの電位も０Ｖ
となっている。そのため、選択ワード線に書き込み電圧
Ｖｐｇｍ（１５Ｖ〜２０Ｖ）が印加されると、メモリセ
ルのフローティングゲートとチャネル間に高い電位差が
生じ、ＦＮトンネル電流によりフローティングゲートに
電子が注入され、メモリセルのしきい値電圧が高くな
る。Ｖｔ０のまま、書き込みを行わないメモリセルに対
しては、メモリセルのフローティングゲートとチャネル
間に高い電位差を生じない“Ｈ”レベル電圧がビット線
に転送され、フローティングゲートへの電子注入が行わ
れない。
態Ｖｔ０からＶｔ１（またはＶｔ２、Ｖｔ３）への書き
込みが行われるメモリセルにおいては、ビット線に０Ｖ
が転送されるため、メモリセルのチャネルの電位も０Ｖ
となっている。そのため、選択ワード線に書き込み電圧
Ｖｐｇｍ（１５Ｖ〜２０Ｖ）が印加されると、メモリセ
ルのフローティングゲートとチャネル間に高い電位差が
生じ、ＦＮトンネル電流によりフローティングゲートに
電子が注入され、メモリセルのしきい値電圧が高くな
る。Ｖｔ０のまま、書き込みを行わないメモリセルに対
しては、メモリセルのフローティングゲートとチャネル
間に高い電位差を生じない“Ｈ”レベル電圧がビット線
に転送され、フローティングゲートへの電子注入が行わ
れない。
【００３２】ベリファイ読み出し動作においては、Ｖｔ
１、Ｖｔ２、Ｖｔ３の書き込み先のしきい値電圧に対し
て、選択ワード線にそれぞれＶｖ１、Ｖｖ２、Ｖｖ３の
ベリファイ用電圧を印加して読み出し動作を行い、書き
込みが十分行われたか否か判定する。例えば、しきい値
電圧Ｖｔ１に書き込みを行うメモリセルにおいて、メモ
リセルのしきい値電圧がＶｖ１より低い場合には、メモ
リセルがオンするため、読み出し動作時のビット線プリ
チャージ電位が放電される。一方で、メモリセルのしき
い値電圧がＶｖ１以上に高くなると、メモリセルがオフ
状態、または高抵抗な状態になるため、ビット線のプリ
チャージ電位はほとんど放電されなくなる。センスアン
プは、この電位変化を検出し、ビット線の放電が行われ
ないしきい値電圧、つまりメモリセルのしきい値電圧が
Ｖｖ１以上に高くなった状態を書き込みパス状態として
読み出す。
１、Ｖｔ２、Ｖｔ３の書き込み先のしきい値電圧に対し
て、選択ワード線にそれぞれＶｖ１、Ｖｖ２、Ｖｖ３の
ベリファイ用電圧を印加して読み出し動作を行い、書き
込みが十分行われたか否か判定する。例えば、しきい値
電圧Ｖｔ１に書き込みを行うメモリセルにおいて、メモ
リセルのしきい値電圧がＶｖ１より低い場合には、メモ
リセルがオンするため、読み出し動作時のビット線プリ
チャージ電位が放電される。一方で、メモリセルのしき
い値電圧がＶｖ１以上に高くなると、メモリセルがオフ
状態、または高抵抗な状態になるため、ビット線のプリ
チャージ電位はほとんど放電されなくなる。センスアン
プは、この電位変化を検出し、ビット線の放電が行われ
ないしきい値電圧、つまりメモリセルのしきい値電圧が
Ｖｖ１以上に高くなった状態を書き込みパス状態として
読み出す。
【００３３】このような書き込み動作によって、メモリ
セルのしきい値電圧Ｖｔ１がＶｖ１以上に制御されるこ
とにより、実際の読み出し電圧Ｖｒ１に対して、読み出
しマージンが確保される。また、Ｖｔ１とＶｔ２を区別
するための選択ワード線読み出し電圧Ｖｒ２は、Ｖｔ１
が図示された分布になることを前提にマージンを持った
電圧に設定されている。
セルのしきい値電圧Ｖｔ１がＶｖ１以上に制御されるこ
とにより、実際の読み出し電圧Ｖｒ１に対して、読み出
しマージンが確保される。また、Ｖｔ１とＶｔ２を区別
するための選択ワード線読み出し電圧Ｖｒ２は、Ｖｔ１
が図示された分布になることを前提にマージンを持った
電圧に設定されている。
【００３４】例として、選択セルＭＣ２をＶｔ１の状態
に書き込む場合には、前記ベリファイ読み出しにおい
て、図１に示したように、選択セルＭＣ２のワード線Ｗ
Ｌ２には、Ｖvsel＝Ｖｖ１が印加される。そして、同じ
ＮＡＮＤセル内の選択セルＭＣ２に隣接する非選択セル
ＭＣ１とＭＣ３のワード線ＷＬ１、ＷＬ３には、通常の
読み出し時のパス電圧であるＶreadが印加される。ま
た、その他の非選択セルＭＣ０、及びＭＣ４〜ＭＣ１５
のワード線ＷＬ０、ＷＬ４〜ＷＬ１５には、Ｖreadより
高い電圧Ｖreadhが印加される。ベリファイ読み出し中
は、このようなバイアス関係で、メモリセルがベリファ
イ電圧Ｖｖ１に対して、書き込みパス状態となるように
実行される。Ｖｔ２やＶｔ３の状態に書き込む場合も同
様に、選択ワード線の電圧をＶｖ２やＶｖ３に設定し
て、隣接ワード線にはＶread、隣接ワード線を除くＮＡ
ＮＤセル内の非選択ワード線にはＶreadhを印加してベ
リファイ読み出しを行う。
に書き込む場合には、前記ベリファイ読み出しにおい
て、図１に示したように、選択セルＭＣ２のワード線Ｗ
Ｌ２には、Ｖvsel＝Ｖｖ１が印加される。そして、同じ
ＮＡＮＤセル内の選択セルＭＣ２に隣接する非選択セル
ＭＣ１とＭＣ３のワード線ＷＬ１、ＷＬ３には、通常の
読み出し時のパス電圧であるＶreadが印加される。ま
た、その他の非選択セルＭＣ０、及びＭＣ４〜ＭＣ１５
のワード線ＷＬ０、ＷＬ４〜ＷＬ１５には、Ｖreadより
高い電圧Ｖreadhが印加される。ベリファイ読み出し中
は、このようなバイアス関係で、メモリセルがベリファ
イ電圧Ｖｖ１に対して、書き込みパス状態となるように
実行される。Ｖｔ２やＶｔ３の状態に書き込む場合も同
様に、選択ワード線の電圧をＶｖ２やＶｖ３に設定し
て、隣接ワード線にはＶread、隣接ワード線を除くＮＡ
ＮＤセル内の非選択ワード線にはＶreadhを印加してベ
リファイ読み出しを行う。
【００３５】前述した動作によって、ベリファイ読み出
し時には、パストランジスタとなるＮＡＮＤセル内の非
選択セルＭＣ０、ＭＣ４〜ＭＣ１５のオン抵抗が通常の
読み出し時よりも小さくなるため、セル電流が増加し、
ベリファイ読み出し時間を短縮することができる。
し時には、パストランジスタとなるＮＡＮＤセル内の非
選択セルＭＣ０、ＭＣ４〜ＭＣ１５のオン抵抗が通常の
読み出し時よりも小さくなるため、セル電流が増加し、
ベリファイ読み出し時間を短縮することができる。
【００３６】一方、書き込み終了後の通常の読み出しに
おいては、図４に示すような従来と同じ電圧が印加され
て読み出しが行われる。すなわち、選択セルＭＣ２のワ
ード線ＷＬ２には、しきい値電圧Ｖｔ１のセルに対して
はＶvsel＝Ｖｒ１が印加され、パストランジスタとなる
ＮＡＮＤセル内の非選択セルのワード線ＷＬ０、ＷＬ
１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。
おいては、図４に示すような従来と同じ電圧が印加され
て読み出しが行われる。すなわち、選択セルＭＣ２のワ
ード線ＷＬ２には、しきい値電圧Ｖｔ１のセルに対して
はＶvsel＝Ｖｒ１が印加され、パストランジスタとなる
ＮＡＮＤセル内の非選択セルのワード線ＷＬ０、ＷＬ
１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。
【００３７】以下に、通常の読み出し動作、及びベリフ
ァイ読み出し動作についてさらに詳細に説明する。
ァイ読み出し動作についてさらに詳細に説明する。
【００３８】最初に、ビット線ＢＬ０〜ＢＬ５１１を所
定の電圧レベルにプリチャージする。また、ＮＡＮＤセ
ル内の選択セルＭＣ２のワード線ＷＬ２に所定の読み出
し用の電圧を印加する。図２に示すように、選択セルＭ
Ｃ２のワード線ＷＬ２には、通常の読み出し動作時に
は、Ｖｒ１、Ｖｒ２、Ｖｒ３のいずれかの電圧が印加さ
れ、ベリファイ読み出し動作時には、Ｖｖ１、Ｖｖ２、
Ｖｖ３のいずれかの電圧が印加される。
定の電圧レベルにプリチャージする。また、ＮＡＮＤセ
ル内の選択セルＭＣ２のワード線ＷＬ２に所定の読み出
し用の電圧を印加する。図２に示すように、選択セルＭ
Ｃ２のワード線ＷＬ２には、通常の読み出し動作時に
は、Ｖｒ１、Ｖｒ２、Ｖｒ３のいずれかの電圧が印加さ
れ、ベリファイ読み出し動作時には、Ｖｖ１、Ｖｖ２、
Ｖｖ３のいずれかの電圧が印加される。
【００３９】通常の読み出し動作時には、非選択セルＭ
Ｃ０、ＭＣ１、ＭＣ３〜ＭＣ１５のワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。ま
た、ベリファイ読み出し動作時には、非選択セルのう
ち、選択セルＭＣ２に隣接する隣接セルＭＣ１、ＭＣ３
のワード線ＷＬ１、ＷＬ３にはＶreadが印加され、隣接
セルを除くその他の非選択セルＭＣ０、ＭＣ４〜ＭＣ１
５のワード線ＷＬ０、ＷＬ４〜ＷＬ１５にはＶreadhが
印加される。
Ｃ０、ＭＣ１、ＭＣ３〜ＭＣ１５のワード線ＷＬ０、Ｗ
Ｌ１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。ま
た、ベリファイ読み出し動作時には、非選択セルのう
ち、選択セルＭＣ２に隣接する隣接セルＭＣ１、ＭＣ３
のワード線ＷＬ１、ＷＬ３にはＶreadが印加され、隣接
セルを除くその他の非選択セルＭＣ０、ＭＣ４〜ＭＣ１
５のワード線ＷＬ０、ＷＬ４〜ＷＬ１５にはＶreadhが
印加される。
【００４０】次に、ビット線とワード線の電位が安定し
てから、所定のタイミングで、選択ゲート線ＳＧＳに選
択ゲートトランジスタＳＧＳＴＲが導通する“Ｈ”レベ
ル電圧（図１ではＶread）が印加され、選択セルのしき
い値電圧のレベルに応じてビット線の放電が行われる。
センスアンプ群１１０内の各々のセンスアンプＳ０〜Ｓ
５１１は、所定の時間に変化するビット線ＢＬ０〜ＢＬ
５１１の各々の電位差を検出して、“１”セルと“０”
セルを区別する。
てから、所定のタイミングで、選択ゲート線ＳＧＳに選
択ゲートトランジスタＳＧＳＴＲが導通する“Ｈ”レベ
ル電圧（図１ではＶread）が印加され、選択セルのしき
い値電圧のレベルに応じてビット線の放電が行われる。
センスアンプ群１１０内の各々のセンスアンプＳ０〜Ｓ
５１１は、所定の時間に変化するビット線ＢＬ０〜ＢＬ
５１１の各々の電位差を検出して、“１”セルと“０”
セルを区別する。
【００４１】ここで、通常の読み出し動作時において、
読み出し用パス電圧Ｖreadを印加したときのメモリセル
のセル電流をＩcell、ビット線容量をＣｂｌ、センスア
ンプが“Ｈ”／“Ｌ”レベルを判別できるビット線電位
振幅をΔＶｂｌとすると、ビット線電位をΔＶｂｌ振幅
させるのに必要なビット線放電時間Ｔ１は、 Ｔ１＝Ｃｂｌ×ΔＶｂｌ／Ｉcell と表される。
読み出し用パス電圧Ｖreadを印加したときのメモリセル
のセル電流をＩcell、ビット線容量をＣｂｌ、センスア
ンプが“Ｈ”／“Ｌ”レベルを判別できるビット線電位
振幅をΔＶｂｌとすると、ビット線電位をΔＶｂｌ振幅
させるのに必要なビット線放電時間Ｔ１は、 Ｔ１＝Ｃｂｌ×ΔＶｂｌ／Ｉcell と表される。
【００４２】図１に示すように、ベリファイ読み出し動
作時における読み出し用パス電圧Ｖreadhにより、Ｉcel
lが２倍になったとすると、ビット線電位をΔＶｂｌ振
幅させるのに必要なビット線放電時間Ｔ２は、 Ｔ２＝Ｃｂｌ×ΔＶｂｌ／（２×Ｉcell）＝Ｔ１／２ と表され、読み出し用パス電圧Ｖreadhを印加したとき
に必要なビット線放電時間Ｔ２は、読み出し用パス電圧
Ｖreadを印加したときに必要な時間Ｔ１の半分となる。
すなわち、読み出し用パス電圧Ｖreadhを印加するベリ
ファイ読み出しでは、読み出し用パス電圧Ｖreadを印加
する通常の読み出しに比べて、読み出し速度を２倍に速
めることができる。
作時における読み出し用パス電圧Ｖreadhにより、Ｉcel
lが２倍になったとすると、ビット線電位をΔＶｂｌ振
幅させるのに必要なビット線放電時間Ｔ２は、 Ｔ２＝Ｃｂｌ×ΔＶｂｌ／（２×Ｉcell）＝Ｔ１／２ と表され、読み出し用パス電圧Ｖreadhを印加したとき
に必要なビット線放電時間Ｔ２は、読み出し用パス電圧
Ｖreadを印加したときに必要な時間Ｔ１の半分となる。
すなわち、読み出し用パス電圧Ｖreadhを印加するベリ
ファイ読み出しでは、読み出し用パス電圧Ｖreadを印加
する通常の読み出しに比べて、読み出し速度を２倍に速
めることができる。
【００４３】なお、ここで、選択セルに隣接する非選択
セルのパス電圧がＶreadである理由は、次の理由によ
る。微細化が進み、メモリセルのワード線ピッチが小さ
くなってくると、フローティングゲートを取り巻く容量
結合のなかで、隣接セルのフローティングゲート及びワ
ード線の成分が増加してくる。これは、フローティング
ゲートとワード線との間の絶縁膜や、フローティングゲ
ートとチャネル間のトンネル酸化膜の膜厚の比べて、ワ
ード線ピッチやビット線ピッチの微細化の変化が大き
く、フローティングゲートとその電位をコントロールす
るワード線との容量、そしてウェルまたはチャネル間と
の容量が減少する一方で、隣接セルとの容量が増加する
ためである。通常の読み出し時には、この隣接セルのワ
ード線に印加される電圧はパス電圧Ｖreadであり、この
ときこのＶreadが選択セルに容量結合している。
セルのパス電圧がＶreadである理由は、次の理由によ
る。微細化が進み、メモリセルのワード線ピッチが小さ
くなってくると、フローティングゲートを取り巻く容量
結合のなかで、隣接セルのフローティングゲート及びワ
ード線の成分が増加してくる。これは、フローティング
ゲートとワード線との間の絶縁膜や、フローティングゲ
ートとチャネル間のトンネル酸化膜の膜厚の比べて、ワ
ード線ピッチやビット線ピッチの微細化の変化が大き
く、フローティングゲートとその電位をコントロールす
るワード線との容量、そしてウェルまたはチャネル間と
の容量が減少する一方で、隣接セルとの容量が増加する
ためである。通常の読み出し時には、この隣接セルのワ
ード線に印加される電圧はパス電圧Ｖreadであり、この
ときこのＶreadが選択セルに容量結合している。
【００４４】書き込み動作時のベリファイ読み出し中
に、セル電流を増加させるために、隣接セルのワード線
にＶreadhを印加すると、選択セルのフローティングゲ
ートにはＶreadhが容量結合した状態でベリファイ読み
出し動作が実施されてしまう。すなわち、通常の読み出
し動作時よりもフローティングゲートの電位を高くシフ
トした状態でベリファイ読み出しがパスするまで書き込
むことになる。この場合、例えばＶｔ１のしきい値分布
をＶｖ１以上に制御したはずなのに、通常の読み出し動
作をすると、Ｖｔ２側にＶｔ１の分布がシフトして見え
ることになる。これでは、Ｖｔ１とＶｔ２を区別する読
み出しワード線電圧Ｖｒ２とＶｔ１の分布の差に当たる
マージンを確保できなくなる。
に、セル電流を増加させるために、隣接セルのワード線
にＶreadhを印加すると、選択セルのフローティングゲ
ートにはＶreadhが容量結合した状態でベリファイ読み
出し動作が実施されてしまう。すなわち、通常の読み出
し動作時よりもフローティングゲートの電位を高くシフ
トした状態でベリファイ読み出しがパスするまで書き込
むことになる。この場合、例えばＶｔ１のしきい値分布
をＶｖ１以上に制御したはずなのに、通常の読み出し動
作をすると、Ｖｔ２側にＶｔ１の分布がシフトして見え
ることになる。これでは、Ｖｔ１とＶｔ２を区別する読
み出しワード線電圧Ｖｒ２とＶｔ１の分布の差に当たる
マージンを確保できなくなる。
【００４５】したがって、隣接セルのワード線には、通
常の読み出し動作時と同じＶreadを印加し、隣接セル以
外の非選択セルのワード線にはＶreadより高い電圧Ｖre
adhを印加してベリファイを行うことが望ましい。
常の読み出し動作時と同じＶreadを印加し、隣接セル以
外の非選択セルのワード線にはＶreadより高い電圧Ｖre
adhを印加してベリファイを行うことが望ましい。
【００４６】以上説明したようにこの実施の形態では、
書き込みベリファイ動作時において、非選択のメモリセ
ルのうち、選択されるメモリセルに隣接するメモリセル
のワード線には第１のパス電位を印加し、その他の非選
択のメモリセルのワード線には第１のパス電位より電位
が高い第２のパス電位を印加することにより、書き込み
ベリファイ動作を高速化することができる。
書き込みベリファイ動作時において、非選択のメモリセ
ルのうち、選択されるメモリセルに隣接するメモリセル
のワード線には第１のパス電位を印加し、その他の非選
択のメモリセルのワード線には第１のパス電位より電位
が高い第２のパス電位を印加することにより、書き込み
ベリファイ動作を高速化することができる。
【００４７】言い換えると、ＮＡＮＤ型セル構造のフラ
ッシュメモリにおいて、ベリファイ読み出し動作時に、
選択ワード線に隣接した非選択ワード線には第１の読み
出し用パス電圧、その他の同ＮＡＮＤセル内の非選択ワ
ード線には第１の読み出し用パス電圧より高い第２の読
み出し用パス電圧を印加することにより、ベリファイ読
み出し動作を高速化することができる。
ッシュメモリにおいて、ベリファイ読み出し動作時に、
選択ワード線に隣接した非選択ワード線には第１の読み
出し用パス電圧、その他の同ＮＡＮＤセル内の非選択ワ
ード線には第１の読み出し用パス電圧より高い第２の読
み出し用パス電圧を印加することにより、ベリファイ読
み出し動作を高速化することができる。
【００４８】前記実施の形態によれば、特に書き込みベ
リファイ時に、選択セルに影響がない範囲でパストラン
ジスタとなる非選択セルのオン抵抗を小さくして、セル
電流を大きくし、ベリファイ読み出し時間を短縮するこ
とができる。さらに、書き込みベリファイ時間が目立つ
ようになってきている多値の書き込みにおいては、度重
なるベリファイ読み出し時間を短縮でき、書き込み動作
の高速化を図ることができる。
リファイ時に、選択セルに影響がない範囲でパストラン
ジスタとなる非選択セルのオン抵抗を小さくして、セル
電流を大きくし、ベリファイ読み出し時間を短縮するこ
とができる。さらに、書き込みベリファイ時間が目立つ
ようになってきている多値の書き込みにおいては、度重
なるベリファイ読み出し時間を短縮でき、書き込み動作
の高速化を図ることができる。
【００４９】
【発明の効果】以上述べたようにこの発明によれば、ベ
リファイ読み出し時間を短縮して書き込み動作を高速化
することができる半導体記憶装置を提供することが可能
である。
リファイ読み出し時間を短縮して書き込み動作を高速化
することができる半導体記憶装置を提供することが可能
である。
【図１】この発明の実施の形態の不揮発性半導体記憶装
置の構成を示す回路図である。
置の構成を示す回路図である。
【図２】前記実施の形態の不揮発性半導体記憶装置にお
けるメモリセルのしきい値電圧分布、ベリファイ電圧、
及び読み出し電圧を示す概略図である。
けるメモリセルのしきい値電圧分布、ベリファイ電圧、
及び読み出し電圧を示す概略図である。
【図３】前記実施の形態の不揮発性半導体記憶装置の書
き込み動作時における選択ワード線の電圧波形を示す図
である。
き込み動作時における選択ワード線の電圧波形を示す図
である。
【図４】従来の不揮発性半導体記憶装置の構成を示す回
路図である。
路図である。
【図５】前記従来の不揮発性半導体記憶装置におけるメ
モリセルのしきい値電圧分布、ベリファイ電圧、読み出
し電圧、及び読み出し用パス電圧を示す概略図である。
モリセルのしきい値電圧分布、ベリファイ電圧、読み出
し電圧、及び読み出し用パス電圧を示す概略図である。
１００…メモリセルアレイ １１０…センスアンプ群 ＢＫ０、ＢＫ１、ＢＫ２、〜、ＢＫｎ…ブロック ＭＣ０〜ＭＣ１５…メモリセルトランジスタ ＳＧＳＴＲ…選択ゲートトランジスタ ＳＧＤＴＲ…選択ゲートトランジスタ CELSRC…共通ソース線 ＢＬ０〜ＢＬ５１１…ビット線 Ｓ０〜Ｓ５１１…センスアンプ（Ｓ／Ａ） Ｄ０〜Ｄ５１１…データ ＷＬ０〜ＷＬ１５…ワード線 ＳＧＳ…選択ゲート線 ＳＧＤ…選択ゲート線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD09 AE05
Claims (6)
- 【請求項１】 直列に接続された複数の不揮発性メモリ
セルとそのドレイン側とソース側に接続された２つの選
択トランジスタとを有するＮＡＮＤ型セルと、 前記複数の不揮発性メモリセルのうち、いずれか１つの
選択された不揮発性メモリセルの制御ゲートに接続され
た選択ワード線と、 前記選択された不揮発性メモリセルに隣接する不揮発性
メモリセルの制御ゲートに接続された隣接ワード線と、 前記複数の不揮発性メモリセルのうち、前記選択された
不揮発性メモリセル及び前記隣接する不揮発性メモリセ
ルを除くその他の不揮発性メモリセルの制御ゲートに接
続された非選択ワード線とを具備し、 前記不揮発性メモリセルに記憶されたデータを読み出す
読み出し動作において、前記選択ワード線には所定の読
み出し用電圧が印加され、前記隣接ワード線には前記読
み出し用電圧より電圧が高い第１の読み出し用パス電圧
が印加され、前記非選択ワード線には前記第１の読み出
し用パス電圧より電圧が高い第２の読み出し用パス電圧
が印加されることを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記読み出し動作は、前記選択された不
揮発性メモリセルにデータ書き込みを行った後、このデ
ータ書き込みが正常に行われたか否かを検証する書き込
みベリファイであることを特徴とする請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項３】 前記第１の読み出し用パス電圧は、書き
込み及び消去動作の直後にこれらの動作が正常に行われ
たか否かを検証するベリファイ読み出しと異なる通常の
読み出し動作時において、前記隣接ワード線及び非選択
ワード線に印加される読み出し用パス電圧と等しいこと
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項４】 前記不揮発性メモリセルは、制御ゲート
とフローティングゲートを有するトランジスタである請
求項１乃至３のいずれか１つに記載の不揮発性半導体記
憶装置。 - 【請求項５】 直列に接続された複数の不揮発性メモリ
セルとそのドレイン側とソース側に接続された２つの選
択トランジスタとを有するＮＡＮＤ型セルと、 前記複数の不揮発性メモリセルのうち、いずれか１つの
選択された不揮発性メモリセルの制御ゲートに接続さ
れ、読み出し動作時に読み出し用電圧が印加される選択
ワード線と、 前記選択された不揮発性メモリセルに隣接する不揮発性
メモリセルの制御ゲートに接続され、前記読み出し動作
時に前記読み出し用電圧より電圧が高い第１の読み出し
用パス電圧が印加される隣接ワード線と、 前記複数の不揮発性メモリセルのうち、前記選択された
不揮発性メモリセル及び前記隣接する不揮発性メモリセ
ルを除くその他の不揮発性メモリセルの制御ゲートに接
続され、前記読み出し動作時に前記第１の読み出し用パ
ス電圧より電圧が高い第２の読み出し用パス電圧が印加
される非選択ワード線と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 直列に接続された複数の不揮発性メモリ
セルとそのドレイン側とソース側に接続された２つの選
択トランジスタとを有するＮＡＮＤ型セルを備えた不揮
発性半導体記憶装置において、 前記複数の不揮発性メモリセルのうち、いずれか１つの
選択された不揮発性メモリセルにデータ書き込みを行っ
た後、このデータ書き込みが正常に行われたか否かを検
証する書き込みベリファイ時に、前記選択された不揮発
性メモリセルのワード線には所定のベリファイ電圧が印
加され、前記選択された不揮発性メモリセルに隣接する
不揮発性メモリセルのワード線には前記ベリファイ電圧
より電圧が高い第１の読み出し用パス電圧が印加され、
前記複数の不揮発性メモリセルのうち、前記選択された
不揮発性メモリセル及び前記隣接する不揮発性メモリセ
ルを除くその他の不揮発性メモリセルのワード線には前
記第１の読み出し用パス電圧より電圧が高い第２の読み
出し用パス電圧が印加されることを特徴とする不揮発性
半導体記憶装置。
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