JP3652826B2 - 多値記憶不揮発性半導体メモリ - Google Patents
多値記憶不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP3652826B2 JP3652826B2 JP33126796A JP33126796A JP3652826B2 JP 3652826 B2 JP3652826 B2 JP 3652826B2 JP 33126796 A JP33126796 A JP 33126796A JP 33126796 A JP33126796 A JP 33126796A JP 3652826 B2 JP3652826 B2 JP 3652826B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- data
- latch
- program
- value storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリに関するもので、特に、メモリセルに多数のビット情報を貯蔵する多値記憶不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリはマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭに大別され、このうち特に、電気的書換えが可能で且つ記憶データをフラッシュ消去し得るという特徴を有するフラッシュＥＥＰＲＯＭが、最近のパーソナルコンピュータのメモリ装置として脚光を浴びている。
【０００３】
通常の不揮発性半導体メモリにおいては、メモリセルは２値、つまり“０”か“１”かの１ビットを記憶する。この場合、Ｎ（２以上の自然数）ビットのデータを記憶するためにはＮ個の独立メモリセルが要求される。従って、単一ビットメモリセルを有するメモリでは、記憶データビット数の増加が要求されると、メモリセル数をその分だけ更に増加しなければならない。
【０００４】
また、通常の単一ビットメモリセルの記憶データは、メモリセルのプログラム状態、即ち、メモリセルのしきい値電圧の差によって決定される。マスクＲＯＭの場合、セルトランジスタのしきい値電圧の差別化（プログラム）は、イオン注入技術を用いて製造工程の途中で行われる。一方、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等の場合は、セルトランジスタのフローティングゲートにおける電荷量を調整してしきい値電圧を変えることで行われる。
【０００５】
各メモリセルの記憶データを読出すためには、プログラムされたメモリセルの状態を点検することが必要である。このために、デコーダ回路を用いて所望のメモリセルを選択し、読出に必要な信号をそのメモリセルに関連した回路等に加える。その結果、メモリセルの状態に従う電流又は電圧の信号がビットライン上で得られることになり、このように得られた電流又は電圧信号を測定すると、メモリセルの記憶データを区別することができる。
【０００６】
メモリセルアレイの構造は、メモリセルのビットライン接続形態に従って大きくＮＯＲ形とＮＡＮＤ形に区別される。ＮＯＲ形の場合は各メモリセルがビットラインと接地ライン(Ground line) との間にそれぞれ設けられており、ＮＡＮＤ形の場合は複数のメモリセルがビットラインと接地ラインとの間に直列に設けられている。このＮＡＮＤ形のビットラインに直列接続されたメモリセルと、これの選択に必要な選択トランジスタ（直列メモリセルとビットラインとの間及び直列メモリセルと接地ラインとの間のトランジスタ）とを合わせて、ストリング(String)と呼ばれる。
【０００７】
ＮＡＮＤ形メモリセルの記憶データを読出すためには、まず選択されたストリング内の選択トランジスタがオンになる。そして、該ストリング内で非選択のメモリセルのコントロールゲートには、選択メモリセルのコントロールゲートに印加される電圧より高い電圧が提供される。これにより、非選択のメモリセルは選択メモリセルに比べて低い等価抵抗値を有し、該当ビットラインからストリングに流れる電流は、ストリング内の選択メモリセルの状態に依存することになる。選択メモリセルの記憶状態に従いビットライン上に現れる電圧又は電流は、感知回路（センスアンプ）により感知される。
【０００８】
チップサイズを大きくすることなくメモリ容量を増加させるための研究が当該分野で進められている。その一に、１メモリセルに２ビット以上のデータを記憶させる多値記憶がある。上記のように通常、一つのメモリセルは１ビットを記憶するが、例えば１メモリセルに２ビットを記憶させる多値記憶とすれば、このメモリセルはその状態に従って“００”、“０１”、“１０”、“１１”のうちいずれかを記憶することができ、従って、同数のメモリセルで従来の培のデータを記憶可能になる。２ビットを１メモリセルに記憶する多値記憶(Multi-State) メモリは、プログラムメモリセルのしきい値電圧を４値に分けてその一つにプログラムすることにより実現される。このように多値記憶として１メモリセル当たり２ビットを記憶すれば、単一ビットメモリの半分のメモリセルをもって同量のデータを記憶することが可能なので、チップサイズを小さくすることができる。また、１メモリセル当たりの記憶ビット数を増加させれば、同じチップサイズで単一ビットメモリに比べた記憶容量も大きく増加するようになる。
【０００９】
多値記憶メモリは、上述したＮＯＲ形のメモリ構造で有利になる。これは、ＮＯＲ形における読出動作でメモリセルに流れる電流量が選択メモリセルの状態のみによって決定されるからである。このような構造のメモリにおいては、メモリセルのデータを読出すために選択メモリセルに接続したワードラインをオン電圧とし、選択メモリセルの連結先ビットラインを選択して該ビットラインに流れる電流又は該ビットラインに誘導される電圧を一つ又は多数の感知回路を用いて処理することになる。従って、このようなＮＯＲ形のメモリは多値記憶メモリに適用しやすく、動作速度が速いという長所を有する。
【００１０】
図１２は、従来のＮＯＲ形の多値記憶メモリに適用されている電流センスアンプの回路図及びタイミング図である。これは、メモリセルのしきい値電圧により誘導され得る電流の量を感知する電流センシング方法の一例を示すもので、ＩＳＳＣＣ ' ９５に“ A Multi Level Cell 32Mb Flash Memory ”として発表されたフラッシュメモリである。このセンシング方法は一つのビットライン当たり一つのセンスアンプが必要で、ＮＯＲ形には適しているが、ＮＡＮＤ形にはあまり適しているとは言えない。即ち、ＮＡＮＤ形のメモリに適用する場合、その構造が非常に複雑なのでチップのレイアウトが難しいという問題点をもたらす。一方、ＮＯＲ形では、各メモリセルを１ずつビットラインと接地ラインとの間に設けなければならない制約があるため、メモリセルアレイの全体的大きさがＮＡＮＤ形に比べて大きくなるという欠点がある。
【００１１】
ＮＡＮＤ形のメモリは、多値記憶メモリの実現がＮＯＲ形に比べて相対的に難しい。その理由は、複数のメモリセルがビットラインと接地ラインとの間に直列接続されているため、選択ストリングに流れる電流量が選択メモリセルの記憶状態だけでなく、同じストリングにある非選択メモリセルの状態によっても影響を受けるからである。従って、ＮＡＮＤ形の構造にはＮＯＲ形に用いられる電流感知技術をそのまま使用することはできない。このように、ＮＡＮＤ形のメモリはＮＯＲ形に比べてメモリセルの集積性に優れるが、実現が難しいために多値記憶技術の適用から除かれているのが現状である。このことは逆を返せば、ＮＡＮＤ形のメモリ構造に、ＮＯＲ形に適用されているような多値記憶技術を使用することが可能であれば、非常に好ましいということである。これによれば、メモリセル数が減ることは勿論、メモリセルの集積性まで向上するので、格段にコンパクトなメモリチップの提供が可能になる。
【００１２】
このようなＮＡＮＤ形のメモリ分野において、選択メモリセルのゲートに印加される選択ワードラインレベルとセルのしきい値電圧との差により誘起されるそれぞれ異なるビットラインレベルを感知する電圧センシング(Voltage Sensing) 技術を従来の技術として図１３に示す。同図は、ＮＡＮＤ形の多値記憶メモリとしたセンスアンプとメモリセルとの接続関係を示す回路図である。
【００１３】
図１３を参照すると、セル当たり２ビットを記憶可能なフローティングゲート形の各メモリセル３Ａ〜７Ａ，３Ｂ〜７ＢはＮＡＮＤ形とされている。これらメモリセル３Ａ〜７Ａ，３Ｂ〜７Ｂは、それぞれ基本構造であるセルストリングを成すために、ストリング選択線ＳＳＬと接地選択線ＧＳＬにそれぞれ接続された第１選択トランジスタ２Ａ，２Ｂ及び第２選択トランジスタ８Ａ，８Ｂの間に直列接続されている。ビットラインＢＬ１，ＢＬ２はそれぞれ選択トランジスタ２Ａ，２Ｂを介して各ストリングのメモリセルへ接続される。尚、図１３では便宜上二つのストリングとこれらに関連した回路を示しているが、実際のメモリでは多数のストリングが多数のビットラインへ接続される形態を有するのは勿論である。即ち、１チップ内で、図示のストリング内のメモリセルトランジスタは他の全てのストリング内のメモリセルトランジスタと共にメモリセルアレイを構成し、このメモリセルアレイ内で、セルトランジスタは行と列のマトリックス形態に交差配列される。
【００１４】
各動作モードで、一つの同一群に属するストリング及び少なくとも一つのワードラインを選択し、その選択ワードラインに接続されたメモリセルの制御ゲートに各動作モードの対応電圧を共通に印加するため、第１及び第２選択トランジスタのゲート及びワードラインに接続されたローデコーダ及びプログラムコントローラ１は、ストリング選択線ＳＳＬ、接地選択線ＧＳＬ及びワードラインＷＬ１，ＷＬ２，…，Ｗ１６に、選択対象の選択トランジスタを駆動する信号及び選択行に対する行デコーディング信号を電圧信号としてそれぞれ提供する。従って、ストリング内のトランジスタ２Ａ〜８Ａ，２Ｂ〜８Ｂは、コントロールゲートに提供される前記信号に応答してオン又はオフ状態に制御される。即ち、一つの特定メモリセルの選択は、そのセルが接続されたワードラインとそのセルに対応するストリング選択トランジスタ、そしてストリングが接続されているビットライン選択トランジスタを活性化させることにより遂行される。
【００１５】
図１３に示すように、ローデコーダ及びプログラムコントローラ１に連結された多数のストリングを有する多値記憶メモリセルアレイにデータをプログラムし、そのプログラムデータを読出し、プログラムデータを消去し、更に各々の動作の検証を行うために、ビットラインＢＬ１，ＢＬ２に接続されたビットライン選択及び充電部１００と、ビットライン選択及び充電部１００に接続されたビットラインレベル制御部２００と、多値基準電圧生成部３５０と、ビットラインレベル制御部２００と多値基準電圧生成部３５０に接続されて、プログラム動作で各対応ビットラインを通じて一括してメモリセルへ書込むようにデータを一時貯蔵し、プログラム検証動作でプログラムがうまく行われたかを判断し、読出動作でメモリセルから読出されたビットラインデータを感知及び増幅するためのページバッファ３００と、を含む。
【００１６】
ページバッファ３００は、センスアンプとしての感知回路１４と、逆向並列接続された二つのインバータで構成されたデータ貯蔵用ラッチ１７−１８，２１−２２と、関連トランジスタＮ８〜Ｎ１６，Ｐ１１とからなっている。
【００１７】
ビットライン選択及び充電部１００は、二つのビットライン中の一つのビットラインを選択するためのＰＭＯＳ及びＮＭＯＳトランジスタＰ３，Ｎ３，Ｎ４，Ｐ４と、電源電圧をソースに受ける充電用ＰＭＯＳトランジスタＰ１，Ｐ２で構成される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレーンはそれぞれ、ビットラインＢＬ１（９），ＢＬ２（１０）にそれぞれドレーン−ソース通路が接続された高電圧印加防止用トランジスタＮ１，Ｎ２のソースと接続されている。トランジスタＮ１，Ｎ２は制御信号ＢＬＳＨＦによりゲート制御される。
【００１８】
ビットラインレベル制御部２００は、選択用トランジスタＮ３のソースが接続されたノード１１と接地との間に接続された電流ソース２３と、ノード１１と電源電圧との間にソース−ドレーン通路が直列に接続されたＰＭＯＳトランジスタＰ５，Ｐ６，Ｐ７と、ノード１１と接地との間にソース−ドレーン通路が接続されたリセット用ＮＭＯＳトランジスタＮ５と、から構成されている。
【００１９】
多値基準電圧生成部３５０は、感知回路１４の反転入力端子（−）へつながるノード１２に第１〜第３基準電圧Ｖｒｅｆ１，２，３を提供するために、ＮＭＯＳ及びＰＭＯＳトランジスタＮ６，Ｎ７，Ｐ８，Ｐ９，Ｐ１０を有する。
【００２０】
このように構成された図１３の回路では、二つのビットライン当たり一つのページバッファ３００が存在し、二つのビットラインのどちらかの選択は、ビットライン選択信号ＢＳＯ，／ＢＳＯ（反転）でゲート制御される選択用トランジスタＰ３，Ｎ３，Ｎ４，Ｐ４により行われる。
【００２１】
上記構成の図１３のメモリは、メモリセルが直列に接続されているＮＡＮＤ構造を有するので、選択セルのソースレベルがストリング中の位置に応じてばらつくという問題がある。これは、非選択メモリセルのターンオン抵抗値の和が選択セルの位置により異なり、選択メモリセルの位置に応じて異なるＶｓｂ（ソースレベルと基板バイアスレベルとの電位差）を誘発するからである。Ｖｓｂ値が正（＋）にいくほどに選択メモリセルのしきい値電圧は高くなるので、同一の選択ワードラインレベルが印加される場合、同じしきい値電圧レベルに消去されたメモリセルであっても位置に従って異なるビットラインレベルが誘発されてしまうことになる。
【００２２】
また、いずれかのメモリセルが選択されてビットラインレベルが上昇するときに、選択メモリセルのソースレベルが高まってＶｇｓ（ゲート−ソース間電圧）は減少する。即ち、選択メモリセルは時間が経過するにつれて徐々に流れる電流が少なくなり、Ｖｇｓがセルのしきい値電圧より低くなると、当該メモリセルは非常に少量のサブスレッショルド電流(Sub Threshold Current) のみを流すことになるので、ビットラインレベルは時間が経つにつれて緩やかな増加傾向を示す。従って、安定したセンシングを行うことが難しいという問題がある。これを解決するために、図１３では各ビットラインごとにサブスレッショルド電流を補償する負荷電流源２３を設けたているが、各メモリセルのサブスレッショルド電流に対応する定電流源を作ることはかなり難しい。
【００２３】
このように、従来のＮＯＲ及びＮＡＮＤ形の多値記憶メモリの問題点を解決し得る多値記憶不揮発性半導体メモリ及びその駆動方法が必要とされている。
【００２４】
一方、多値記憶メモリの場合、見かけ上のメモリセルの数は、物理的メモリセルの数×１セル当たりデータビット数となる。例えば、セル当たり２ビット記憶可能で、メモリセルの数が６４Ｍ個であると、見かけ上のセル数は１２８Ｍ個となる。この場合、一つのセルで読出される２ビットデータを感知するため、ビットラインごとに二つのページバッファ（第１及び第２データラッチ）が必要になる。このときセルのしきい値電圧の分布により、第１ページバッファと第２ページバッファが有する論理レベルの状態は、２ビットの場合それぞれ“１１”、“１０”、“０１”、“００”となることが分かる。従って、これに適したカラム選択回路も共に必要になる。
【００２５】
しかし、図１４のように構成された従来の一般的カラム選択回路はこれに適しているとは言えない。この図１４は従来の単一ビットメモリの一般的カラム選択部を示した回路図で、バイト単位のワイドカラム選択動作を遂行するためにＩ／Ｏブロック１１１が８つに分離されている。図示のように、多数のブロックに分割しておき、カラムデコーディングにより各Ｉ／Ｏブロックに対応するデータラインを接続させ、カラムアドレスにより１列が選択されるとき、８つの各Ｉ／Ｏブロックの同一のアドレスで８つのデータを同時に読み出す方式であった。ところが多値記憶のＮＡＮＤ形メモリの場合、上述のように、同一のビットラインに接続された二つのページバッファはそれぞれ異なるＩ／Ｏラインに接続される構造を有しなけらばならない。即ち、第１ページバッファはＩ／Ｏｉ、第２ページバッファはＩ／Ｏｉ＋１に接続される（尚、ｉ＝０，２，４，６，…）。従ってこの場合、図１４のように８つの独立した各Ｉ／Ｏブロックは、隣接した二つのＩ／Ｏブロックが互いに統合(Merge) された４つのＩ／Ｏブロックの形態に変わることが好ましい。また、この統合されたＩ／Ｏ構造からデータを読出すか、選択セルにデータをプログラムするときに、データのローディング動作のためにはそれに適した形態のカラム選択回路が必要になる。
【００２６】
【発明が解決しようとする課題】
上記従来技術に着目して本発明の目的は、ＮＡＮＤ形のメモリ構造に多値記憶技術を容易に適用し得る多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、メモリセルの記憶容量の拡張だけでなく、回路構造をより簡単に形成し得る多値記憶不揮発性半導体メモリを提供することにある。また本発明の他の目的は、ＮＡＮＤ形構造でも電流感知技術を適用し得る多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、改善したカラム選択回路を有する多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、メモリセル当たり多ビットのデータを記憶する多値記憶メモリにおける改善された消去、プログラム、その検証、及び読出方法を提供することにある。
【００２７】
【課題を解決するための手段】
このような目的のめたに本発明は、ビットラインに接続された複数のストリングを有し、その各ストリングは、ビットラインに接続する第１選択トランジスタと共通ソースラインに接続する第２選択トランジスタとの間に多数のフローティングゲート形のメモリセルを直列接続してなり、その各メモリセルのしきい値電圧調整より多値記憶するようにされたメモリセルアレイをもつ多値記憶不揮発性半導体メモリにおいて、第１、第２選択トランジスタのゲート及びワードラインに接続し、各動作モードで一つの同一群に属するストリング及び少なくとも一つのワードラインを選択し、そして、その選択ワードラインに接続のメモリセルのコントロールゲートに各動作モード対応電圧を、多値記憶のプログラム及び読出が提供されるように可変的に印加するためのローデコーダと、メモリセルに多値の一つをプログラムし、そのプログラムされたデータを読み出し、メモリセルを消去し、そして各動作の検証を実施するために、各動作モードで一つの同一群に属するストリングと他の一つの同一群に属するストリングの選択メモリセルが交互にアクセスされるようにするため、二つのビットラインごとに設けられ、ビットライン選択信号に応じて一つの同一群に属するビットラインを同時に選択し、他の一つの同一群に属する非選択ビットラインを伝送トランジスタを介してプログラム防止用の所定電圧で充電するビットライン選択及び充電手段と、ビットラインに共通接続されて選択ビットラインに定電流を提供する定電流供給手段と、前記ビットライン選択及び充電手段にそれぞれ接続され、プログラム動作で対応ビットラインを介してデータを一括的に書込むためにプログラムデータを一時貯蔵し、読出動作で選択メモリセルから感知された読出データをラッチするため、各データビット単位に備えられたラッチ手段と、読出動作で提供されるイネーブル信号に応答し、前記ラッチ手段のラッチ状態を選択ビットラインのレベルに従って反転又は維持させて、各ラッチ手段を各データビットに対応させるためのラッチ制御手段と、ビットラインに共通接続され、読出動作直前に前記ラッチ手段を初期化し、ビットラインを所定の電圧レベルにする初期化手段と、プログラム動作で前記ラッチ手段に各データビット単位でラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達手段と、を備えたことを特徴とする。
【００２８】
或いは本発明の多値記憶不揮発性半導体メモリは、多値記憶する複数のメモリセルを有するメモリセルアレイと、メモリセルを選択すると共に、多値のプログラム及び読出動作時に可変電圧を印可するためのワードラインと、ワードラインに直交するビットラインと、ビットラインに定電流を流すための電流提供用トランジスタと、外部とのデータ交換のために異なる入出力ラインと接続されると共に二つのビットラインごとに接続され、データ読出時にそれぞれがデータビット単位でセンシング動作を遂行する第１、第２ラッチを有するラッチ部と、読出動作で提供されるイネーブル信号に応答し、前記ラッチ部のラッチ状態をビットラインのレベルに従って反転又は維持させて、前記第１及び第２ラッチを各データビットに対応させるためのラッチ制御用トランジスタと、ビットラインに共通接続され、読出動作直前に前記ラッチ部を初期化しまたビットラインを所定の電圧レベルにする初期化用トランジスタと、プログラム動作で前記ラッチ部に各データビット単位にラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達用トランジスタと、を備えることを特徴とする。
【００２９】
この場合のメモリセルアレイは、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭのうちいずれか一つに適したセルで構成される。またメモリセルアレイはＮＡＮＤ形の構造をもつものとすることができる。読出動作時、非選択ビットラインを接地電圧でバイアスし、このとき、非選択ビットラインを接地電圧でバイアスするための信号はビットライン選択信号とし、該信号により接地電圧供給端と非選択ビットラインが電気的に接続されるようにする。読出動作時、第１、第２ラッチの一方のラッチが他方のラッチのデータ反転経路を制御することにより多ビット読出されるものとする。読出動作時、ビットラインに供給される定電流と選択メモリセルに印加のワードラインレベルによるセル電流との差に従い多ビット感知されるものとする。読出動作時、選択ワードラインの電圧を時間経過に伴い高電圧から低電圧へ階段状波形で印加する。そのワードライン電圧の階段状波形の各レベルは、各メモリセルが有し得るしきい電圧間の値に定義される。プログラム時、非選択ビットラインを電源電圧でバイアスしてプログラムを防止する。その非選択ビットラインを電源電圧でバイアスするための信号はビットライン選択信号とし、該信号により電源電圧供給端と非選択ビットラインが電気的に接続されるようにする。プログラム時、第１、第２ラッチの一方のラッチのデータに対するプログラムループを完了した後、他方のラッチのデータに対するループを繰り返す。プログラム検証時、第１、第２ラッチの一方のラッチデータが他方のラッチのデータ反転経路を制御することによりプログラム検証を遂行する。プログラム検証時、選択ワードラインのレベルを読出動作時のワードラインレベルより一定電圧だけ高くし、読出動作時のワードラインレベルよりもプログラムセルのしきい電圧を一定電圧だけ高く分布させることにより、読出動作のマージンを保障する。消去、読出、プログラム動作時、非選択ビットラインをバイアスする信号線をフローティングさせる。消去時、選択ブロックに対し一括全消去を行う。消去検証時、二つのビットラインに対する２サイクルの検証動作により第１、第２ラッチにそれぞれビットラインの消去検証データをラッチする。
【００３０】
また、一つの列選択アドレスにより隣接した各データラッチにそれぞれ異なるデータ伝送線とのパスを提供する構造をもち、複数のビットラインを前記異なるデータ伝送線に統合するブロックを複数ブロック有するカラム選択回路を備える。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００３２】
図１は、ＮＡＮＤ形のフラッシュＥＥＰＲＯＭセルを用いて一つのメモリセル当たり２ビットを記憶する場合を一例として示した回路図である。図１の構成はフラッシュＥＥＰＲＯＭだけでなく、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等にも適用可能であり、一つのメモリセル当たり２以上のビットを記憶する場合にも拡大して適用できる技術である。
【００３３】
図示のように、複数のセルトランジスタＴ１−２〜Ｔ１−５，Ｔ１−８〜Ｔ１−１１が直列に設けられたセルストリングと、ストリングとビットラインをスイッチ接続するための選択トランジスタＴ１−１と、ストリングと共通接地線ＣＳＬをスイッチ接続するための選択トランジスタＴ１−６と、ビットラインに接続された高電圧防止用デプレショントランジスタＤ１−１，Ｄ１−２と、互いに異なる群に属する二つのビットラインのうち一つのビットラインを選択するためのビットライン選択トランジスタＳ１−１，Ｓ１−２と、プログラム時と読出時に二つのビットラインのうち選択されなかったビットラインにプログラム防止電圧（例えば電源電圧Ｖｃｃ）又は接地電圧Ｖｓｓを供給し、消去時にフローティングされる信号ＢＬＬＶＬを、ビットライン選択信号Ａ９，Ａ９ｂに従い非選択ビットラインに印加するための伝送トランジスタＴＭ１−１，ＴＭ１−２と、読出動作時に選択ビットラインに一定の定電流を供給するためのトランジスタＴ１−１３と、プログラム時に外部から受けたデータをラッチしてからビットラインにそのラッチデータ該当電圧を供給し、読出動作時に読出データをラッチする機能を有するラッチ形センスアンプ（ラッチ）Ｉ１−１〜Ｉ１−２（Ｑ２），Ｉ１−３〜Ｉ１−４（Ｑ１）と、読出動作時にビットラインレベルに従い前記ラッチの状態を反転させるか或いはそのまま維持する機能を有するトランジスタＴ１−１７，Ｔ１−１９，Ｔ１−２０，Ｔ１−２２と、読出動作が開始されてから一定時間経って前記ラッチを反転させるための時間になったときにパルス波形としてイネーブされる各イネーブル信号φＶ２，φＶ１，φＲ１に従うトランジスタＴ１−１８，Ｔ１−２１，Ｔ１−２３と、読出動作直前に前記ラッチを初期化し、ビットラインを接地電圧状態に維持するための制御る信号ＤＣＢに従うトランジスタＴ１−１５と、プログラム時に制御信号ＰＧＭ１，ＰＧＭ２に従いターンオンし、前記ラッチのデータをビットラインへ伝達する手段としてのトランジスタＴ１−１４，Ｔ１−１６と、から構成されている。
【００３４】
複数のワードラインは１行のストリングを一つのブロック単位とし、全体のメモリアレイはマトリックス形態に配列された複数のブロックで構成され、与えられたアドレスにより各ブロックを選択するデコーディングと、一つのストリング内の複数のワードラインのうち一つのワードラインを選択するデコーディングの組合せによりワードライン選択が行われる。データ消去、読出、プログラム、プログラム検証の動作を提示した波形図を参照して説明する。
【００３５】
図２及び図３は、各データに対応するメモリセルのしきい値電圧の分布を示すものである。読出動作時、選択ワードラインに印加される電圧は、図２に示すように、しきい値電圧分布を区分し得るようにそれぞれ矢示のしきい値電圧分布の中間値を順次印加する。このしきい値電圧分布を得るため、効果的なプログラム方法を使用すると、各状態のしきい値電圧は、−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖの分布を有するので、互いに異なる四つの値を一つのメモリセルで記憶することができる。
【００３６】
Ｉ．読出動作(Read Operation)
【００３７】
読出動作は、先ず二つのラッチをリセットさせることにより（図４の区間▲１▼）開始される。次に、与えられたアドレスにより二つのビットラインのうち一つのビットラインを選択するＡ９（又はＡ９ｂ）がポンピングレベル（Pumping Level ：３．３Ｖ動作素子で約６Ｖ）に遷移する。このとき、Ａ９（又はＡ９ｂ）の相補信号のＡ９ｂ（又はＡ９）は“ロウ”状態になり、“ロウ”レベルにバイアスされた信号ＢＬＬＶＬのレベルが伝送トランジスタＴＭ１−２（又はＴＭ１−１）を通じて非選択ビットラインに供給され、該ビットラインが接地電圧レベルに維持される。従って、非選択ビットラインのフローティング条件が除去され、二つの選択されるビットライン間で常に接地電圧レベルのシールド(Shield)線の役割を実行し、選択ビットライン間のカップリングを防止する。このとき、センシングに必要なビットライン電流を流すために、図１のトランジスタＴ１−１３のゲートに一定レベルの電圧を加える。この際に加えられるＶｒｅｆレベルは公知された基準電圧発生装置から供給されるレベルで、その動作の詳細な説明は省略する。
【００３８】
図４に、図１のメモリの読出動作時の主要信号の動作タイミングを示す。ローデコーダ１は与えられたローアドレスに応答して、選択ブロックのストリング選択信号ＳＳＬとストリング共通接地線選択信号ＧＳＬを出力する。そして、非選択ワードラインにポンピング電圧のＶｐａｓｓ電圧（例えば６Ｖ）が印加される。メモリセルのデータは３サイクルにわたって感知される。このとき、選択ワードラインのレベルは一定のセンシング時間（例えば８μｓ）を単位として２Ｖ→１Ｖ→０Ｖの順に変わる。選択セルのしきい値電圧によってセルがターンオフするワードライン電圧は異なり、図１のノードＮ１−１がＶｃｃレベルにチャージされる時点も違ってくる。このとき、各ワードラインレベルでデータラッチ信号φＲ１，φＶ２を図４に示すように印加すると、各々４つの異なるセルデータを感知することができる。
【００３９】
先ず、ワードライン２Ｖの第１サイクル▲３▼はデータ“００”を感知するための期間である。図２のしきい値電圧分布図を参照すると、ワードライン２Ｖでデータ“００”ではないデータのセルは全てターンオン条件である。従って、データラッチ信号φＲ１，φＶ２がパルス形態でイネーブルされる時点でトランジスタＴ１−１７，Ｔ１−２２をターンオンさせることができないので、ラッチのデータは変化がない。一方、データ“００”のしきい値電圧を有するセルでは当該セルトランジスタがターンオフと読出され、選択ビットラインレベルは上昇する。このビットラインレベルはトランジスタＤ１−１のシャットオフ(Shut Off)レベルまで上昇し、シャットオフレベルに到達するとトランジスタＤ１−１はオフ状態になり、トランジスタＴ１−１３を通じて供給される電荷はビットラインに比べて相対的に負荷の小さいノードＮ１−２を短時間に電源電圧Ｖｃｃレベルへチャージする。このときにデータラッチ信号φＲ１，φＶ２がパルス形態でイネーブルされると、トランジスタＴ１−１７，Ｔ１−２２がターンオンしてラッチＱ１，Ｑ２を反転させる。この際にラッチＱ２の状態が先に論理“ロウ”になると、トランジスタＴ１−２２がオフ状態になってＱ１を反転させられないので、信号φＶ２より信号φＲ１のパルスを先にイネーブルさせてラッチＱ１を先に反転させてからラッチＱ２を反転させる。
【００４０】
データ“０１”状態のしきい値電圧は、選択ワードラインレベル１Ｖでターンオフとして認識され、図４の区間▲４▼でノードＮ１−１をＶｃｃレベルに変える。従って、区間▲４▼で信号φＶ２のパルスのみをイネーブルさせてラッチＱ２状態のみを論理“ロウ”にする。このとき、ラッチＱ２が論理“ロウ”となると、区間▲５▼で信号φＲ１のパルスがイネーブルされてもトランジスタＴ１−２２をオフ状態に維持させ、区間▲４▼で感知されたラッチの状態をそのまま維持する。
【００４１】
データ“１０”状態のしきい値電圧は、選択ワードラインレベル０Ｖでターンオフとして認識されて、図３の区間▲５▼でノードＮ１−１をＶｃｃレベルに変える。従って、区間▲５▼でφＲ１のパルスのみをイネーブルさせてラッチＱ１状態のみを論理“ロウ”にする。
【００４２】
データ“１１”の場合、図２を参照すると、セルのしきい値電圧が−２．７Ｖ以下の値を有するので、センシングの全区間でターンオンであり、信号φＶ２，φＲ１のパルスに関係なくノードＮ１−２をトランジスタＴ１−１７，Ｔ１−２２のターンオン電圧以下に維持することで、ラッチのデータは変化しない。
【００４３】
II. プログラム及びプログラム検証動作(Program & Program Verify)
【００４４】
図１の回路におけるプログラム及びプログラム検証時に回路の主要部分に加えられる信号の波形を図５に示す。全プログラムサイクルは、メモリセルのフローティングゲートに電子を注入するプログラム動作とプログラムされたメモリセルが所望の適正しきい値電圧に達したかどうかを検証するプログラム検証動作とからなる。プログラムとプログラム検証動作は、選択された全メモリセルがデバイスで内部的に決められたプログラム反復回数内で所望のしきい値電圧に到達するまで繰り返される。選択メモリセルにＦ−Ｎトンネリングを用いたプログラムを遂行するためには、セルのコントロールゲートに所定のプログラム電圧（例えば１４Ｖ〜１９Ｖ）を加え、セルのチャネル電圧は接地電圧を印加する。これによりフローティングゲートとチャネルとの間に強電界が印加され、チャネルの電子がフローティングゲートとチャネルとの間の酸化膜を通じたトンネリングでフローティングゲートへ注入される。フローティングゲートに電子が注入されるに従ってセルのしきい値電圧は上昇することになる。
【００４５】
多数のメモリセルをもつメモリにおけるプログラム動作は複数のメモリセルに対して同時に進行される。従って、選択メモリセルによってプログラムされる程度に差が生じ得るので、一度のプログラム動作後に各選択メモリセルが所望の状態に到達したかどうかを検証して、所望の状態に到達したメモリセルへの影響は排除(Program Inhibit) しつつ、プログラム未達成のメモリセルのみに対して再びプログラム動作が遂行される。このようなプログラム−プログラム検証動作は選択された全メモリセルが所望のしきい値電圧に到達するまで繰り返される。本発明の実施形態を示した図１の回路の場合は、選択ワードラインに接続されたセル中の半分だけがプログラムされる構造である。
【００４６】
二つのビットラインのうち、ビットライン選択信号Ａ９，Ａ９ｂにより一つのビットラインが選択され、非選択のビットラインは信号ＢＬＬＶＬにより供給される電源電圧Ｖｃｃが加えられ、非選択ビットラインにおける選択ワードラインに接続しているセルのプログラムが防止される。このような電源電圧Ｖｃｃによりプログラムを防止する技術は従来のＮＡＮＤ形で広く使用されている技術である。
【００４７】
また、プログラム動作時に外部から供給されるプログラムデータは二つのビットラインごとにある二つのラッチ回路に入力される。図１の回路は、プログラムされるセルがラッチに入力されたデータに該当するレベルに到達すると、二つのラッチＱ１，Ｑ２の状態が論理“ハイ”状態に変わる。これにより、プログラムが完了したメモリセルは電源電圧Ｖｃｃにチャージされて、プログラムが未完成されたセルのためにプログラムが進行し続けても、既にプログラムが完了した状態のしきい値電圧は影響を受けない。
【００４８】
提示した図５及び図６のタイミング図を参照して、具体的なプログラムとプログラム検証動作を説明する。
【００４９】
図５に示すようにサイクル（Ａ) の区間は、一度のプログラムと一度のプログラム検証区間を含むサイクルで、このときのプログラムサイクルの間はラッチＱ１にラッチされたデータによるプログラムが進行される。このサイクル（Ａ）は設計時に決めた所定回数（例えば５回）内で繰り返される。また、各プログラムから次のプログラムに進行しながらプログラム電圧は設計時に決めた電圧（例えば０．２Ｖ）だけ増加してプログラムを遂行する。このようなプログラム電圧増加技術に関する詳細な説明は既存の特許にも開示されており、図６、図７及び図８により詳細に示している。
【００５０】
プログラム検証時のセンシング動作は上記の読出動作と殆ど同様であるが、図６に示したように、サイクル（Ａ) では読出動作時の選択ワードライン電圧としきい値電圧との間のマージンを確保するために、読出動作時の選択ワードライン電圧より高い電圧（例えば０．３Ｖ）を印加する。また、サイクル（Ａ）ではラッチＱ１のラッチデータに対するプログラムを遂行するので、プログラム検証時にもラッチＱ１に関係したラッチイネーブル信号はφＶ２である。サイクル（Ｂ）のループを最後でプログラムが完了する。各サイクルに対するルーピングが進行される間のプログラム電圧を図７及び図８に示す。図７及び図８は、各サイクルに対するルーピングが進行される間のしきい値電圧の変換とラッチの変化状態を示すものである。
【００５１】
データ“１１”の場合、ラッチＱ１，Ｑ２のデータがすべて１なので、プログラム全区間に対してビットラインが電源電圧レベルにチャージされてプログラム防止状態にある。データ“１０”の場合、ラッチＱ１のデータだけ０であるので、ラッチＱ１のデータプログラム区間のルーピングが進行される間だけプログラムが遂行され、その区間でプログラム防止状態になると、それ以上のプログラムは行われない。データ“０１”の場合、最初のラッチＱ１のデータのプログラムループ区間の間はプログラムが行われず（ラッチＱ１のデータが１であるので）、ラッチＱ２のデータに対するプログラムループに進入しながらプログラムが進行される。また、プログラムループ内でメモリセルのしきい値電圧が所望のレベルになると、ラッチＱ２のデータが１に変わり、残りのルーピング区間の間にはプログラム防止状態になるので、それ以上のプログラムは行われない。データ“００”の場合、ラッチＱ１に対するプログラムループ全区間に対してプログラムが遂行される。これは、たとえメモリセルのしきい値電圧がプログラム検証の基準電圧０．３Ｖ以上になっても、ラッチＱ２のデータが０なので、図１のトランジスタＴ１−２０がオフ状態にあって、ラッチＱ１のデータが１に変わらないからである。従って、プログラム速度が速いメモリセルの場合は、図７及び図８に示すようにセルのしきい値電圧が０．７Ｖ以上である場合も存在する。次に、ラッチＱ２のデータに対するプログラムループに進入しながらプログラムが進行される。
【００５２】
このとき、メモリセルのしきい値電圧が１．３Ｖ以上の場合は、プログラム検証段階でラッチＱ２のデータが１に変わってプログラムが防止される。しかし、まだデータ“００”のしきい値電圧には到達しない状態である。再びラッチＱ１のデータに対するプログラムループが進行されながらメモリセルのしきい値電圧は正（＋）の値へ増加し、しきい値電圧が２．３Ｖ以上になると、ラッチＱ１のデータが１に変わって残りのルーピング区間ではプログラム防止状態になり、それ以上のプログラムは行われなくてプログラムが完了する。
【００５３】
III ．消去及び消去検証(Erase & Erase Verify)
【００５４】
図１の回路に対するデータ消去及び消去検証動作時の主要信号について図９及び図１０に示す。消去動作の基本単位はブロックで、消去動作時にＳＳＬ，ＧＳＬはフローティング状態になり、選択ブロックのワードラインに０Ｖが加えられ、そして消去動作は選択された多数のワードラインに接続のメモリセルに対して同時に行われる。このとき、メモリセルを形成した基板にはデータ消去電圧Ｖｅｒｓ（通常２１Ｖ〜２４Ｖ）が加えられてフローティングゲートと基板との間に高電界が印加される。これにより、フローティングゲートの電子がＦ−Ｎトンネリングにより基板に放出され、選択メモリセルのしきい値電圧は負（−）の値へシフトする。消去動作でもプログラム動作と同様に（消去動作）＋（消去検証動作）が繰り返えされ、選択メモリセルが所望のしきい値電圧に到達することで完了となる。
【００５５】
図９は、図１のメモリの消去動作に関連する信号の動作タイミング図である。基板に印加された高レベルの消去電圧は、図１のトランジスタＴ１−１のソースのＰ−Ｎ接合に順方向バイアスを提供するので、ビットラインのレベルも消去電圧へ上昇する。そして消去動作時、ビットライン選択信号Ａ９，Ａ９ｂは接地電圧レベル、信号ＢＬＳＨＦは所定のバイアスレベル（例えば６Ｖ）にあるので、図１の伝送トランジスタＴＭ１−１，ＴＭ１−２はターンオン状態であり、ノードＮ１−１，Ｎ１−３は信号ＢＬＳＨＦのレベルにデプレッショントランジスタＤ１−１のしきい値電圧を加えた電圧が誘起される。このとき、信号ＢＬＬＶＬの信号線はフローティング状態とされ、ノードＮ１−１，Ｎ１−３の電圧から信号ＢＬＬＶＬの電圧が誘起される。
【００５６】
消去検証の動作時に図１の各部分に加えられる信号を図７に示す。消去検証時、選択ブロックのＳＳＬ，ＧＳＬに６Ｖが加えられ、該選択ブロックの全ワードラインには０Ｖが加えられる。消去検証動作は読出動作に類似するが、相違点はストリング内の全メモリセルによりビットラインレベルが決定されることにある。消去動作は上述のように選択ブロック内の全ビットラインに対して同時に遂行されるので、消去検証も偶数ビットライン(Even Bit line) と奇数ビットライン(Odd Bit line)の全てに対して遂行すべきであり、従って図１０に示す信号波形のように二度の読出動作が行われる。先ず、ラッチリセット状態から信号Ａ９ｂが論理“ハイ”になることによりビットラインＢ／Ｌ２が選択され、これに対する消去検証が始まる。Ｂ／Ｌ２に接続のストリング内の全セルが消去状態にあれば、全セルトランジスタはワードライン０Ｖで“ＯＮ”セルとして読出されるので、ノードＮ１−１は“ロウ”と認識されて“Ｐａｓｓ”状態になる。反対に、ストリング内に一つでも不完全消去のセルが存在する場合は、ノードＮ１−１が“ハイ”になり、消去“Ｆａｉｌ”状態が示されることになる。
【００５７】
この動作は論理“ハイ”の信号Ａ９によりＢ／Ｌ１に対しても同様に遂行される。消去検証は、データ“１１”に対する読出動作に等しいので、一つのビットラインで一つのデータを読出せばよく、読出の結果はビットラインごとに設けられたラッチに貯蔵可能である。
【００５８】
一方、図１１には、統合されたＩ／Ｏブロックへのデータ読出とデータローディングのためのカラム選択回路を示してある。図１１の構造は、隣接した二つのページバッファ（ラッチ）が同一の選択アドレスにより選択される構造をもつ半導体メモリに適する。各ラッチにそれぞれ独立したＩ／Ｏラインを対応させるため、図１１の回路の前段にはビットラインごとに接続され、メモリセルのデータを読出してその値をラッチするラッチ（図１）がある。そして、そのラッチに直列接続され、ゲートに列選択アドレスのプリデコーディング(Pre-Decoding)信号を受けるスイッチング手段としての第１ＮＭＯＳトランジスタ（例えば図１１のＮ１）と、この第１ＮＭＯＳトランジスタｎ１に直列接続され、ゲートに他の列選択アドレスのプリデコーディング信号を受けるスイッチング手段としての第２ＮＭＯＳトランジスタ（例えば図１１のＮ７）と、この第２ＮＭＯＳトランジスタに接続されるデータ伝送線（例えば図１１のＤ／Ｌ０）と、から構成される。図１１の信号ＹＲは使用者に提供される余分のメモリセルアレイ領域を選択する信号であり、信号ＣＲ０〜ＣＲ４はビットライン冗長時に冗長カラムを選択する信号である。
【００５９】
図１を参照すれば、二つのビットラインに接続された一つのセンスアンプは、二つのビットラインのうち一つのビットラインを選択するための選択アドレスにより、一つのビットラインと接続されて行選択アドレスにより選択されたメモリセルから２ビットを読出し、そのラッチに各ビットをラッチする。ラッチデータはカラム選択アドレスによるプリデコーディング信号ＹＡｉ（ｉ＝０〜１５），ＹＢｉ（ｉ＝０〜１５）の組合せに従いデータ伝送線へそれぞれ送られる。
【００６０】
図１１に示すように、一つの統合されたＩ／Ｏブロック内で、信号ＹＡｉを受ける第１ＮＭＯＳトランジスタの一方の端子は図１の各ラッチに接続され、他方の端子は、偶数番目のトランジスタどうし、奇数番目のトランジスタどうしでそれぞれ共通に接続される。そして、この共通接続ノードは同一の信号ＹＢｉを受ける一対の第２ＮＭＯＳトランジスタにそれぞれ接続され、この第２ＮＭＯＳトランジスタは、相互に異なる二つのデータ伝送線にそれぞれ接続される。
【００６１】
上記のような構造を有する図１１のカラム選択回路は、一つの列選択アドレスにより、隣接した各データラッチにそれぞれ異なるデータ伝送線とのパス(Path)を構成することができる。
【００６２】
【発明の効果】
本発明のメモリ装置は、メモリ容量を拡張することができることは勿論、回路をより簡単に構成し得る効果を有する。また、ＮＡＮＤ形の構造でも電流感知技術を適用し得る利点を有し、それに適した改善されたカラム選択回路を提供する長所がある。更に、１メモリセルに多ビットを記憶する本発明の多値記憶メモリは、改善された消去、プログラム、その検証、及び読出動作を提供し得る効果がある。
【図面の簡単な説明】
【図１】本発明による多値記憶式のフラッシュメモリのメモリセル関連回路図。
【図２】図１のメモリセルのデータ状態別しきい値電圧の分布と読出時の選択ワードラインレベルを示したグラフ。
【図３】図１のメモリセルのデータ状態別しきい値電圧の分布とプログラム検証時の選択ワードラインレベルを示したグラフ。
【図４】図１のメモリの読出動作に関連した信号の波形図。
【図５】図１のメモリのプログラム及び検証動作に関連した信号の波形図。
【図６】図１のメモリのプログラム及び検証動作に関連した選択ワードラインの電圧印加状態を示す波形図。
【図７】図１のメモリセルのプログラムによるデータ状態別しきい値電圧の変化を示す説明図。
【図８】図１のメモリセルのプログラムによるデータ状態別しきい値電圧の変化を示す説明図。
【図９】図１のメモリの消去動作に関連した信号の波形図。
【図１０】図１のメモリの消去検証動作に関連した信号の波形図。
【図１１】本発明による図１の回路に接続可能なカラム選択回路の回路図。
【図１２】従来のＮＯＲ形の多値記憶メモリに適用されている電流センスアンプの回路図及び信号波形図。
【図１３】従来のＮＡＮＤ形の多値記憶メモリに適用されているセンスアンプとメモリセルとの接続関係を示す回路図。
【図１４】従来一般的なカラム選択回路の回路図。
【発明の属する技術分野】
本発明は不揮発性半導体メモリに関するもので、特に、メモリセルに多数のビット情報を貯蔵する多値記憶不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリはマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭに大別され、このうち特に、電気的書換えが可能で且つ記憶データをフラッシュ消去し得るという特徴を有するフラッシュＥＥＰＲＯＭが、最近のパーソナルコンピュータのメモリ装置として脚光を浴びている。
【０００３】
通常の不揮発性半導体メモリにおいては、メモリセルは２値、つまり“０”か“１”かの１ビットを記憶する。この場合、Ｎ（２以上の自然数）ビットのデータを記憶するためにはＮ個の独立メモリセルが要求される。従って、単一ビットメモリセルを有するメモリでは、記憶データビット数の増加が要求されると、メモリセル数をその分だけ更に増加しなければならない。
【０００４】
また、通常の単一ビットメモリセルの記憶データは、メモリセルのプログラム状態、即ち、メモリセルのしきい値電圧の差によって決定される。マスクＲＯＭの場合、セルトランジスタのしきい値電圧の差別化（プログラム）は、イオン注入技術を用いて製造工程の途中で行われる。一方、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ等の場合は、セルトランジスタのフローティングゲートにおける電荷量を調整してしきい値電圧を変えることで行われる。
【０００５】
各メモリセルの記憶データを読出すためには、プログラムされたメモリセルの状態を点検することが必要である。このために、デコーダ回路を用いて所望のメモリセルを選択し、読出に必要な信号をそのメモリセルに関連した回路等に加える。その結果、メモリセルの状態に従う電流又は電圧の信号がビットライン上で得られることになり、このように得られた電流又は電圧信号を測定すると、メモリセルの記憶データを区別することができる。
【０００６】
メモリセルアレイの構造は、メモリセルのビットライン接続形態に従って大きくＮＯＲ形とＮＡＮＤ形に区別される。ＮＯＲ形の場合は各メモリセルがビットラインと接地ライン(Ground line) との間にそれぞれ設けられており、ＮＡＮＤ形の場合は複数のメモリセルがビットラインと接地ラインとの間に直列に設けられている。このＮＡＮＤ形のビットラインに直列接続されたメモリセルと、これの選択に必要な選択トランジスタ（直列メモリセルとビットラインとの間及び直列メモリセルと接地ラインとの間のトランジスタ）とを合わせて、ストリング(String)と呼ばれる。
【０００７】
ＮＡＮＤ形メモリセルの記憶データを読出すためには、まず選択されたストリング内の選択トランジスタがオンになる。そして、該ストリング内で非選択のメモリセルのコントロールゲートには、選択メモリセルのコントロールゲートに印加される電圧より高い電圧が提供される。これにより、非選択のメモリセルは選択メモリセルに比べて低い等価抵抗値を有し、該当ビットラインからストリングに流れる電流は、ストリング内の選択メモリセルの状態に依存することになる。選択メモリセルの記憶状態に従いビットライン上に現れる電圧又は電流は、感知回路（センスアンプ）により感知される。
【０００８】
チップサイズを大きくすることなくメモリ容量を増加させるための研究が当該分野で進められている。その一に、１メモリセルに２ビット以上のデータを記憶させる多値記憶がある。上記のように通常、一つのメモリセルは１ビットを記憶するが、例えば１メモリセルに２ビットを記憶させる多値記憶とすれば、このメモリセルはその状態に従って“００”、“０１”、“１０”、“１１”のうちいずれかを記憶することができ、従って、同数のメモリセルで従来の培のデータを記憶可能になる。２ビットを１メモリセルに記憶する多値記憶(Multi-State) メモリは、プログラムメモリセルのしきい値電圧を４値に分けてその一つにプログラムすることにより実現される。このように多値記憶として１メモリセル当たり２ビットを記憶すれば、単一ビットメモリの半分のメモリセルをもって同量のデータを記憶することが可能なので、チップサイズを小さくすることができる。また、１メモリセル当たりの記憶ビット数を増加させれば、同じチップサイズで単一ビットメモリに比べた記憶容量も大きく増加するようになる。
【０００９】
多値記憶メモリは、上述したＮＯＲ形のメモリ構造で有利になる。これは、ＮＯＲ形における読出動作でメモリセルに流れる電流量が選択メモリセルの状態のみによって決定されるからである。このような構造のメモリにおいては、メモリセルのデータを読出すために選択メモリセルに接続したワードラインをオン電圧とし、選択メモリセルの連結先ビットラインを選択して該ビットラインに流れる電流又は該ビットラインに誘導される電圧を一つ又は多数の感知回路を用いて処理することになる。従って、このようなＮＯＲ形のメモリは多値記憶メモリに適用しやすく、動作速度が速いという長所を有する。
【００１０】
図１２は、従来のＮＯＲ形の多値記憶メモリに適用されている電流センスアンプの回路図及びタイミング図である。これは、メモリセルのしきい値電圧により誘導され得る電流の量を感知する電流センシング方法の一例を示すもので、ＩＳＳＣＣ ' ９５に“ A Multi Level Cell 32Mb Flash Memory ”として発表されたフラッシュメモリである。このセンシング方法は一つのビットライン当たり一つのセンスアンプが必要で、ＮＯＲ形には適しているが、ＮＡＮＤ形にはあまり適しているとは言えない。即ち、ＮＡＮＤ形のメモリに適用する場合、その構造が非常に複雑なのでチップのレイアウトが難しいという問題点をもたらす。一方、ＮＯＲ形では、各メモリセルを１ずつビットラインと接地ラインとの間に設けなければならない制約があるため、メモリセルアレイの全体的大きさがＮＡＮＤ形に比べて大きくなるという欠点がある。
【００１１】
ＮＡＮＤ形のメモリは、多値記憶メモリの実現がＮＯＲ形に比べて相対的に難しい。その理由は、複数のメモリセルがビットラインと接地ラインとの間に直列接続されているため、選択ストリングに流れる電流量が選択メモリセルの記憶状態だけでなく、同じストリングにある非選択メモリセルの状態によっても影響を受けるからである。従って、ＮＡＮＤ形の構造にはＮＯＲ形に用いられる電流感知技術をそのまま使用することはできない。このように、ＮＡＮＤ形のメモリはＮＯＲ形に比べてメモリセルの集積性に優れるが、実現が難しいために多値記憶技術の適用から除かれているのが現状である。このことは逆を返せば、ＮＡＮＤ形のメモリ構造に、ＮＯＲ形に適用されているような多値記憶技術を使用することが可能であれば、非常に好ましいということである。これによれば、メモリセル数が減ることは勿論、メモリセルの集積性まで向上するので、格段にコンパクトなメモリチップの提供が可能になる。
【００１２】
このようなＮＡＮＤ形のメモリ分野において、選択メモリセルのゲートに印加される選択ワードラインレベルとセルのしきい値電圧との差により誘起されるそれぞれ異なるビットラインレベルを感知する電圧センシング(Voltage Sensing) 技術を従来の技術として図１３に示す。同図は、ＮＡＮＤ形の多値記憶メモリとしたセンスアンプとメモリセルとの接続関係を示す回路図である。
【００１３】
図１３を参照すると、セル当たり２ビットを記憶可能なフローティングゲート形の各メモリセル３Ａ〜７Ａ，３Ｂ〜７ＢはＮＡＮＤ形とされている。これらメモリセル３Ａ〜７Ａ，３Ｂ〜７Ｂは、それぞれ基本構造であるセルストリングを成すために、ストリング選択線ＳＳＬと接地選択線ＧＳＬにそれぞれ接続された第１選択トランジスタ２Ａ，２Ｂ及び第２選択トランジスタ８Ａ，８Ｂの間に直列接続されている。ビットラインＢＬ１，ＢＬ２はそれぞれ選択トランジスタ２Ａ，２Ｂを介して各ストリングのメモリセルへ接続される。尚、図１３では便宜上二つのストリングとこれらに関連した回路を示しているが、実際のメモリでは多数のストリングが多数のビットラインへ接続される形態を有するのは勿論である。即ち、１チップ内で、図示のストリング内のメモリセルトランジスタは他の全てのストリング内のメモリセルトランジスタと共にメモリセルアレイを構成し、このメモリセルアレイ内で、セルトランジスタは行と列のマトリックス形態に交差配列される。
【００１４】
各動作モードで、一つの同一群に属するストリング及び少なくとも一つのワードラインを選択し、その選択ワードラインに接続されたメモリセルの制御ゲートに各動作モードの対応電圧を共通に印加するため、第１及び第２選択トランジスタのゲート及びワードラインに接続されたローデコーダ及びプログラムコントローラ１は、ストリング選択線ＳＳＬ、接地選択線ＧＳＬ及びワードラインＷＬ１，ＷＬ２，…，Ｗ１６に、選択対象の選択トランジスタを駆動する信号及び選択行に対する行デコーディング信号を電圧信号としてそれぞれ提供する。従って、ストリング内のトランジスタ２Ａ〜８Ａ，２Ｂ〜８Ｂは、コントロールゲートに提供される前記信号に応答してオン又はオフ状態に制御される。即ち、一つの特定メモリセルの選択は、そのセルが接続されたワードラインとそのセルに対応するストリング選択トランジスタ、そしてストリングが接続されているビットライン選択トランジスタを活性化させることにより遂行される。
【００１５】
図１３に示すように、ローデコーダ及びプログラムコントローラ１に連結された多数のストリングを有する多値記憶メモリセルアレイにデータをプログラムし、そのプログラムデータを読出し、プログラムデータを消去し、更に各々の動作の検証を行うために、ビットラインＢＬ１，ＢＬ２に接続されたビットライン選択及び充電部１００と、ビットライン選択及び充電部１００に接続されたビットラインレベル制御部２００と、多値基準電圧生成部３５０と、ビットラインレベル制御部２００と多値基準電圧生成部３５０に接続されて、プログラム動作で各対応ビットラインを通じて一括してメモリセルへ書込むようにデータを一時貯蔵し、プログラム検証動作でプログラムがうまく行われたかを判断し、読出動作でメモリセルから読出されたビットラインデータを感知及び増幅するためのページバッファ３００と、を含む。
【００１６】
ページバッファ３００は、センスアンプとしての感知回路１４と、逆向並列接続された二つのインバータで構成されたデータ貯蔵用ラッチ１７−１８，２１−２２と、関連トランジスタＮ８〜Ｎ１６，Ｐ１１とからなっている。
【００１７】
ビットライン選択及び充電部１００は、二つのビットライン中の一つのビットラインを選択するためのＰＭＯＳ及びＮＭＯＳトランジスタＰ３，Ｎ３，Ｎ４，Ｐ４と、電源電圧をソースに受ける充電用ＰＭＯＳトランジスタＰ１，Ｐ２で構成される。ＰＭＯＳトランジスタＰ１，Ｐ２のドレーンはそれぞれ、ビットラインＢＬ１（９），ＢＬ２（１０）にそれぞれドレーン−ソース通路が接続された高電圧印加防止用トランジスタＮ１，Ｎ２のソースと接続されている。トランジスタＮ１，Ｎ２は制御信号ＢＬＳＨＦによりゲート制御される。
【００１８】
ビットラインレベル制御部２００は、選択用トランジスタＮ３のソースが接続されたノード１１と接地との間に接続された電流ソース２３と、ノード１１と電源電圧との間にソース−ドレーン通路が直列に接続されたＰＭＯＳトランジスタＰ５，Ｐ６，Ｐ７と、ノード１１と接地との間にソース−ドレーン通路が接続されたリセット用ＮＭＯＳトランジスタＮ５と、から構成されている。
【００１９】
多値基準電圧生成部３５０は、感知回路１４の反転入力端子（−）へつながるノード１２に第１〜第３基準電圧Ｖｒｅｆ１，２，３を提供するために、ＮＭＯＳ及びＰＭＯＳトランジスタＮ６，Ｎ７，Ｐ８，Ｐ９，Ｐ１０を有する。
【００２０】
このように構成された図１３の回路では、二つのビットライン当たり一つのページバッファ３００が存在し、二つのビットラインのどちらかの選択は、ビットライン選択信号ＢＳＯ，／ＢＳＯ（反転）でゲート制御される選択用トランジスタＰ３，Ｎ３，Ｎ４，Ｐ４により行われる。
【００２１】
上記構成の図１３のメモリは、メモリセルが直列に接続されているＮＡＮＤ構造を有するので、選択セルのソースレベルがストリング中の位置に応じてばらつくという問題がある。これは、非選択メモリセルのターンオン抵抗値の和が選択セルの位置により異なり、選択メモリセルの位置に応じて異なるＶｓｂ（ソースレベルと基板バイアスレベルとの電位差）を誘発するからである。Ｖｓｂ値が正（＋）にいくほどに選択メモリセルのしきい値電圧は高くなるので、同一の選択ワードラインレベルが印加される場合、同じしきい値電圧レベルに消去されたメモリセルであっても位置に従って異なるビットラインレベルが誘発されてしまうことになる。
【００２２】
また、いずれかのメモリセルが選択されてビットラインレベルが上昇するときに、選択メモリセルのソースレベルが高まってＶｇｓ（ゲート−ソース間電圧）は減少する。即ち、選択メモリセルは時間が経過するにつれて徐々に流れる電流が少なくなり、Ｖｇｓがセルのしきい値電圧より低くなると、当該メモリセルは非常に少量のサブスレッショルド電流(Sub Threshold Current) のみを流すことになるので、ビットラインレベルは時間が経つにつれて緩やかな増加傾向を示す。従って、安定したセンシングを行うことが難しいという問題がある。これを解決するために、図１３では各ビットラインごとにサブスレッショルド電流を補償する負荷電流源２３を設けたているが、各メモリセルのサブスレッショルド電流に対応する定電流源を作ることはかなり難しい。
【００２３】
このように、従来のＮＯＲ及びＮＡＮＤ形の多値記憶メモリの問題点を解決し得る多値記憶不揮発性半導体メモリ及びその駆動方法が必要とされている。
【００２４】
一方、多値記憶メモリの場合、見かけ上のメモリセルの数は、物理的メモリセルの数×１セル当たりデータビット数となる。例えば、セル当たり２ビット記憶可能で、メモリセルの数が６４Ｍ個であると、見かけ上のセル数は１２８Ｍ個となる。この場合、一つのセルで読出される２ビットデータを感知するため、ビットラインごとに二つのページバッファ（第１及び第２データラッチ）が必要になる。このときセルのしきい値電圧の分布により、第１ページバッファと第２ページバッファが有する論理レベルの状態は、２ビットの場合それぞれ“１１”、“１０”、“０１”、“００”となることが分かる。従って、これに適したカラム選択回路も共に必要になる。
【００２５】
しかし、図１４のように構成された従来の一般的カラム選択回路はこれに適しているとは言えない。この図１４は従来の単一ビットメモリの一般的カラム選択部を示した回路図で、バイト単位のワイドカラム選択動作を遂行するためにＩ／Ｏブロック１１１が８つに分離されている。図示のように、多数のブロックに分割しておき、カラムデコーディングにより各Ｉ／Ｏブロックに対応するデータラインを接続させ、カラムアドレスにより１列が選択されるとき、８つの各Ｉ／Ｏブロックの同一のアドレスで８つのデータを同時に読み出す方式であった。ところが多値記憶のＮＡＮＤ形メモリの場合、上述のように、同一のビットラインに接続された二つのページバッファはそれぞれ異なるＩ／Ｏラインに接続される構造を有しなけらばならない。即ち、第１ページバッファはＩ／Ｏｉ、第２ページバッファはＩ／Ｏｉ＋１に接続される（尚、ｉ＝０，２，４，６，…）。従ってこの場合、図１４のように８つの独立した各Ｉ／Ｏブロックは、隣接した二つのＩ／Ｏブロックが互いに統合(Merge) された４つのＩ／Ｏブロックの形態に変わることが好ましい。また、この統合されたＩ／Ｏ構造からデータを読出すか、選択セルにデータをプログラムするときに、データのローディング動作のためにはそれに適した形態のカラム選択回路が必要になる。
【００２６】
【発明が解決しようとする課題】
上記従来技術に着目して本発明の目的は、ＮＡＮＤ形のメモリ構造に多値記憶技術を容易に適用し得る多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、メモリセルの記憶容量の拡張だけでなく、回路構造をより簡単に形成し得る多値記憶不揮発性半導体メモリを提供することにある。また本発明の他の目的は、ＮＡＮＤ形構造でも電流感知技術を適用し得る多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、改善したカラム選択回路を有する多値記憶不揮発性半導体メモリ及びその駆動方法を提供することにある。また本発明の他の目的は、メモリセル当たり多ビットのデータを記憶する多値記憶メモリにおける改善された消去、プログラム、その検証、及び読出方法を提供することにある。
【００２７】
【課題を解決するための手段】
このような目的のめたに本発明は、ビットラインに接続された複数のストリングを有し、その各ストリングは、ビットラインに接続する第１選択トランジスタと共通ソースラインに接続する第２選択トランジスタとの間に多数のフローティングゲート形のメモリセルを直列接続してなり、その各メモリセルのしきい値電圧調整より多値記憶するようにされたメモリセルアレイをもつ多値記憶不揮発性半導体メモリにおいて、第１、第２選択トランジスタのゲート及びワードラインに接続し、各動作モードで一つの同一群に属するストリング及び少なくとも一つのワードラインを選択し、そして、その選択ワードラインに接続のメモリセルのコントロールゲートに各動作モード対応電圧を、多値記憶のプログラム及び読出が提供されるように可変的に印加するためのローデコーダと、メモリセルに多値の一つをプログラムし、そのプログラムされたデータを読み出し、メモリセルを消去し、そして各動作の検証を実施するために、各動作モードで一つの同一群に属するストリングと他の一つの同一群に属するストリングの選択メモリセルが交互にアクセスされるようにするため、二つのビットラインごとに設けられ、ビットライン選択信号に応じて一つの同一群に属するビットラインを同時に選択し、他の一つの同一群に属する非選択ビットラインを伝送トランジスタを介してプログラム防止用の所定電圧で充電するビットライン選択及び充電手段と、ビットラインに共通接続されて選択ビットラインに定電流を提供する定電流供給手段と、前記ビットライン選択及び充電手段にそれぞれ接続され、プログラム動作で対応ビットラインを介してデータを一括的に書込むためにプログラムデータを一時貯蔵し、読出動作で選択メモリセルから感知された読出データをラッチするため、各データビット単位に備えられたラッチ手段と、読出動作で提供されるイネーブル信号に応答し、前記ラッチ手段のラッチ状態を選択ビットラインのレベルに従って反転又は維持させて、各ラッチ手段を各データビットに対応させるためのラッチ制御手段と、ビットラインに共通接続され、読出動作直前に前記ラッチ手段を初期化し、ビットラインを所定の電圧レベルにする初期化手段と、プログラム動作で前記ラッチ手段に各データビット単位でラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達手段と、を備えたことを特徴とする。
【００２８】
或いは本発明の多値記憶不揮発性半導体メモリは、多値記憶する複数のメモリセルを有するメモリセルアレイと、メモリセルを選択すると共に、多値のプログラム及び読出動作時に可変電圧を印可するためのワードラインと、ワードラインに直交するビットラインと、ビットラインに定電流を流すための電流提供用トランジスタと、外部とのデータ交換のために異なる入出力ラインと接続されると共に二つのビットラインごとに接続され、データ読出時にそれぞれがデータビット単位でセンシング動作を遂行する第１、第２ラッチを有するラッチ部と、読出動作で提供されるイネーブル信号に応答し、前記ラッチ部のラッチ状態をビットラインのレベルに従って反転又は維持させて、前記第１及び第２ラッチを各データビットに対応させるためのラッチ制御用トランジスタと、ビットラインに共通接続され、読出動作直前に前記ラッチ部を初期化しまたビットラインを所定の電圧レベルにする初期化用トランジスタと、プログラム動作で前記ラッチ部に各データビット単位にラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達用トランジスタと、を備えることを特徴とする。
【００２９】
この場合のメモリセルアレイは、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭのうちいずれか一つに適したセルで構成される。またメモリセルアレイはＮＡＮＤ形の構造をもつものとすることができる。読出動作時、非選択ビットラインを接地電圧でバイアスし、このとき、非選択ビットラインを接地電圧でバイアスするための信号はビットライン選択信号とし、該信号により接地電圧供給端と非選択ビットラインが電気的に接続されるようにする。読出動作時、第１、第２ラッチの一方のラッチが他方のラッチのデータ反転経路を制御することにより多ビット読出されるものとする。読出動作時、ビットラインに供給される定電流と選択メモリセルに印加のワードラインレベルによるセル電流との差に従い多ビット感知されるものとする。読出動作時、選択ワードラインの電圧を時間経過に伴い高電圧から低電圧へ階段状波形で印加する。そのワードライン電圧の階段状波形の各レベルは、各メモリセルが有し得るしきい電圧間の値に定義される。プログラム時、非選択ビットラインを電源電圧でバイアスしてプログラムを防止する。その非選択ビットラインを電源電圧でバイアスするための信号はビットライン選択信号とし、該信号により電源電圧供給端と非選択ビットラインが電気的に接続されるようにする。プログラム時、第１、第２ラッチの一方のラッチのデータに対するプログラムループを完了した後、他方のラッチのデータに対するループを繰り返す。プログラム検証時、第１、第２ラッチの一方のラッチデータが他方のラッチのデータ反転経路を制御することによりプログラム検証を遂行する。プログラム検証時、選択ワードラインのレベルを読出動作時のワードラインレベルより一定電圧だけ高くし、読出動作時のワードラインレベルよりもプログラムセルのしきい電圧を一定電圧だけ高く分布させることにより、読出動作のマージンを保障する。消去、読出、プログラム動作時、非選択ビットラインをバイアスする信号線をフローティングさせる。消去時、選択ブロックに対し一括全消去を行う。消去検証時、二つのビットラインに対する２サイクルの検証動作により第１、第２ラッチにそれぞれビットラインの消去検証データをラッチする。
【００３０】
また、一つの列選択アドレスにより隣接した各データラッチにそれぞれ異なるデータ伝送線とのパスを提供する構造をもち、複数のビットラインを前記異なるデータ伝送線に統合するブロックを複数ブロック有するカラム選択回路を備える。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００３２】
図１は、ＮＡＮＤ形のフラッシュＥＥＰＲＯＭセルを用いて一つのメモリセル当たり２ビットを記憶する場合を一例として示した回路図である。図１の構成はフラッシュＥＥＰＲＯＭだけでなく、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等にも適用可能であり、一つのメモリセル当たり２以上のビットを記憶する場合にも拡大して適用できる技術である。
【００３３】
図示のように、複数のセルトランジスタＴ１−２〜Ｔ１−５，Ｔ１−８〜Ｔ１−１１が直列に設けられたセルストリングと、ストリングとビットラインをスイッチ接続するための選択トランジスタＴ１−１と、ストリングと共通接地線ＣＳＬをスイッチ接続するための選択トランジスタＴ１−６と、ビットラインに接続された高電圧防止用デプレショントランジスタＤ１−１，Ｄ１−２と、互いに異なる群に属する二つのビットラインのうち一つのビットラインを選択するためのビットライン選択トランジスタＳ１−１，Ｓ１−２と、プログラム時と読出時に二つのビットラインのうち選択されなかったビットラインにプログラム防止電圧（例えば電源電圧Ｖｃｃ）又は接地電圧Ｖｓｓを供給し、消去時にフローティングされる信号ＢＬＬＶＬを、ビットライン選択信号Ａ９，Ａ９ｂに従い非選択ビットラインに印加するための伝送トランジスタＴＭ１−１，ＴＭ１−２と、読出動作時に選択ビットラインに一定の定電流を供給するためのトランジスタＴ１−１３と、プログラム時に外部から受けたデータをラッチしてからビットラインにそのラッチデータ該当電圧を供給し、読出動作時に読出データをラッチする機能を有するラッチ形センスアンプ（ラッチ）Ｉ１−１〜Ｉ１−２（Ｑ２），Ｉ１−３〜Ｉ１−４（Ｑ１）と、読出動作時にビットラインレベルに従い前記ラッチの状態を反転させるか或いはそのまま維持する機能を有するトランジスタＴ１−１７，Ｔ１−１９，Ｔ１−２０，Ｔ１−２２と、読出動作が開始されてから一定時間経って前記ラッチを反転させるための時間になったときにパルス波形としてイネーブされる各イネーブル信号φＶ２，φＶ１，φＲ１に従うトランジスタＴ１−１８，Ｔ１−２１，Ｔ１−２３と、読出動作直前に前記ラッチを初期化し、ビットラインを接地電圧状態に維持するための制御る信号ＤＣＢに従うトランジスタＴ１−１５と、プログラム時に制御信号ＰＧＭ１，ＰＧＭ２に従いターンオンし、前記ラッチのデータをビットラインへ伝達する手段としてのトランジスタＴ１−１４，Ｔ１−１６と、から構成されている。
【００３４】
複数のワードラインは１行のストリングを一つのブロック単位とし、全体のメモリアレイはマトリックス形態に配列された複数のブロックで構成され、与えられたアドレスにより各ブロックを選択するデコーディングと、一つのストリング内の複数のワードラインのうち一つのワードラインを選択するデコーディングの組合せによりワードライン選択が行われる。データ消去、読出、プログラム、プログラム検証の動作を提示した波形図を参照して説明する。
【００３５】
図２及び図３は、各データに対応するメモリセルのしきい値電圧の分布を示すものである。読出動作時、選択ワードラインに印加される電圧は、図２に示すように、しきい値電圧分布を区分し得るようにそれぞれ矢示のしきい値電圧分布の中間値を順次印加する。このしきい値電圧分布を得るため、効果的なプログラム方法を使用すると、各状態のしきい値電圧は、−２．７Ｖ以下、０．３Ｖ〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖの分布を有するので、互いに異なる四つの値を一つのメモリセルで記憶することができる。
【００３６】
Ｉ．読出動作(Read Operation)
【００３７】
読出動作は、先ず二つのラッチをリセットさせることにより（図４の区間▲１▼）開始される。次に、与えられたアドレスにより二つのビットラインのうち一つのビットラインを選択するＡ９（又はＡ９ｂ）がポンピングレベル（Pumping Level ：３．３Ｖ動作素子で約６Ｖ）に遷移する。このとき、Ａ９（又はＡ９ｂ）の相補信号のＡ９ｂ（又はＡ９）は“ロウ”状態になり、“ロウ”レベルにバイアスされた信号ＢＬＬＶＬのレベルが伝送トランジスタＴＭ１−２（又はＴＭ１−１）を通じて非選択ビットラインに供給され、該ビットラインが接地電圧レベルに維持される。従って、非選択ビットラインのフローティング条件が除去され、二つの選択されるビットライン間で常に接地電圧レベルのシールド(Shield)線の役割を実行し、選択ビットライン間のカップリングを防止する。このとき、センシングに必要なビットライン電流を流すために、図１のトランジスタＴ１−１３のゲートに一定レベルの電圧を加える。この際に加えられるＶｒｅｆレベルは公知された基準電圧発生装置から供給されるレベルで、その動作の詳細な説明は省略する。
【００３８】
図４に、図１のメモリの読出動作時の主要信号の動作タイミングを示す。ローデコーダ１は与えられたローアドレスに応答して、選択ブロックのストリング選択信号ＳＳＬとストリング共通接地線選択信号ＧＳＬを出力する。そして、非選択ワードラインにポンピング電圧のＶｐａｓｓ電圧（例えば６Ｖ）が印加される。メモリセルのデータは３サイクルにわたって感知される。このとき、選択ワードラインのレベルは一定のセンシング時間（例えば８μｓ）を単位として２Ｖ→１Ｖ→０Ｖの順に変わる。選択セルのしきい値電圧によってセルがターンオフするワードライン電圧は異なり、図１のノードＮ１−１がＶｃｃレベルにチャージされる時点も違ってくる。このとき、各ワードラインレベルでデータラッチ信号φＲ１，φＶ２を図４に示すように印加すると、各々４つの異なるセルデータを感知することができる。
【００３９】
先ず、ワードライン２Ｖの第１サイクル▲３▼はデータ“００”を感知するための期間である。図２のしきい値電圧分布図を参照すると、ワードライン２Ｖでデータ“００”ではないデータのセルは全てターンオン条件である。従って、データラッチ信号φＲ１，φＶ２がパルス形態でイネーブルされる時点でトランジスタＴ１−１７，Ｔ１−２２をターンオンさせることができないので、ラッチのデータは変化がない。一方、データ“００”のしきい値電圧を有するセルでは当該セルトランジスタがターンオフと読出され、選択ビットラインレベルは上昇する。このビットラインレベルはトランジスタＤ１−１のシャットオフ(Shut Off)レベルまで上昇し、シャットオフレベルに到達するとトランジスタＤ１−１はオフ状態になり、トランジスタＴ１−１３を通じて供給される電荷はビットラインに比べて相対的に負荷の小さいノードＮ１−２を短時間に電源電圧Ｖｃｃレベルへチャージする。このときにデータラッチ信号φＲ１，φＶ２がパルス形態でイネーブルされると、トランジスタＴ１−１７，Ｔ１−２２がターンオンしてラッチＱ１，Ｑ２を反転させる。この際にラッチＱ２の状態が先に論理“ロウ”になると、トランジスタＴ１−２２がオフ状態になってＱ１を反転させられないので、信号φＶ２より信号φＲ１のパルスを先にイネーブルさせてラッチＱ１を先に反転させてからラッチＱ２を反転させる。
【００４０】
データ“０１”状態のしきい値電圧は、選択ワードラインレベル１Ｖでターンオフとして認識され、図４の区間▲４▼でノードＮ１−１をＶｃｃレベルに変える。従って、区間▲４▼で信号φＶ２のパルスのみをイネーブルさせてラッチＱ２状態のみを論理“ロウ”にする。このとき、ラッチＱ２が論理“ロウ”となると、区間▲５▼で信号φＲ１のパルスがイネーブルされてもトランジスタＴ１−２２をオフ状態に維持させ、区間▲４▼で感知されたラッチの状態をそのまま維持する。
【００４１】
データ“１０”状態のしきい値電圧は、選択ワードラインレベル０Ｖでターンオフとして認識されて、図３の区間▲５▼でノードＮ１−１をＶｃｃレベルに変える。従って、区間▲５▼でφＲ１のパルスのみをイネーブルさせてラッチＱ１状態のみを論理“ロウ”にする。
【００４２】
データ“１１”の場合、図２を参照すると、セルのしきい値電圧が−２．７Ｖ以下の値を有するので、センシングの全区間でターンオンであり、信号φＶ２，φＲ１のパルスに関係なくノードＮ１−２をトランジスタＴ１−１７，Ｔ１−２２のターンオン電圧以下に維持することで、ラッチのデータは変化しない。
【００４３】
II. プログラム及びプログラム検証動作(Program & Program Verify)
【００４４】
図１の回路におけるプログラム及びプログラム検証時に回路の主要部分に加えられる信号の波形を図５に示す。全プログラムサイクルは、メモリセルのフローティングゲートに電子を注入するプログラム動作とプログラムされたメモリセルが所望の適正しきい値電圧に達したかどうかを検証するプログラム検証動作とからなる。プログラムとプログラム検証動作は、選択された全メモリセルがデバイスで内部的に決められたプログラム反復回数内で所望のしきい値電圧に到達するまで繰り返される。選択メモリセルにＦ−Ｎトンネリングを用いたプログラムを遂行するためには、セルのコントロールゲートに所定のプログラム電圧（例えば１４Ｖ〜１９Ｖ）を加え、セルのチャネル電圧は接地電圧を印加する。これによりフローティングゲートとチャネルとの間に強電界が印加され、チャネルの電子がフローティングゲートとチャネルとの間の酸化膜を通じたトンネリングでフローティングゲートへ注入される。フローティングゲートに電子が注入されるに従ってセルのしきい値電圧は上昇することになる。
【００４５】
多数のメモリセルをもつメモリにおけるプログラム動作は複数のメモリセルに対して同時に進行される。従って、選択メモリセルによってプログラムされる程度に差が生じ得るので、一度のプログラム動作後に各選択メモリセルが所望の状態に到達したかどうかを検証して、所望の状態に到達したメモリセルへの影響は排除(Program Inhibit) しつつ、プログラム未達成のメモリセルのみに対して再びプログラム動作が遂行される。このようなプログラム−プログラム検証動作は選択された全メモリセルが所望のしきい値電圧に到達するまで繰り返される。本発明の実施形態を示した図１の回路の場合は、選択ワードラインに接続されたセル中の半分だけがプログラムされる構造である。
【００４６】
二つのビットラインのうち、ビットライン選択信号Ａ９，Ａ９ｂにより一つのビットラインが選択され、非選択のビットラインは信号ＢＬＬＶＬにより供給される電源電圧Ｖｃｃが加えられ、非選択ビットラインにおける選択ワードラインに接続しているセルのプログラムが防止される。このような電源電圧Ｖｃｃによりプログラムを防止する技術は従来のＮＡＮＤ形で広く使用されている技術である。
【００４７】
また、プログラム動作時に外部から供給されるプログラムデータは二つのビットラインごとにある二つのラッチ回路に入力される。図１の回路は、プログラムされるセルがラッチに入力されたデータに該当するレベルに到達すると、二つのラッチＱ１，Ｑ２の状態が論理“ハイ”状態に変わる。これにより、プログラムが完了したメモリセルは電源電圧Ｖｃｃにチャージされて、プログラムが未完成されたセルのためにプログラムが進行し続けても、既にプログラムが完了した状態のしきい値電圧は影響を受けない。
【００４８】
提示した図５及び図６のタイミング図を参照して、具体的なプログラムとプログラム検証動作を説明する。
【００４９】
図５に示すようにサイクル（Ａ) の区間は、一度のプログラムと一度のプログラム検証区間を含むサイクルで、このときのプログラムサイクルの間はラッチＱ１にラッチされたデータによるプログラムが進行される。このサイクル（Ａ）は設計時に決めた所定回数（例えば５回）内で繰り返される。また、各プログラムから次のプログラムに進行しながらプログラム電圧は設計時に決めた電圧（例えば０．２Ｖ）だけ増加してプログラムを遂行する。このようなプログラム電圧増加技術に関する詳細な説明は既存の特許にも開示されており、図６、図７及び図８により詳細に示している。
【００５０】
プログラム検証時のセンシング動作は上記の読出動作と殆ど同様であるが、図６に示したように、サイクル（Ａ) では読出動作時の選択ワードライン電圧としきい値電圧との間のマージンを確保するために、読出動作時の選択ワードライン電圧より高い電圧（例えば０．３Ｖ）を印加する。また、サイクル（Ａ）ではラッチＱ１のラッチデータに対するプログラムを遂行するので、プログラム検証時にもラッチＱ１に関係したラッチイネーブル信号はφＶ２である。サイクル（Ｂ）のループを最後でプログラムが完了する。各サイクルに対するルーピングが進行される間のプログラム電圧を図７及び図８に示す。図７及び図８は、各サイクルに対するルーピングが進行される間のしきい値電圧の変換とラッチの変化状態を示すものである。
【００５１】
データ“１１”の場合、ラッチＱ１，Ｑ２のデータがすべて１なので、プログラム全区間に対してビットラインが電源電圧レベルにチャージされてプログラム防止状態にある。データ“１０”の場合、ラッチＱ１のデータだけ０であるので、ラッチＱ１のデータプログラム区間のルーピングが進行される間だけプログラムが遂行され、その区間でプログラム防止状態になると、それ以上のプログラムは行われない。データ“０１”の場合、最初のラッチＱ１のデータのプログラムループ区間の間はプログラムが行われず（ラッチＱ１のデータが１であるので）、ラッチＱ２のデータに対するプログラムループに進入しながらプログラムが進行される。また、プログラムループ内でメモリセルのしきい値電圧が所望のレベルになると、ラッチＱ２のデータが１に変わり、残りのルーピング区間の間にはプログラム防止状態になるので、それ以上のプログラムは行われない。データ“００”の場合、ラッチＱ１に対するプログラムループ全区間に対してプログラムが遂行される。これは、たとえメモリセルのしきい値電圧がプログラム検証の基準電圧０．３Ｖ以上になっても、ラッチＱ２のデータが０なので、図１のトランジスタＴ１−２０がオフ状態にあって、ラッチＱ１のデータが１に変わらないからである。従って、プログラム速度が速いメモリセルの場合は、図７及び図８に示すようにセルのしきい値電圧が０．７Ｖ以上である場合も存在する。次に、ラッチＱ２のデータに対するプログラムループに進入しながらプログラムが進行される。
【００５２】
このとき、メモリセルのしきい値電圧が１．３Ｖ以上の場合は、プログラム検証段階でラッチＱ２のデータが１に変わってプログラムが防止される。しかし、まだデータ“００”のしきい値電圧には到達しない状態である。再びラッチＱ１のデータに対するプログラムループが進行されながらメモリセルのしきい値電圧は正（＋）の値へ増加し、しきい値電圧が２．３Ｖ以上になると、ラッチＱ１のデータが１に変わって残りのルーピング区間ではプログラム防止状態になり、それ以上のプログラムは行われなくてプログラムが完了する。
【００５３】
III ．消去及び消去検証(Erase & Erase Verify)
【００５４】
図１の回路に対するデータ消去及び消去検証動作時の主要信号について図９及び図１０に示す。消去動作の基本単位はブロックで、消去動作時にＳＳＬ，ＧＳＬはフローティング状態になり、選択ブロックのワードラインに０Ｖが加えられ、そして消去動作は選択された多数のワードラインに接続のメモリセルに対して同時に行われる。このとき、メモリセルを形成した基板にはデータ消去電圧Ｖｅｒｓ（通常２１Ｖ〜２４Ｖ）が加えられてフローティングゲートと基板との間に高電界が印加される。これにより、フローティングゲートの電子がＦ−Ｎトンネリングにより基板に放出され、選択メモリセルのしきい値電圧は負（−）の値へシフトする。消去動作でもプログラム動作と同様に（消去動作）＋（消去検証動作）が繰り返えされ、選択メモリセルが所望のしきい値電圧に到達することで完了となる。
【００５５】
図９は、図１のメモリの消去動作に関連する信号の動作タイミング図である。基板に印加された高レベルの消去電圧は、図１のトランジスタＴ１−１のソースのＰ−Ｎ接合に順方向バイアスを提供するので、ビットラインのレベルも消去電圧へ上昇する。そして消去動作時、ビットライン選択信号Ａ９，Ａ９ｂは接地電圧レベル、信号ＢＬＳＨＦは所定のバイアスレベル（例えば６Ｖ）にあるので、図１の伝送トランジスタＴＭ１−１，ＴＭ１−２はターンオン状態であり、ノードＮ１−１，Ｎ１−３は信号ＢＬＳＨＦのレベルにデプレッショントランジスタＤ１−１のしきい値電圧を加えた電圧が誘起される。このとき、信号ＢＬＬＶＬの信号線はフローティング状態とされ、ノードＮ１−１，Ｎ１−３の電圧から信号ＢＬＬＶＬの電圧が誘起される。
【００５６】
消去検証の動作時に図１の各部分に加えられる信号を図７に示す。消去検証時、選択ブロックのＳＳＬ，ＧＳＬに６Ｖが加えられ、該選択ブロックの全ワードラインには０Ｖが加えられる。消去検証動作は読出動作に類似するが、相違点はストリング内の全メモリセルによりビットラインレベルが決定されることにある。消去動作は上述のように選択ブロック内の全ビットラインに対して同時に遂行されるので、消去検証も偶数ビットライン(Even Bit line) と奇数ビットライン(Odd Bit line)の全てに対して遂行すべきであり、従って図１０に示す信号波形のように二度の読出動作が行われる。先ず、ラッチリセット状態から信号Ａ９ｂが論理“ハイ”になることによりビットラインＢ／Ｌ２が選択され、これに対する消去検証が始まる。Ｂ／Ｌ２に接続のストリング内の全セルが消去状態にあれば、全セルトランジスタはワードライン０Ｖで“ＯＮ”セルとして読出されるので、ノードＮ１−１は“ロウ”と認識されて“Ｐａｓｓ”状態になる。反対に、ストリング内に一つでも不完全消去のセルが存在する場合は、ノードＮ１−１が“ハイ”になり、消去“Ｆａｉｌ”状態が示されることになる。
【００５７】
この動作は論理“ハイ”の信号Ａ９によりＢ／Ｌ１に対しても同様に遂行される。消去検証は、データ“１１”に対する読出動作に等しいので、一つのビットラインで一つのデータを読出せばよく、読出の結果はビットラインごとに設けられたラッチに貯蔵可能である。
【００５８】
一方、図１１には、統合されたＩ／Ｏブロックへのデータ読出とデータローディングのためのカラム選択回路を示してある。図１１の構造は、隣接した二つのページバッファ（ラッチ）が同一の選択アドレスにより選択される構造をもつ半導体メモリに適する。各ラッチにそれぞれ独立したＩ／Ｏラインを対応させるため、図１１の回路の前段にはビットラインごとに接続され、メモリセルのデータを読出してその値をラッチするラッチ（図１）がある。そして、そのラッチに直列接続され、ゲートに列選択アドレスのプリデコーディング(Pre-Decoding)信号を受けるスイッチング手段としての第１ＮＭＯＳトランジスタ（例えば図１１のＮ１）と、この第１ＮＭＯＳトランジスタｎ１に直列接続され、ゲートに他の列選択アドレスのプリデコーディング信号を受けるスイッチング手段としての第２ＮＭＯＳトランジスタ（例えば図１１のＮ７）と、この第２ＮＭＯＳトランジスタに接続されるデータ伝送線（例えば図１１のＤ／Ｌ０）と、から構成される。図１１の信号ＹＲは使用者に提供される余分のメモリセルアレイ領域を選択する信号であり、信号ＣＲ０〜ＣＲ４はビットライン冗長時に冗長カラムを選択する信号である。
【００５９】
図１を参照すれば、二つのビットラインに接続された一つのセンスアンプは、二つのビットラインのうち一つのビットラインを選択するための選択アドレスにより、一つのビットラインと接続されて行選択アドレスにより選択されたメモリセルから２ビットを読出し、そのラッチに各ビットをラッチする。ラッチデータはカラム選択アドレスによるプリデコーディング信号ＹＡｉ（ｉ＝０〜１５），ＹＢｉ（ｉ＝０〜１５）の組合せに従いデータ伝送線へそれぞれ送られる。
【００６０】
図１１に示すように、一つの統合されたＩ／Ｏブロック内で、信号ＹＡｉを受ける第１ＮＭＯＳトランジスタの一方の端子は図１の各ラッチに接続され、他方の端子は、偶数番目のトランジスタどうし、奇数番目のトランジスタどうしでそれぞれ共通に接続される。そして、この共通接続ノードは同一の信号ＹＢｉを受ける一対の第２ＮＭＯＳトランジスタにそれぞれ接続され、この第２ＮＭＯＳトランジスタは、相互に異なる二つのデータ伝送線にそれぞれ接続される。
【００６１】
上記のような構造を有する図１１のカラム選択回路は、一つの列選択アドレスにより、隣接した各データラッチにそれぞれ異なるデータ伝送線とのパス(Path)を構成することができる。
【００６２】
【発明の効果】
本発明のメモリ装置は、メモリ容量を拡張することができることは勿論、回路をより簡単に構成し得る効果を有する。また、ＮＡＮＤ形の構造でも電流感知技術を適用し得る利点を有し、それに適した改善されたカラム選択回路を提供する長所がある。更に、１メモリセルに多ビットを記憶する本発明の多値記憶メモリは、改善された消去、プログラム、その検証、及び読出動作を提供し得る効果がある。
【図面の簡単な説明】
【図１】本発明による多値記憶式のフラッシュメモリのメモリセル関連回路図。
【図２】図１のメモリセルのデータ状態別しきい値電圧の分布と読出時の選択ワードラインレベルを示したグラフ。
【図３】図１のメモリセルのデータ状態別しきい値電圧の分布とプログラム検証時の選択ワードラインレベルを示したグラフ。
【図４】図１のメモリの読出動作に関連した信号の波形図。
【図５】図１のメモリのプログラム及び検証動作に関連した信号の波形図。
【図６】図１のメモリのプログラム及び検証動作に関連した選択ワードラインの電圧印加状態を示す波形図。
【図７】図１のメモリセルのプログラムによるデータ状態別しきい値電圧の変化を示す説明図。
【図８】図１のメモリセルのプログラムによるデータ状態別しきい値電圧の変化を示す説明図。
【図９】図１のメモリの消去動作に関連した信号の波形図。
【図１０】図１のメモリの消去検証動作に関連した信号の波形図。
【図１１】本発明による図１の回路に接続可能なカラム選択回路の回路図。
【図１２】従来のＮＯＲ形の多値記憶メモリに適用されている電流センスアンプの回路図及び信号波形図。
【図１３】従来のＮＡＮＤ形の多値記憶メモリに適用されているセンスアンプとメモリセルとの接続関係を示す回路図。
【図１４】従来一般的なカラム選択回路の回路図。
Claims (19)
- ビットラインに接続された複数のストリングを有し、その各ストリングは、ビットラインに接続する第１選択トランジスタと共通ソースラインに接続する第２選択トランジスタとの間に多数のフローティングゲート形のメモリセルを直列接続してなり、その各メモリセルのしきい値電圧調整より多値記憶するようにされたメモリセルアレイをもつ多値記憶不揮発性半導体メモリにおいて、
第１、第２選択トランジスタのゲート及びワードラインに接続し、各動作モードで一つの同一群に属するストリング及び少なくとも一つのワードラインを選択し、そして、その選択ワードラインに接続のメモリセルのコントロールゲートに各動作モード対応電圧を、多値記憶のプログラム及び読出が提供されるように可変的に印加するためのローデコーダと、
メモリセルに多値の一つをプログラムし、そのプログラムされたデータを読み出し、メモリセルを消去し、そして各動作の検証を実施するために、各動作モードで一つの同一群に属するストリングと他の一つの同一群に属するストリングの選択メモリセルが交互にアクセスされるようにするため、二つのビットラインごとに設けられ、ビットライン選択信号に応じて一つの同一群に属するビットラインを同時に選択し、他の一つの同一群に属する非選択ビットラインを伝送トランジスタを介してプログラム防止用の所定電圧で充電するビットライン選択及び充電手段と、
ビットラインに共通接続されて選択ビットラインに定電流を提供する定電流供給手段と、
前記ビットライン選択及び充電手段にそれぞれ接続され、プログラム動作で対応ビットラインを介してデータを一括的に書込むためにプログラムデータを一時貯蔵し、読出動作で選択メモリセルから感知された読出データをラッチするため、各データビット単位に備えられたラッチ手段と、
読出動作で提供されるイネーブル信号に応答し、前記ラッチ手段のラッチ状態を選択ビットラインのレベルに従って反転又は維持させて、各ラッチ手段を各データビットに対応させるためのラッチ制御手段と、
ビットラインに共通接続され、読出動作直前に前記ラッチ手段を初期化し、ビットラインを所定の電圧レベルにする初期化手段と、
プログラム動作で前記ラッチ手段に各データビット単位でラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達手段と、
を備えたことを特徴とする多値記憶不揮発性半導体メモリ。 - 多値記憶する複数のメモリセルを有するメモリセルアレイと、
メモリセルを選択すると共に、多値のプログラム及び読出動作時に可変電圧を印可するためのワードラインと、
ワードラインに直交するビットラインと、
ビットラインに定電流を流すための電流提供用トランジスタと、
外部とのデータ交換のために異なる入出力ラインと接続されると共に二つのビットラインごとに接続され、データ読出時にそれぞれがデータビット単位でセンシング動作を遂行する第１、第２ラッチを有するラッチ部と、
読出動作で提供されるイネーブル信号に応答し、前記ラッチ部のラッチ状態をビットラインのレベルに従って反転又は維持させて、前記第１及び第２ラッチを各データビットに対応させるためのラッチ制御用トランジスタと、
ビットラインに共通接続され、読出動作直前に前記ラッチ部を初期化しまたビットラインを所定の電圧レベルにする初期化用トランジスタと、
プログラム動作で前記ラッチ部に各データビット単位にラッチされたプログラムデータを選択ビットラインへ伝達するためのプログラムデータ伝達用トランジスタと、
を備えることを特徴とする多値記憶不揮発性半導体メモリ。 - メモリセルアレイは、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭのうちいずれか一つに適したセルで構成される請求項２記載の多値記憶不揮発性半導体メモリ。
- メモリセルアレイがＮＡＮＤ形の構造をもつ請求項２記載の多値記憶不揮発性半導体メモリ。
- 読出動作時、非選択ビットラインを接地電圧でバイアスする請求項２記載の多値記憶不揮発性半導体メモリ。
- 非選択ビットラインを接地電圧でバイアスするための信号はビットライン選択信号であり、該信号により接地電圧供給端と非選択ビットラインが電気的に接続される請求項５記載の多値記憶不揮発性半導体メモリ。
- 読出動作時、第１、第２ラッチの一方のラッチが他方のラッチのデータ反転経路を制御することにより多ビット読出される請求項２記載の多 値記憶不揮発性半導体メモリ。
- 読出動作時、ビットラインに供給される定電流と選択メモリセルに印加のワードラインレベルによるセル電流との差に従い多ビット感知される請求項２記載の多値記憶不揮発性半導体メモリ。
- 読出動作時、選択ワードラインの電圧を時間経過に伴い高電圧から低電圧へ階段状波形で印加する請求項２記載の多値記憶不揮発性半導体メモリ。
- ワードライン電圧の階段状波形の各レベルは、各メモリセルが有し得るしきい電圧間の値に定義される請求項９記載の多値記憶不揮発性半導体メモリ。
- プログラム時、非選択ビットラインを電源電圧でバイアスしてプログラムを防止する請求項２記載の多値記憶不揮発性半導体メモリ。
- 非選択ビットラインを電源電圧でバイアスするための信号はビットライン選択信号であり、該信号により電源電圧供給端と非選択ビットラインが電気的に接続される請求項１１記載の多値記憶不揮発性半導体メモリ。
- プログラム時、第１、第２ラッチの一方のラッチのデータに対するプログラムループを完了した後、他方のラッチのデータに対するループを繰り返す請求項２記載の多値記憶不揮発性半導体メモリ。
- プログラム検証時、第１、第２ラッチの一方のラッチデータが他方のラッチのデータ反転経路を制御することによりプログラム検証を遂行する請求項２記載の多値記憶不揮発性半導体メモリ。
- プログラム検証時、選択ワードラインのレベルを読出動作時のワードラインレベルより一定電圧だけ高くし、読出動作時のワードラインレベルよりもプログラムセルのしきい電圧を一定電圧だけ高く分布させることにより、読出動作のマージンを保障する請求項２記載の多値記憶不揮発性半導体メモリ。
- 消去、読出、プログラム動作時、非選択ビットラインをバイアスする信号線をフローティングさせる請求項２記載の多値記憶不揮発性半導体メモリ。
- 消去時、選択ブロックに対し一括全消去を行う請求項２記載の多値記憶不揮発性半導体メモリ。
- 消去検証時、二つのビットラインに対する２サイクルの検証動作により第１、第２ラッチにそれぞれビットラインの消去検証データをラッチする請求項２記載の多値記憶不揮発性半導体メモリ。
- 一つの列選択アドレスにより隣接した各データラッチにそれぞれ異なるデータ伝送線とのパスを提供する構造をもち、複数のビットラインを前記異なるデータ伝送線に統合するブロックを複数ブロック有するカラム選択回路を備えることを特徴とする請求項１乃至１８のいずれか１つに記載の多値記憶不揮発性半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048348A KR0172408B1 (ko) | 1995-12-11 | 1995-12-11 | 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 |
| KR1995P48348 | 1995-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180472A JPH09180472A (ja) | 1997-07-11 |
| JP3652826B2 true JP3652826B2 (ja) | 2005-05-25 |
Family
ID=19439030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33126796A Expired - Fee Related JP3652826B2 (ja) | 1995-12-11 | 1996-12-11 | 多値記憶不揮発性半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5768188A (ja) |
| JP (1) | JP3652826B2 (ja) |
| KR (1) | KR0172408B1 (ja) |
| TW (1) | TW326537B (ja) |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222762B1 (en) * | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| WO1996024138A1 (fr) * | 1995-01-31 | 1996-08-08 | Hitachi, Ltd. | Dispositif de memoire remanente et procede de regeneration |
| US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
| JP3062730B2 (ja) | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| US5862074A (en) * | 1996-10-04 | 1999-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same |
| FR2762708B1 (fr) * | 1997-04-29 | 1999-06-04 | Sgs Thomson Microelectronics | Procede de commande d'une cellule memoire et memoire non volatile programmable une seule fois en technologie cmos |
| US6137726A (en) * | 1997-11-25 | 2000-10-24 | Samsung Electronics Co., Ltd. | Multi-level memory devices having memory cell referenced word line voltage generations |
| JPH11224491A (ja) * | 1997-12-03 | 1999-08-17 | Sony Corp | 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード |
| KR100266744B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치 |
| KR100266745B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치 |
| KR100283029B1 (ko) * | 1997-12-29 | 2001-03-02 | 윤종용 | 반도체 메모리 장치의 워드 라인 전압 발생 회로 |
| KR100744103B1 (ko) * | 1997-12-30 | 2007-12-20 | 주식회사 하이닉스반도체 | 플래쉬메모리장치의로우디코더 |
| KR100266748B1 (ko) | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
| KR100339023B1 (ko) | 1998-03-28 | 2002-09-18 | 주식회사 하이닉스반도체 | 문턱전압을조절할수있는플래쉬메모리장치의센싱회로 |
| JP2000021185A (ja) * | 1998-06-30 | 2000-01-21 | Sharp Corp | 不揮発性半導体メモリの書込み方法 |
| US6091631A (en) * | 1998-07-01 | 2000-07-18 | Advanced Micro Devices, Inc. | Program/verify technique for multi-level flash cells enabling different threshold levels to be simultaneously programmed |
| KR100293637B1 (ko) | 1998-10-27 | 2001-07-12 | 박종섭 | 드레인 전압 펌핑 회로 |
| US5936906A (en) * | 1998-10-29 | 1999-08-10 | Winbond Electronics Corp. | Multilevel sense device for a flash memory |
| KR100291897B1 (ko) | 1999-03-11 | 2001-06-01 | 윤종용 | 버스트 모드 액세스를 구비한 반도체 메모리 장치 |
| KR100328554B1 (ko) * | 1999-06-29 | 2002-03-14 | 박종섭 | 반도체 메모리용 비트라인 센스앰프 |
| KR20010004990A (ko) | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| JP2001093288A (ja) | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| USRE40110E1 (en) | 1999-09-20 | 2008-02-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device for storing multivalued data |
| KR100319559B1 (ko) * | 1999-11-01 | 2002-01-05 | 윤종용 | 문턱 전압 분포들 사이의 마진을 일정하게 유지할 수 있는멀티-스테이트 불휘발성 반도체 메모리 장치 |
| US7082056B2 (en) * | 2004-03-12 | 2006-07-25 | Super Talent Electronics, Inc. | Flash memory device and architecture with multi level cells |
| US6219276B1 (en) * | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
| TW504713B (en) * | 2000-04-28 | 2002-10-01 | Motorola Inc | Magnetic element with insulating veils and fabricating method thereof |
| US6813735B1 (en) * | 2000-10-02 | 2004-11-02 | Fasl, Llc. | I/O based column redundancy for virtual ground with 2-bit cell flash memory |
| JP4044755B2 (ja) * | 2000-12-12 | 2008-02-06 | 三星電子株式会社 | 不揮発性半導体メモリ装置及びそれのプログラム方法 |
| KR100395771B1 (ko) | 2001-06-16 | 2003-08-21 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| KR100399353B1 (ko) * | 2001-07-13 | 2003-09-26 | 삼성전자주식회사 | 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법 |
| US6714457B1 (en) | 2001-09-19 | 2004-03-30 | Aplus Flash Technology, Inc. | Parallel channel programming scheme for MLC flash memory |
| KR100471167B1 (ko) * | 2002-05-13 | 2005-03-08 | 삼성전자주식회사 | 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치 |
| KR100502412B1 (ko) * | 2002-10-23 | 2005-07-19 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| US6657891B1 (en) * | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
| KR100550632B1 (ko) | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치 |
| KR100512181B1 (ko) * | 2003-07-11 | 2005-09-05 | 삼성전자주식회사 | 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 |
| KR100515060B1 (ko) * | 2003-08-13 | 2005-09-14 | 삼성전자주식회사 | 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치 |
| EP1511042B1 (en) * | 2003-08-27 | 2012-12-05 | STMicroelectronics Srl | Phase-change memory device with biasing of deselected bit lines |
| US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| KR100630535B1 (ko) * | 2004-03-23 | 2006-09-29 | 에스티마이크로일렉트로닉스 엔.브이. | 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로 |
| US20050258863A1 (en) * | 2004-05-20 | 2005-11-24 | Chang Augustine W | Quaternary and trinary logic switching circuits |
| JP4693375B2 (ja) * | 2004-08-02 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
| US7938307B2 (en) * | 2004-10-18 | 2011-05-10 | Tyco Healthcare Group Lp | Support structures and methods of using the same |
| KR100705222B1 (ko) * | 2004-12-20 | 2007-04-06 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그것의 소거 검증 방법 |
| US7450433B2 (en) * | 2004-12-29 | 2008-11-11 | Sandisk Corporation | Word line compensation in non-volatile memory erase operations |
| KR100672125B1 (ko) * | 2005-03-15 | 2007-01-19 | 주식회사 하이닉스반도체 | 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치 |
| KR100680484B1 (ko) * | 2005-03-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법 |
| US7522457B2 (en) * | 2005-03-31 | 2009-04-21 | Sandisk Corporation | Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| KR100892405B1 (ko) * | 2005-03-31 | 2009-04-10 | 샌디스크 코포레이션 | 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소프트 프로그래밍 |
| US7408804B2 (en) * | 2005-03-31 | 2008-08-05 | Sandisk Corporation | Systems for soft programming non-volatile memory utilizing individual verification and additional soft programming of subsets of memory cells |
| US7457166B2 (en) * | 2005-03-31 | 2008-11-25 | Sandisk Corporation | Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| KR100666174B1 (ko) * | 2005-04-27 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| KR100597790B1 (ko) * | 2005-05-04 | 2006-07-06 | 삼성전자주식회사 | 멀티레벨 불휘발성 반도체 메모리 장치 및 이에 대한데이터 독출방법 |
| KR100616214B1 (ko) * | 2005-06-30 | 2006-08-28 | 주식회사 하이닉스반도체 | 멀티-레벨 셀을 가지는 플래시 메모리 장치의 프로그램제어 회로 및 그 프로그램 제어 방법 |
| KR100721012B1 (ko) * | 2005-07-12 | 2007-05-22 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
| EP1845532B1 (en) * | 2006-04-12 | 2009-04-01 | STMicroelectronics S.r.l. | A column decoding system for semiconductor memory devices implemented with low voltage transistors |
| US7551489B2 (en) * | 2005-12-28 | 2009-06-23 | Intel Corporation | Multi-level memory cell sensing |
| US7336532B2 (en) * | 2006-05-12 | 2008-02-26 | Elite Semiconductor Memory | Method for reading NAND memory device and memory cell array thereof |
| US7391651B2 (en) * | 2006-05-12 | 2008-06-24 | Elite Semiconductor Memory Technology Inc. | Method for programming NAND flash memory device and page buffer performing the same |
| US7876613B2 (en) * | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
| KR100778082B1 (ko) * | 2006-05-18 | 2007-11-21 | 삼성전자주식회사 | 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드 |
| US20070281105A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas |
| US20100024732A1 (en) * | 2006-06-02 | 2010-02-04 | Nima Mokhlesi | Systems for Flash Heating in Atomic Layer Deposition |
| US20070281082A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Flash Heating in Atomic Layer Deposition |
| US20070277735A1 (en) * | 2006-06-02 | 2007-12-06 | Nima Mokhlesi | Systems for Atomic Layer Deposition of Oxides Using Krypton as an Ion Generating Feeding Gas |
| JP4896605B2 (ja) * | 2006-07-04 | 2012-03-14 | 株式会社東芝 | 不揮発性半導体記憶システム |
| JP2008047219A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| KR100919156B1 (ko) * | 2006-08-24 | 2009-09-28 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7593259B2 (en) * | 2006-09-13 | 2009-09-22 | Mosaid Technologies Incorporated | Flash multi-level threshold distribution scheme |
| US7495954B2 (en) * | 2006-10-13 | 2009-02-24 | Sandisk Corporation | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
| US7535766B2 (en) * | 2006-10-13 | 2009-05-19 | Sandisk Corporation | Systems for partitioned soft programming in non-volatile memory |
| US7499338B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | Partitioned soft programming in non-volatile memory |
| US7499317B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling |
| KR100836762B1 (ko) * | 2006-12-11 | 2008-06-10 | 삼성전자주식회사 | 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7539052B2 (en) * | 2006-12-28 | 2009-05-26 | Micron Technology, Inc. | Non-volatile multilevel memory cell programming |
| US7414891B2 (en) * | 2007-01-04 | 2008-08-19 | Atmel Corporation | Erase verify method for NAND-type flash memories |
| US20080205140A1 (en) * | 2007-02-26 | 2008-08-28 | Aplus Flash Technology, Inc. | Bit line structure for a multilevel, dual-sided nonvolatile memory cell array |
| US7532515B2 (en) * | 2007-05-14 | 2009-05-12 | Intel Corporation | Voltage reference generator using big flash cell |
| KR100877103B1 (ko) * | 2007-06-01 | 2009-01-07 | 주식회사 하이닉스반도체 | 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법 |
| KR100888842B1 (ko) * | 2007-06-28 | 2009-03-17 | 삼성전자주식회사 | 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법 |
| US7701769B2 (en) * | 2007-08-13 | 2010-04-20 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| KR101391881B1 (ko) * | 2007-10-23 | 2014-05-07 | 삼성전자주식회사 | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법 |
| KR101301773B1 (ko) * | 2007-10-25 | 2013-09-02 | 삼성전자주식회사 | 멀티 비트 프로그래밍 장치 및 방법 |
| US7848142B2 (en) | 2007-10-31 | 2010-12-07 | Micron Technology, Inc. | Fractional bits in memory cells |
| US7742335B2 (en) | 2007-10-31 | 2010-06-22 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
| KR101532754B1 (ko) * | 2008-09-22 | 2015-07-02 | 삼성전자주식회사 | 비휘발성 메모리 장치의 프로그램 방법 |
| KR101506336B1 (ko) * | 2008-10-10 | 2015-03-27 | 삼성전자주식회사 | 산화막 복구 기능을 갖는 비휘발성 메모리 장치 그리고 그것의 블록 관리 방법 |
| KR101626548B1 (ko) * | 2009-07-15 | 2016-06-01 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법 |
| KR101671326B1 (ko) * | 2010-03-08 | 2016-11-01 | 삼성전자주식회사 | 인터리빙 기술을 이용하는 비휘발성 메모리 및 상기 비휘발성 메모리의 프로그램 방법 |
| KR101082614B1 (ko) * | 2010-07-09 | 2011-11-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| CA2802219A1 (en) * | 2010-07-21 | 2012-01-26 | Mosaid Technologies Incorporated | Multipage program scheme for flash memory |
| JP5259667B2 (ja) * | 2010-09-22 | 2013-08-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9588883B2 (en) | 2011-09-23 | 2017-03-07 | Conversant Intellectual Property Management Inc. | Flash memory system |
| US9190162B2 (en) * | 2012-03-13 | 2015-11-17 | Micron Technology, Inc. | Nonconsecutive sensing of multilevel memory cells |
| JP5781047B2 (ja) * | 2012-10-17 | 2015-09-16 | 株式会社東芝 | 記憶媒体 |
| CN105849809B (zh) | 2013-12-06 | 2018-08-28 | 英派尔科技开发有限公司 | 具有多个存储状态的非易失性sram |
| US9349440B1 (en) | 2014-12-11 | 2016-05-24 | Empire Technology Development Llc | Non-volatile SRAM with multiple storage states |
| US9564213B2 (en) * | 2015-02-26 | 2017-02-07 | Sandisk Technologies Llc | Program verify for non-volatile storage |
| US9484073B1 (en) * | 2015-12-15 | 2016-11-01 | International Business Machines Corporation | Current-mode sense amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596526A (en) * | 1995-08-15 | 1997-01-21 | Lexar Microsystems, Inc. | Non-volatile memory system of multi-level transistor cells and methods using same |
-
1995
- 1995-12-11 KR KR1019950048348A patent/KR0172408B1/ko not_active IP Right Cessation
-
1996
- 1996-12-06 TW TW085115075A patent/TW326537B/zh not_active IP Right Cessation
- 1996-12-11 US US08/763,612 patent/US5768188A/en not_active Expired - Lifetime
- 1996-12-11 JP JP33126796A patent/JP3652826B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0172408B1 (ko) | 1999-03-30 |
| TW326537B (en) | 1998-02-11 |
| US5768188A (en) | 1998-06-16 |
| KR970051335A (ko) | 1997-07-29 |
| JPH09180472A (ja) | 1997-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3652826B2 (ja) | 多値記憶不揮発性半導体メモリ | |
| US7095657B2 (en) | Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array | |
| KR100512181B1 (ko) | 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 | |
| US6807097B2 (en) | Non-volatile semiconductor memory device | |
| KR100366741B1 (ko) | 불휘발성 반도체 기억 장치 | |
| US7483304B2 (en) | Semiconductor memory device capable of setting a negative threshold voltage | |
| JP3784163B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP4427361B2 (ja) | 不揮発性半導体メモリ | |
| KR100589928B1 (ko) | 다중 레벨 데이터를 저장하는 비휘발성 메모리 | |
| US8085607B2 (en) | 3-level non-volatile semiconductor memory device and method of driving the same | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| JP3210259B2 (ja) | 半導体記憶装置及び記憶システム | |
| US20060181923A1 (en) | Nonvolatile semiconductor memory device | |
| US6661709B2 (en) | Nonvolatile semiconductor memory device | |
| US20090219765A1 (en) | Semiconductor integrated circuit device | |
| JP3662725B2 (ja) | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 | |
| KR100501962B1 (ko) | 전기적으로프로그램가능한메모리및프로그래밍방법 | |
| US6735121B2 (en) | Nonvolatile memory system having status register for rewrite control | |
| JP3708912B2 (ja) | 半導体集積回路装置 | |
| US8743621B2 (en) | Operating method in a non-volatile memory device | |
| JP2002133888A (ja) | 不揮発性半導体記憶装置 | |
| KR100938044B1 (ko) | 불휘발성 메모리 장치 및 그 멀티 레벨 셀 프로그램 방법 | |
| KR0172406B1 (ko) | 다수상태의 불휘발성 반도체 메모리 장치 | |
| KR0172377B1 (ko) | 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 | |
| KR100904731B1 (ko) | 멀티 레벨 셀 플래시 메모리소자의 페이지 버퍼 및프로그램 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040831 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040922 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050210 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |