JP5259667B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ21は、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、コントローラ4と、入出力バッファ5と、ROMフューズ6と、電圧発生回路7から構成されている。コントローラ4は、メモリセルアレイ1に対する制御部を構成するものである。
NAND型フラッシュメモリでは、データ消去動作は通常ブロック単位で行われる。データ消去動作では、セルウェル(CPWELL)に消去パルス電圧Vera(10V〜30V程度)が、選択ブロック内の全ワード線WLに0Vが印加される。FNトンネル電流により各メモリセルMCの浮遊ゲート電極の電荷がセルウェル側に引き抜かれ、メモリセルMCの閾値電圧が低下する。この時、選択ゲートトランジスタS1、S2のゲート酸化膜が破壊されないようにするため、選択ゲート線SG1、SG2はフローティング状態とする。
図3は、書き込み動作時にNANDセルユニットに印加される電圧を説明する図である。書き込み動作は、ページ単位で実行される。書き込み動作中、選択ブロック内の選択されたワード線(WL1)には書き込みパルス電圧Vpgm(約10V〜25V)を印加する。また、非選択ワード線(WL0、WL2、WL3・・・)には書き込み中間電圧Vpass(約5V〜15V)を印加し、選択ゲート線SG2には、電圧Vddを印加する。
データ読み出し動作は、NANDセルユニット10内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧0Vを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vread(約3V〜8V程度)を印加する。このとき、NANDセルユニット10に電流が流れるか否かをセンスアンプ回路2で検出して、データの判定を行う。
データ読み出し時、設定された閾値電圧状態と読み出し電圧0Vとの間には、データの信頼性を保証するマージンが必要である。従って、データ消去動作及び書き込み動作において、“0”データの閾値電圧分布の下限値Vpv及び“1”データの閾値電圧分布の上限値Vevが、電圧0Vとの間で適切なマージンを有するような制御が必要となる(図2参照)。
図5は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Vpgmがステップアップする様子を示す図である。再度書き込み動作を行う場合、書き込みパルス電圧Vpgmは、初期値Vpgm0よりもステップアップ値ΔV(>0)だけ大きい電圧(Vpgm0+ΔV)に設定される(図5参照)。この再設定後の大きな書き込みパルス電圧Vpgm=Vpgm0+ΔVによっても書き込み不十分のメモリセルMCがある場合、更にステップアップ値ΔVだけ書き込みパルス電圧を大きくするステップアップ動作を行う(Vpgm=Vpgm0+2ΔVとする)。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧VpgmはΔVずつステップアップする。なお、ステップアップ幅は均等にΔVずつ増加させるものに限られず、書き込みパルス電圧Vpgmは1つ前の書き込みパルス電圧より大きくなるような値であればよい。以下の実施の形態においては、このステップアップ値ΔVの制御について説明する。
上述したように、書き込みパルス電圧Vpgmは、書き込みベリファイ動作の結果に従って電圧ΔVずつステップアップする。ここで、書き込みパルス電圧Vpgmのステップアップ値ΔVの値は、以下のように制御することができる。図6は、書き込みパルス電圧Vpgmのステップアップ値ΔVを変化させることを説明したグラフである。図6には、書き込み動作時の書き込みパルス電圧Vpgm及び中間電圧Vpassの電圧を表すグラフと、書き込み動作時の選択メモリセルMCの閾値電圧の変化を表すグラフとを並べて示している。図6の横軸は書き込み動作時のパルス印加回数を表している。
次に、本発明の第2の実施の形態を図10及び図11を参照して説明する。第2の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。ただし、第2の実施の形態の不揮発性半導体記憶装置は、書き込みパルス電圧Vpgmの印加回数が第2の回数(第1の回数<第2の回数)に達した後の期間(第3期間)では、中間電圧Vpassのステップアップ動作を実行しない。中間電圧Vpassのステップアップ動作が繰り返されると、非選択ワード線WLに接続された非選択メモリセルMCにおける制御ゲート電極CGとチャネルとの電位差が大きくなり、非選択メモリセルMCに誤ってデータが書き込まれるおそれがある。そこで非選択メモリセルMCに対するデータの誤書き込みを防ぐため、中間電圧Vpassのステップアップ動作を終了する。本実施の形態の不揮発性半導体記憶装置は、第3期間において中間電圧Vpassの値を一定の電圧値のまま保つ。
次に、本発明の第3の実施の形態を図12及び図13を参照して説明する。第3の実施の形態の不揮発性半導体記憶装置の構成は、図1に示す上述の第1の実施の形態と同様である。上述の実施の形態において、不揮発性半導体記憶装置のメモリセルMCは2値データを記憶するものとして説明した。ここで、不揮発性半導体記憶装置のメモリセルMCは4値データ(2ビット/セル)を記憶することもできる。この場合、データの閾値電圧分布は図12のようになる。図12に示すように、閾値電圧の低い方から、4種類の閾値電圧分布(E、A、B、C)が設けられる。これらの閾値電圧分布に対して、4通りのデータ“11”、“01”、“00”、“10”が割り付けられる。ここで、閾値電圧分布Eは、一括ブロック消去により得られる負の閾値電圧状態である。書き込みベリファイ動作において、選択メモリセルMCにデータが書き込まれているか否かを判定する電圧は各閾値電圧分布A、B及びCの下限値AR、BR、及びCRである。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、上述の第3の実施の形態において、書き込みパルス電圧Vpgmの印加回数が何回のときに分布Bや分布Cの書き込みが終了すると予想されるタイミングを設定するかは可変とすることができる。
Claims (4)
- 浮遊ゲート電極を有し電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
データ書き込みのため選択メモリセルに書き込みパルス電圧を印加するとともに、少なくとも前記選択メモリセルに隣接する非選択メモリセルに前記書き込みパルス電圧よりも電圧値の小さい中間電圧を印加する書き込み動作、データ書き込みが完了したか否かを確認する書き込みベリファイ動作、及びデータ書き込みが完了しなかった場合に前記書き込みパルス電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記書き込みパルス電圧の印加回数が第1の回数より少ない第1期間では、前記中間電圧を一定の値に保つとともに、前記書き込みパルス電圧を第1のステップアップ値だけ上昇させ、前記書き込みパルス電圧の印加回数が前記第1の回数に達した後の第2期間では、前記中間電圧を所定のステップアップ値だけ上昇させるとともに、前記中間電圧の上昇に伴う前記非選択メモリセルとの容量結合に基づく前記選択メモリセルにおける前記浮遊ゲート電極の電位上昇を緩和するように、前記書き込みパルス電圧を第1のステップアップ値より小さい第2のステップアップ値だけ上昇させる前記ステップアップ動作を行う
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御部は、
前記第1期間の全体に亘って前記書き込みパルス電圧を前記第1のステップアップ値で上昇させ、前記第2期間の全体に亘って前記書き込みパルス電圧を前記第2のステップアップ値で上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御部は、
前記第1期間の全体に亘って前記第1のステップアップ値を一定の値に固定し、前記第2期間の全体に亘って前記第2のステップアップ値を一定の値に固定するように前記ステップアップ動作を制御する
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記制御部は、
前記書き込みパルス電圧の印加回数が前記第1の回数よりも大きい第2の回数以上である第3期間では、前記中間電圧を一定の値に保つとともに、前記書き込みパルス電圧を第1のステップアップ値だけ上昇させるように前記ステップアップ動作を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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JP3987715B2 (ja) * | 2001-12-06 | 2007-10-10 | 富士通株式会社 | 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法 |
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JP4040405B2 (ja) * | 2002-09-20 | 2008-01-30 | 富士通株式会社 | 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置 |
US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
JP4405405B2 (ja) * | 2004-04-15 | 2010-01-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7173859B2 (en) * | 2004-11-16 | 2007-02-06 | Sandisk Corporation | Faster programming of higher level states in multi-level cell flash memory |
JP2006331618A (ja) * | 2005-04-28 | 2006-12-07 | Toshiba Corp | 半導体集積回路装置 |
KR100719368B1 (ko) * | 2005-06-27 | 2007-05-17 | 삼성전자주식회사 | 플래시 메모리 장치의 적응적 프로그램 방법 및 장치 |
JP5178167B2 (ja) * | 2007-12-04 | 2013-04-10 | 株式会社東芝 | 半導体記憶装置及びそのデータ書き込み方法 |
US8174895B2 (en) * | 2009-12-15 | 2012-05-08 | Sandisk Technologies Inc. | Programming non-volatile storage with fast bit detection and verify skip |
US8274831B2 (en) * | 2010-05-24 | 2012-09-25 | Sandisk Technologies Inc. | Programming non-volatile storage with synchronized coupling |
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