JPH1131391A

JPH1131391A - 不揮発性半導体記憶装置

Info

Publication number: JPH1131391A
Application number: JP18519097A
Authority: JP
Inventors: Tadahachi Naiki; 唯八内貴
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-07-10
Filing date: 1997-07-10
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】ＳＩＰＰ等の高速プログラミング法で、目標と
するしきい値電圧の許容幅が狭い場合に高速性を維持し
ながら高精度なしきい値電圧変更ができない。【解決手段】当該不揮発性半導体記憶装置は、複数の
電圧レベルＶ1 〜Ｖ5を有する書き込み信号Ｖpgm （又
は消去信号）の制御電極への印加に応じて、制御電極下
方の電荷蓄積層に対して電荷の授受が行われ、当該電荷
蓄積層の蓄積電荷量に応じて情報を記憶する記憶素子
（例えば、メモリトランジスタ）を有する。書き込み信
号Ｖpgm （又は消去信号）を、その電圧レベルＶ1 〜Ｖ
5 が所定の時間おきに漸増し、かつ当該電圧レベルの増
加幅ΔＶ2 〜ΔＶ5 が次第に小さくなるように制御をし
ながら出力するレベル調整回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御電極への電圧
印加によって電荷蓄積層に対し電荷を電気的に注入し又
は引き抜くことを基本動作とする不揮発性半導体記憶装
置に関する。特定的には、本発明は、より高速で高精度
なしきい値電圧調整（電荷の注入又は引き抜き）を行う
ことを目的とした、ＩＳＰＰ(Incremental Step Pulse
Programming)法等の改良に関する。

【０００２】

【従来の技術】通常、浮遊ゲートに対し絶縁膜を介して
電荷の注入／引き抜きを行う不揮発性半導体メモリのう
ち、代表的なものとして、一括消去型の不揮発性半導体
メモリ（フラッシュメモリ）がある。

【０００３】フラッシュメモリでは、書き込み又は消去
時にメモリトランジスタのゲート閾値電圧（以下、しき
い値）の分布を制御するために、通常、１回の書き込み
又は消去動作において、電荷注入（書き込み動作）と検
証（読み出し動作）とを複数回繰り返しながらしきい値
を所望値に追い込んでいく。このとき書き込み信号が一
定電圧のパルス列からなるときは、しきい値の変化量は
電圧印加時間の対数に対して直線的に変化するので、書
き込みが進むにつれてしきい値変化量は小さくなり、書
き込み時間が長くなる。

【０００４】これを解決し高速プログラミングを達成す
る方策として、制御ゲートに印加するプログラム電圧を
漸増する技術が、例えば、“A 3.3V 32Mb NAND Flash M
emory with Incremental Step.Pulse.Programming.Sche
me”(IEEE SC VOL.30, No.11, P1149 〜) に開示されて
いる。また、このプログラム電圧を漸増させる具体的な
回路例が、特開平８−９６９５１号公報に記載されてい
る。このような回路によってプログラム電圧レベルを漸
増させるプログラム方法を、ここでは“ステップアップ
プログラミング(Step-up Programming) 法”と呼ぶ。ま
た、このステップアッププログラミングを、電圧レベル
が漸増する複数のパルスにより実現した方法は、ＩＳＰ
Ｐ法として知られている。

【０００５】図１１は、従来のＩＳＰＰ法においてプロ
グラム信号を構成するパルス列の電圧変化をグラフ化し
たものである。図１２は、パルス列の印加にともなうし
きい値の推移を示すグラフである。本例では１メモリセ
ルに対し、最大５回までの書き込み（プログラムパルス
印加）を、当該印加後にしきい値を確認（検証）しなが
ら行う。このとき、図１１に示したように、プログラム
電圧を構成するパルスの増加幅（ステップアップ幅）が
常に一定である。また、このように一定幅でプログラム
電圧を漸増させると、図１２に示すように、プログラム
されるメモリセルのしきい値の変化は、このプログラム
電圧の漸増値、即ちプログラムパルスのステップアップ
幅にほぼ一致する。たとえば、０．５Ｖステップで各回
のパルス電圧を漸増させると、しきい値も０．５Ｖずつ
上昇することとなる。

【０００６】ところで、“０”と“１”の２値情報（１
bit ）を記憶する従来のフラッシュメモリでは、そのメ
モリセルアレイ内におけるしきい値分布幅は１Ｖ程度で
あった。ところが、近年、多値メモリ、即ち各メモリセ
ルを構成する記憶素子を多値化し、単一素子内に複数ビ
ットを記憶させることによって同じ集積度で実質的に記
憶容量を上げた半導体メモリについての検討が活発化し
てきたことにより、しきい値分布幅の縮小に対する要求
が強まっている。たとえば、４値情報（２ｂｉｔ／セ
ル）を記憶する場合には、そのしきい値分布幅としては
０．５Ｖ以下が要求される。

【０００７】

【発明が解決しようとする課題】ＩＳＰＰ法あるいはス
テップアッププログラミング法において、上述したよう
に、しきい値分布幅はプログラム電圧印加用のパルスの
ステップアップ幅にほぼ一致することから、狭いＶth分
布を得るためには、プログラム電圧の増加分（各パルス
のステップアップ幅）を小さくすればよい。しかし、単
純にステップアップ幅を小さくすると、図１３に示すよ
うに、所定のしきい値電圧Ｖthを得るまでに必要な印加
パルス数が増大し、プログラム時間が長くなるといった
不利益が生じる。

【０００８】本発明は、このような実情に鑑みてなさ
れ、目標とするしきい値電圧の許容範囲が狭い場合で
も、高速に且つ高精度にしきい値電圧の変更（電荷蓄積
層の電荷量調整）を行うことができる不揮発性半導体記
憶装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の不揮
発性半導体記憶装置では、データ書き込み等の動作にお
いて、その初期には印加電圧が大きなステップアップ幅
で増加し、終了間際には印加電圧のステップアップ幅を
小さすることによって、高速性と高精度化を両立させる
こととした。すなわち、本発明の不揮発性半導体記憶装
置は、複数の電圧レベルを有する書き込み又は消去信号
の制御電極への印加に応じて、制御電極下方の電荷蓄積
層に対して電荷の授受が行われ、当該電荷蓄積層の蓄積
電荷量に応じて情報を記憶する記憶素子を有する不揮発
性半導体記憶装置であって、前記書き込み又は消去信号
を、その電圧レベルが所定の時間おきに漸増し、かつ当
該電圧レベルの増加幅が次第に小さくなるように電圧レ
ベルを制御をしながら出力するレベル調整回路を有す
る。

【００１０】この不揮発性半導体記憶装置は、好適に
は、前記電圧レベルが変化するごとに、前記蓄積電荷量
に応じて変化する前記記憶素子のしきい値電圧を検出
し、当該しきい値電圧が所定レベルに達しているか否か
を検証する検証回路を更に有する。この検出および検証
は、所定の単位時間ごと、パルスの印加ごと、或いは前
記記憶素子ごと行うとよい。また、好適には、前記検証
回路が前記記憶素子のしきい値電圧が前記所定レベルに
達したと判断したときに、これ以降の前記しきい値電圧
の調整を禁止する書き込み禁止回路を更に有する。

【００１１】このような構成の不揮発性半導体記憶装置
では、複数のパルスからなる、或いは複数の電圧レベル
を有する書き込み又は消去信号を、例えば不揮発性メモ
リセルを構成するトランジスタのゲート電極に印加する
ことにより、書き込み又は消去が行われる。１回目のパ
ルス（又は、初期電圧レベル）が印加された後、２回目
以降のパルスの所定印加回数ごとに（又は、所定の時間
おきに）、書き込み又は消去信号の電圧レベルが漸増す
る。このパルス数と電圧の増加幅（又は、電圧レベルの
変化回数と変化幅）は、例えばメモリアレイ内で書き込
み速度が速いメモリセルと遅いメモリセルとでそれぞれ
最適化され、これにより双方のしきい値電圧が、目標と
するしきい値電圧の許容値内に速やかに到達する。しか
も、本発明では、このパルス電圧の増加幅（又は、電圧
レベルの変化幅）が、信号印加の初期段階と最終段階で
は異なり、目標値に近い最終段階ではより小さく設定さ
れることから、しきい値電圧が目標とするしきい値電圧
の許容範囲を超えてしまうといったことが有効に防止さ
れ、狭い許容範囲内へのしきい値電圧の収束が速やかで
ある。

【００１２】

【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置を、ＮＡＮＤ型フラッシュメモリを例とし
て、図面を参照しながら詳細に説明する。

【００１３】第１実施形態図１は、当該ＮＡＮＤ型フラッシュメモリのメモリアレ
イの構成単位を示す回路図である。実際のメモリアレイ
は、このトランジスタ列（ストリング）を行列状に繰り
返し配置することにより全体が構成されている。

【００１４】図１に示すストリングでは、ビット線ＢＬ
とソース線ＳＬの間に、ドレイン選択トランジスタＳ1
、所定数（例えば８個）のメモリトランジスタＭ1,Ｍ
2,…，Ｍ8 およびソース選択トランジスタＳ2 が直列に
接続されている。各メモリトランジスタＭ1,Ｍ2,…，Ｍ
8 は、フローティングゲートを有するスタックゲート構
造を有する。選択トランジスタＳ1,Ｓ2 は、そのゲート
がそれぞれ選択信号線ＳＧ1,ＳＧ2に接続され、これら
選択信号線に印加されている選択信号の論理レベルに応
じてオン／オフの状態が制御される。メモリトランジス
タＭ1,Ｍ2,…, Ｍ8 の制御電極（コントロールゲート）
がそれぞれワード線ＷＬ1,ＷＬ2,…，ＷＬ8 に接続され
ている。なお、ワード線ＷＬ1,ＷＬ2,…，ＷＬ8 には、
図１に示したメモリトランジスタＭ1,Ｍ2,…，Ｍ8 以外
に、他のストリングのメモリトランジスタも接続されて
いる。

【００１５】図２は、各メモリトランジスタの構造を示
す断面図である。各メモリトランジスタＭ1,Ｍ2,…, Ｍ
8 は、例えばｐ型シリコンウェーハ等の半導体基板１内
の表面側に形成されているソース不純物領域２およびド
レイン不純物領域４、両不純物領域２，４間に挟まれた
半導体基板領域（チャネル形成領域１ａ）、チャネル形
成領域１ａ上にそれぞれ絶縁膜を介して順に積層された
フローティングゲート６およびコントロールゲート８に
より構成されている。フローティングゲート６は、通
常、不純物が導入されて導電化されたポリシリコン(dop
ed poly-Si) により構成され、コントロールゲート８は
doped poly-Siと金属シリサイドとを積層させたポリサ
イドからなる。チャネル形成領域１ａとフローティング
ゲート６との間の絶縁膜（ゲート絶縁膜１０）は、例え
ば酸化シリコン（ＳｉＯ₂）から構成され、１０ｎｍ前
後の膜厚を有する。また、フローティングゲート６とコ
ントロールゲート８との間の絶縁膜（インターポリ絶縁
膜１２）は、例えば、ＳｉＯ₂膜、ＳｉＯ₂膜と窒化シ
リコン（ＳｉＮ）膜の積層膜、又はＳｉＯ₂膜，ＳｉＮ
化膜，ＳｉＯ₂膜の３層膜（ＯＮＯ膜）の何れかにより
構成されている。インターポリ絶縁膜１２の膜厚は、例
えば１０数ｎｍ〜数１０ｎｍ程度である。

【００１６】特に図示していないが、フローティングゲ
ート６およびコントロールゲート８の両側壁にサイドウ
ォールが形成され、これによりフローティングゲート８
は絶縁膜で囲まれ周囲と電気的に絶縁されている。この
ため、フローティングゲート６に注入された電荷（電
子）が半永久的に保持される。なお、ソース不純物領域
２およびドレイン不純物領域４それぞれは、通常、この
サイドウォールの形成前後で自己整合的に形成された２
つの不純物領域、即ち低濃度なＬＤＤ(Lightly Doped D
rain) 領域と高濃度不純物領域とから構成されている。

【００１７】つぎに、メモリトランジスタの書き込み／
消去動作について述べる。

【００１８】一般的に、フローティングゲート６に対す
る電子の注入または放出は、コントロールゲート８、ソ
ース不純物領域２、ドレイン不純物領域４および半導体
基板１に所定のバイアス電圧を印加することにより達成
される。たとえば、基板１を基準電位（例えば、接地電
位ＧＮＤ）に保持し、コントロールゲート８に高電圧を
印加すると、ゲート絶縁膜１０に対しフローティングゲ
ート６から基板１に向かって強い電界が生じ、ゲート絶
縁膜１０内をＦＮ(Fowler-Nordheim) トンネル電流と呼
ばれる電流が流れる。このＦＮトンネル電流を利用して
フローティングゲート６に電子を注入する、或いはフロ
ーティングゲート６から電子を放出させる。一般に、こ
の導電機構をＦＮトンネリングと称することから、この
導電機構に携わるゲート絶縁膜１０は、トンネル絶縁
膜、或いはトンネル酸化膜とも呼ばれる。

【００１９】上記バイアス電圧を印加した状態では、Ｆ
Ｎトンネリングにより基板内に存在する電子の一部がゲ
ート絶縁膜１０を通過して、フローティングゲート６に
注入されると、注入された電子がバイアス電圧の解除後
もフローティングゲート６内に蓄積されたままとなる。
フローティングゲート６内に蓄積された電荷によって電
界が生じ、またコントロールゲート８のチャネル形成領
域１ａへの電気的支配力変化により、メモリトランジス
タのしきい値Ｖthが電荷蓄積前から変化する。このしき
い値Ｖthの変化量は、フローティングゲート６に蓄積し
た電荷の量に応じて制御でき、蓄積電荷が電子の場合、
メモリトランジスタのしきい値電圧Ｖthがプラス方向に
変化する。

【００２０】また、メモリトランジスタに逆のバイアス
電圧を印加することにより、フローティングゲート６か
ら基板１へ電子を放出させることができる。たとえば、
コントロールゲート８を低い電位（例えば、接地電位Ｇ
ＮＤ）に保持し、基板１に高電圧を印加することによ
り、フローティングゲート６に蓄積した電子が基板側に
引き抜かれ消失する。これによって、フローティングゲ
ート６の蓄積電荷量が減少し、メモリトランジスタのし
きい値電圧Ｖthが低下する。

【００２１】このようなメモリトランジスタにおける電
子の注入又は放出は、一般に、コントロールゲート８ま
たは基板１に対し、書き込みパルス又は消去パルスを印
加する等、書き込み電圧を所定時間印加することにより
達成される。本発明は、この書き込み電圧のレベル制御
に特徴があり、ＩＳＰＰ法或いはステップアッププログ
ラミング法の改良に関与する。両プログラミング法は原
理的には同じであることから、つぎに、その代表として
ＩＳＰＰ法について簡単に触れておく。

【００２２】通常、ＮＡＮＤ型フラッシュメモリの書き
込みは、ワード線単位で行う。すなわち、１本のワード
線に連なる複数のメモリセルに対して同時に行われる。
ＩＳＰＰ法が考案される以前のデータ書き込みでは、例
えば時間幅２０μｓ程度で同じ電圧レベルの書き込みパ
ルスを用い、ワード線単位でしきい値Ｖthを確認しなが
ら行っていた。より詳細には、同一パルスをしきい値電
圧Ｖthの検証（Verify）を行いながら繰り返し印加し続
け、所定の書き込みレベルまでしきい値電圧Ｖthが上昇
したメモリセルから書き込み禁止状態を設定し、同一ワ
ード線に連なる全てのメモリセルが上記書き込みレベル
に達したとき、当該ワード線単位の書き込みを終了させ
る。そして、この動作を他のワード線単位に対して順次
行うことにより、全てのメモリセルに対する書き込みを
実現していた。

【００２３】この方法では、必然的に、書き込みスピー
ドはワード線に連なる最も書き込みスピードの遅いメモ
リセルにより決定される。最も遅いメモリセルに対して
速く書き込みを行うには、書き込みパルス電圧を高くす
るか、書き込みパルス幅を長くして、書き込みから検証
までのサイクル数を少なくするといった方法が考えられ
る。しかし、このようにすると、書き込みの速いメモリ
セルが一発の書き込みパルスでしきい値電圧Ｖthが最大
許容値より高く設定されてしまう可能性が生じてくるの
で、書き込みパルスの電圧値および幅の設定に自ずと制
約がある。また、先に指摘したように、しきい値の変化
量は電圧印加時間の対数に対して直線的に変化するの
で、書き込みが進むにつれてしきい値変化量は小さくな
り、書き込み時間が長くなる。

【００２４】ＩＳＰＰ法は、このような課題を克服し、
書き込みの速いメモリセルと遅いメモリセルの両方に対
して好適な書き込みパルスを印加し、過剰書き込みを防
止しながら書き込みスピードの向上を図る一手法として
提案されたものである。図１１に示し先に記述したよう
に、ＩＳＰＰ法は、パルスの電圧レベルを次第に同じ幅
（ステップアップ幅）だけ上げていく方法である。この
方法によれば、書き込みの速いメモリセルは、初期の書
き込みパルス電圧の低い間に書き込まれるので、過剰に
書き込まれることが防止できる。また、遅いメモリセル
に対しては、同じステップ幅で漸増する書き込みパルス
を印加し続けることにより、しきい値の飽和を有効に防
止し、より速く書き込みを完了させることが可能とな
る。しかし、先に指摘したように、ＩＳＰＰ法では、書
き込み又は消去の高速性と高精度化（狭いの許容範囲内
にしきい値を精度よく収束させる）との両立が困難であ
った。

【００２５】つぎに、本実施形態における電圧レベル制
御及びそのための回路ついて説明する。図３は、本実施
形態において書き込みパルスによる書き込み特性を例示
するグラフである。本例は、最大５回でプログラムを完
了させる場合である。

【００２６】図３に示すように、書き込み初期には大き
なステップアップ幅でパルス電圧を増加させ、書き込み
が進むにつれてステップアップ幅を漸減させてゆく。よ
り具体的には、１回目のパルス電圧Ｖ1 ，２回目のパル
ス電圧Ｖ2 ，…，５回目のパルス電圧Ｖ5 と電圧値を漸
増させてゆく際、そのステップアップ幅をΔＶ2,ΔＶ3,
…, ΔＶ5 とすると、ΔＶ2 ＞ΔＶ3 ＞ΔＶ4 ＞ΔＶ5
の関係を満たすように、パルスの電圧レベルが制御され
ている。図４には、このプログラムパルスのステップア
ップ幅推移を、従来のＩＳＰＰ法（ステップアップ幅が
一定）と比較して示している。

【００２７】ワード線単位でメモリセルのしきい値を変
化させる場合、このように電圧レベルが制御された複数
のパルス印加としきい値の検証(Verify)を交互に繰り返
すことよって、書き込みが速いセルは比較的に初期段階
で所望のしきい値レベルに達して書き込みが禁止され、
最も書き込みが遅いセルは、最大５回のパルス印加で所
望のしきい値レベルに達することになる。

【００２８】図５（ａ）は、同一ワード線に連なるメモ
リセルのうち、４回目のパルス印加で所望のしきい値に
達したメモリセルのしきい値推移をグラフ化したもので
ある。また、図５（ｂ）はしきい値の目標値への到達点
付近の拡大図である。しきい値の変化は、先に図３に示
すプログラム電圧に連動している。すなわち、１回目の
パルス電圧Ｖ1 に順次ステップアップ幅ΔＶ2,ΔＶ3,
…, ΔＶ5 を累積加算していった電圧レベルによるしき
い値の変化幅を、それぞれΔＶth2,ΔＶth3,…, ΔＶth
5 とすると、これらしきい値の変化幅は、プログラムパ
ルス電圧のステップアップ幅と同様に、ΔＶth2 ＞ΔＶ
th3 ＞ΔＶth4 ＞ΔＶth5 の関係を満たす。このしきい
値の変化幅は、図５（ｂ）に拡大して示すように、目標
Ｖthの到達点付近では従来に比べ小さなものとなる。す
なわち、本発明による目標Ｖthからの超過量ΔＶthは、
従来のＩＳＰＰ法による超過量ΔＶth’よりかなり小さ
なものとなる。このため、本実施形態のプログラム電圧
のレベル制御によって、所定の許容範囲内にしきい値を
精度よく収束させることが可能となる。

【００２９】図６は、本実施形態におけるメモリアレイ
に併設された書き込み回路の一構成例を示すブロック図
である。図６に示すように、本例の書き込み回路は、昇
圧回路２０、パルス発生回路３０、パルス電圧調整回路
４０およびデコーダ５０により構成されている。昇圧回
路２０は、電源電圧Ｖ_CCを動作電源電圧として、電源電
圧Ｖ_CCから高電圧Ｖ_BSTを生成し、パルス電圧調整回路
４０に供給する回路である。パルス発生回路３０は、入
力するクロック信号ＣＬＫから所定周期ずつ遅れた５パ
ルスを１書き込みサイクルごとに繰り返すパルス信号Ｓ
p を生成し、これをパルス電圧調整回路４０に供給する
回路である。パルス電圧調整回路４０は、本発明のレベ
ル調整回路に該当し、パルス発生回路３０からのパルス
信号Ｓp に対し、電圧レベルの調整を行う回路である。
すなわち、パルス電圧調整回路４０は、一定電圧レベル
のパルス信号Ｓp から、図３に示すように複数の漸増パ
ルスからなり、且つ、そのステップアップ幅が漸減する
書き込み信号（書き込みパルスＳpgmk(k=1,2, …, 5)）
を生成し、デコーダ５０に出力する回路である。デコー
ダ５０は、外部から入力されたアドレス信号ＡＤＲに応
じて、メモリアレイに接続された前記複数のワード線Ｗ
Ｌ1,ＷＬ2,…, ＷＬn の内一つを選択し、選択したワー
ド線にパルス電圧調整回路４０からの書き込みパルスＳ
pgmkを印加する回路である。

【００３０】このように構成された書き込み回路によ
り、所定の電圧レベルを有する書き込みパルスＳpgmkが
生成され、アドレス信号ＡＤＲにより選択したワード線
に当該パルスＳpgmkが印加されるので、当該ワード線に
接続されているメモリセルに対して書き込みが行われ
る。

【００３１】書き込み開始後、まず、図６に示す書き込
み回路によって最初に電圧レベルＶ1 の書き込みパルス
Ｓpgm1が所定のワード線に印加される。１回目の書き込
み後、図示せぬ検証回路が、所定の検証時間内に、１回
目のパルス印加により上昇したメモリセルのしきい値Ｖ
thを検出し、所定の書き込みレベルに達したか否かを判
定する。しきい値Ｖthが所定の書き込みレベルに達した
と判定されたメモリセルに対しては、図示せぬ書き込み
禁止回路が、これ以後、当該メモリセルへの書き込みを
禁止する。しきい値Ｖthが所定の書き込みレベルに達し
ていないメモリセルについては、引き続き２回目の書き
込みが行われる。

【００３２】２回目の書き込みでは、図３に示すよう
に、電圧レベルＶ1 よりステップアップ幅ΔＶ2 だけ大
きい電圧に設定されている書き込みパルスＳpgm2が用い
られる。そして、２回目の書き込み後、１回目と同様に
所定の検証時間内に、メモリセルのしきい値Ｖthを検出
し、所定の書き込みレベルに達したか否かを判定する。
ここでも、しきい値Ｖthが所定の書き込みレベルに達し
たメモリセルに対し以後の書き込みが禁止され、他のメ
モリセルについては、引き続き書き込みが行われる。

【００３３】この後も同様にして、３回目〜５回目の書
き込みが繰り返されるが、当該ワード線に連なる全ての
メモリセルのしきい値Ｖthが所定の書き込みレベルに達
した場合は、その時点で書き込み動作が終了する。この
書き込み動作が、他のワード線単位（ワード線に連なる
メモリセル群）についても同様に繰り返されることによ
って、メモリアレイの書き込みが全て終了することとな
る。

【００３４】本実施形態のＮＡＮＤ型フラッシュメモリ
では、書き込み信号を構成する複数のパルスに対し、電
圧レベルが漸増し、且つ、そのステップアップ幅が次第
に小さくなるように電圧レベルを調整するパルス電圧調
整回路４０を有する。このパルス電圧調整回路４０の働
きで、パルスによる書き込みの電圧レベルが漸増するこ
とによって、従来のＩＳＰＰ法と同様にしきい値の飽和
を有効に防止できる。しかも、この漸増パルスのステッ
プアップ幅が徐々に小さくなることから、例えば多値化
されてしきい値の許容範囲が小さい場合であっても、こ
の許容範囲内へしきい値を確実に収束させることができ
るといった利点がある。

【００３５】第２実施形態本実施形態は、先に記述したステップアッププログラミ
ング法の改良に関する。

【００３６】先の第１実施形態では、書き込み信号がパ
ルス列からなり、そのパルス電圧を調整して書き込みの
高速性と高精度化の両立を図るものであった。これに対
し、本実施形態では、書き込み信号のプログラム電圧を
段階的に変えていく点が異なるに過ぎない。このため、
本実施形態においても、図１および図２に一部例示し、
先に説明したメモリアレイの構造はそのまま適用され
る。また、ワード線ごとの書き込み動作の手順も、第１
実施形態と基本的に変わらない。

【００３７】図７は、本実施形態における書き込み回路
の要部構成を示すブロック図である。この書き込み回路
は、第１実施形態と同様に、昇圧回路２０およびデコー
ダ５０を有する。この書き込み回路は、第１実施形態の
パルス電圧調整回路４０がレベル調整回路６０に置き替
えられ、また前記したパルス発生回路３０が省略され
て、新たに比較回路７０が追加されている。レベル調整
回路６０は、昇圧回路２０で昇圧された高電圧Ｖ_BSTの
レベルを段階的に変化させる回路である。比較回路７０
は、このレベル調整後のプログラム電圧が所望の値にな
っているか否かを検出する回路である。この検出方法に
限定はないが、本例では、プログラム電圧に比例した電
圧値Ｖdiv が比較回路７０の一方入力に接続され、これ
が比較回路の他方入力からの基準電圧Ｖref と比較さ
れ、その比較結果に応じて昇圧回路２０の昇圧量を制御
する構成をとっている。

【００３８】図８は、レベル調整回路の具体的構成を示
す回路図である。この回路では、昇圧回路２０からの高
電圧Ｖ_BSTをそのままプログラム電圧Ｖpgm として出力
するが、このプログラム電圧Ｖpgm の調整を、プログラ
ム電圧Ｖpgm と接地電位との間に接続された抵抗の分圧
Ｖdiv を変えて、これを比較回路７０でモニタし、その
結果から昇圧回路２０に帰還をかけ、高電圧Ｖ_BSTを変
化させることにより達成するものである。具体的には、
高電圧Ｖ_BST（プログラム電圧Ｖpgmk(k=1,2, …,9) ）
と接地電位との間に、抵抗Ｒm,Ｒn,Ｒ9 〜Ｒ1 およびト
ランジスタＳＴが直列接続されている。この抵抗Ｒm と
抵抗Ｒn の接続ノードからは、可変分圧Ｖdiv が取り出
されている。また、他の抵抗同士の接続ノードには、接
地電位との短絡をスイッチする短絡用トランジスＴ9,Ｔ
8,…, Ｔ1 が個々に接続されている。すわわち、短絡用
トランジスＴ9,Ｔ8,…, Ｔ1 のドレインが対応する抵抗
同士の接続ノードに接続され、ソースが共通化されて抵
抗Ｒ1 と選択トランジスタＳＴの接続ノードに接続され
ている。短絡用トランジスＴ9,Ｔ8,…, Ｔ1 のゲート
は、それぞれ分圧比を決定する選択信号ＳＥ9,ＳＥ8,
…, ＳＥ1 が入力可能に結線されている。また、トラン
ジスタＳＴのゲートは、書き込み許可信号Ｗが入力可能
に結線されている。

【００３９】この抵抗分割形のレベル調整回路４０は、
ステップアップ幅の調整が９段階、初期レベルを含める
と１０段階の電圧レベル調整が可能である。図９（ａ）
は、このレベル調整回路においてステップアップ幅を
０．１Ｖずつ漸減させたときのプログラム電圧と、それ
を実現する回路中の分圧抵抗値とを示す表である。ここ
で、抵抗Ｒm が２ＭΩ，分圧値Ｖdiv が１．５Ｖの場合
に、プログラム電圧の最大値Ｖpgm(max)を２０Ｖとする
には、抵抗Ｒn を１６２ｋΩとする。また、最初のプロ
グラム電圧Ｖpgm1は１５．５Ｖである。なお、参考のた
め、従来のステップアッププログラミング法で、プログ
ラム電圧のステップアップ幅が０．５Ｖと一定な場合の
プログラム電圧と分圧抵抗値を、図９（ｂ）の表に示
す。

【００４０】図１０は、図９（ａ）にしたがって漸増す
るプログラム電圧の推移を示すグラフである。書き込み
開始後、まず、図７に示す書き込み回路において、昇圧
回路２０が電源電圧Ｖ_CCから高電圧Ｖ_BSTを生成し、書
き込み許可信号Ｗがレベル調整回路６０に入力される
と、その各抵抗値, 比較回路７０の基準電圧Ｖref 等に
より高電圧Ｖ_BSTが最初のプログラム電圧Ｖpgm1の値
（１５．５Ｖ）に固定される。このＶpgm1による１回目
の書き込み後、第１実施形態と同様、図示せぬ検証回路
によって所定の検証時間内にメモリセルのしきい値Ｖth
の検証が行われ、書き込み禁止回路によって所定の書き
込みレベルに達したメモリセルに対し書き込み禁止が設
定される。

【００４１】続いて、選択信号ＳＥ1 がレベル調整回路
６０に入力されると、短絡用トランジスタＴ1 がオンし
抵抗Ｒ1 が短絡されるため、それだけ分圧抵抗が下が
る。分圧抵抗低下にともなって分圧値Ｖdiv も低下する
が、その低下が比較回路７０により検出され、もとの
１．５Ｖを維持すべく昇圧回路２０に帰還がかかり、昇
圧回路２０が再び昇圧を開始する。この結果、プログラ
ム電圧が０．９Ｖだけ上昇し１６．４Ｖ (Ｖpgm2) に推
移し、２回目の書き込みが行われる。２回目の書き込み
後、１回目と同様にしきい値Ｖthの検証、書き込み禁止
の設定がなされる。

【００４２】同様にして、３回目〜１０回目の書き込み
が、しきい値Ｖthの検証と書き込み禁止の設定をともな
いながら実行される。その間、選択信号ＳＥ2 〜ＳＥ9
がそれぞれレベル調整回路６０に順次入力されることに
よって、抵抗Ｒ2 〜抵抗Ｒ9が順次短絡し、分圧抵抗が
漸減する。しかも、図９（ａ）に表示されるように、そ
の分圧抵抗の減少幅がプログラム回数が進むにつれて次
第に小さくなる。この結果、図１０に示すごとく、電圧
値自体は漸増するが、そのステップアップ幅が漸減する
プログラム電圧が得られ、これが３回目〜１０回目の書
き込みに用いられる。なお、本実施形態においても、第
１実施形態と同様に、当該ワード線に連なる全てのメモ
リセルのしきい値Ｖthが所定の書き込みレベルに達した
場合は、その時点で書き込み動作が終了する。

【００４３】本実施形態のＮＡＮＤ型フラッシュメモリ
も、第１実施形態と同様な効果、即ち高速性と高精度化
の両立が容易であるといった利点を有する。

【００４４】なお、上述した第１および第２の実施形態
では、ＮＡＮＤ型フラッシュメモリを例としたが、これ
に限定されないことは言うまでもない。また、書き込み
電圧（プログラム電圧）のレベル制御を中心に書き込み
動作の説明を行ったが、本発明は、消去電圧のレベル制
御（及び消去動作）についても同様に適用される。

【００４５】

【発明の効果】以上説明してきたように、本発明に係る
不揮発性半導体記憶装置によれば、書き込み又は消去信
号の複数の電圧レベルを漸増させるレベル調整回路を有
することから、従来のプログラミング法と同様にしきい
値電圧の飽和を有効に防止でき、この結果、高速に書き
込み又は消去ができる。しかも、このレベル調整回路
は、電圧レベルをステップアップ幅が次第に小さくする
ように調整することから、例えば多値化されてしきい値
電圧の許容範囲が小さい場合であっても、この許容範囲
内へしきい値電圧を確実に収束させることができ、高精
度な書き込み又は消去が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュ
メモリのメモリアレイの構成単位を示す回路図である。

【図２】図１の各メモリトランジスタの構造を示す断面
図である。

【図３】本発明の第１実施形態において、書き込みパル
スによる書き込み特性を例示するグラフである。

【図４】プログラムパルスのステップアップ幅推移を、
従来のＩＳＰＰ法（ステップアップ幅が一定）と比較し
て示す図である。

【図５】図５（ａ）は、同一ワード線に連なるメモリセ
ルのうち、４回目のパルス印加で所望のしきい値に達し
たメモリセルのしきい値推移をグラフ化したものであ
る。図５（ｂ）は、図５（ａ）のしきい値の目標値への
到達点付近の拡大図である。

【図６】本発明の第１実施形態において、メモリアレイ
に併設された書き込み回路の要部構成例を示すブロック
図である。

【図７】本発明の第２実施形態において、メモリアレイ
に併設された書き込み回路の要部構成例を示すブロック
図である。

【図８】図７におけるレベル調整回路の具体的構成を示
す回路図である。

【図９】図９（ａ）は、図８のレベル調整回路において
ステップアップ幅を０．１Ｖずつ漸減させたときのプロ
グラム電圧と、それを実現する回路中の分圧抵抗値とを
示す表である。図９（ｂ）は、従来のステップアッププ
ログラミング法で、プログラム電圧のステップアップ幅
が０．５Ｖと一定な場合のプログラム電圧と分圧抵抗値
を示す表である。

【図１０】図９（ａ）の表にしたがって漸増するプログ
ラム電圧の推移を示すグラフである。

【図１１】従来のＩＳＰＰ法においてプログラム信号を
構成するパルス列の電圧変化をグラフ化したものであ
る。

【図１２】図１１のパルス列の印加にともなうしきい値
の推移を示すグラフである。

【図１３】従来のＩＳＰＰ法において、ステップアップ
電圧幅を変えたときのプログラム回数の相違を示す図で
ある。

【符号の説明】

１…半導体基板、１ａ…チャネル形成領域、２…ソース
不純物領域、４…ドレイン不純物領域、６…フローティ
ングゲート、８…コントロールゲート、１０…ゲート絶
縁膜、１２…インターポリ絶縁膜、２０…昇圧回路、３
０…パルス発生回路、４０…パルス電圧調整回路（レベ
ル調整回路）、５０…デコーダ、６０…レベル調整回
路、７０…比較回路。

Claims

【特許請求の範囲】

【請求項１】複数の電圧レベルを有する書き込み又は消
去信号の制御電極への印加に応じて、制御電極下方の電
荷蓄積層に対して電荷の授受が行われ、当該電荷蓄積層
の蓄積電荷量に応じて情報を記憶する記憶素子を有する
不揮発性半導体記憶装置であって、前記書き込み又は消去信号を、その電圧レベルが所定の
時間おきに漸増し、かつ当該電圧レベルの増加幅が次第
に小さくなるように電圧レベルを制御をしながら出力す
るレベル調整回路を有する不揮発性半導体記憶装置。
【請求項２】前記レベル調整回路は、前記電圧レベルの
制御を所定の単位時間ごとに行う請求項１に記載の不揮
発性半導体記憶装置。
【請求項３】前記書き込み又は消去信号は、所定の単位
時間ごとの複数のパルスから構成されている請求項１に
記載の不揮発性半導体記憶装置。
【請求項４】前記電圧レベルが変化するごとに、前記蓄
積電荷量に応じて変化する前記記憶素子のしきい値電圧
を検出し、当該しきい値電圧が所定レベルに達している
か否かを検証する検証回路を更に有する請求項１に記載
の不揮発性半導体記憶装置。
【請求項５】前記検証回路は、前記検出および検証を前
記所定の単位時間ごとに行う請求項４に記載の不揮発性
半導体記憶装置。
【請求項６】前記検証回路は、前記検出および検証を、
メモリアレイを構成する所定のブロック内で前記記憶素
子ごとに行う請求項４に記載の不揮発性半導体記憶装
置。
【請求項７】前記検証回路が前記記憶素子のしきい値電
圧が前記所定レベルに達したと判断したときに、これ以
降の前記しきい値電圧の調整を禁止する書き込み禁止回
路を更に有する請求項４に記載の不揮発性半導体記憶装
置。