CN100338775C - 在单个存储单元中存储多值数据的非易失性半导体存储器 - Google Patents

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Abstract

本发明的非易失性半导体存储器具备可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入存储单元的写入电路,对存储单元供给写入电压Vpgm和写入控制电压VBL来对存储单元进行写入,如果存储单元达到了第1写入状态,则改变写入控制电压VBL的值来对存储单元进行写入,如果存储单元达到了第2写入状态,则将写入控制电压VBL的值改变为Vdd来禁止对存储单元M的写入。

Description

在单个存储单元中存储多值数据的非易失性半导体存储器

(一)技术领域本发明涉及可对数据进行电改写的非易失性半导体存储器,特别是涉及使1个存储单元存储2值以上的多值数据的多值Flash(闪速)存储器。

(二)背景技术在Flash存储器中,通过进行数据的擦除、写入来改变存储单元晶体管的浮置栅的蓄积电荷量,由此改变阈值,来存储数据。例如,使负的阈值与“1”数据相对应,使正的阈值与“0”数据相对应。

近年来,为了降低位(bit)的单价或为了增加存储容量,开发了使1个存储单元存储多位数据的多值Flash存储器。在使1个存储单元存储2位数据的Flash存储器中,该存储单元对应于数据具有4个阈值带。

通过高精度地控制存储单元的阈值,可得到可靠性高的器件。为了高精度地进行阈值控制,例如在文献“Fast and Accurate ProgrammingMethod for Multi-level NAND EEPROMs(对于多电平NAND EEPROMs的快速和精确的编程方法),pp129-130,Digest of 1995 Symposium onVLSI Technology”中提出了一边以一定的比例提高写入电压Vpgm、一边进行数据写入的方法。

在该文献中记载的方法中,通过例如一边以0.2V/10μsec的比例提高写入电压Vpgm一边写入写入电压Vpgm,从原理上讲可将1个阈值分布宽度控制为0.2V。通常将写入电压Vpgm分割为多个写入脉冲,以一定的比例使各脉冲的电压Vpgm阶梯状地上升。由此,可得到同等的效果。在对存储单元施加各脉冲后确认阈值,如果达到了规定的校验电平,则结束写入。

另一方面,加工尺寸的微细化也正在得到进展。因此,存储单元间的距离缩短了,即使在多值Flash存储器中,也引起了各种各样的问题。即,随着微细化的进展,浮置栅间的距离缩短,引起了以下那样的问题。

考虑2个相邻的存储单元A和B。首先,假定同时都擦除2个存储单元,分别使其具有-3V的阈值。先写入A存储单元的数据。由此,使其阈值例如成为0.5V~1V。其后,对B存储单元写入不同的数据。如果使B存储单元的阈值例如为1.5V~2V,则由于浮置栅间相互的电容耦合,A存储单元的浮置栅的电位下降,其阈值上升。例如上升到1V~1.5V。

在本例中,原来A与B存储单元的阈值差(读出容限)最小应为0.5V。但是,由于浮置栅间相互的电容耦合,缩小为0V。即,区别不同的数据用的阈值差缩小,读出容限消失。

使用图1A~图1C,说明如上所述预先写入了数据的存储单元的阈值受到相对于其它存储单元的写入影响而变化的情况。

图1A示出了对于擦除后的某个存储单元进行了写入后的浮置栅FG1的电荷的状况。在进行了写入后的浮置栅FG1中蓄积了电子。在图中,用「-」的记号示出了电子。其后,对于具有位于其两侧的浮置栅FG2、FG3的其它的存储单元进行写入。于是,如图1B中所示,在开始被写入了的存储单元的浮置栅FG1中引起变化。由于邻接的浮置栅FG2、FG3间的电容耦合,开始被写入了的存储单元的电位下降,如图1B中所示,阈值上升。其结果,具有浮置栅FG1的存储单元的阈值的分布变宽。再有,在图1A、1B中,WL是对于具有浮置栅FG1、FG2、FG3的存储单元共同地设置的字线(控制栅)。

对于这样的问题,使阈值分布宽度变窄的技术在今后是非常重要的。

为了避免这样的问题,可考虑减少写入电压Vpgm的递升量Dvpgm。例如,通过使递升量Dvpgm从0.5V减少为0.1V,阈值分布宽度从0.5V减少为0.1V,读出容限增加0.4V。

但是,通过使递升量成为原来的1/5,必须使写入脉冲的数目为原来的5倍,新产生了写入时间为原来的5倍的问题。

这样,在以往,如果打算确保读出容限来提高可靠性,则存在写入时间增加的问题。

(三)发明内容本发明是考虑了上述这样的情况而进行的,其目的在于提供既抑制写入时间的增加、又缩短阈值分布宽度、可靠性高的非易失性半导体存储器。

按照本发明的第1方面,提供了下述的非易失性半导体存储器,该非易失性半导体存储器包括:可对数据进行电改写的1个非易失性半导体存储单元;以及写入电路,该写入电路是将数据写入上述存储单元中的写入电路,对上述存储单元供给写入电压和写入控制电压来对上述存储单元进行第1阶段的写入,如果第1阶段的写入结束,则改变上述写入控制电压的供给状态来对上述存储单元进行第2阶段的写入,如果上述第2阶段的写入结束,则再改变上述写入控制电压的供给状态来禁止上述存储单元的写入。

按照本发明的第2方面,提供了下述的非易失性半导体存储器,该非易失性半导体存储器包括:多个分别可对数据进行电改写的非易失性半导体存储单元;共同地连接到上述多个存储单元上的多条字线;分别连接到上述多个存储单元上的多条位线;以及将数据写入上述多个存储单元中的写入电路,上述写入电路具有分别与上述多条位线对应设置的用于存储第1和第2控制数据的数据存储电路,上述写入电路根据应写入对应的存储单元中的数据,在上述数据存储电路中设定第1控制数据,在对上述字线供给写入电压的同时,作为上述第1控制数据,对与存储了写入所必要的数据的上述数据存储电路对应的位线供给写入控制电压,对对应的存储单元进行写入,在与进行了写入的上述存储单元中达到了第1写入状态的存储单元对应的上述数据存储电路中设定了表示第1写入状态已结束的数据作为上述第2控制数据后,改变上述写入控制电压的供给状态,对达到了上述第1写入状态的上述存储单元进行写入,在与进行了写入的上述存储单元中达到了第2写入状态的存储单元对应的上述数据存储电路中设定了表示第2写入状态已结束的数据作为上述第1控制数据后,再改变上述写入控制电压的供给状态,禁止达到了上述第2写入状态的上述存储单元的写入。

按照本发明的第3方面,提供了下述的非易失性半导体存储器,该非易失性半导体存储器包括:可对数据进行电改写的1个非易失性半导体存储单元;以及写入电路,该写入电路是将数据写入上述存储单元中的写入电路,对上述存储单元供给其值依次增加的写入电压和具有第1有效电压的写入控制电压来对上述存储单元进行第1阶段的写入,如果第1阶段的写入结束,则将上述写入控制电压的值改变为与上述第1有效电压不同的第2有效电压来对上述存储单元进行第2阶段的写入,如果上述第2阶段的写入结束,则禁止上述存储单元的写入。

在以下的描述中将陈述本发明的附加的目的和优点,这些目的和优点的一部分根据描述是显而易见的,或可从本发明的实践中认识到。利用特别是在以下指出的手段和组合可实现和获得本发明的目的和优点。

(四)附图说明以下所包括的并构成本说明书的一部分的附图说明了本发明的目前的优选实施例,与已给出的一般性的描述和以下给出的优选实施例的详细描述一起,起到说明本发明的原理的作用。

图1A~图1C是示出说明现有的问题的剖面图和阈值的分布状态的图。

图2是示出与本发明的第1实施例有关的Flash存储器的整体结构的框图。

图3A是示出图2中的存储单元阵列的内部结构的框图。

图3B是图3A的各块内设置的NAND型存储单元的电路图。

图4是示出图2中的存储单元阵列的列方向的元件结构的剖面图。

图5A和图5B是示出图2中的存储单元阵列的行方向的元件结构的剖面图。

图6是抽出图2中的列控制电路的主要部分的结构来示出的框图。

图7是示出与第1实施例有关的多值Flash存储器的多值数据与存储单元阈值之间关系的图。

图8是示出现有的写入方法和阈值的变化状态的图。

图9是示出与第1实施例有关的多值Flash存储器中数据的写入方法和阈值的变化状态的图。

图10是示出对第1实施例中的同一存储单元的高位页数据的写入方法和阈值的变化状态的图。

图11是示出在第1实施例中对1个存储单元写入低位页的数据时各部分的信号波形的图。

图12是示出对第1实施例中的1个存储单元的低位页的数据写入时的控制算法的图。

图13是示出对第1实施例中的1个存储单元的高位页的数据写入时的控制算法的图。

图14是示出第1实施例中控制块内的写入顺序用的控制算法的图。

图15是示出第1实施例中进行存储单元的低位页的数据的读出时的控制算法的图。

图16是示出第1实施例中进行存储单元的高位页的数据的读出时的控制算法的图。

图17A是第1实施例的写入阶段的信号波形图。

图17B是第2实施例的写入阶段的信号波形图。

图18是示出在第3实施例中写入1个存储单元数据时的各部分的信号波形图。

(五)具体实施方式以下,参照附图,利用实施例来说明本发明。

图2是示出与本发明的第1实施例有关的Flash存储器的整体结构的框图。

在存储单元阵列1内设置了多个Flash存储单元、多条位线和字线。多个Flash存储单元被配置成矩阵状。

列控制电路2和行控制电路3与存储单元阵列1邻接地被设置。上述列控制电路2控制存储单元阵列1内的位线,进行存储单元的数据擦除、对存储单元的数据写入、进而,进行来自存储单元的数据读出。

上述行控制电路3选择存储单元阵列1内的字线,供给在擦除、写入和读出中所必要的电压。

此外,设置了控制存储单元阵列1中源线的源线控制电路4和控制形成存储单元阵列1的p型阱的P阱控制电路5。

数据输入输出缓冲器6经外部I/O线连接到主机上。该数据输入输出缓冲器6进行写入数据的接受、读出数据的输出、地址数据或指令数据的接受。将由数据输入输出缓冲器6接受的写入数据发送到列控制电路2。此外,数据输入输出缓冲器6接受从列控制电路2已读出的数据。

为了进行存储单元阵列1内的存储单元的选择,将来自外部的地址数据经状态机8发送给列控制电路2和行控制电路3。

此外,将来自主机的指令数据发送给指令接口7。指令接口7接受来自主机的控制信号,判断输入到数据输入输出缓冲器6中的数据是写入数据、还是指令数据、还是地址数据,如果是指令数据,则作为所接受的指令信号传送给状态机8。

状态机8进行Flash存储器整体的管理,接受来自主机的指令,进行写入、擦除的各工作和数据的输入输出管理。再有,在状态机8内设置了对对于各存储单元的数据的写入次数进行计数用的写入计数器PC。

图3A是示出图2中的存储单元阵列1的内部结构的框图。将存储单元阵列1内的多个存储单元分割为多个块BLOCK0~BLOCK1023。块是擦除的最小单位。在各块BLOCKi(i=0~1023)内,如图3B中所示,分别设置了8512个NAND型存储单元。

在该例中,在各NAND型存储单元中设置了串联连接的4个存储单元M,其一端经共同地连接到选择栅线SGDi上的选择门S1连接到位线BLe或Blo上,另一端经共同地连接到选择栅线SGSi上的选择门S2连接到共同源线C-source上。

各自的存储单元M分别具有控制栅、浮置栅、源和漏,各4个存储单元M的控制栅共同地连接到字线WL0i~WL3i中对应的字线上。

对从0算起第偶数条位线BLe和第奇数条位线BLo互相独立地进行数据的写入和读出。对其控制栅连接到1条字线WL上的8512个存储单元中的连接到第偶数条位线BLe上的4256个存储单元同时进行数据的写入和读出。

在各存储单元分别存储1位(bit)数据的情况下,在4256个存储单元中被存储的4256位数据构成页这样的单位。在1个存储单元存储2位数据的情况下,4256个存储单元存储2页部分的数据。用连接到第奇数条位线BLo上的4256个存储单元构成另外2页,对于同一页内的存储单元,同时进行数据的写入和读出。

图4是示出图2中的存储单元阵列的列方向的元件结构的剖面图。在p型衬底10上形成n型阱11,在n型阱11内形成p型阱12。由用n型扩散层13形成的源、漏、源和漏间的沟道区上经隧道氧化膜设置的浮置栅FG、经绝缘膜在该浮置栅FG上设置的作为字线WL的控制栅CG构成了各存储单元M。

由用n型扩散层13形成的源、漏和被层叠的2重结构的选择栅线SG分别构成了各选择门S1、S2。字线WL和选择栅线SG都连接到图2中的行控制电路3上,由来自行控制电路3的输出信号进行控制。

由4个存储单元M和选择门S1、S2构成的NAND型存储单元的一端经接触孔CB1连接到第1层金属布线层M0上。该金属布线层M0经通孔V1连接到作为位线BL的第2层金属布线层M1上。位线BL连接到图2中的列控制电路2上。NAND型存储单元的另一端经接触孔CB2连接到作为共同源线C-source的第1层金属布线层M2上。共同源线C-source连接到图2中的源线控制电路4上。

在n型阱11的表面上形成n型扩散层14,在p型阱12的表面上形成p型扩散层15,n型扩散层14和p型扩散层15经接触孔CB3、CB4共同连接到作为阱线C-p-well的第1层金属布线层M3上。阱线C-p-well连接到图2中的P阱控制电路5上。

图5A和图5B是示出图2中的存储单元阵列的行方向的元件结构的剖面图。如图5A、图5B中所示,利用元件隔离STI互相隔离了各存储单元。

如图5A中所示,在各存储单元中,经隧道氧化膜16在沟道区上层叠了浮置栅FG。在浮置栅FG上经由ONO膜构成的绝缘膜17,层叠了字线WL。

如图5B中所示,将选择栅线SG作成了2重结构。而且,将上下选择栅线SG连接到存储单元阵列1的每端或一定数目的位线上。

图6抽出图2中的列控制电路的主要部分的结构来示出。

在列控制电路2中,在由同一列编号的第偶数条位线BLe和第奇数条位线BLo构成的每2条位线中分别设置了数据存储电路20。此外,在列控制电路2中,与上述各数据存储电路20对应地设置了对存储单元写入数据而且从存储单元读出数据的读出放大器。

在上述数据存储电路20与第偶数条位线BLe之间连接了列选择用的n沟道MOS晶体管Qn1,在与第奇数条位线BLo之间连接了列选择用的n沟道MOS晶体管Qn2。

连接到各数据存储电路20上的第偶数条和第奇数条位线BLe、Blo的某一方被选择并被连接到数据存储电路20上,为了数据写入或读出而被控制。即,在信号EVENBL为高电平、信号ODDBL为低电平时,MOS晶体管Qn1导通,第偶数条位线BLe被选择,该位线BLe连接到数据存储电路20上。在信号EVENBL为低电平、信号ODDBL为高电平时,MOS晶体管Qn2导通,第奇数条位线BLo被选择,该位线BLo连接到数据存储电路20上。再有,将上述信号EVENBL共同地供给连接到第偶数条位线BLe上的全部列选择用的n沟道MOS晶体管上,将上述信号ODDBL共同地供给连接到第奇数条位线BLo上的全部列选择用的n沟道MOS晶体管上。再有,关于非选择的位线BL,由未图示的其它电路来控制。

在上述各数据存储电路20内设置了3个二进制数据存储部DS1、DS2、DS3。数据存储部DS1经内部的数据输入输出线(I/O线)与数据输入输出缓冲器6连接,存储从外部已输入的写入数据或对外部输出的读出数据。数据存储部DS2存储在写入后确认存储单元的阈值(写入校验)时的检测结果。数据存储部DS3在写入和读出时暂时地存储存储单元的数据。

图7是示出与第1实施例有关的多值Flash存储器的多值数据与存储单元阈值之间关系的图。

其次,参照图7,说明由上述结构构成的多值Flash存储器的工作。再有,在本例中,说明在1个存储单元中存储2位、即4值数据的情况。作为该2位数据,“11”、“10”、“01”、“00”是其全部。该2位属于不同的行地址(不同的页)。

此外,上述4值数据作为阈值的差别存储在存储单元中,如图7中所示,例如,将阈值为最低的状态(例如阈值电压为负的状态)定为数据“11”,将阈值为第2低的状态(例如阈值电压为正的状态)定为数据“10”,将阈值为第3低的状态(例如阈值电压为正的状态)定为数据“01”,将阈值为最高的状态(例如阈值电压为正的状态)定为数据“00”。

在擦除后,使存储单元的数据为“11”。如果对该存储单元低位页的写入数据为“0”,则利用写入从“11”的状态转移到“10”。在“1”数据写入的情况下,维持原来的“11”。

其次,写入高位页的数据。如果写入数据为“1”,则按原样维持“11”或“10”的状态。如果写入数据为“0”,则“11”的状态转移到“01”,“10”的状态转移到“00”。

在写入工作中,从进行了写入的存储单元读出数据,进行检验是否充分地进行了写入的所谓写入校验。

关于由读出放大器得到的读出数据,如果阈值为0V以下,则被认为是“11”,如果阈值为0V以上至1V以下,则被认为是“10”,如果阈值为1V以上至2V以下,则被认为是“01”,如果阈值为2V以上,则被认为是“00”。

这样,为了使1个存储单元存储2位数据,使用4值阈值。在实际器件中,由于在存储单元的特性中产生离散性,故其阈值也产生了离散性。如果该离散性大,则不能进行数据的区别而读出了错误的数据。

在本实施例的多值Flash存储器中,可如实线所示那样抑制如在图7中用虚线所示那样在现有的多值Flash存储器中产生的阈值的大的离散性。关于这一点,在以后进行说明。

表1示出了与第1实施例有关的多值Flash存储器的擦除、写入、读出、写入校验时的各部分的电压值作为一例。再有,在表1中示出了在写入和读出时选择了字线WL2和第偶数条位线BLe的情况的例子。

表1

(待续)

表1                                                             表1续

在擦除中,对p型阱12(阱线C-p-well)供给20V,对已被选择的块的全部字线WL0供给0V。由此,从块内的全部存储单元M的浮置栅FG放出电子,阈值为负,成为“11”状态。在此,非选择块的字线和位线BL等在电位方面处于浮置状态,但由于与p型阱12的电容耦合的缘故,其电位接近于20V。

以第1阶段、第2阶段和禁止写入的顺序来进行写入。首先,对已被选择的字线WL2供给具有14V~20V的编程电压(写入电压)Vpgm。对非选择的字线中与所选择的存储单元相比配置在位线一侧的存储单元的各字线、例如字线WL3,供给连接了该字线WL3的存储单元导通那样高的电压、例如10V。另一方面,对非选择的字线中与所选择的存储单元相比配置在阱线C-p-well一侧的存储单元的各字线、例如字线WL1,供给连接了该字线WL1的存储单元非导通那样低的电压、例如0V。此外,对已被选择的位线BLe供给0V的电压。于是,对位线BLe供给的0V的电压传递到已被选择的存储单元的漏,而且,由于控制栅CG与浮置栅FG之间电容耦合的缘故,浮置栅FG的电位上升,利用隧道现象使电子经隧道氧化膜(图5A中的隧道氧化膜16)从漏注入到浮置栅FG,阈值高速地上升(第1阶段写入)。在写入时,为了抑制阈值的上升速度,使位线BLe提高到0.4V(第2阶段写入)。为了禁止阈值的上升,使位线BLe的电压成为足够高的电压、例如电源电压Vdd(~3V)(禁止写入)。

通过对已被选择的字线WL2依次供给不同值的读出电压(0V、1V、2V)来进行读出。对非选择的剩下的字线供给非选择的存储单元导通那样电压、例如4.5V。如果选择存储单元的阈值为读出电压以下,则位线BLe与共同源线C-source之间导通,流过电流,位线BLe的电位为比较低的电平L。如果选择存储单元的阈值为读出电压以上,则位线BLe与共同源线C-source之间成为非导通,位线BLe的电位为比较高的电平H。为了检测出是否比存储单元为“10”状态的阈值高,使读出电压例如为0V,进行读出(“10”读出)。为了检测出是否比存储单元为“01”状态的阈值高,使读出电压例如为1V,进行读出(“01”读出)。此外,为了检测出是否比存储单元为“00”状态的阈值高,使读出电压例如为2V,进行读出(“00”读出)。

为了使“10”状态的存储单元相对于读出电压0V具有0.4V的读出容限,以阈值为0.4V以上的方式进行写入。因此,在写入“10”的情况下,如果利用写入校验检测出存储单元的阈值达到了0.4V,则禁止写入。

在以往,由于只检测出阈值是否达到了0.4V,故如图7中所示,阈值具有宽度较宽的分布。

在本实施例中,检测出阈值是否达到了比目标的阈值稍低一些的电平,利用第2阶段的写入抑制阈值的上升速度。因此,如图7中的实线所示,与以往相比可使阈值的分布宽度变窄。关于其它的“01”、“00”的状态,也是同样的。

通过依次对已被选择的字线WL2供给不同值的校验电压、例如0.2V、0.4V、1.2V、1.4V、2.2V、2.4V来进行写入校验。如果存储单元的阈值为校验电压以下,则位线BLe与共同源线C-source之间导通,位线BLe的电位为比较低的电平L。如果存储单元的阈值为校验电压以上,则位线BLe与共同源线C-source之间成为非导通,位线BLe的电位为比较高的电平H。

在存储单元的目标阈值为0.4V的情况下,为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为0.2V高,使校验电压为0.2V进行写入校验(“10”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值0.4V高,使校验电压为0.4V进行写入校验(“10”第2阶段写入校验)。

在存储单元的目标阈值为1.4V的情况下,为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为1.2V高,使校验电压为1.2V进行写入校验(“01”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值1.4V高,使校验电压为1.4V进行写入校验(“01”第2阶段写入校验)。

在存储单元的目标阈值为2.4V的情况下,为了检测出是否比目标阈值稍低一些的电平的阈值、在本例中例如为2.2V高,使校验电压为2.2V进行写入校验(“00”第1阶段写入校验)。为了检测出存储单元的阈值是否比目标阈值2.4V高,使校验电压为2.4V进行写入校验(“00”第2阶段写入校验)。

图8是示出现有的写入方法和阈值的变化状态的图。图中,白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压),黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页的数据。假定任一个存储单元都在初始状态下被擦除,具有负的阈值。

写入电压Vpgm被分割为多个脉冲,每1个脉冲例如上升0.2V。即,写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。

如果作为写入控制电压的位线BL的电压为0V,则在几个脉冲后,阈值与写入电压Vpgm的电压增加部分相同,以0.2V/脉冲的速度上升。在施加各写入脉冲后,进行写入校验,如果写入校验电压达到了阈值,则使已被检测的存储单元的位线电压为Vdd,在每个存储单元中禁止写入。因而,阈值具有0.2V的分布宽度。

图9是示出与第1实施例有关的多值Flash存储器中的数据的写入方法和阈值的变化状态的图。与图8的情况相同,白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压),黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页中各自列的数据。假定任一个存储单元都在初始状态下被擦除,具有负的阈值。

写入电压Vpgm被分割为多个脉冲,每1个脉冲例如上升0.2V。即,写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。

使作为写入控制电压的位线BL的电压为0V,进行第1阶段写入。然后,在第1阶段写入中,在供给了几个脉冲的写入电压Vpgm后,阈值与写入电压Vpgm的电压增加部分相同,以0.2V/脉冲的速度上升。在每施加了1次写入脉冲后,进行第1阶段写入校验或第2阶段写入校验。

如果阈值达到了第1阶段写入校验电压,则其后将已被检测出的存储单元的位线电压定为0.4V,在每个存储单元中转移到第2阶段写入。如果阈值达到了第2阶段写入校验电压,则将已被检测出的存储单元的位线电压定为Vdd,在每个存储单元中禁止写入。

在成为第2阶段写入后,在几个脉冲之间,将阈值的上升率抑制成比第1阶段写入时的0.2V/脉冲低。即,虽然位线BL的电压、即写入控制电压在第1阶段写入时为0V,但如果成为第2阶段写入,则增加为0.4V。因此,在第2阶段写入中,与第1阶段写入相比,写入变得困难。将第2阶段写入时的阈值的上升率抑制成大致从0V/脉冲至0.05V/脉冲范围的值。即,在第2阶段写入时,阈值至多只具有0.05V的分布宽度。

如果将写入脉冲宽度定为20μsec、将写入校验中所需要的时间定为5μsec,则在以往,写入时间为(20μsec+5μsec)×18脉冲=450μsec。

在以往,为了使0.05V的阈值分布得以实现,由于必须使写入电压Vpgm的电压增加部分Dvpgm为0.05V、即为0.2V的4分之1的值,故写入时间为450μsec×4=1800μsec。

另一方面,按照本实施例,如图9中所示,能以0.2V/脉冲的电压增加部分Dvpgm实现0.05V的阈值分布,其写入时间为(20μsec+5μsec+5μsec)×20脉冲=600μsec。

即,与以往相比,为了实现相同的0.05V的阈值分布所需要的写入时间被缩短为3分之1。

通过将第1阶段写入校验电压定为“10”第1阶段写入校验电压、将第2阶段写入校验电压定为“10”第2阶段写入校验电压,可进行“10”写入。

图10示出了对本实施例中的同一存储单元的高位页数据的写入方法和阈值的变化状态。与图8、图9的情况相同,白四角表示容易写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压),黑四角表示难以写入的存储单元的阈值和对该存储单元供给的写入控制电压(位线BL的电压)。该2个存储单元存储同一页中各自的列的数据。

用白四角表示的容易写入的存储单元在初始状态下被擦除,具有负的阈值,假定该存储单元被写入而成为“01”状态。用黑四角表示的存储单元在初始状态下已经被写入而成为“10”状态,假定该存储单元被写入而成为“00”状态。

写入电压Vpgm被分割为多个脉冲,每1个脉冲例如上升0.2V。即,写入电压Vpgm的1个脉冲的增加部分Dvpgm为0.2V。

使作为写入控制电压的位线BL的电压为0V,进行第1阶段写入。然后,在几个脉冲后,阈值与写入电压Vpgm的电压增加部分相同,以0.2V/脉冲的速度上升。在每次施加了写入脉冲后,进行“01”第1阶段写入校验。在写入了比目标阈值低一些的阈值后,在每次施加了写入脉冲后,进行“01”第2阶段写入校验。其后,进行“00”第1阶段写入校验和“00”第2阶段写入校验。

如果已检测出用白四角表示的存储单元的阈值达到了“01”第1阶段写入校验电压,则其后使位线电压定为0.4V,转移到第2阶段写入。如果已检测出用黑四角表示的存储单元的阈值达到了“00”第1阶段写入校验电压,则其后使位线电压定为0.4V,转移到第2阶段写入。

此外,已检测出用白四角表示的存储单元的阈值达到了“01”第2阶段写入校验电压,则其后使位线电压定为Vdd,禁止写入。如果已检测出用黑四角表示的存储单元的阈值达到了“00”第2阶段写入校验电压,则其后使位线电压定为Vdd,禁止写入。

关于数据“01”和“00”这两者,在成为第2阶段写入之后,由于在写入电压的几个脉冲之间可将阈值的增加部分抑制成大致从0V/脉冲至0.05V/脉冲的范围的值,故阈值只具有0.05V的分布宽度。

图11示出了在本实施例中对1个存储单元写入低位页的数据时各部分的信号波形。

从时间tp0至tp7为写入阶段,在该期间内,对存储单元供给写入脉冲。从时间tfv0至tfv6为“10”第1阶段写入校验期间,从时间tsv0至tsv6为“10”第2阶段写入校验期间。在本例中,示出了选择字线WL2和第偶数条位线BLe的情况。

在写入阶段中,作为写入控制电压的位线BLe,如果在第1阶段写入中,则定为0V,如果在第2阶段写入中,则定为0.4V,如果是禁止写入,则定为Vdd(例如,2.5V)。

在各写入校验期间内,首先,将位线BLe例如充电到0.7V。其后,如果选择字线WL2达到各写入校验电压,并如果存储单元的阈值达到了写入校验电压,则位线BLe维持0.7V。如果存储单元的阈值没有达到写入校验电压,则位线BLe朝向0V下降。如果在时间tfv4或tsv4的时刻用读出放大器检测位线BLe的电压,则可检测出存储单元的阈值是否达到了写入校验电压。如果存储单元的阈值达到了写入校验电压,则检测结果是合格(pass)的。

图12示出了对第1实施例中的1个存储单元的低位页的数据写入时的控制算法的图。

首先,接受来自主机的数据输入指令,在状态机8中设定数据输入指令(S1)。接受来自主机的地址数据,在状态机8中设定选择写入页用的地址(S2)。其次,接受1页部分的写入数据,在各自对应的数据存储部DS1中设定写入数据(S3)。接受主机发出的写入指令,在状态机8中设定写入指令(S4)。写入指令被设定,利用状态机8在内部自动地启动S5至S16的阶段。

将各数据存储部DS1的数据复制到对应的数据存储部DS2中(S5)。其后,将写入电压Vpgm的初始值设定为12V,此外,将写入计数器PC设定为0(S6)。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“0”则是第1阶段写入,故将作为写入控制电压的位线BL的电压定为0V。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“1”则是第2阶段写入,故将作为写入控制电压的位线BL的电压定为0.4V。由于如果数据存储部DS1的数据为“1”且数据存储部DS2的数据为“1”则是禁止写入,故将作为写入控制电压的位线BL的电压定为Vdd(S7)。

使用已被设定的写入电压Vpgm和写入控制电压,执行对1页部分的存储单元供给写入脉冲的写入阶段(S8)。检测出全部数据存储部DS2的数据是否为“1”,如果全部为“1”,则将第1阶段状况判断为合格,如果不是这样,则判断为不合格(S9)。在后面要叙述,如果全部数据存储部DS2的数据为“1”,则在前级的写入阶段(S8)中没有进行了第1阶段写入的存储单元。

如果第1阶段状况判断为不合格,则启动“10”第1阶段写入校验(S10),将与1页部分的存储单元中检测结果为合格的存储单元对应的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据为“1”的,保持其“1”状态。

在第1阶段状况为合格的情况下,或如果“10”第1阶段写入校验结束,则启动“10”第2阶段写入校验(S11)。将与1页部分的存储单元中检测结果为合格的存储单元对应的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据为“1”的,保持其“1”状态。

在“10”第2阶段写入校验后,检测出全部数据存储部DS1的数据是否为“1”,如果全部为“1”,则将第2阶段状况判断为合格,如果不是这样,则判断为不合格(S12)。如果第2阶段状况为合格,则写入定为正常地结束,将写入状况判定为合格,结束写入(S13)。

如果第2阶段状况为不合格,则检查写入计数器PC(S14),如果该值为20以上,则定为未正常地写入,将写入状况设定为无效,结束写入(S15)。如果写入计数器PC的值比20少,则将写入计数器PC的值加1,再将写入电压Vpgm的设定值增加0.2V(S16),再次经过阶段S7成为写入阶段S8。再有,上述写入次数不限定于20次,也可适当地变更。

表2示出了在图12中输出的写入算法中数据存储部DS1和DS2的“10”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。

表2

第n个“10”第1阶段写入校验前的数据存储部DS1和DS2的可取值为0/0、0/1、1/1的某一个。0/0表示到第n-1个写入阶段为止存储单元的阈值没有达到“10”第1阶段写入校验电压。0/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第1阶段写入校验电压,但没有达到“10”第2阶段写入校验电压。1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压而没有达到“10”第1阶段写入校验电压,故在本实施例中不存在1/0这样的状态。

第1个“10”第1阶段写入校验前的数据存储部DS1和DS2的可取值为0/0或1/1。

如果存储单元的阈值在第n个写入阶段中没有达到作为“10”第1阶段写入校验电压的0.2V,则由于“10”第1阶段写入校验中的检测结果不合格,故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“10”第1阶段写入校验电压的0.2V,则由于“10”第1阶段写入校验中的检测结果合格,故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关,不变更。

表3示出了在图12中输出的写入算法中数据存储部DS1和DS2的“10”第2阶段写入校验前后的数据与对应的存储单元的阈值之间的关系。

表3

第n个“10”第2阶段写入校验前的数据存储部DS1和DS2的可取值为0/0、0/1、1/1的某一个。0/0表示在第n个写入阶段后存储单元的阈值没有达到“10”第1阶段写入校验电压。0/1表示到第n个写入阶段为止存储单元的阈值达到了“10”第1阶段写入校验电压,但到第n-1个写入阶段为止没有达到“10”第2阶段写入校验电压。1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压。

由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“10”第2阶段写入校验电压而到第n个写入阶段为止没有达到“10”第1阶段写入校验电压,故在本实施例中不存在1/0这样的状态。

如果存储单元的阈值在第n个写入阶段中没有达到作为“10”第2阶段写入校验电压的0.4V,则由于“10”第2阶段写入校验中的检测结果不合格,故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“10”第2阶段写入校验电压的0.4V,则由于“10”第2阶段写入校验中的检测结果合格,故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关,不变更。

图13示出了对上述实施例中的存储单元的高位页的数据写入时的控制算法。

首先,接受来自主机的数据输入指令,在状态机8中设定数据输入指令(S1)。接受来自主机的地址数据,在状态机8中设定选择写入页用的地址(S2)。其次,接受1页部分的写入数据,设定与各自对应的数据存储部DS1对应的写入数据(S3)。接受主机发出的写入指令,在状态机8中设定写入指令(S4)。写入指令被设定,利用状态机8在内部自动地启动S5至S20的阶段。

首先,启动“10”读出(S5),在合格(存储单元的数据为“10”)的情况下,在对应的数据存储部DS3中设定“0”。如果不合格,在对应的数据存储部DS3中设定“1”。其次,将各数据存储部DS1的数据复制到对应的数据存储部DS2中(S6)。其后,将写入电压Vpgm的初始值设定为14V,此外,将写入计数器PC设定为0(S7)。由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“0”则是第1阶段写入,故将作为写入控制电压的位线BL的电压定为0V,由于如果数据存储部DS1的数据为“0”且数据存储部DS2的数据为“1”则是第2阶段写入,故将作为写入控制电压的位线BL的电压定为0.4V,由于如果数据存储部DS1的数据为“1”且数据存储部DS2的数据为“1”则是禁止写入,故将作为写入控制电压的位线BL的电压定为Vdd(S8)。之后,成为使用已被设定的写入电压Vpgm和写入控制电压对1页部分的存储单元供给写入脉冲的写入阶段(S9)。

在数据存储部DS3中存储了“0”的全部数据存储电路20中,检测出全部数据存储部DS2的数据是否为“1”,如果全部为“1”,则将第1阶段状况判断为合格,如果不是这样,则判断为不合格(S10)。在后面要叙述,如果全部数据存储部DS2的数据为“1”,则在前级的写入阶段(S9)中没有被写入了“00”第1阶段的存储单元。

如果“00”第1阶段状况判断为不合格,则启动“00”第1阶段写入校验(S11),将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“0”的数据存储电路20内的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据已经为“1”的,保持其“1”状态。

在“00”第1阶段状况为合格的情况下,或如果“00”第1阶段写入校验结束,则启动“00”第2阶段写入校验(S12)。将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“0”的数据存储电路20内的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据已经为“1”的,保持其“1”状态。

在数据存储部DS3中存储了“1”的全部数据存储电路20中,检测出全部数据存储部DS2的数据是否为“1”,如果全部为“1”,则将“01”第1阶段状况判断为合格,如果不是这样,则判断为不合格(S13)。在后面要叙述,如果全部数据存储部DS2的数据为“1”,则在前级的写入阶段(S9)中没有被写入了“01”第1阶段的存储单元。

如果“01”第1阶段状况判断为不合格,则启动“01”第1阶段写入校验(S14),将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“1”的数据存储电路20内的数据存储部DS2的数据从“0”改变为“1”。数据存储部DS2的数据已经为“1”的,保持其“1”状态。

在“01”第1阶段状况为合格的情况下,或如果“01”第1阶段写入校验结束,则启动“01”第2阶段写入校验(S15)。将与1页部分的存储单元中检测结果为合格的存储单元对应而且数据存储部DS3的数据为“1”的数据存储电路20内的数据存储部DS1的数据从“0”改变为“1”。数据存储部DS1的数据已经为“1”的,保持其“1”状态。

在“01”第2阶段写入校验后,检测出全部数据存储部DS1的数据是否为“1”,如果全部为“1”,则将第2阶段状况判断为合格,如果不是这样,则判断为不合格(S16)。如果第2阶段状况为合格,则写入定为正常地结束,将写入状况判定为合格,结束写入(S17)。如果第2阶段状况为不合格,则检查写入计数器PC(S18),如果该值为20以上,则定为未正常地写入,将写入状况设定为无效,结束写入(S19)。如果写入计数器PC的值比20少,则将写入计数器PC的值加1,再将写入电压Vpgm的设定值增加0.2V(S20),再次经过阶段S8成为写入阶段S9。此时,上述写入次数也不限定于20次,也可适当地变更。

表4示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“01”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。

表4

第n个“01”第1阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/1表示在第n-1个写入阶段后存储单元的阈值没有达到“01”第1阶段写入校验电压。0/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第1阶段写入校验电压,但没有达到“01”第2阶段写入校验电压。1/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压而到第n个写入阶段为止没有达到“01”第1阶段写入校验电压,故在本实施例中不存在1/0/1这样的状态。

如果存储单元的阈值在第n个写入阶段中没有达到作为“01”第1阶段写入校验电压的1.2V,则由于“01”第1阶段写入校验中的检测结果不合格,故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“01”第1阶段写入校验电压的1.2V,则由于“01”第1阶段写入校验中的检测结果合格,故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关,不变更。此外,由于0/0/0、0/1/0、1/1/0不是“01”第1阶段写入校验的对象,故不变更。

表5示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“01”第2阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。

表5

第n个“01”第2阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/1表示在第n个写入阶段后存储单元的阈值没有达到“01”第1阶段写入校验电压。0/1/1表示到第n个写入阶段为止存储单元的阈值达到了“01”第1阶段写入校验电压,但到第n-1个写入阶段为止没有达到“01”第2阶段写入校验电压。1/1/1表示到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“01”第2阶段写入校验电压而到第n个写入阶段为止没有达到“01”第1阶段写入校验电压,故在本实施例中不存在1/0/1这样的状态。

如果存储单元的阈值在第n个写入阶段中没有达到作为“01”第2阶段写入校验电压的1.4V,则由于“01”第2阶段写入校验中的检测结果不合格,故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“01”第2阶段写入校验电压的1.4V,则由于“01”第2阶段写入校验中的检测结果合格,故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关,不变更。0/0/1不因“01”第2阶段写入校验而被变更。此外,由于0/0/0、0/1/0、1/1/0不是“01”第2阶段写入校验的对象,故不变更。

表6示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“00”第1阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。

表6

第n个“00”第1阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/0表示在第n-1个写入阶段后存储单元的阈值没有达到“00”第1阶段写入校验电压。0/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第1阶段写入校验电压,但没有达到“00”第2阶段写入校验电压。1/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压而没有达到“00”第1阶段写入校验电压,故在本实施例中不存在1/0/0这样的状态。

如果存储单元的阈值在第n个写入阶段中没有达到作为“00”第1阶段写入校验电压的2.2V,则由于“00”第1阶段写入校验中的检测结果不合格,故数据存储部DS2的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“00”第1阶段写入校验电压的2.2V,则由于“00”第1阶段写入校验中的检测结果合格,故数据存储部DS2的数据变更为“1”。已经为“1”的数据存储部DS2的数据与存储单元的阈值无关,不变更。此外,由于0/0/1、0/1/1、1/1/1不是“00”第1阶段写入校验的对象,故不变更。

表7示出了在图13中示出的写入算法中数据存储部DS1、DS2、DS3的“00”第2阶段写入校验前后的数据与对应的存储单元的阈值(Vt)的关系。

表7

第n个“00”第2阶段写入校验前的数据存储部DS1、DS2、DS3的可取值为0/0/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0的某一个。0/0/0表示在第n个写入阶段后存储单元的阈值没有达到“00”第1阶段写入校验电压。0/1/0表示到第n个写入阶段为止存储单元的阈值达到了“00”第1阶段写入校验电压,但到第n-1个写入阶段为止没有达到“00”第2阶段写入校验电压。1/1/0表示到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压。由于不可能到第n-1个写入阶段为止存储单元的阈值达到了“00”第2阶段写入校验电压而到第n个写入阶段为止没有达到“00”第1阶段写入校验电压,故在本实施例中不存在1/0/0这样的状态。

如果存储单元的阈值在第n个写入阶段中没有达到作为“00”第2阶段写入校验电压的2.4V,则由于“00”第2阶段写入校验中的检测结果不合格,故数据存储部DS1的数据不变更。如果存储单元的阈值在第n个写入阶段中达到了作为“00”第2阶段写入校验电压的2.4V,则由于“00”第2阶段写入校验中的检测结果合格,故数据存储部DS1的数据变更为“1”。已经为“1”的数据存储部DS1的数据与存储单元的阈值无关,不变更。0/0/0不因“00”第2阶段写入校验而被变更。此外,由于0/0/1、0/1/1、1/1/1不是“00”第2阶段写入校验的对象,故不变更。

图14示出控制块内的写入顺序用的控制算法。

首先,开始选择字线WL0,对由连接到第偶数条位线上的多个存储单元构成的1页写入低位的数据。其后,对由连接到第奇数条位线上的多个存储单元构成的1页写入低位的数据。第3,对由连接到第偶数条位线上的多个存储单元构成的1页写入高位的数据,最后,对由连接到第奇数条位线上的多个存储单元构成的1页写入高位的数据。以下,对于其它的字线WL1、WL2、WL3…,也同样地以上述同样的顺序写入数据。

由此,可将邻接的存储单元的浮置栅相互间的干扰抑制为最小。即,即使在其后被写入的存储单元的状态从“11”变化为“10”、从“11”变化为“01”或从“10”变化为“00”,也不会有从“11”变化为“00”的情况。从“11”到“00”的变化使邻接的存储单元的阈值上升最多。

图15示出了进行存储单元的低位页的数据的读出时的控制算法。

首先,接受来自主机的读出指令,在状态机8中设定读出指令(S1)。接受来自主机的地址数据,在状态机8中设定选择读出页用的地址(S2)。地址被设定,利用状态机8在内部自动地启动S3至S5的阶段。

首先,开始,启动“01”读出(S3)。在“01”读出时,对字线WL供给1V。如果存储单元的阈值比“01”数据低,则由读出放大器进行的读出结果为“1”,如果比“01”数据高,则读出结果为“0”。在对应的数据存储部DS3中存储读出结果。其次,启动“10”读出(S4)。在“10”数据读出时,对字线WL供给0V。如果存储单元的阈值比“10”数据低,则由读出放大器进行的读出结果为“1”,如果比“10”数据高,则读出结果为“0”。在对应的数据存储部DS2中存储读出结果。最后,启动“00”读出(S5)。在“00”读出时,对字线WL供给2V。如果存储单元的阈值比“00”数据低,则由读出放大器进行的读出结果为“1”,如果比“00”数据高,则读出结果为“0”。由用“00”读出得到的结果和对应的数据存储部DS2和DS3的数据,对低位的页的数据进行逻辑运算,将其存储在对应的数据存储部DS1中。然后,将在数据存储部DS1中已存储到数据作为低位的页的数据输出给外部。

例如,如果在数据存储部DS3中已存储的“01”读出的结果为“1”而且在数据存储部DS2中已存储的“10”读出的结果也为“1”,则低位的页的数据的逻辑运算结果为“1”。如果在数据存储部DS3中已存储的“01”读出的结果为“1”而且在数据存储部DS2中已存储的“10”读出的结果为“0”,则低位的页的数据的逻辑运算结果为“0”。如果在数据存储部DS3中已存储的“01”读出的结果为“0”而且“00”读出的结果也为“0”,则低位的页的数据的逻辑运算结果为“0”。如果在数据存储部DS3中已存储的“01”读出的结果为“0”而且“00”读出的结果为“1”,则低位的页的数据的逻辑运算结果为“1”。

即,进行上述那样的逻辑运算的运算电路按下述那样来构成即可:在DS3为“1”时,将DS2的值作为低位的页的数据存储在数据存储部DS1中,而且,在DS3为“0”时,将“01”读出的结果的值作为低位的页的数据存储在数据存储部DS1中。

图16示出了进行存储单元的高位页的数据的读出时的控制算法的图。

首先,接受来自主机的读出指令,在状态机8中设定读出指令(S1)。接受来自主机的地址数据,在状态机8中设定选择读出页用的地址(S2)。地址被设定,利用状态机8在内部自动地启动S3的阶段。

在阶段S3中,启动“01”读出,读出结果是高位页的数据,被存储在对应的数据存储部DS1中。即,将“01”读出原封不动地作为高位的页的数据。然后,将数据存储部DS1的数据输出给外部。

如上所述,按照第1实施例的多值Flash存储器,既可抑制写入时间的增加,又可缩短阈值分布宽度,可谋求可靠性的提高。

其次,说明本发明的第2实施例。

图17A是从图11中示出的信号波形图抽出写入阶段部分的图。再有,在此将例如位线BLe的电位定为0.4V,示出了第2阶段写入的情况。在第1实施例中,在写入阶段时,在对字线WL施加了规定写入电压(在图中,例如18.0V)的期间中,在将作为写入控制电压的位线BL的电压保持为一定的电压、例如0.4V的原有状态下进行了写入。

与此不同,在第2实施例中,如图17B中所示,只在对已被选择的字线WL2施加了写入电压Vpgm的期间中的一定期间中(图17B中的Twr),将作为写入控制电压的位线BL的电压定为0V,其后定为Vdd,以便禁止写入。

再有,关于将位线BL的电压定为0V的上述一定期间Twr的长度,通过使第2阶段写入时的Twr的长度比第1阶段写入时的Twr的长度短,与第1实施例同等地,与第1阶段写入时的阈值增加部分相比,可抑制第2阶段写入时的阈值增加部分。

即,按照第2实施例,可使写入控制电压的有效电压与使作为写入控制电压的位线BL的电压在写入阶段期间中为一定的第1实施例的情况为同等,可得到与第1实施例同样的效果。

其次,说明本发明的第3实施例。

图18示出了与图11中示出的信号波形图对应的信号波形图。

如图11中所示,在第1实施例中,在第1阶段写入校验结束后,即使在位线的电压维持了充电后的电压的情况下,也一度使位线的电压复位为0V,为了进行第2阶段写入校验而再次对位线进行充电。

与此不同,在第3实施例的情况下,如下所述地进行写入校验。

在第1阶段写入校验时,首先,将位线BLe例如充电到0.7V。其后,如果选择字线WL2达到第1阶段写入校验电压,若存储单元的阈值达到了第1阶段写入校验电压,则位线BLe维持0.7V。如果存储单元的阈值没有达到第1阶段写入校验电压,则位线BLe朝向0V下降。如果在图18中的tfv4的时刻处检测出位线BLe的电压,则可检测出存储单元的阈值是否达到了第1阶段写入校验电压。如果存储单元的阈值达到了写入校验电压,则检测结果是合格的。

其后,在时刻tfv5或相同时刻的tsv3处,使选择字线WL2的电压从第1阶段写入校验电压切换为第2阶段写入校验电压。例如,如图18中所示,使选择字线WL2的电压从0.2V上升到0.4V。如果存储单元的阈值达到了第2阶段写入校验电压,则位线BLe维持0.7V。如果存储单元的阈值没有达到第2阶段写入校验电压,则位线BLe朝向0V下降。而且,如果在tsv4的时刻处检测出位线BLe的电压,则可检测出存储单元的阈值是否达到了第2阶段写入校验电压。如果存储单元的阈值达到了写入校验电压,则检测结果是合格的。

在第3实施例中,在能得到与第1实施例同样效果的基础上,可省略第2阶段写入校验时位线的充电时间,进一步可得到能更高速地进行写入的效果。再有,在数据“01”或数据“00”的第1或第2阶段写入校验的情况下,通过只改变写入校验电压的值,也可同样地实施。

再有,在上述各实施例中,说明了对1个存储单元使其存储2位数据、即分别存储4值数据的情况,但当然即使在对1个存储单元使其存储4值以上数据的情况下,也能容易地实施。

对于本领域的专业人员来说,可容易地实现本发明的附加的优点和变型。因而,本发明在其更宽的方面不限于在这里示出的和描述的特定的细节和代表性的实施例。因此,在不偏离由后附的权利要求及其等效物所限定的本发明的普遍性的概念的精神和范围的情况下,可作各种各样的修正。

Claims (35)

1.一种非易失性半导体存储器,包括:可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入上述存储单元的写入电路,对上述存储单元供给写入电压和写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第1写入状态,则改变上述写入控制电压的供给状态来对上述存储单元进行写入;如果上述存储单元达到了第2写入状态,则再改变上述写入控制电压的供给状态来禁止对上述存储单元的写入。
2.如权利要求1中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元存储n值数据,其中n为4以上的正整数。
3.如权利要求1中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值发生变化来进行写入。
4.如权利要求1中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值依次增加地发生变化来进行写入。
5.如权利要求1中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元是具有浮置栅极、控制栅极、源极和漏极的非易失性晶体管,上述写入电路对上述非易失性晶体管的控制栅极供给上述写入电压,对上述非易失性晶体管的漏极供给上述写入控制电压。
6.一种非易失性半导体存储器,包括:可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入上述存储单元的写入电路,对上述存储单元供给写入电压和具有第1值的写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第1写入状态,则将上述写入控制电压的值改变为与上述第1值不同的第2值来对上述存储单元进行写入;如果上述存储单元达到了第2写入状态,则将上述写入控制电压的值改变为与上述第1和第2值分别不同的第3值来禁止对上述存储单元的写入。
7.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述第2值比上述第1值大,上述第3值比上述第2值大。
8.如权利要求7中所述的非易失性半导体存储器,其特征在于:上述第3值是电源电压值。
9.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元存储n值数据,其中n为3以上的正整数。
10.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值发生变化来进行写入。
11.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值依次增加地发生变化来进行写入。
12.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值以一定的比例依次增加地发生变化来进行写入。
13.如权利要求6中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元是具有浮置栅极、控制栅极、源极和漏极的非易失性晶体管,上述写入电路对上述非易失性晶体管的控制栅极供给上述写入电压,对上述非易失性晶体管的漏极供给上述写入控制电压。
14.一种非易失性半导体存储器,包括:可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入上述存储单元中的写入电路,在对上述存储单元供给写入电压的状态下只在第1期间内供给具有第1值的写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第1写入状态,则在对上述存储单元供给了上述写入电压的状态下,只在与上述第1期间不同的第2期间内供给具有上述第1值的写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第2写入状态,则将上述写入控制电压的值改变为与上述第1值不同的第2值来禁止对上述存储单元的写入。
15.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述第2期间比上述第1期间短,上述第2值比上述第1值大。
16.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述第2值是电源电压值。
17.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元存储n值数据,其中n为3以上的正整数。
18.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值发生变化来进行写入。
19.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值依次增加地发生变化来进行写入。
20.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述写入电路在对上述非易失性半导体存储单元进行写入时,使上述写入电压的值以一定的比例依次增加地发生变化来进行写入。
21.如权利要求14中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元是具有浮置栅极、控制栅极、源极和漏极的非易失性晶体管,上述写入电路对上述非易失性晶体管的控制栅极供给上述写入电压,对上述非易失性晶体管的漏极供给上述写入控制电压。
22.一种非易失性半导体存储器,包括:多个分别可对数据进行电改写的非易失性半导体存储单元;共同地连接到上述多个存储单元上的多条字线;分别连接到上述多个存储单元上的多条位线;以及将数据写入上述多个存储单元中的写入电路,其中,上述写入电路具有分别与上述多条位线对应设置的用于存储第1和第2控制数据的数据存储电路,上述写入电路根据应写入对应的存储单元中的数据,在上述数据存储电路中设定第1控制数据,在对上述字线供给写入电压的同时,作为上述第1控制数据,向与存储了写入所必要的数据的上述数据存储电路对应的位线供给写入控制电压,对对应的存储单元进行写入,在与进行着写入的上述存储单元中达到了第1写入状态的存储单元对应的上述数据存储电路中设定了表示第1写入状态已结束的数据作为上述第2控制数据后,改变上述写入控制电压的供给状态,对达到了上述第1写入状态的上述存储单元进行写入,在与进行着写入的上述存储单元中达到了第2写入状态的存储单元对应的上述数据存储电路中设定了表示第2写入状态已结束的数据作为上述第1控制数据后,再改变上述写入控制电压的供给状态,禁止对达到了上述第2写入状态的上述存储单元进行写入。
23.如权利要求22中所述的非易失性半导体存储器,其特征在于:上述写入电路在上述数据存储电路中设定了表示第1写入状态已结束的数据作为第2控制数据后,使该数据保持。
24.如权利要求22中所述的非易失性半导体存储器,其特征在于:上述写入电路在上述数据存储电路中设定了表示第1写入状态已结束的数据作为上述第2控制数据后,改变上述写入控制电压的值,对达到了上述第1写入状态的上述存储单元进行写入。
25.如权利要求22中所述的非易失性半导体存储器,其特征在于:上述写入电路在上述数据存储电路中设定了表示第1写入状态已结束的数据作为上述第2控制数据后,改变上述写入控制电压的供给期间,对达到了上述第1写入状态的上述存储单元进行写入。
26.一种非易失性半导体存储器,包括:可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入上述存储单元的写入电路,对上述存储单元供给其值依次增加的写入电压和具有第1有效电压的写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第1写入状态,则将上述写入控制电压改变为与上述第1有效电压不同的第2有效电压,供给上述存储单元来对上述存储单元进行写入;如果上述存储单元达到了第2写入状态,则禁止上述存储单元的写入。
27.如权利要求26中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元存储n值数据,其中n为3以上的正整数。
28.如权利要求26中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元是具有浮置栅极、控制栅极、源极和漏极的非易失性晶体管,上述写入电路对上述非易失性晶体管的控制栅极供给上述写入电压,对上述非易失性晶体管的漏极供给上述写入控制电压。
29.一种非易失性半导体存储器,包括:可对数据进行电改写的1个非易失性半导体存储单元;以及将数据写入上述存储单元中的写入电路,对上述存储单元供给其值按恒定值依次增加的写入电压和具有第1有效电压的写入控制电压来对上述存储单元进行写入;如果上述存储单元达到了第1写入状态,则将上述写入控制电压改变为与上述第1有效电压不同的第2有效电压,供给上述存储单元来对上述存储单元进行写入;如果上述存储单元达到了第2写入状态,则禁止对上述存储单元的写入,其中,将上述第2有效电压与上述第1有效电压的差设定得比使上述写入电压的值增加的恒定值大。
30.如权利要求29中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元存储n值数据,其中n为3以上的正整数。
31.如权利要求29中所述的非易失性半导体存储器,其特征在于:上述非易失性半导体存储单元是具有浮置栅极、控制栅极、源极和漏极的非易失性晶体管,上述写入电路对上述非易失性晶体管的控制栅极供给上述写入电压,对上述非易失性晶体管的漏极供给上述写入控制电压。
32.一种非易失性半导体存储器,包括:非易失性存储单元;以及将数据写入上述存储单元的写入电路,用于对上述存储单元施加读出电压来读出存储在上述存储单元中的数据,对上述存储单元施加第1校验电压来确定上述存储单元是否已经到达第1写入状态;如果没有达到上述第1写入状态,则对上述存储单元施加写入电压和具有第1有效电压电平的写入控制电压;如果已经到达上述第1写入状态,则对上述存储单元施加上述写入电压和具有第2有效电压电平的上述写入控制电压,对上述存储单元施加第2校验电压来确定上述存储单元是否已经到达第2写入状态;如果已经到达第2写入状态,则对上述存储单元施加上述写入电压和具有第3有效电压电平的写入控制电压来禁止对上述存储单元写入数据,其中,上述读出电压与上述第2校验电压之间的差大于上述第1校验电压和上述第2校验电压之间的差。
33.如权利要求32中所述的非易失性半导体存储器,其特征在于:上述写入电压依次增加。
34.如权利要求32中所述的非易失性半导体存储器,其特征在于:还包括字线和位线,上述字线连接于上述存储单元的施加上述写入电压的栅极,上述位线连接于上述存储单元的施加上述写入控制电压的漏极。
35.如权利要求32中所述的非易失性半导体存储器,其特征在于:上述写入电路可将多于一位的数据写入到上述存储单元中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102150216A (zh) * 2008-09-11 2011-08-10 桑迪士克公司 具有降低的数据存储要求的存储器的多遍编程

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366020B2 (en) * 1999-07-28 2008-04-29 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an overerase of flash memory cells and erase method thereof
US6914827B2 (en) * 1999-07-28 2005-07-05 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
US7301806B2 (en) 2001-12-27 2007-11-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued in a single memory cell
JP3631463B2 (ja) 2001-12-27 2005-03-23 サンディスク コーポレイションSanDisk Corporation 不揮発性半導体記憶装置
JP4050555B2 (ja) * 2002-05-29 2008-02-20 株式会社東芝 不揮発性半導体記憶装置およびそのデータ書き込み方法
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
US7234036B1 (en) * 2002-10-28 2007-06-19 Sandisk Corporation Method and apparatus for resolving physical blocks associated with a common logical block
US7136304B2 (en) * 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7057931B2 (en) * 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
JP3977799B2 (ja) 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7068539B2 (en) * 2004-01-27 2006-06-27 Sandisk Corporation Charge packet metering for coarse/fine programming of non-volatile memory
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP2008176924A (ja) * 2004-01-30 2008-07-31 Toshiba Corp 半導体記憶装置
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US20050213393A1 (en) * 2004-03-14 2005-09-29 M-Systems Flash Disk Pioneers, Ltd. States encoding in multi-bit flash cells for optimizing error rate
US7310347B2 (en) * 2004-03-14 2007-12-18 Sandisk, Il Ltd. States encoding in multi-bit flash cells
JP4427361B2 (ja) * 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
KR100847587B1 (ko) 2004-04-06 2008-07-22 샌디스크 코포레이션 비휘발성 메모리의 가변 프로그래밍
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7057939B2 (en) * 2004-04-23 2006-06-06 Sandisk Corporation Non-volatile memory and control with improved partial page program capability
US7313649B2 (en) * 2004-04-28 2007-12-25 Matsushita Electric Industrial Co., Ltd. Flash memory and program verify method for flash memory
AT516584T (de) * 2004-05-05 2011-07-15 Sandisk Corp Durch bitline geregelter ansatz zur programmsteuerung von nichtflüchtigem speicher
US7020026B2 (en) * 2004-05-05 2006-03-28 Sandisk Corporation Bitline governed approach for program control of non-volatile memory
US7023733B2 (en) * 2004-05-05 2006-04-04 Sandisk Corporation Boosting to control programming of non-volatile memory
WO2005109441A1 (ja) * 2004-05-11 2005-11-17 Spansion Llc 半導体装置および書き込み方法
US7307884B2 (en) 2004-06-15 2007-12-11 Sandisk Corporation Concurrent programming of non-volatile memory
US8375146B2 (en) 2004-08-09 2013-02-12 SanDisk Technologies, Inc. Ring bus structure and its use in flash memory systems
US7493457B2 (en) * 2004-11-08 2009-02-17 Sandisk Il. Ltd States encoding in multi-bit flash cells for optimizing error rate
US7092290B2 (en) * 2004-11-16 2006-08-15 Sandisk Corporation High speed programming system with reduced over programming
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
JP4690713B2 (ja) * 2004-12-08 2011-06-01 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP4786171B2 (ja) 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
US6980471B1 (en) 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
US7308525B2 (en) * 2005-01-10 2007-12-11 Sandisk Il Ltd. Method of managing a multi-bit cell flash memory with improved reliablility and performance
JP4764414B2 (ja) * 2005-02-03 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその動作方法
US9104315B2 (en) 2005-02-04 2015-08-11 Sandisk Technologies Inc. Systems and methods for a mass data storage system having a file-based interface to a host and a non-file-based interface to secondary storage
US7877539B2 (en) 2005-02-16 2011-01-25 Sandisk Corporation Direct data file storage in flash memories
US20060184718A1 (en) 2005-02-16 2006-08-17 Sinclair Alan W Direct file data programming and deletion in flash memories
US20060184719A1 (en) * 2005-02-16 2006-08-17 Sinclair Alan W Direct data file storage implementation techniques in flash memories
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7403428B2 (en) * 2005-03-31 2008-07-22 Sandisk Corporation Systems for erasing non-volatile memory utilizing changing word line conditions to compensate for slower erasing memory cells
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7158421B2 (en) * 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
JP2006302345A (ja) * 2005-04-15 2006-11-02 Sony Corp データ処理装置、データ再生装置、データ処理方法及びプログラム
JP2006331618A (ja) * 2005-04-28 2006-12-07 Toshiba Corp 半導体集積回路装置
US7564713B2 (en) 2005-04-28 2009-07-21 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device wherein during data write a potential transferred to each bit line is changed in accordance with program order of program data
KR100602320B1 (ko) * 2005-05-03 2006-07-10 주식회사 하이닉스반도체 프로그램 속도가 균일한 비휘발성 메모리 소자
EP1891644B1 (en) * 2005-06-15 2009-02-11 Micron Technology, Inc. Selective slow programming convergence in a flash memory device
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US7958430B1 (en) * 2005-06-20 2011-06-07 Cypress Semiconductor Corporation Flash memory device and method
JP4282636B2 (ja) * 2005-06-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置とそのデータ書き込み方法
US7457910B2 (en) 2005-06-29 2008-11-25 Sandisk Corproation Method and system for managing partitions in a storage device
JP4711178B2 (ja) * 2005-07-06 2011-06-29 昭栄化学工業株式会社 積層電子部品の製造方法
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
EP1746604B1 (en) * 2005-07-22 2009-02-04 STMicroelectronics S.r.l. Method for accessing a multilevel nonvolatile memory device of the flash NAND type
US7627733B2 (en) 2005-08-03 2009-12-01 Sandisk Corporation Method and system for dual mode access for storage devices
US7669003B2 (en) * 2005-08-03 2010-02-23 Sandisk Corporation Reprogrammable non-volatile memory systems with indexing of directly stored data files
US7949845B2 (en) * 2005-08-03 2011-05-24 Sandisk Corporation Indexing of file data in reprogrammable non-volatile memories that directly store data files
US7552271B2 (en) 2005-08-03 2009-06-23 Sandisk Corporation Nonvolatile memory with block management
US7558906B2 (en) 2005-08-03 2009-07-07 Sandisk Corporation Methods of managing blocks in nonvolatile memory
US7984084B2 (en) * 2005-08-03 2011-07-19 SanDisk Technologies, Inc. Non-volatile memory with scheduled reclaim operations
US7480766B2 (en) 2005-08-03 2009-01-20 Sandisk Corporation Interfacing systems operating through a logical address space and on a direct data file basis
US20070084375A1 (en) * 2005-08-10 2007-04-19 Smith Kyle S High density cartridge and method for reloading
KR100729359B1 (ko) 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
JP2007102865A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
US7814262B2 (en) 2005-10-13 2010-10-12 Sandisk Corporation Memory system storing transformed units of data in fixed sized storage blocks
US7529905B2 (en) * 2005-10-13 2009-05-05 Sandisk Corporation Method of storing transformed units of data in a memory system having fixed sized storage blocks
US7681109B2 (en) 2005-10-13 2010-03-16 Ramot At Tel Aviv University Ltd. Method of error correction in MBC flash memory
US7286406B2 (en) * 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
US7206235B1 (en) 2005-10-14 2007-04-17 Sandisk Corporation Apparatus for controlled programming of non-volatile memory exhibiting bit line coupling
US7526715B2 (en) * 2005-10-17 2009-04-28 Ramot At Tel Aviv University Ltd. Probabilistic error correction in multi-bit-per-cell flash memory
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7301817B2 (en) * 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
JP4836548B2 (ja) * 2005-11-11 2011-12-14 株式会社東芝 半導体集積回路装置
US8683082B2 (en) * 2005-11-14 2014-03-25 Sandisk Technologies Inc. Removable memory devices for displaying advertisement content on host systems using applications launched from removable memory devices
US8683081B2 (en) * 2005-11-14 2014-03-25 Sandisk Technologies Inc. Methods for displaying advertisement content on host system using application launched from removable memory device
US7739078B2 (en) * 2005-12-01 2010-06-15 Sandisk Corporation System for managing appliances
US7353073B2 (en) * 2005-12-01 2008-04-01 Sandisk Corporation Method for managing appliances
US7262994B2 (en) * 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7349258B2 (en) * 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7877540B2 (en) * 2005-12-13 2011-01-25 Sandisk Corporation Logically-addressed file storage methods
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US20070143567A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for data alignment in non-volatile memories with a directly mapped file storage system
US7917949B2 (en) * 2005-12-21 2011-03-29 Sandisk Corporation Voice controlled portable memory storage device
US20070156998A1 (en) * 2005-12-21 2007-07-05 Gorobets Sergey A Methods for memory allocation in non-volatile memories with a directly mapped file storage system
US7793068B2 (en) 2005-12-21 2010-09-07 Sandisk Corporation Dual mode access for non-volatile storage devices
US20070143111A1 (en) * 2005-12-21 2007-06-21 Conley Kevin M Voice controlled portable memory storage device
US7769978B2 (en) 2005-12-21 2010-08-03 Sandisk Corporation Method and system for accessing non-volatile storage devices
US20070143561A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Methods for adaptive file data handling in non-volatile memories with a directly mapped file storage system
US20070143566A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with data alignment in a directly mapped file storage system
US20070143117A1 (en) * 2005-12-21 2007-06-21 Conley Kevin M Voice controlled portable memory storage device
US8161289B2 (en) * 2005-12-21 2012-04-17 SanDisk Technologies, Inc. Voice controlled portable memory storage device
US20070143378A1 (en) * 2005-12-21 2007-06-21 Gorobets Sergey A Non-volatile memories with adaptive file handling in a directly mapped file storage system
US7747837B2 (en) 2005-12-21 2010-06-29 Sandisk Corporation Method and system for accessing non-volatile storage devices
US8484632B2 (en) * 2005-12-22 2013-07-09 Sandisk Technologies Inc. System for program code execution with memory storage controller participation
US8479186B2 (en) * 2005-12-22 2013-07-02 Sandisk Technologies Inc. Method for program code execution with memory storage controller participation
US7362615B2 (en) * 2005-12-27 2008-04-22 Sandisk Corporation Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7436703B2 (en) * 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7352629B2 (en) * 2005-12-29 2008-04-01 Sandisk Corporation Systems for continued verification in non-volatile memory write operations
US7443726B2 (en) * 2005-12-29 2008-10-28 Sandisk Corporation Systems for alternate row-based reading and writing for non-volatile memory
US7310255B2 (en) * 2005-12-29 2007-12-18 Sandisk Corporation Non-volatile memory with improved program-verify operations
US7307887B2 (en) * 2005-12-29 2007-12-11 Sandisk Corporation Continued verification in non-volatile memory write operations
US7224614B1 (en) * 2005-12-29 2007-05-29 Sandisk Corporation Methods for improved program-verify operations in non-volatile memories
US7349260B2 (en) * 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7680041B2 (en) * 2006-01-31 2010-03-16 Zensys A/S Node repair in a mesh network
JP4157563B2 (ja) 2006-01-31 2008-10-01 東芝マイクロエレクトロニクス株式会社 半導体集積回路装置
JP2007213664A (ja) * 2006-02-08 2007-08-23 Nec Electronics Corp 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の書込み方法
US7436733B2 (en) * 2006-03-03 2008-10-14 Sandisk Corporation System for performing read operation on non-volatile storage with compensation for coupling
US7499319B2 (en) * 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
US7388781B2 (en) * 2006-03-06 2008-06-17 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US8848442B2 (en) * 2006-03-06 2014-09-30 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US7397703B2 (en) * 2006-03-21 2008-07-08 Freescale Semiconductor, Inc. Non-volatile memory with controlled program/erase
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7428165B2 (en) 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7426137B2 (en) 2006-04-12 2008-09-16 Sandisk Corporation Apparatus for reducing the impact of program disturb during read
US7515463B2 (en) 2006-04-12 2009-04-07 Sandisk Corporation Reducing the impact of program disturb during read
US7499326B2 (en) * 2006-04-12 2009-03-03 Sandisk Corporation Apparatus for reducing the impact of program disturb
US7436713B2 (en) 2006-04-12 2008-10-14 Sandisk Corporation Reducing the impact of program disturb
US7516261B2 (en) * 2006-04-21 2009-04-07 Sandisk Corporation Method for U3 adapter
US7447821B2 (en) * 2006-04-21 2008-11-04 Sandisk Corporation U3 adapter
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US7286408B1 (en) 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
US7457163B2 (en) * 2006-06-01 2008-11-25 Sandisk Corporation System for verifying non-volatile storage using different voltages
US7440331B2 (en) * 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7310272B1 (en) * 2006-06-02 2007-12-18 Sandisk Corporation System for performing data pattern sensitivity compensation using different voltage
US7450421B2 (en) * 2006-06-02 2008-11-11 Sandisk Corporation Data pattern sensitivity compensation using different voltage
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7492633B2 (en) 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7606084B2 (en) * 2006-06-19 2009-10-20 Sandisk Corporation Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US7486561B2 (en) 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7533328B2 (en) * 2006-07-04 2009-05-12 Sandisk Il, Ltd. Method of error correction in a multi-bit-per-cell flash memory
US7885119B2 (en) * 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7443729B2 (en) * 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7522454B2 (en) * 2006-07-20 2009-04-21 Sandisk Corporation Compensating for coupling based on sensing a neighbor using coupling
US7495953B2 (en) * 2006-07-20 2009-02-24 Sandisk Corporation System for configuring compensation
US7400535B2 (en) * 2006-07-20 2008-07-15 Sandisk Corporation System that compensates for coupling during programming
JP4940300B2 (ja) * 2006-07-20 2012-05-30 サンディスク コーポレイションSanDisk Corporation プログラミング中における結合の補償
US7506113B2 (en) * 2006-07-20 2009-03-17 Sandisk Corporation Method for configuring compensation
JP4886434B2 (ja) * 2006-09-04 2012-02-29 株式会社東芝 不揮発性半導体記憶装置
JP4997882B2 (ja) * 2006-09-05 2012-08-08 ソニー株式会社 不揮発性半導体記憶装置およびその書き込み方法
US7440326B2 (en) 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US8184478B2 (en) * 2006-09-27 2012-05-22 Sandisk Technologies Inc. Apparatus with reduced program disturb in non-volatile storage
US8189378B2 (en) * 2006-09-27 2012-05-29 Sandisk Technologies Inc. Reducing program disturb in non-volatile storage
US7684247B2 (en) * 2006-09-29 2010-03-23 Sandisk Corporation Reverse reading in non-volatile memory with compensation for coupling
US7447076B2 (en) * 2006-09-29 2008-11-04 Sandisk Corporation Systems for reverse reading in non-volatile memory with compensation for coupling
KR100769776B1 (ko) * 2006-09-29 2007-10-24 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 프로그램 방법
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
JP4818061B2 (ja) * 2006-10-13 2011-11-16 株式会社東芝 不揮発性半導体メモリ
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US7495954B2 (en) 2006-10-13 2009-02-24 Sandisk Corporation Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory
US7372748B2 (en) * 2006-10-16 2008-05-13 Sandisk Corporation Voltage regulator in a non-volatile memory device
US7596031B2 (en) 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
JP2008117471A (ja) 2006-11-02 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性メモリシステム
US8001441B2 (en) * 2006-11-03 2011-08-16 Sandisk Technologies Inc. Nonvolatile memory with modulated error correction coding
US7904780B2 (en) * 2006-11-03 2011-03-08 Sandisk Corporation Methods of modulating error correction coding
US8209461B2 (en) 2006-12-26 2012-06-26 Sandisk Technologies Inc. Configuration of host LBA interface with flash memory
US8166267B2 (en) * 2006-12-26 2012-04-24 Sandisk Technologies Inc. Managing a LBA interface in a direct data file memory system
US7917686B2 (en) 2006-12-26 2011-03-29 Sandisk Corporation Host system with direct data file interface configurability
US7739444B2 (en) 2006-12-26 2010-06-15 Sandisk Corporation System using a direct data file system with a continuous logical address space interface
US20080155175A1 (en) * 2006-12-26 2008-06-26 Sinclair Alan W Host System That Manages a LBA Interface With Flash Memory
US8046522B2 (en) * 2006-12-26 2011-10-25 SanDisk Technologies, Inc. Use of a direct data file system with a continuous logical address space interface and control of file address storage in logical blocks
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US7616506B2 (en) * 2006-12-28 2009-11-10 Sandisk Corporation Systems for complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
KR100816155B1 (ko) * 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 멀티레벨 셀 프로그램 방법
US7616505B2 (en) * 2006-12-28 2009-11-10 Sandisk Corporation Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations
US7606070B2 (en) * 2006-12-29 2009-10-20 Sandisk Corporation Systems for margined neighbor reading for non-volatile memory read operations including coupling compensation
US7433241B2 (en) * 2006-12-29 2008-10-07 Sandisk Corporation Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7518923B2 (en) * 2006-12-29 2009-04-14 Sandisk Corporation Margined neighbor reading for non-volatile memory read operations including coupling compensation
US7450430B2 (en) * 2006-12-29 2008-11-11 Sandisk Corporation Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7495962B2 (en) * 2006-12-29 2009-02-24 Sandisk Corporation Alternating read mode
US7440324B2 (en) * 2006-12-29 2008-10-21 Sandisk Corporation Apparatus with alternating read mode
US7468918B2 (en) * 2006-12-29 2008-12-23 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7890723B2 (en) * 2006-12-29 2011-02-15 Sandisk Corporation Method for code execution
US7890724B2 (en) * 2006-12-29 2011-02-15 Sandisk Corporation System for code execution
US7463531B2 (en) * 2006-12-29 2008-12-09 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7616498B2 (en) * 2006-12-29 2009-11-10 Sandisk Corporation Non-volatile storage system with resistance sensing and compensation
US7590002B2 (en) * 2006-12-29 2009-09-15 Sandisk Corporation Resistance sensing and compensation for non-volatile storage
US7590007B2 (en) 2007-01-11 2009-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7535764B2 (en) * 2007-03-21 2009-05-19 Sandisk Corporation Adjusting resistance of non-volatile memory using dummy memory cells
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US7729165B2 (en) * 2007-03-29 2010-06-01 Flashsilicon, Incorporation Self-adaptive and self-calibrated multiple-level non-volatile memories
US7864584B2 (en) * 2007-05-02 2011-01-04 Micron Technology, Inc. Expanded programming window for non-volatile multilevel memory cells
US7656709B2 (en) * 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method
US7779217B2 (en) * 2007-05-21 2010-08-17 Sandisk Il Ltd. Systems for optimizing page selection in flash-memory devices
US8429352B2 (en) * 2007-06-08 2013-04-23 Sandisk Technologies Inc. Method and system for memory block flushing
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
WO2009006513A1 (en) * 2007-07-03 2009-01-08 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US20090043831A1 (en) * 2007-08-11 2009-02-12 Mcm Portfolio Llc Smart Solid State Drive And Method For Handling Critical Files
JP4444320B2 (ja) 2007-09-07 2010-03-31 株式会社東芝 不揮発性半導体記憶装置
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し/書き込み制御方法
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US20090088876A1 (en) * 2007-09-28 2009-04-02 Conley Kevin M Portable, digital media player and associated methods
US7688638B2 (en) * 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
US7916544B2 (en) * 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
JP4693859B2 (ja) 2008-03-21 2011-06-01 株式会社東芝 不揮発性半導体記憶装置及びその制御方法
US20090271562A1 (en) * 2008-04-25 2009-10-29 Sinclair Alan W Method and system for storage address re-mapping for a multi-bank memory device
CA2629960C (en) * 2008-04-28 2009-12-08 Westport Power Inc. Apparatus and method for improving the accuracy of measurements taken with a capacitance-type sensor
KR101378602B1 (ko) * 2008-05-13 2014-03-25 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
JP2010009733A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
JP2010016062A (ja) * 2008-07-01 2010-01-21 Toshiba Corp 半導体装置
DE102008057681B3 (de) * 2008-11-17 2009-12-10 Giesecke & Devrient Gmbh Verfahren zum sicheren Speichern von Daten in einem Speicher eines tragbaren Datenträgers
US8064252B2 (en) 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
TWI397071B (zh) * 2008-12-31 2013-05-21 A Data Technology Co Ltd 記憶體儲存裝置及其控制方法
JP2010211883A (ja) * 2009-03-11 2010-09-24 Toshiba Corp 不揮発性半導体記憶装置
JP2010218623A (ja) 2009-03-17 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP5363154B2 (ja) * 2009-03-19 2013-12-11 ラピスセミコンダクタ株式会社 半導体不揮発性メモリ、半導体不揮発性メモリの電荷蓄積方法、及び電荷蓄積プログラム
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
KR101793286B1 (ko) 2009-04-08 2017-11-02 샌디스크 테크놀로지스 엘엘씨 수직의 비트 라인들 및 단면 워드 라인 아키텍처를 가지는 재프로그래밍 가능한 메모리 요소들의 3차원 어레이
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
US7983065B2 (en) 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
KR101528886B1 (ko) 2009-04-09 2015-06-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
JP2011008838A (ja) 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
JP2011008857A (ja) * 2009-06-25 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US8054691B2 (en) 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
KR101626548B1 (ko) 2009-07-15 2016-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 그것의 프로그램 방법
JP5284909B2 (ja) * 2009-08-26 2013-09-11 力晶科技股▲ふん▼有限公司 Nand型フラッシュメモリとその消去方法
US8238166B2 (en) * 2009-10-12 2012-08-07 Macronix International Co., Ltd. Methods of programming and reading single-level trapped-charge memory cells using second-bit threshold detection
US7986573B2 (en) * 2009-11-24 2011-07-26 Sandisk Technologies Inc. Programming memory with direct bit line driving to reduce channel-to-floating gate coupling
US8089815B2 (en) * 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
US8473669B2 (en) * 2009-12-07 2013-06-25 Sandisk Technologies Inc. Method and system for concurrent background and foreground operations in a non-volatile memory array
JP2011150749A (ja) 2010-01-20 2011-08-04 Toshiba Corp 不揮発性半導体記憶装置
KR20120137354A (ko) 2010-01-28 2012-12-20 샌디스크 아이엘 엘티디 슬라이딩-윈도우 에러 정정
JP2011159351A (ja) * 2010-01-29 2011-08-18 Toshiba Corp 不揮発性半導体記憶装置および不揮発性メモリシステム
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP2011198419A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US8526237B2 (en) 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
JP2012014816A (ja) 2010-07-05 2012-01-19 Toshiba Corp 不揮発性半導体記憶装置
US8274838B2 (en) * 2010-07-19 2012-09-25 Sandisk Technologies Inc. Programming non-volatile memory with bit line voltage step up
US8452911B2 (en) 2010-09-30 2013-05-28 Sandisk Technologies Inc. Synchronized maintenance operations in a multi-bank storage system
JP2012084207A (ja) 2010-10-13 2012-04-26 Toshiba Corp 不揮発性半導体記憶装置
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
US8824183B2 (en) 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
JP5075992B2 (ja) * 2011-02-02 2012-11-21 株式会社東芝 半導体記憶装置
CN103345936B (zh) * 2011-04-19 2016-08-03 黑龙江大学 任意k值和8值dram的写入电路和读出电路
JP2011204356A (ja) * 2011-07-19 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
US8432740B2 (en) 2011-07-21 2013-04-30 Sandisk Technologies Inc. Program algorithm with staircase waveform decomposed into multiple passes
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US8743615B2 (en) 2011-08-22 2014-06-03 Sandisk Technologies Inc. Read compensation for partially programmed blocks of non-volatile storage
JP2013045478A (ja) 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置
JP5380506B2 (ja) 2011-09-22 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
JP5296175B2 (ja) * 2011-10-24 2013-09-25 株式会社東芝 半導体記憶装置
JP2013122799A (ja) 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
US8762627B2 (en) 2011-12-21 2014-06-24 Sandisk Technologies Inc. Memory logical defragmentation during garbage collection
US8605507B2 (en) 2012-01-12 2013-12-10 Macronix International Co., Ltd. Flash programming technology for improved margin and inhibiting disturbance
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US9111620B2 (en) * 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US9281029B2 (en) 2012-06-15 2016-03-08 Sandisk 3D Llc Non-volatile memory having 3D array architecture with bit line voltage control and methods thereof
US8895437B2 (en) 2012-06-15 2014-11-25 Sandisk 3D Llc Method for forming staircase word lines in a 3D non-volatile memory having vertical bit lines
US9053819B2 (en) 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
US8902667B2 (en) * 2012-07-25 2014-12-02 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for program/erase operations to reduce performance degradation
US9142315B2 (en) 2012-07-25 2015-09-22 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions for read/verify operations to compensate for performance degradation
US8873316B2 (en) 2012-07-25 2014-10-28 Freescale Semiconductor, Inc. Methods and systems for adjusting NVM cell bias conditions based upon operating temperature to reduce performance degradation
US8830760B2 (en) 2012-08-16 2014-09-09 Kabushiki Kaisha Toshiba Semiconductor storage device
US9336133B2 (en) 2012-12-31 2016-05-10 Sandisk Technologies Inc. Method and system for managing program cycles including maintenance programming operations in a multi-layer memory
US8873284B2 (en) 2012-12-31 2014-10-28 Sandisk Technologies Inc. Method and system for program scheduling in a multi-layer memory
US9734911B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for asynchronous die operations in a non-volatile memory
US9734050B2 (en) 2012-12-31 2017-08-15 Sandisk Technologies Llc Method and system for managing background operations in a multi-layer memory
US9348746B2 (en) 2012-12-31 2016-05-24 Sandisk Technologies Method and system for managing block reclaim operations in a multi-layer memory
US9223693B2 (en) 2012-12-31 2015-12-29 Sandisk Technologies Inc. Memory system having an unequal number of memory die on different control channels
US9465731B2 (en) 2012-12-31 2016-10-11 Sandisk Technologies Llc Multi-layer non-volatile memory system having multiple partitions in a layer
US8885416B2 (en) 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
US9064547B2 (en) 2013-03-05 2015-06-23 Sandisk 3D Llc 3D non-volatile memory having low-current cells and methods
JP2014186763A (ja) 2013-03-21 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
JP2014225310A (ja) * 2013-05-16 2014-12-04 株式会社東芝 不揮発性半導体記憶装置
US9230677B2 (en) 2013-07-25 2016-01-05 Aplus Flash Technology, Inc NAND array hiarchical BL structures for multiple-WL and all-BL simultaneous erase, erase-verify, program, program-verify, and read operations
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
US9123430B2 (en) 2013-06-14 2015-09-01 Sandisk 3D Llc Differential current sense amplifier and method for non-volatile memory
US8933516B1 (en) 2013-06-24 2015-01-13 Sandisk 3D Llc High capacity select switches for three-dimensional structures
WO2014210424A2 (en) 2013-06-27 2014-12-31 Aplus Flash Technology, Inc. Novel nand array architecture for multiple simultaneous program and read
KR20150003969A (ko) * 2013-07-01 2015-01-12 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
JP5669903B2 (ja) * 2013-09-05 2015-02-18 ラピスセミコンダクタ株式会社 半導体不揮発性メモリ、半導体不揮発性メモリの電荷蓄積方法、及び電荷蓄積プログラム
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9165683B2 (en) 2013-09-23 2015-10-20 Sandisk Technologies Inc. Multi-word line erratic programming detection
US8724380B1 (en) * 2013-11-13 2014-05-13 Avalanche Technology, Inc. Method for reading and writing multi-level cells
US9105343B2 (en) 2013-11-13 2015-08-11 Avalanche Technology, Inc. Multi-level cells and method for using the same
WO2015100434A2 (en) 2013-12-25 2015-07-02 Aplus Flash Technology, Inc A HYBRID NAND WITH ALL-BL m-PAGE OPERATION SCHEME
US9123392B1 (en) 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US9767894B2 (en) 2014-06-09 2017-09-19 Micron Technology, Inc. Programming memories with stepped programming pulses
US9460809B2 (en) 2014-07-10 2016-10-04 Sandisk Technologies Llc AC stress mode to screen out word line to word line shorts
US9514835B2 (en) 2014-07-10 2016-12-06 Sandisk Technologies Llc Determination of word line to word line shorts between adjacent blocks
US9484086B2 (en) 2014-07-10 2016-11-01 Sandisk Technologies Llc Determination of word line to local source line shorts
US9443612B2 (en) 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
WO2016014731A1 (en) 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
US9202593B1 (en) 2014-09-02 2015-12-01 Sandisk Technologies Inc. Techniques for detecting broken word lines in non-volatile memories
US9240249B1 (en) 2014-09-02 2016-01-19 Sandisk Technologies Inc. AC stress methods to screen out bit line defects
US9449694B2 (en) * 2014-09-04 2016-09-20 Sandisk Technologies Llc Non-volatile memory with multi-word line select for defect detection operations
US9875805B2 (en) 2015-01-23 2018-01-23 Sandisk Technologies Llc Double lockout in non-volatile memory
US9570179B2 (en) 2015-04-22 2017-02-14 Sandisk Technologies Llc Non-volatile memory with two phased programming
US9633719B2 (en) 2015-05-29 2017-04-25 Micron Technology, Inc. Programming memory cells to be programmed to different levels to an intermediate level from a lowest level
JP2017054567A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体記憶装置
US10157681B2 (en) 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
US9711211B2 (en) 2015-10-29 2017-07-18 Sandisk Technologies Llc Dynamic threshold voltage compaction for non-volatile memory
US10042553B2 (en) 2015-10-30 2018-08-07 Sandisk Technologies Llc Method and system for programming a multi-layer non-volatile memory having a single fold data path
US9778855B2 (en) 2015-10-30 2017-10-03 Sandisk Technologies Llc System and method for precision interleaving of data writes in a non-volatile memory
US10133490B2 (en) 2015-10-30 2018-11-20 Sandisk Technologies Llc System and method for managing extended maintenance scheduling in a non-volatile memory
US10120613B2 (en) 2015-10-30 2018-11-06 Sandisk Technologies Llc System and method for rescheduling host and maintenance operations in a non-volatile memory
KR20170104839A (ko) * 2016-03-08 2017-09-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6502880B2 (ja) 2016-03-10 2019-04-17 東芝メモリ株式会社 半導体記憶装置
US10248499B2 (en) 2016-06-24 2019-04-02 Sandisk Technologies Llc Non-volatile storage system using two pass programming with bit error control
US10217515B2 (en) 2017-04-01 2019-02-26 Intel Corporation Programming memory devices
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US20190324672A1 (en) * 2018-04-20 2019-10-24 Micron Technology, Inc. Apparatuses and methods for counter update operations
JP2019200826A (ja) 2018-05-14 2019-11-21 Toshiba Memory Corp 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682346A (en) * 1995-03-29 1997-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having suitable writing efficiency
JPH1131391A (ja) * 1997-07-10 1999-02-02 Sony Corp 不揮発性半導体記憶装置
US6069823A (en) * 1995-11-13 2000-05-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6094374A (en) * 1998-03-25 2000-07-25 Nec Corporation Nonvolatile semiconductor memory device including sense amplifier having verification circuit
US6195287B1 (en) * 1999-02-03 2001-02-27 Sharp Kabushiki Kaisha Data programming method for a nonvolatile semiconductor storage

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3779807D1 (de) * 1986-04-23 1992-07-23 Avl Medical Instr Ag Sensorelement zur bestimmung von stoffkonzentrationen.
FR2604554B1 (fr) * 1986-09-30 1988-11-10 Eurotechnique Sa Dispositif de securite pourla programmation d'une memoire non volatile programmable electriquement
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US6353554B1 (en) * 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
JPH0526199A (ja) 1991-07-19 1993-02-02 Mitsubishi Electric Corp 軸流送風機
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2001266583A (ja) * 1991-12-19 2001-09-28 Toshiba Corp 不揮発性半導体記憶装置
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2922116B2 (ja) 1993-09-02 1999-07-19 株式会社東芝 半導体記憶装置
JP3512833B2 (ja) 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3476952B2 (ja) * 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
US5680347A (en) * 1994-06-29 1997-10-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3199989B2 (ja) 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
US5694356A (en) 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US6005805A (en) * 1994-12-27 1999-12-21 Nkk Corporation Nonvolatile semiconductor device with a verify function
JP3153730B2 (ja) 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
US5572462A (en) * 1995-08-02 1996-11-05 Aplus Integrated Circuits, Inc. Multistate prom and decompressor
US5576992A (en) * 1995-08-30 1996-11-19 Texas Instruments Incorporated Extended-life method for soft-programming floating-gate memory cells
JP3392604B2 (ja) 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
KR100199348B1 (ko) * 1995-12-23 1999-06-15 김영환 반도체 소자의 제조방법
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
KR100244864B1 (ko) * 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3200012B2 (ja) 1996-04-19 2001-08-20 株式会社東芝 記憶システム
JP3414587B2 (ja) 1996-06-06 2003-06-09 株式会社東芝 不揮発性半導体記憶装置
US5754469A (en) * 1996-06-14 1998-05-19 Macronix International Co., Ltd. Page mode floating gate memory device storing multiple bits per cell
US6134148A (en) 1997-09-30 2000-10-17 Hitachi, Ltd. Semiconductor integrated circuit and data processing system
US5818758A (en) * 1996-12-31 1998-10-06 Intel Corporation Zero voltage drop negative switch for dual well processes
JPH10228786A (ja) 1997-02-17 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその閾値制御方法
US6134140A (en) 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
JP3517081B2 (ja) * 1997-05-22 2004-04-05 株式会社東芝 多値不揮発性半導体記憶装置
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
JP3572179B2 (ja) * 1997-10-07 2004-09-29 シャープ株式会社 不揮発性半導体記憶装置およびその書き込み方法
JP3906545B2 (ja) 1998-02-03 2007-04-18 ソニー株式会社 不揮発性半導体記憶装置
JP4154771B2 (ja) 1998-11-10 2008-09-24 ソニー株式会社 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000163977A (ja) 1998-11-20 2000-06-16 Sony Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
US6208506B1 (en) * 1999-05-19 2001-03-27 Gei-Jon Pao Space saving CD-ROM/DVD drive mechanism used with electronic devices
JP2001093288A (ja) 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
KR100319559B1 (ko) 1999-11-01 2002-01-05 윤종용 문턱 전압 분포들 사이의 마진을 일정하게 유지할 수 있는멀티-스테이트 불휘발성 반도체 메모리 장치
JP3776307B2 (ja) 2000-04-26 2006-05-17 沖電気工業株式会社 不揮発性メモリアナログ電圧書き込み回路
JP3942342B2 (ja) * 2000-06-30 2007-07-11 富士通株式会社 多値データを記録する不揮発性メモリ
JP3922516B2 (ja) * 2000-09-28 2007-05-30 株式会社ルネサステクノロジ 不揮発性メモリと不揮発性メモリの書き込み方法
JP4282248B2 (ja) 2001-03-30 2009-06-17 株式会社東芝 半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3631463B2 (ja) * 2001-12-27 2005-03-23 サンディスク コーポレイションSanDisk Corporation 不揮発性半導体記憶装置
US7301806B2 (en) 2001-12-27 2007-11-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device adapted to store a multi-valued in a single memory cell
JP4004811B2 (ja) 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP2003242787A (ja) 2002-02-14 2003-08-29 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4086583B2 (ja) 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
JP4270832B2 (ja) 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US6882567B1 (en) 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
JP4287222B2 (ja) 2003-09-03 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
JP3977799B2 (ja) 2003-12-09 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
JP4322686B2 (ja) 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682346A (en) * 1995-03-29 1997-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having suitable writing efficiency
US6069823A (en) * 1995-11-13 2000-05-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JPH1131391A (ja) * 1997-07-10 1999-02-02 Sony Corp 不揮発性半導体記憶装置
US6094374A (en) * 1998-03-25 2000-07-25 Nec Corporation Nonvolatile semiconductor memory device including sense amplifier having verification circuit
US6195287B1 (en) * 1999-02-03 2001-02-27 Sharp Kabushiki Kaisha Data programming method for a nonvolatile semiconductor storage

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102150216A (zh) * 2008-09-11 2011-08-10 桑迪士克公司 具有降低的数据存储要求的存储器的多遍编程
CN102150216B (zh) * 2008-09-11 2014-03-12 桑迪士克科技股份有限公司 具有降低的数据存储要求的存储器的多遍编程

Also Published As

Publication number Publication date
US20030147278A1 (en) 2003-08-07
US9257189B2 (en) 2016-02-09
TW544933B (en) 2003-08-01
US20120236657A1 (en) 2012-09-20
US20050135154A1 (en) 2005-06-23
KR20030057259A (ko) 2003-07-04
EP1324343A3 (en) 2005-08-31
US20110090741A1 (en) 2011-04-21
US7286404B2 (en) 2007-10-23
US6990019B2 (en) 2006-01-24
EP1324343B1 (en) 2014-05-07
KR100467410B1 (ko) 2005-01-24
US20040066680A1 (en) 2004-04-08
US7088616B2 (en) 2006-08-08
US20080043530A1 (en) 2008-02-21
US10236058B2 (en) 2019-03-19
JP2003196988A (ja) 2003-07-11
EP1324343A2 (en) 2003-07-02
US20150078092A1 (en) 2015-03-19
US7672168B2 (en) 2010-03-02
US20170040053A1 (en) 2017-02-09
US9508422B2 (en) 2016-11-29
CN1428867A (zh) 2003-07-09
US9990987B2 (en) 2018-06-05
JP3631463B2 (ja) 2005-03-23
US20060203558A1 (en) 2006-09-14
US20040047183A1 (en) 2004-03-11
US8605511B2 (en) 2013-12-10
US20080298129A1 (en) 2008-12-04
US20140063976A1 (en) 2014-03-06
US8208311B2 (en) 2012-06-26
US7864591B2 (en) 2011-01-04
US20190172530A1 (en) 2019-06-06
US9734899B2 (en) 2017-08-15
US20180261283A1 (en) 2018-09-13
US20170309329A1 (en) 2017-10-26
US8929135B2 (en) 2015-01-06
US7405970B2 (en) 2008-07-29
US20160111147A1 (en) 2016-04-21
US20100118607A1 (en) 2010-05-13
US6643188B2 (en) 2003-11-04
CN1783344A (zh) 2006-06-07
CN100538903C (zh) 2009-09-09

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