JP3199989B2 - 不揮発性半導体記憶装置とその過書込み救済方法 - Google Patents
不揮発性半導体記憶装置とその過書込み救済方法Info
- Publication number
- JP3199989B2 JP3199989B2 JP24139495A JP24139495A JP3199989B2 JP 3199989 B2 JP3199989 B2 JP 3199989B2 JP 24139495 A JP24139495 A JP 24139495A JP 24139495 A JP24139495 A JP 24139495A JP 3199989 B2 JP3199989 B2 JP 3199989B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- latch circuit
- transistor
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えばフラッシ
ュＥＥＰＲＯＭに係わり、特に、その過書き込みを救済
することが可能な不揮発性半導体記憶装置とその過書込
み救済方法に関する。
ュＥＥＰＲＯＭに係わり、特に、その過書き込みを救済
することが可能な不揮発性半導体記憶装置とその過書込
み救済方法に関する。
【０００２】
【従来の技術】図２０は、ＮＡＮＤ型フラッシュメモリ
のセル構造を示す回路図である。このＮＡＮＤ型フラッ
シュメモリは、浮遊ゲート及び制御ゲートを有するＭＯ
ＳトランジスタからなるメモリセルＭ１〜Ｍ１６が直列
に接続されている。このセル列の一端は選択トランジス
タＱ１１を介してビット線ＢＬに接続され、他端は選択
トランジスタＱ１２を介して共通ソース線Ｓに接続され
ている。各トランジスタは同一のウェルＷ上に形成され
ている。各メモリセルＭ１〜Ｍ１６の制御ゲートはワー
ド線ＷＬ１〜ＷＬ１６に接続されており、選択トランジ
スタＱ１１の制御ゲートは選択線ＳＬ１に接続され、選
択トランジスタＱ１２の制御ゲートは選択線ＳＬ２に接
続されている。
のセル構造を示す回路図である。このＮＡＮＤ型フラッ
シュメモリは、浮遊ゲート及び制御ゲートを有するＭＯ
ＳトランジスタからなるメモリセルＭ１〜Ｍ１６が直列
に接続されている。このセル列の一端は選択トランジス
タＱ１１を介してビット線ＢＬに接続され、他端は選択
トランジスタＱ１２を介して共通ソース線Ｓに接続され
ている。各トランジスタは同一のウェルＷ上に形成され
ている。各メモリセルＭ１〜Ｍ１６の制御ゲートはワー
ド線ＷＬ１〜ＷＬ１６に接続されており、選択トランジ
スタＱ１１の制御ゲートは選択線ＳＬ１に接続され、選
択トランジスタＱ１２の制御ゲートは選択線ＳＬ２に接
続されている。
【０００３】ＮＡＮＤ型フラッシュメモリは、通常デー
タ“１”が保持されている状態を「消去状態」と呼び、
データ“０”が保持されている状態を「書き込み状態」
と呼ぶ。データ“０”を保持したメモリセルは、例えば
０Ｖ以上５Ｖ以下の閾値電圧を有し、データ“１”を保
持したメモリセルは、０Ｖ以下の閾値電圧を有してい
る。また、図２１（ａ）に示すように、データ“１”が
保持されているメモリセルの閾値電圧を正方向にシフト
させ、データ“０”を保持するようにすることを「書き
込み動作」と呼び、図２１（ｂ）に示すように、データ
“０”が保持されているメモリセルの閾値電圧を負方向
にシフトさせデータ“１”を保持するようにすることを
「消去動作」と呼ぶ。
タ“１”が保持されている状態を「消去状態」と呼び、
データ“０”が保持されている状態を「書き込み状態」
と呼ぶ。データ“０”を保持したメモリセルは、例えば
０Ｖ以上５Ｖ以下の閾値電圧を有し、データ“１”を保
持したメモリセルは、０Ｖ以下の閾値電圧を有してい
る。また、図２１（ａ）に示すように、データ“１”が
保持されているメモリセルの閾値電圧を正方向にシフト
させ、データ“０”を保持するようにすることを「書き
込み動作」と呼び、図２１（ｂ）に示すように、データ
“０”が保持されているメモリセルの閾値電圧を負方向
にシフトさせデータ“１”を保持するようにすることを
「消去動作」と呼ぶ。
【０００４】図２２は、読み出し、消去及び書き込みの
各動作時に、メモリセルに印加する電圧を示している。
例えば読み出し動作時は、先ず、ビット線ＢＬが５Ｖに
プリチャージされ浮遊状態とされる。この後、選択線Ｓ
Ｌ１に５Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非
選択メモリセルのワード線ＷＬに５Ｖ、選択線ＳＬ２に
５Ｖ、ウェルＷに０Ｖ、共通ソース線Ｓに０Ｖを印加す
る。すると、選択メモリセル以外の全てのトランジスタ
がオンする。選択メモリセルにデータ“０”が保持され
ている場合、このメモリセルは非導通となりビット線Ｂ
Ｌの電位は５Ｖのままで変化しない。また、選択メモリ
セルにデータ“１”が保持されている場合、このメモリ
セルは導通となるためビット線ＢＬは放電され電位が低
下する。このビット線の電位を検出することによりデー
タをセンスする。
各動作時に、メモリセルに印加する電圧を示している。
例えば読み出し動作時は、先ず、ビット線ＢＬが５Ｖに
プリチャージされ浮遊状態とされる。この後、選択線Ｓ
Ｌ１に５Ｖ、選択メモリセルのワード線ＷＬに０Ｖ、非
選択メモリセルのワード線ＷＬに５Ｖ、選択線ＳＬ２に
５Ｖ、ウェルＷに０Ｖ、共通ソース線Ｓに０Ｖを印加す
る。すると、選択メモリセル以外の全てのトランジスタ
がオンする。選択メモリセルにデータ“０”が保持され
ている場合、このメモリセルは非導通となりビット線Ｂ
Ｌの電位は５Ｖのままで変化しない。また、選択メモリ
セルにデータ“１”が保持されている場合、このメモリ
セルは導通となるためビット線ＢＬは放電され電位が低
下する。このビット線の電位を検出することによりデー
タをセンスする。
【０００５】一方、消去動作時において、ビット線ＢＬ
は開放、選択線ＳＬ１に０Ｖ、メモリセルのワード線Ｗ
Ｌに０Ｖ、選択線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、そ
して共通ソース線Ｓに１８Ｖを印加する。すると、浮遊
ゲートとウェル間にゲート絶縁膜を介してトンネル電流
が流れ、閾値電圧は０Ｖ以下になる。
は開放、選択線ＳＬ１に０Ｖ、メモリセルのワード線Ｗ
Ｌに０Ｖ、選択線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、そ
して共通ソース線Ｓに１８Ｖを印加する。すると、浮遊
ゲートとウェル間にゲート絶縁膜を介してトンネル電流
が流れ、閾値電圧は０Ｖ以下になる。
【０００６】書き込み動作時は、書き込みデータによっ
て異なった電圧を印加する。すなわち、データ“０”を
書き込む場合、ビット線ＢＬに０Ｖを印加し、データ
“１”を書き込む場合、ビット線ＢＬに９Ｖを印加す
る。選択線ＳＬ１には１１Ｖ、選択メモリセルのワード
線ＷＬには１８Ｖ、非選択メモリセルのワード線ＷＬに
は９Ｖ、選択線ＳＬ２には０Ｖ、ウェルＷには０Ｖ、共
通ソース線Ｓには０Ｖを印加する。この結果、選択トラ
ンジスタＱ１１からメモリセルＭ１６までの全てのトラ
ンジスタは導通し、ビット線と同電位となる。
て異なった電圧を印加する。すなわち、データ“０”を
書き込む場合、ビット線ＢＬに０Ｖを印加し、データ
“１”を書き込む場合、ビット線ＢＬに９Ｖを印加す
る。選択線ＳＬ１には１１Ｖ、選択メモリセルのワード
線ＷＬには１８Ｖ、非選択メモリセルのワード線ＷＬに
は９Ｖ、選択線ＳＬ２には０Ｖ、ウェルＷには０Ｖ、共
通ソース線Ｓには０Ｖを印加する。この結果、選択トラ
ンジスタＱ１１からメモリセルＭ１６までの全てのトラ
ンジスタは導通し、ビット線と同電位となる。
【０００７】したがって、ビット線ＢＬに０Ｖが印加さ
れたメモリセルはチャネルと制御ゲートとの間の電圧が
１８Ｖの高電圧となり、トンネル電流によってこのメモ
リセルの閾値電圧は正方向にシフトする。また、ビット
線ＢＬに９Ｖが印加されたメモリセルはチャネルと制御
ゲートとの間に９Ｖしかかからないため、閾値電圧の正
方向のシフトは抑圧される。この９Ｖを書き込み禁止電
圧と呼ぶ。
れたメモリセルはチャネルと制御ゲートとの間の電圧が
１８Ｖの高電圧となり、トンネル電流によってこのメモ
リセルの閾値電圧は正方向にシフトする。また、ビット
線ＢＬに９Ｖが印加されたメモリセルはチャネルと制御
ゲートとの間に９Ｖしかかからないため、閾値電圧の正
方向のシフトは抑圧される。この９Ｖを書き込み禁止電
圧と呼ぶ。
【０００８】
【発明が解決しようとする課題】ところで、不揮発性半
導体記憶装置はトンネル電流を用いてデータを書き込む
ため、書き込み速度は各メモリセルによってばらつきが
ある。したがって、たとえ各メモリセルの書き込み時間
が同じであっても、あるメモリセルの閾値電圧は０Ｖ以
上５Ｖ以下の範囲となり、他のメモリセルの閾値電圧は
５Ｖを越えてしまうこともある。
導体記憶装置はトンネル電流を用いてデータを書き込む
ため、書き込み速度は各メモリセルによってばらつきが
ある。したがって、たとえ各メモリセルの書き込み時間
が同じであっても、あるメモリセルの閾値電圧は０Ｖ以
上５Ｖ以下の範囲となり、他のメモリセルの閾値電圧は
５Ｖを越えてしまうこともある。
【０００９】上述したように、ＮＡＮＤ型フラッシュメ
モリは読み出し時に非選択メモリセルのワード線に５Ｖ
を印加してオンさせるが、あるメモリセルの閾値電圧が
５Ｖを越えているとそのメモリセルはオフのままであ
る。したがって、そのメモリセルにより電流経路が遮断
されてしまうため、そのメモリセルと直列に接続された
残り全てのメモリセルのデータを読み出せなくなってし
まう。
モリは読み出し時に非選択メモリセルのワード線に５Ｖ
を印加してオンさせるが、あるメモリセルの閾値電圧が
５Ｖを越えているとそのメモリセルはオフのままであ
る。したがって、そのメモリセルにより電流経路が遮断
されてしまうため、そのメモリセルと直列に接続された
残り全てのメモリセルのデータを読み出せなくなってし
まう。
【００１０】そこで、書き込み時間を短い時間に区分け
し、書き込み→ベリファイ→再書き込みのためのデータ
設定→書き込み→ベリファイ→再書き込みのためのデー
タ設定……と繰り返す方法が採られている。ベリファイ
動作により閾値電圧が十分上昇したメモリセルは、次回
のサイクルにおいて書き込み動作を行わないように再書
き込みデータを設定する。
し、書き込み→ベリファイ→再書き込みのためのデータ
設定→書き込み→ベリファイ→再書き込みのためのデー
タ設定……と繰り返す方法が採られている。ベリファイ
動作により閾値電圧が十分上昇したメモリセルは、次回
のサイクルにおいて書き込み動作を行わないように再書
き込みデータを設定する。
【００１１】すなわち、図２３（ａ）に示すように、１
回目の書き込み終了時に、書き込み対象としての選択メ
モリセルＭＣの閾値電圧が−１Ｖであった場合、図２３
（ｂ）に示すように、再度書き込みが行われ、閾値電圧
が０Ｖ以上５Ｖ以下の範囲となるようにされる。このよ
うにすると、書き込みの速いセルは速く書き込み動作が
終了し、その後の閾値電圧の上昇はなくなる。
回目の書き込み終了時に、書き込み対象としての選択メ
モリセルＭＣの閾値電圧が−１Ｖであった場合、図２３
（ｂ）に示すように、再度書き込みが行われ、閾値電圧
が０Ｖ以上５Ｖ以下の範囲となるようにされる。このよ
うにすると、書き込みの速いセルは速く書き込み動作が
終了し、その後の閾値電圧の上昇はなくなる。
【００１２】しかし、図２３（ｃ）に示すように、希に
１回の書き込み動作で選択メモリセルＭＣの閾値電圧が
急激に上昇し、５Ｖの上限を越えてしまう場合がある。
この場合、ベリファイ動作では正常に書き込みが終了し
たものとされるが、上述したようにこのメモリセルと直
列に接続された他のメモリセルのデータを読み出すこと
ができなくなってしまう。このような現象は、書き込
み、消去を繰り返し行った場合希に起こるため、試験に
よってこのメモリセルをスクリーニングすることは困難
である。
１回の書き込み動作で選択メモリセルＭＣの閾値電圧が
急激に上昇し、５Ｖの上限を越えてしまう場合がある。
この場合、ベリファイ動作では正常に書き込みが終了し
たものとされるが、上述したようにこのメモリセルと直
列に接続された他のメモリセルのデータを読み出すこと
ができなくなってしまう。このような現象は、書き込
み、消去を繰り返し行った場合希に起こるため、試験に
よってこのメモリセルをスクリーニングすることは困難
である。
【００１３】この発明は、上記課題を解決するものであ
り、その目的とするところは、１回の書き込み動作で閾
値電圧が所定値より上昇する過書き込み状態のメモリセ
ルが発生した場合においても、そのメモリセルを救済す
ることが可能な不揮発性半導体記憶装置とその過書き込
み救済方法を提供しようとするものである。
り、その目的とするところは、１回の書き込み動作で閾
値電圧が所定値より上昇する過書き込み状態のメモリセ
ルが発生した場合においても、そのメモリセルを救済す
ることが可能な不揮発性半導体記憶装置とその過書き込
み救済方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、複数のメモリセルを含むメモリセルアレ
イと、前記メモリセルアレイが接続されたビット線と、
選択された前記メモリセルに書き込むためのデータ、及
び前記メモリセルから読み出されたデータをラッチする
ラッチ回路と、前記ラッチ回路と前記ビット線の間に接
続され、複数の前記メモリセルに過書込み状態のメモリ
セルがある場合、そのメモリセルのデータを読み出して
前記ラッチ回路にコピーし、前記メモリセルのデータが
消去された後、前記ラッチ回路にコピーされたデータを
前記メモリセルに書き込む制御回路とを具備している。
体記憶装置は、複数のメモリセルを含むメモリセルアレ
イと、前記メモリセルアレイが接続されたビット線と、
選択された前記メモリセルに書き込むためのデータ、及
び前記メモリセルから読み出されたデータをラッチする
ラッチ回路と、前記ラッチ回路と前記ビット線の間に接
続され、複数の前記メモリセルに過書込み状態のメモリ
セルがある場合、そのメモリセルのデータを読み出して
前記ラッチ回路にコピーし、前記メモリセルのデータが
消去された後、前記ラッチ回路にコピーされたデータを
前記メモリセルに書き込む制御回路とを具備している。
【００１５】この発明の不揮発性半導体記憶装置の過書
き込み救済方法は、メモリセルにデータが過書込みされ
ている場合、そのメモリセルのデータを読み出し、ラッ
チ回路にコピーする工程と、前記メモリセルのデータを
消去する工程と、前記ラッチ回路にコピーしたデータを
前記メモリセルに書き込む工程とを具備している。
き込み救済方法は、メモリセルにデータが過書込みされ
ている場合、そのメモリセルのデータを読み出し、ラッ
チ回路にコピーする工程と、前記メモリセルのデータを
消去する工程と、前記ラッチ回路にコピーしたデータを
前記メモリセルに書き込む工程とを具備している。
【００１６】すなわち、過書き込みベリファイ時に、過
書き込み状態のメモリセルが検出された場合、メモリセ
ルに記憶されているデータを読出し、この読み出したデ
ータをラッチ回路にコピーする。書き込みセルの書き込
み量は十分であり、非書き込みセルはデータが書き込ま
れていないため、ラッチ回路にはメモリセルの書き込み
開始時と同様の状態に書き込みデータがラッチされるこ
ととなる。この後、過書き込み状態のメモリセルのデー
タを消去し、続いて、このデータが消去されたメモリセ
ルにラッチ回路にラッチされたデータを再度書き込む。
このようにすることにより、過書き込み状態のメモリセ
ルの閾値電圧を正常な値に設定することができる。
書き込み状態のメモリセルが検出された場合、メモリセ
ルに記憶されているデータを読出し、この読み出したデ
ータをラッチ回路にコピーする。書き込みセルの書き込
み量は十分であり、非書き込みセルはデータが書き込ま
れていないため、ラッチ回路にはメモリセルの書き込み
開始時と同様の状態に書き込みデータがラッチされるこ
ととなる。この後、過書き込み状態のメモリセルのデー
タを消去し、続いて、このデータが消去されたメモリセ
ルにラッチ回路にラッチされたデータを再度書き込む。
このようにすることにより、過書き込み状態のメモリセ
ルの閾値電圧を正常な値に設定することができる。
【００１７】
【発明の実施の形態】以下、この発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図２は、ＮＡＮＤ型フラッシュメモリを用
いた不揮発性半導体記憶装置の全体的な構成を示してい
る。不揮発性半導体記憶装置１０はメモリセルアレイ１
１、ロウデコーダ１２、センス／ラッチ回路１３、カラ
ムデコーダ１４、カラムゲート１５、昇圧回路１６、制
御回路１７、Ｉ／Ｏバッファ１８によって構成されてい
る。
いた不揮発性半導体記憶装置の全体的な構成を示してい
る。不揮発性半導体記憶装置１０はメモリセルアレイ１
１、ロウデコーダ１２、センス／ラッチ回路１３、カラ
ムデコーダ１４、カラムゲート１５、昇圧回路１６、制
御回路１７、Ｉ／Ｏバッファ１８によって構成されてい
る。
【００１９】メモリセルアレイ１１は複数のＮＡＮＤ型
メモリセルがマトリクス状に配設されており、縦方向に
ビット線ＢＬが数千本、横方向にワード線ＷＬが数千本
配列されている。ロウデコーダ１２はワード線を外部か
ら入力されたアドレスに基いて選択する。センス回路と
データのラッチ回路を含むセンス／ラッチ回路１３はメ
モリセルアレイ１１の後述するビット線及びカラムゲー
ト１５に接続されている。カラムゲート１５はカラムデ
コーダ１４及びＩ／Ｏバッファ１８に接続されている。
カラムデコーダ１４はＩ／Ｏバッファ１８を介して外部
から入力されたアドレスに基きカラムゲート１５を制御
し、ビット線および対応するセンス／ラッチ回路１３を
選択する。昇圧回路１６は書き込み動作や消去動作に必
要な高電圧を供給する。制御回路１７は書き込み動作、
消去動作、読み出し動作、書き込みベリファイ動作、後
述する過書き込みベリファイ動作、メモリセルに記憶さ
れたデータをラッチ回路にコピーするセルデータのコピ
ー動作、及び１ページ分のデータを消去する１ページ消
去動作等を制御する。また、Ｉ／Ｏバッファ１８はチッ
プ外部とのインターフェースをとる。
メモリセルがマトリクス状に配設されており、縦方向に
ビット線ＢＬが数千本、横方向にワード線ＷＬが数千本
配列されている。ロウデコーダ１２はワード線を外部か
ら入力されたアドレスに基いて選択する。センス回路と
データのラッチ回路を含むセンス／ラッチ回路１３はメ
モリセルアレイ１１の後述するビット線及びカラムゲー
ト１５に接続されている。カラムゲート１５はカラムデ
コーダ１４及びＩ／Ｏバッファ１８に接続されている。
カラムデコーダ１４はＩ／Ｏバッファ１８を介して外部
から入力されたアドレスに基きカラムゲート１５を制御
し、ビット線および対応するセンス／ラッチ回路１３を
選択する。昇圧回路１６は書き込み動作や消去動作に必
要な高電圧を供給する。制御回路１７は書き込み動作、
消去動作、読み出し動作、書き込みベリファイ動作、後
述する過書き込みベリファイ動作、メモリセルに記憶さ
れたデータをラッチ回路にコピーするセルデータのコピ
ー動作、及び１ページ分のデータを消去する１ページ消
去動作等を制御する。また、Ｉ／Ｏバッファ１８はチッ
プ外部とのインターフェースをとる。
【００２０】図３は、図２の要部を示す回路図であり、
図２と同一部分には同一符号を付す。図３において、ビ
ット線ＢＬ１には、ＮＡＮＤ型フラッシュメモリ２１−
１〜２１−ｎが接続され、ビット線ＢＬ２には、ＮＡＮ
Ｄ型フラッシュメモリ２２−１〜２２−ｎが接続され、
ビット線ＢＬｎには、ＮＡＮＤ型フラッシュメモリ２ｎ
−１〜２ｎ−ｎが接続されている。各ビット線ＢＬ１、
ＢＬ２〜ＢＬｎの一端にはセンス／ラッチ回路（Ｓ／Ｌ
Ｔ）１３−１、１３−２〜１３−ｎがそれぞれ接続され
ている。各センス／ラッチ回路１３−１、１３−２〜１
３−ｎは前記カラムゲートから出力されるカラム選択信
号ＣＳ１、ＣＳ２〜ＣＳｎによって選択される。各セン
ス／ラッチ回路１３−１、１３−２〜１３−ｎには、デ
ータを伝送するデータ線Ｄ、／Ｄ（／は反転信号を示
す）、ベリファイ線ＶＦが接続されるとともに、タイミ
ング信号φ１、φ２、φ３、φ４がそれぞれ供給されて
いる。前記ベリファイ線ＶＦにはベリファイ結果を示す
信号が伝送される。
図２と同一部分には同一符号を付す。図３において、ビ
ット線ＢＬ１には、ＮＡＮＤ型フラッシュメモリ２１−
１〜２１−ｎが接続され、ビット線ＢＬ２には、ＮＡＮ
Ｄ型フラッシュメモリ２２−１〜２２−ｎが接続され、
ビット線ＢＬｎには、ＮＡＮＤ型フラッシュメモリ２ｎ
−１〜２ｎ−ｎが接続されている。各ビット線ＢＬ１、
ＢＬ２〜ＢＬｎの一端にはセンス／ラッチ回路（Ｓ／Ｌ
Ｔ）１３−１、１３−２〜１３−ｎがそれぞれ接続され
ている。各センス／ラッチ回路１３−１、１３−２〜１
３−ｎは前記カラムゲートから出力されるカラム選択信
号ＣＳ１、ＣＳ２〜ＣＳｎによって選択される。各セン
ス／ラッチ回路１３−１、１３−２〜１３−ｎには、デ
ータを伝送するデータ線Ｄ、／Ｄ（／は反転信号を示
す）、ベリファイ線ＶＦが接続されるとともに、タイミ
ング信号φ１、φ２、φ３、φ４がそれぞれ供給されて
いる。前記ベリファイ線ＶＦにはベリファイ結果を示す
信号が伝送される。
【００２１】前記各ビット線ＢＬ１、ＢＬ２〜ＢＬｎの
他端にはＰチャネルトランジスタＱ１０のドレインがそ
れぞれ接続されている。各トランジスタＱ１０はビット
線ＢＬ〜ＢＬｎを充電するものであり、各ソースには電
源ＶBLが供給され、各ゲートにはタイミング信号φ５が
供給されている。前記電源ＶBLは書き込み動作時９Ｖ、
それ以外の時は５Ｖとなる。前記各タイミング信号φ１
〜φ５は前記制御回路１７に含まれたクロック発生回路
１７−１によって生成される。なお、図３において、ワ
ード線及び選択線は省略している。
他端にはＰチャネルトランジスタＱ１０のドレインがそ
れぞれ接続されている。各トランジスタＱ１０はビット
線ＢＬ〜ＢＬｎを充電するものであり、各ソースには電
源ＶBLが供給され、各ゲートにはタイミング信号φ５が
供給されている。前記電源ＶBLは書き込み動作時９Ｖ、
それ以外の時は５Ｖとなる。前記各タイミング信号φ１
〜φ５は前記制御回路１７に含まれたクロック発生回路
１７−１によって生成される。なお、図３において、ワ
ード線及び選択線は省略している。
【００２２】図１は、この発明の要部を示すものであ
り、前記センス／ラッチ回路を示すものである。このセ
ンス／ラッチ回路は全て同一構成であるため、センス／
ラッチ回路１３−１についてのみその構成を説明する。
り、前記センス／ラッチ回路を示すものである。このセ
ンス／ラッチ回路は全て同一構成であるため、センス／
ラッチ回路１３−１についてのみその構成を説明する。
【００２３】前記データ線Ｄ、／Ｄには、Ｎチャネルト
ランジスタＱ７、Ｑ８の電流通路の一端がそれぞれ接続
されている。これらトランジスタＱ７、Ｑ８の電流通路
の他端には、ラッチ回路ＬＴを構成するインバータ回路
ＩＮ１、ＩＮ２が接続されている。すなわち、インバー
タ回路ＩＮ１の入力端、及びインバータ回路ＩＮ２の出
力端はトランジスタＱ７の電流通路の他端（ノードＡ）
に接続され、インバータ回路ＩＮ１の出力端、及びイン
バータ回路ＩＮ２の入力端はトランジスタＱ８の電流通
路の他端（ノードＢ）に接続されている。前記ノードＡ
にはＮチャネルトランジスタＱ１の電流通路の一端が接
続され、前記ノードＢにはＮチャネルトランジスタＱ２
の電流通路の一端が接続されている。これらトランジス
タＱ１、Ｑ２のゲートには前記タイミング信号φ１、φ
２がぞれぞれ供給され、トランジスタＱ１、Ｑ２の電流
通路の他端は互いにＮチャネルトランジスタＱ３の電流
通路の一端に接続されている。このトランジスタＱ３の
電流通路の他端は接地され、ゲートは前記ビット線ＢＬ
１に接続されている。
ランジスタＱ７、Ｑ８の電流通路の一端がそれぞれ接続
されている。これらトランジスタＱ７、Ｑ８の電流通路
の他端には、ラッチ回路ＬＴを構成するインバータ回路
ＩＮ１、ＩＮ２が接続されている。すなわち、インバー
タ回路ＩＮ１の入力端、及びインバータ回路ＩＮ２の出
力端はトランジスタＱ７の電流通路の他端（ノードＡ）
に接続され、インバータ回路ＩＮ１の出力端、及びイン
バータ回路ＩＮ２の入力端はトランジスタＱ８の電流通
路の他端（ノードＢ）に接続されている。前記ノードＡ
にはＮチャネルトランジスタＱ１の電流通路の一端が接
続され、前記ノードＢにはＮチャネルトランジスタＱ２
の電流通路の一端が接続されている。これらトランジス
タＱ１、Ｑ２のゲートには前記タイミング信号φ１、φ
２がぞれぞれ供給され、トランジスタＱ１、Ｑ２の電流
通路の他端は互いにＮチャネルトランジスタＱ３の電流
通路の一端に接続されている。このトランジスタＱ３の
電流通路の他端は接地され、ゲートは前記ビット線ＢＬ
１に接続されている。
【００２４】また、前記ノードＡにはＮチャネルトラン
ジスタＱ４の電流通路の一端が接続されている。このト
ランジスタＱ４のゲートには前記タイミング信号φ４が
供給され、電流通路の他端は前記ビット線ＢＬ１に接続
されている。さらに、前記ノードＢにはＮチャネルトラ
ンジスタＱ５のゲートが接続されている。このトランジ
スタＱ５の電流通路の一端は前記ベリファイ線ＶＦに接
続され、他端はＮチャネルトランジスタＱ６の電流通路
の一端に接続されている。トランジスタＱ６のゲートに
は前記タイミング信号φ３が供給され、電流通路の他端
は接地されている。なお、トランジスタＱ６及びタイミ
ング信号φ３は省略することが可能である。
ジスタＱ４の電流通路の一端が接続されている。このト
ランジスタＱ４のゲートには前記タイミング信号φ４が
供給され、電流通路の他端は前記ビット線ＢＬ１に接続
されている。さらに、前記ノードＢにはＮチャネルトラ
ンジスタＱ５のゲートが接続されている。このトランジ
スタＱ５の電流通路の一端は前記ベリファイ線ＶＦに接
続され、他端はＮチャネルトランジスタＱ６の電流通路
の一端に接続されている。トランジスタＱ６のゲートに
は前記タイミング信号φ３が供給され、電流通路の他端
は接地されている。なお、トランジスタＱ６及びタイミ
ング信号φ３は省略することが可能である。
【００２５】前記ビット線ＢＬ１には、ＮＡＮＤ型フラ
ッシュメモリ２１−１…が接続されている。フラッシュ
メモリ２１−１の各メモリセルＭＣ１、ＭＣ２〜ＭＣｎ
は、ワード線ＷＬ１〜ＷＬｎによって他のビット線に接
続されたメモリセルに接続され、各選択トランジスタＳ
Ｔ１、ＳＴ２は選択線ＳＬ１、ＳＬ２によって他のビッ
ト線に接続された選択トランジスタに接続されている。
なお、１つのワード線によって同時に選択される複数の
メモリセルは１ページを構成する。
ッシュメモリ２１−１…が接続されている。フラッシュ
メモリ２１−１の各メモリセルＭＣ１、ＭＣ２〜ＭＣｎ
は、ワード線ＷＬ１〜ＷＬｎによって他のビット線に接
続されたメモリセルに接続され、各選択トランジスタＳ
Ｔ１、ＳＴ２は選択線ＳＬ１、ＳＬ２によって他のビッ
ト線に接続された選択トランジスタに接続されている。
なお、１つのワード線によって同時に選択される複数の
メモリセルは１ページを構成する。
【００２６】上記構成において、センス／ラッチ回路１
３−１の動作について、図４乃至図９を参照して説明す
る。
３−１の動作について、図４乃至図９を参照して説明す
る。
【００２７】図４は、メモリセルにデータを書き込む動
作を示している。書き込み動作は、先ず、ラッチ回路Ｌ
Ｔに書き込みデータをラッチする。メモリセルにデータ
を書き込む場合、ラッチ回路ＬＴのノードＡは破線で示
すようにローベルに設定され、ノードＢはハイレベルに
設定される。すなわち、カラム選択信号ＣＳ１によって
トランジスタＱ７、Ｑ８をオンとし、データ線Ｄ、／Ｄ
を介してラッチ回路ＬＴのノードＡをローレベル、ノー
ドＢをハイレベルに設定する。この後、タイミング信号
φ４によってトランジスタＱ４をオンとし、ビット線Ｂ
Ｌ１を介して選択されたメモリセルにデータを書き込
む。メモリセルに対するデータの書き込み動作は従来技
術で説明した動作と同様である。メモリセルにデータが
十分書き込めた場合、そのメモリセルの閾値電圧は上昇
し、そのメモリセルはオフとなる。
作を示している。書き込み動作は、先ず、ラッチ回路Ｌ
Ｔに書き込みデータをラッチする。メモリセルにデータ
を書き込む場合、ラッチ回路ＬＴのノードＡは破線で示
すようにローベルに設定され、ノードＢはハイレベルに
設定される。すなわち、カラム選択信号ＣＳ１によって
トランジスタＱ７、Ｑ８をオンとし、データ線Ｄ、／Ｄ
を介してラッチ回路ＬＴのノードＡをローレベル、ノー
ドＢをハイレベルに設定する。この後、タイミング信号
φ４によってトランジスタＱ４をオンとし、ビット線Ｂ
Ｌ１を介して選択されたメモリセルにデータを書き込
む。メモリセルに対するデータの書き込み動作は従来技
術で説明した動作と同様である。メモリセルにデータが
十分書き込めた場合、そのメモリセルの閾値電圧は上昇
し、そのメモリセルはオフとなる。
【００２８】図５は、データの書き込み状態をベリファ
イする書き込みベリファイ動作を示している。この場
合、先ず、ビット線ＢＬ１が図３に示すトランジスタＱ
１０によってプリチャージされ、この後、選択するメモ
リセルのワード線の電位がベリファイレベル（０．５
Ｖ）に上昇される。選択されたメモリセルにデータが書
き込まれ、閾値電圧が十分高くなっている場合、そのメ
モリセルはオフとなっているため、ビット線ＢＬ１は実
線で示すように充電電位を保持する。しかし、データが
十分に書き込まれていない場合、メモリセルはオンとな
っているため、ビット線ＢＬ１の電荷は放電され、破線
で示すように電位が低下する。
イする書き込みベリファイ動作を示している。この場
合、先ず、ビット線ＢＬ１が図３に示すトランジスタＱ
１０によってプリチャージされ、この後、選択するメモ
リセルのワード線の電位がベリファイレベル（０．５
Ｖ）に上昇される。選択されたメモリセルにデータが書
き込まれ、閾値電圧が十分高くなっている場合、そのメ
モリセルはオフとなっているため、ビット線ＢＬ１は実
線で示すように充電電位を保持する。しかし、データが
十分に書き込まれていない場合、メモリセルはオンとな
っているため、ビット線ＢＬ１の電荷は放電され、破線
で示すように電位が低下する。
【００２９】このようにメモリセルを選択した後、タイ
ミング信号φ２によってトランジスタＱ２をオンとす
る。すると、データが十分書き込まれていず、ビット線
ＢＬ１の電位が低い場合、トランジスタＱ３はオフして
いるため、ラッチ回路ＬＴのノードＢは実線で示すよう
にハイレベル、ノードＡはローレベルとなる。すなわ
ち、メモリセルにデータが十分書き込まれていない場
合、ラッチ回路ＬＴの状態は書き込み開始時のままであ
り変化しない。このとき、トランジスタＱ５はオンして
おり、タイミング信号φ３によってトランジスタＱ６が
オンするとベリファイ線ＶＦはローレベルとなる。ベリ
ファイ線ＶＦがローレベルの場合、ラッチ回路ＬＴに保
持された書き込みデータを用いて再度、前述した書き込
み動作が実行される。
ミング信号φ２によってトランジスタＱ２をオンとす
る。すると、データが十分書き込まれていず、ビット線
ＢＬ１の電位が低い場合、トランジスタＱ３はオフして
いるため、ラッチ回路ＬＴのノードＢは実線で示すよう
にハイレベル、ノードＡはローレベルとなる。すなわ
ち、メモリセルにデータが十分書き込まれていない場
合、ラッチ回路ＬＴの状態は書き込み開始時のままであ
り変化しない。このとき、トランジスタＱ５はオンして
おり、タイミング信号φ３によってトランジスタＱ６が
オンするとベリファイ線ＶＦはローレベルとなる。ベリ
ファイ線ＶＦがローレベルの場合、ラッチ回路ＬＴに保
持された書き込みデータを用いて再度、前述した書き込
み動作が実行される。
【００３０】一方、メモリセルにデータが十分書き込ま
れ、ビット線ＢＬ１の電位が高い場合、トランジスタＱ
３はオンとなり、ラッチ回路ＬＴの状態が変化する。す
なわち、ラッチ回路ＬＴのノードＢは破線で示すように
ローレベル、ノードＡはハイレベルとなり、トランジス
タＱ５はオフとなる。このため、ベリファイ線ＶＦがハ
イレベルとなり、書き込み動作が終了される。
れ、ビット線ＢＬ１の電位が高い場合、トランジスタＱ
３はオンとなり、ラッチ回路ＬＴの状態が変化する。す
なわち、ラッチ回路ＬＴのノードＢは破線で示すように
ローレベル、ノードＡはハイレベルとなり、トランジス
タＱ５はオフとなる。このため、ベリファイ線ＶＦがハ
イレベルとなり、書き込み動作が終了される。
【００３１】図６は、データの読み出し動作を示してい
る。メモリセルのデータを読み出す場合、先ず、前述し
たようにビット線ＢＬ１をプリチャージし、この後、タ
イミング信号φ１によってトランジスタＱ１をオンとし
てラッチ回路ＬＴをリセットする。次いで、ワード線を
昇圧してメモリセルを選択する。選択されたメモリセル
にデータが書き込まれ、閾値電圧が十分高くなっている
場合、そのメモリセルはオフとなっているため、ビット
線ＢＬ１は充電電位を保持する。しかし、データが書き
込まれていない場合、メモリセルはオンとなっているた
め、ビット線ＢＬ１の電荷は放電され電位が低下する。
る。メモリセルのデータを読み出す場合、先ず、前述し
たようにビット線ＢＬ１をプリチャージし、この後、タ
イミング信号φ１によってトランジスタＱ１をオンとし
てラッチ回路ＬＴをリセットする。次いで、ワード線を
昇圧してメモリセルを選択する。選択されたメモリセル
にデータが書き込まれ、閾値電圧が十分高くなっている
場合、そのメモリセルはオフとなっているため、ビット
線ＢＬ１は充電電位を保持する。しかし、データが書き
込まれていない場合、メモリセルはオンとなっているた
め、ビット線ＢＬ１の電荷は放電され電位が低下する。
【００３２】この状態において、タイミング信号φ２に
よってトランジスタＱ２をオンとする。すると、メモリ
セルにデータが書き込まれていず、ビット線ＢＬ１の電
位が低い場合、トランジスタＱ３はオフしているため、
ラッチ回路ＬＴのノードＢは破線で示すようにハイレベ
ル、ノードＡはローレベルとなる。また、メモリセルに
データが書き込まれている場合、トランジスタＱ３はオ
ンするため、ラッチ回路ＬＴのノードＢは実線で示すよ
うにローレベル、ノードＡはハイレベルに反転する。こ
のラッチ回路ＬＴに読み出されたデータは、トランジス
タＱ７、Ｑ８を介してデータ線Ｄ、／Ｄに伝送される。
よってトランジスタＱ２をオンとする。すると、メモリ
セルにデータが書き込まれていず、ビット線ＢＬ１の電
位が低い場合、トランジスタＱ３はオフしているため、
ラッチ回路ＬＴのノードＢは破線で示すようにハイレベ
ル、ノードＡはローレベルとなる。また、メモリセルに
データが書き込まれている場合、トランジスタＱ３はオ
ンするため、ラッチ回路ＬＴのノードＢは実線で示すよ
うにローレベル、ノードＡはハイレベルに反転する。こ
のラッチ回路ＬＴに読み出されたデータは、トランジス
タＱ７、Ｑ８を介してデータ線Ｄ、／Ｄに伝送される。
【００３３】消去動作は図２０、図２２を用いて説明し
たと同様である。すなわち、各ビット線は開放、選択線
ＳＬ１に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、選択
線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、そして共通ソース
線に１８Ｖを印加する。すると、浮遊ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、各メモリ
セルの閾値電圧は０Ｖ以下になる。
たと同様である。すなわち、各ビット線は開放、選択線
ＳＬ１に０Ｖ、メモリセルのワード線ＷＬに０Ｖ、選択
線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、そして共通ソース
線に１８Ｖを印加する。すると、浮遊ゲートとウェル間
にゲート絶縁膜を介してトンネル電流が流れ、各メモリ
セルの閾値電圧は０Ｖ以下になる。
【００３４】図７は、消去ベリファイ動作を示すもので
ある。この場合、先ず、前述したようにビット線ＢＬ１
をプリチャージし、この後、タイミング信号φ２によっ
てトランジスタＱ２をオンとすることによってラッチ回
路ＬＴをリセットする。次に、ワード線を昇圧してメモ
リセルを選択し、タイミング信号φ１によってトランジ
スタＱ１をオンとしてビット線の電位を読み出す。この
結果、消去できた場合、ビット線ＢＬ１の電位は低下
し、ラッチ回路ＬＴのノードＢは実線で示すようにロー
レベルとなる。また、消去が十分でない場合、ビット線
ＢＬ１の電位は低下せず、ラッチ回路ＬＴのノードＢは
破線で示すようにハイレベルとなる。ノードＢがハイレ
ベルの場合、トランジスタＱ５はオンとなる。このた
め、タイミング信号φ３によってトランジスタＱ６がオ
ンとなると、ベリファイ線ＶＦの電位が低下する。消去
が不十分なメモリセルが１つでもある場合、前記消去動
作が実行される。
ある。この場合、先ず、前述したようにビット線ＢＬ１
をプリチャージし、この後、タイミング信号φ２によっ
てトランジスタＱ２をオンとすることによってラッチ回
路ＬＴをリセットする。次に、ワード線を昇圧してメモ
リセルを選択し、タイミング信号φ１によってトランジ
スタＱ１をオンとしてビット線の電位を読み出す。この
結果、消去できた場合、ビット線ＢＬ１の電位は低下
し、ラッチ回路ＬＴのノードＢは実線で示すようにロー
レベルとなる。また、消去が十分でない場合、ビット線
ＢＬ１の電位は低下せず、ラッチ回路ＬＴのノードＢは
破線で示すようにハイレベルとなる。ノードＢがハイレ
ベルの場合、トランジスタＱ５はオンとなる。このた
め、タイミング信号φ３によってトランジスタＱ６がオ
ンとなると、ベリファイ線ＶＦの電位が低下する。消去
が不十分なメモリセルが１つでもある場合、前記消去動
作が実行される。
【００３５】図８は、図１の動作を示すものであり、過
書き込み状態のメモリセルを救済する動作の一実施例を
示している。この実施例では、前述した書き込み動作
（ＳＴ１）後、書き込みベリファイ動作（ＳＴ２）を行
い、この結果、書き込みが正常に終了した場合、閾値電
圧が５Ｖを越えるメモリセルをベリファイする過書き込
みベリファイ動作（ＳＴ３）が行われる。この結果、過
書き込み状態のメモリセルがない場合、一連の書き込み
動作が終了する。
書き込み状態のメモリセルを救済する動作の一実施例を
示している。この実施例では、前述した書き込み動作
（ＳＴ１）後、書き込みベリファイ動作（ＳＴ２）を行
い、この結果、書き込みが正常に終了した場合、閾値電
圧が５Ｖを越えるメモリセルをベリファイする過書き込
みベリファイ動作（ＳＴ３）が行われる。この結果、過
書き込み状態のメモリセルがない場合、一連の書き込み
動作が終了する。
【００３６】一方、過書き込み状態のメモリセルがある
場合、過書き込み状態のメモリセルに記憶されたデータ
がラッチ回路ＬＴにコピーされ（ＳＴ４）、この過書き
込み状態のメモリセルを含む１ページ分のデータが消去
される（ＳＴ５）。この後、再度書き込み動作及び書き
込みベリファイ動作を行い（ＳＴ１、ＳＴ２）、前記ラ
ッチ回路ＬＴにコピーしたデータが前記データを消去し
たメモリセルに書き込まれる。
場合、過書き込み状態のメモリセルに記憶されたデータ
がラッチ回路ＬＴにコピーされ（ＳＴ４）、この過書き
込み状態のメモリセルを含む１ページ分のデータが消去
される（ＳＴ５）。この後、再度書き込み動作及び書き
込みベリファイ動作を行い（ＳＴ１、ＳＴ２）、前記ラ
ッチ回路ＬＴにコピーしたデータが前記データを消去し
たメモリセルに書き込まれる。
【００３７】図９は、前記過書き込みベリファイ動作を
示している。過書き込みベリファイ動作では、図５に示
す書き込みベリファイ動作と同様に、先ず、ビット線Ｂ
Ｌ１がプリチャージされ、この後、選択するメモリセル
のワード線の電位が通常の読み出し時より高いベリファ
イレベルに上昇される。選択されたメモリセルが過書き
込み状態の場合、そのメモリセルはオフとなっているた
め、ビット線ＢＬ１は充電電位を保持する。しかし、デ
ータが正常に書き込まれている場合、あるいはデータが
書き込まれていない場合、メモリセルはオンとなってい
るため、ビット線ＢＬ１の電荷は放電され電位が低下す
る。この後、タイミング信号φ１によってトランジスタ
Ｑ１をオンとする。すると、データが正常に書き込まれ
ている場合、あるいはデータが書き込まれていず、ビッ
ト線ＢＬ１の電位が低い場合、トランジスタＱ３はオ
フ、ラッチ回路ＬＴのノードＡはハイレベル、ノードＢ
はローレベルとなる。この場合、トランジスタＱ５はオ
フしており、タイミング信号φ３によってトランジスタ
Ｑ６がオンした場合、ベリファイ線ＶＦはハイレベルと
なる。したがって、書き込み動作は終了する。
示している。過書き込みベリファイ動作では、図５に示
す書き込みベリファイ動作と同様に、先ず、ビット線Ｂ
Ｌ１がプリチャージされ、この後、選択するメモリセル
のワード線の電位が通常の読み出し時より高いベリファ
イレベルに上昇される。選択されたメモリセルが過書き
込み状態の場合、そのメモリセルはオフとなっているた
め、ビット線ＢＬ１は充電電位を保持する。しかし、デ
ータが正常に書き込まれている場合、あるいはデータが
書き込まれていない場合、メモリセルはオンとなってい
るため、ビット線ＢＬ１の電荷は放電され電位が低下す
る。この後、タイミング信号φ１によってトランジスタ
Ｑ１をオンとする。すると、データが正常に書き込まれ
ている場合、あるいはデータが書き込まれていず、ビッ
ト線ＢＬ１の電位が低い場合、トランジスタＱ３はオ
フ、ラッチ回路ＬＴのノードＡはハイレベル、ノードＢ
はローレベルとなる。この場合、トランジスタＱ５はオ
フしており、タイミング信号φ３によってトランジスタ
Ｑ６がオンした場合、ベリファイ線ＶＦはハイレベルと
なる。したがって、書き込み動作は終了する。
【００３８】一方、過書き込み状態のメモリセルがある
場合、ビット線ＢＬ１の電位はハイレベルであるため、
トランジスタＱ３はオンとなっている。このため、タイ
ミング信号φ１によってトランジスタＱ１をオンとする
と、ラッチ回路ＬＴのノードＡはローレベル、ノードＢ
はハイレベルとなる。この場合、トランジスタＱ５はオ
ンするため、タイミング信号φ３によってトランジスタ
Ｑ６がオンした場合、ベリファイ線ＶＦはローレベルと
なる。このように、ベリファイ線ＶＦがローレベルの場
合、制御部１７は過書き込み状態のメモリセルが存在す
ると認識し、メモリセルに記憶されたデータのコピー動
作（ＳＴ４）が実行される。
場合、ビット線ＢＬ１の電位はハイレベルであるため、
トランジスタＱ３はオンとなっている。このため、タイ
ミング信号φ１によってトランジスタＱ１をオンとする
と、ラッチ回路ＬＴのノードＡはローレベル、ノードＢ
はハイレベルとなる。この場合、トランジスタＱ５はオ
ンするため、タイミング信号φ３によってトランジスタ
Ｑ６がオンした場合、ベリファイ線ＶＦはローレベルと
なる。このように、ベリファイ線ＶＦがローレベルの場
合、制御部１７は過書き込み状態のメモリセルが存在す
ると認識し、メモリセルに記憶されたデータのコピー動
作（ＳＴ４）が実行される。
【００３９】図１０は、データのコピー動作を示すもの
である。このコピー動作は前述した読出し動作と同様
に、先ず、ビット線ＢＬ１がプリチャージされ、この
後、メモリセルに通常の読出しバイアスが供給される。
すなわち、選択ワード線がローレベル（０Ｖ）とされ、
非選択ワード線がハイレベル（５Ｖ）とされる。この
後、タイミング信号φ１によってトランジスタＱ１をオ
ンとする。すると、データが書き込まれていず、ビット
線ＢＬ１の電位が低い場合、トランジスタＱ３はオフ、
ラッチ回路ＬＴのノードＡは破線で示すようにハイレベ
ル、ノードＢはローレベルとなる。
である。このコピー動作は前述した読出し動作と同様
に、先ず、ビット線ＢＬ１がプリチャージされ、この
後、メモリセルに通常の読出しバイアスが供給される。
すなわち、選択ワード線がローレベル（０Ｖ）とされ、
非選択ワード線がハイレベル（５Ｖ）とされる。この
後、タイミング信号φ１によってトランジスタＱ１をオ
ンとする。すると、データが書き込まれていず、ビット
線ＢＬ１の電位が低い場合、トランジスタＱ３はオフ、
ラッチ回路ＬＴのノードＡは破線で示すようにハイレベ
ル、ノードＢはローレベルとなる。
【００４０】一方、データが正常に書き込まれている場
合、あるいは過書き込み状態のメモリセルの場合、ビッ
ト線ＢＬ１の電位はハイレベルであるため、トランジス
タＱ３はオンとなっている。このため、タイミング信号
φ１によってトランジスタＱ１をオンとすると、ラッチ
回路ＬＴのノードＡはローレベル、ノードＢはハイレベ
ルとなる。すなわち、データを書き込むべきメモリセル
に接続されたラッチ回路ＬＴのノードＡには書き込みデ
ータがラッチされ、データを書き込まないメモリセルに
接続されたラッチ回路ＬＴには書き込みデータがラッチ
されない。
合、あるいは過書き込み状態のメモリセルの場合、ビッ
ト線ＢＬ１の電位はハイレベルであるため、トランジス
タＱ３はオンとなっている。このため、タイミング信号
φ１によってトランジスタＱ１をオンとすると、ラッチ
回路ＬＴのノードＡはローレベル、ノードＢはハイレベ
ルとなる。すなわち、データを書き込むべきメモリセル
に接続されたラッチ回路ＬＴのノードＡには書き込みデ
ータがラッチされ、データを書き込まないメモリセルに
接続されたラッチ回路ＬＴには書き込みデータがラッチ
されない。
【００４１】上記のようにして、各メモリセルのデータ
をラッチ回路ＬＴにコピーした後、選択ワード線に接続
された１ページ分のデータが消去される。すなわち、選
択ワード線のみローレベル（０Ｖ）とし、その他の全ワ
ード線をメモリセルのウエルと同一電圧とし１ページ分
のデータを消去する。消去時間は例えば１ｍｓである。
この後、前記ラッチ回路ＬＴにラッチしたデータを用い
て、前述した書き込み動作、及び書き込みベリファイ動
作を行うことにより、各メモリセルに正常にデータを書
き込むことができる。
をラッチ回路ＬＴにコピーした後、選択ワード線に接続
された１ページ分のデータが消去される。すなわち、選
択ワード線のみローレベル（０Ｖ）とし、その他の全ワ
ード線をメモリセルのウエルと同一電圧とし１ページ分
のデータを消去する。消去時間は例えば１ｍｓである。
この後、前記ラッチ回路ＬＴにラッチしたデータを用い
て、前述した書き込み動作、及び書き込みベリファイ動
作を行うことにより、各メモリセルに正常にデータを書
き込むことができる。
【００４２】上記実施例によれば、書き込みベリファイ
動作によって書き込みが正常に終了した場合、過書き込
みベリファイ動作によって過書き込み状態のメモリセル
を検出し、この結果、過書き込み状態のメモリセルが検
出された場合、メモリセルに書き込まれているデータを
ラッチ回路ＬＴにコピーした後、１ページ分のメモリセ
ルのデータを消去し、ラッチ回路ＬＴにコピーしたデー
タによって、再度データを書き込んでいる。したがっ
て、データ線を介して書き込みデータを設定することな
く、過書き込み状態のメモリセルの閾値電圧を正常な閾
値電圧とすることができる。
動作によって書き込みが正常に終了した場合、過書き込
みベリファイ動作によって過書き込み状態のメモリセル
を検出し、この結果、過書き込み状態のメモリセルが検
出された場合、メモリセルに書き込まれているデータを
ラッチ回路ＬＴにコピーした後、１ページ分のメモリセ
ルのデータを消去し、ラッチ回路ＬＴにコピーしたデー
タによって、再度データを書き込んでいる。したがっ
て、データ線を介して書き込みデータを設定することな
く、過書き込み状態のメモリセルの閾値電圧を正常な閾
値電圧とすることができる。
【００４３】しかも、１度の書き込み動作によって、所
定の閾値電圧を越えるメモリセルがあっても、そのメモ
リセルを確実に検出して正常な閾値電圧とすることがで
きる。したがって、不揮発性半導体記憶装置の信頼性を
向上できる。
定の閾値電圧を越えるメモリセルがあっても、そのメモ
リセルを確実に検出して正常な閾値電圧とすることがで
きる。したがって、不揮発性半導体記憶装置の信頼性を
向上できる。
【００４４】また、１つのラッチ回路を、トランジスタ
Ｑ１、Ｑ２、Ｑ４に供給されるタイミング信号φ１、φ
２、φ４を切換えることにより、書き込みデータのラッ
チ手段、読出しデータのラッチ手段、書き込みベリファ
イ、過書き込みベリファイ時のデータラッチ手段、デー
タのコピー手段として使用している。したがって、回路
構成を簡単化することができる。
Ｑ１、Ｑ２、Ｑ４に供給されるタイミング信号φ１、φ
２、φ４を切換えることにより、書き込みデータのラッ
チ手段、読出しデータのラッチ手段、書き込みベリファ
イ、過書き込みベリファイ時のデータラッチ手段、デー
タのコピー手段として使用している。したがって、回路
構成を簡単化することができる。
【００４５】さらに、消去ベリファイが終了した状態に
おいて、メモリセルにデータが十分書き込めない場合、
ラッチ回路ＬＴにラッチされたデータは、書き込み時の
ままであり変化しない。したがって、この後、書き込み
動作を行う際、データ線を介してデータをセットする必
要がない利点を有している。
おいて、メモリセルにデータが十分書き込めない場合、
ラッチ回路ＬＴにラッチされたデータは、書き込み時の
ままであり変化しない。したがって、この後、書き込み
動作を行う際、データ線を介してデータをセットする必
要がない利点を有している。
【００４６】また、センス／ラッチ回路は、電流の貫通
経路がないため、消費電力を低減できるとともに、ビッ
ト線の電位を変動させることがない。
経路がないため、消費電力を低減できるとともに、ビッ
ト線の電位を変動させることがない。
【００４７】図１１は、過書き込み状態のメモリセルを
救済する動作の他の実施例を示すものであり、図８と同
一部分には同一符号を付す。
救済する動作の他の実施例を示すものであり、図８と同
一部分には同一符号を付す。
【００４８】図８に示す実施例の場合、各メモリセルの
データを各ラッチ回路にコピーした後、１ページ分のデ
ータを完全に消去し、この後、書き込み動作を行い、各
ラッチ回路にコピーしたデータを各メモリセルに書き込
んでいる。これに対して、この実施例は各メモリセルの
データを各ラッチ回路にコピーした後（ＳＴ４）、１ペ
ージ分のデータを軽く消去する（ＳＴ６）。すなわち、
選択ワード線のみローレベル（０Ｖ）とし、その他の全
ワード線をメモリセルのウエルと同一電圧とし、消去時
間を前記実施例の１ｍｓより短くする。このようにし
て、１ページ分のデータを軽く消去した後、前記書き込
みベリファイ動作を行う（ＳＴ２）。この結果、消去し
過ぎたメモリセルがある場合、書き込み動作を行い（Ｓ
Ｔ１）、前記ラッチ回路ＬＴにコピーしたデータをメモ
リセルに書き込む。
データを各ラッチ回路にコピーした後、１ページ分のデ
ータを完全に消去し、この後、書き込み動作を行い、各
ラッチ回路にコピーしたデータを各メモリセルに書き込
んでいる。これに対して、この実施例は各メモリセルの
データを各ラッチ回路にコピーした後（ＳＴ４）、１ペ
ージ分のデータを軽く消去する（ＳＴ６）。すなわち、
選択ワード線のみローレベル（０Ｖ）とし、その他の全
ワード線をメモリセルのウエルと同一電圧とし、消去時
間を前記実施例の１ｍｓより短くする。このようにし
て、１ページ分のデータを軽く消去した後、前記書き込
みベリファイ動作を行う（ＳＴ２）。この結果、消去し
過ぎたメモリセルがある場合、書き込み動作を行い（Ｓ
Ｔ１）、前記ラッチ回路ＬＴにコピーしたデータをメモ
リセルに書き込む。
【００４９】また、前記書き込みベリファイ動作（ＳＴ
２）の結果、書き込み結果が良好である場合、過書き込
みベリファイの結果が良好となるまで、再度過書き込み
ベリファイ動作（ＳＴ３）、データのコピー動作（ＳＴ
４）、軽い消去動作（ＳＴ６）が繰り返し実行される。
２）の結果、書き込み結果が良好である場合、過書き込
みベリファイの結果が良好となるまで、再度過書き込み
ベリファイ動作（ＳＴ３）、データのコピー動作（ＳＴ
４）、軽い消去動作（ＳＴ６）が繰り返し実行される。
【００５０】この実施例によっても前記実施例と同様の
効果を得ることができる。しかも、この実施例によれ
ば、消去時間を短縮できるめ、過書き込みの状態のメモ
リセルを救済するための時間を短縮できる。
効果を得ることができる。しかも、この実施例によれ
ば、消去時間を短縮できるめ、過書き込みの状態のメモ
リセルを救済するための時間を短縮できる。
【００５１】図１２、図１３はセンス／ラッチ回路の他
の実施例を示すものであり、図１と同一部分には同一符
号を付し、異なる部分についてのみ説明する。
の実施例を示すものであり、図１と同一部分には同一符
号を付し、異なる部分についてのみ説明する。
【００５２】図１２において、トランジスタＱ１の電流
通路の他端はトランジスタＱ３１を介して接地されてい
る。トランジスタＱ３１のゲートはトランジスタＱ３の
ゲートとともにビット線ＢＬ１に接続されている。図１
３において、トランジスタＱ１の電流通路の一端はノー
ドＡに代えて、ノードＢに接続されている。
通路の他端はトランジスタＱ３１を介して接地されてい
る。トランジスタＱ３１のゲートはトランジスタＱ３の
ゲートとともにビット線ＢＬ１に接続されている。図１
３において、トランジスタＱ１の電流通路の一端はノー
ドＡに代えて、ノードＢに接続されている。
【００５３】図１２、図１３に示すセンス／ラッチ回路
は、次に示す共通の作用を有している。
は、次に示す共通の作用を有している。
【００５４】（ａ）トランジスタＱ１は図１と同様に、
ラッチ回路ＬＴのノードＡに記憶されたデータをビット
線に転送する。
ラッチ回路ＬＴのノードＡに記憶されたデータをビット
線に転送する。
【００５５】（ｂ）ビット線ＢＬ１がハイレベルの場
合、ノードＡを低レベルに設定する。すなわち、ビット
線ＢＬ１がハイレベルの場合、図１２において、トラン
ジスタＱ３、Ｑ３１はオンとなっている。この状態にお
いて、トランジスタＱ１をオンとすることによりノード
Ａは低レベルとなる。また、図１３において、トランジ
スタＱ１をオンとすることによりインバータ回路ＩＮ２
の出力端としてのノードＡは低レベルとなる。
合、ノードＡを低レベルに設定する。すなわち、ビット
線ＢＬ１がハイレベルの場合、図１２において、トラン
ジスタＱ３、Ｑ３１はオンとなっている。この状態にお
いて、トランジスタＱ１をオンとすることによりノード
Ａは低レベルとなる。また、図１３において、トランジ
スタＱ１をオンとすることによりインバータ回路ＩＮ２
の出力端としてのノードＡは低レベルとなる。
【００５６】（ｃ）ビット線ＢＬ１がハイレベルの場
合、ノードＢを低レベルに設定する。すなわち、図１
２、図１３において、ビット線ＢＬ１がハイレベルの場
合、トランジスタＱ３、Ｑ３１はオンであるため、トラ
ンジスタＱ２をオンとすることによりノードＢは低レベ
ルとなる。
合、ノードＢを低レベルに設定する。すなわち、図１
２、図１３において、ビット線ＢＬ１がハイレベルの場
合、トランジスタＱ３、Ｑ３１はオンであるため、トラ
ンジスタＱ２をオンとすることによりノードＢは低レベ
ルとなる。
【００５７】図１２、図１３に示すセンス／ラッチ回路
によっても図１と同様の効果を得ることができる。
によっても図１と同様の効果を得ることができる。
【００５８】図１４はセンス／ラッチ回路の他の実施例
を示すものである。図１４に示す回路は、複数のメモリ
セルがビット線に並列接続されたタイプのメモリに適用
される。このようなメモリは、メモリセルがビット線に
並列に接続されているため、メモリセルの閾値電圧が非
選択ワード線の電圧、例えば０Ｖより低いと、他のメモ
リセルの読み出しが困難となる。図１４はこの回路をＮ
ＯＲ型フラッシュメモリに適用した場合を示している
が、この条件を満足していれば、この回路を図１９
（ａ）に示すＡＮＤ型フラッシュメモリ１９０、及び図
１９（ｂ）に示すＤＩＮＯＲ(Divided NOR) 型フラッシ
ュメモリ１９１に適用できる。
を示すものである。図１４に示す回路は、複数のメモリ
セルがビット線に並列接続されたタイプのメモリに適用
される。このようなメモリは、メモリセルがビット線に
並列に接続されているため、メモリセルの閾値電圧が非
選択ワード線の電圧、例えば０Ｖより低いと、他のメモ
リセルの読み出しが困難となる。図１４はこの回路をＮ
ＯＲ型フラッシュメモリに適用した場合を示している
が、この条件を満足していれば、この回路を図１９
（ａ）に示すＡＮＤ型フラッシュメモリ１９０、及び図
１９（ｂ）に示すＤＩＮＯＲ(Divided NOR) 型フラッシ
ュメモリ１９１に適用できる。
【００５９】図１４に示す回路は、図１２に示す回路の
ＮチャネルトランジスタＱ１〜Ｑ３，及びＱ３１がＰチ
ャネルトランジスタＱ４１，Ｑ４２，Ｑ４３，Ｑ４４に
よって構成されている。前記トランジスタＱ４３，Ｑ４
４のゲートはビット線ＢＬ１に接続され、このビット線
ＢＬ１にはメモリセルＭＣ１，ＭＣ２〜ＭＣｎの各ドレ
インが接続されている。メモリセルＭＣ１，ＭＣ２〜Ｍ
Ｃｎの各ソースは共通接続されている。前記トランジス
タＱ４３，Ｑ４４の各ソースは電源Ｖccに接続され、各
ドレインはトランジスタＱ４２、Ｑ４１のソースにぞれ
ぞれ接続されている。トランジスタＱ４１、Ｑ４２の各
ドレインは前記ノードＡ、ノードＢにそれぞれ接続さ
れ、トランジスタＱ４１、Ｑ４２の各ゲートにはそれぞ
れタイミング信号φ１、φ２が供給されている。尚、ト
ランジスタＱ４４を省略し、トランジスタＱ４１のソー
スをトランジスタＱ４３のドレインに接続することも可
能である。
ＮチャネルトランジスタＱ１〜Ｑ３，及びＱ３１がＰチ
ャネルトランジスタＱ４１，Ｑ４２，Ｑ４３，Ｑ４４に
よって構成されている。前記トランジスタＱ４３，Ｑ４
４のゲートはビット線ＢＬ１に接続され、このビット線
ＢＬ１にはメモリセルＭＣ１，ＭＣ２〜ＭＣｎの各ドレ
インが接続されている。メモリセルＭＣ１，ＭＣ２〜Ｍ
Ｃｎの各ソースは共通接続されている。前記トランジス
タＱ４３，Ｑ４４の各ソースは電源Ｖccに接続され、各
ドレインはトランジスタＱ４２、Ｑ４１のソースにぞれ
ぞれ接続されている。トランジスタＱ４１、Ｑ４２の各
ドレインは前記ノードＡ、ノードＢにそれぞれ接続さ
れ、トランジスタＱ４１、Ｑ４２の各ゲートにはそれぞ
れタイミング信号φ１、φ２が供給されている。尚、ト
ランジスタＱ４４を省略し、トランジスタＱ４１のソー
スをトランジスタＱ４３のドレインに接続することも可
能である。
【００６０】上記構成において、動作について説明す
る。図１５は、メモリセルにデータを書き込む動作を示
している。書き込み動作は、先ず、ラッチ回路ＬＴに書
き込みデータをラッチする。メモリセルにデータを書き
込む場合、ラッチ回路ＬＴのノードＡは破線で示すよう
にハイレベルに設定され、ノードＢはローレベルに設定
される。非書き込みのビット線に接続されたラッチ回路
は、実線で示すように、ノードＡがローレベルに設定さ
れ、ノードＢがハイレベルに設定される。この後、タイ
ミング信号φ４によってトランジスタＱ４をオンとし、
ビット線ＢＬ１を介して選択されたメモリセルにデータ
を書き込む。このとき、選択するメモリセルのワード線
は−９Ｖに設定され、非選択のメモリセルのワード線の
電圧は０Ｖに設定される。メモリセルにデータが十分書
き込めた場合、そのメモリセルの閾値電圧は下がる。
る。図１５は、メモリセルにデータを書き込む動作を示
している。書き込み動作は、先ず、ラッチ回路ＬＴに書
き込みデータをラッチする。メモリセルにデータを書き
込む場合、ラッチ回路ＬＴのノードＡは破線で示すよう
にハイレベルに設定され、ノードＢはローレベルに設定
される。非書き込みのビット線に接続されたラッチ回路
は、実線で示すように、ノードＡがローレベルに設定さ
れ、ノードＢがハイレベルに設定される。この後、タイ
ミング信号φ４によってトランジスタＱ４をオンとし、
ビット線ＢＬ１を介して選択されたメモリセルにデータ
を書き込む。このとき、選択するメモリセルのワード線
は−９Ｖに設定され、非選択のメモリセルのワード線の
電圧は０Ｖに設定される。メモリセルにデータが十分書
き込めた場合、そのメモリセルの閾値電圧は下がる。
【００６１】図１６は、データの書き込み状態をベリフ
ァイする書き込みベリファイ動作を示している。この場
合、先ず、ビット線ＢＬ１がプリチャージされ、この
後、選択するメモリセルのワード線の電位がベリファイ
レベル、例えば１．５Ｖに上昇される。非選択のメモリ
セルのワード線の電位は０Ｖである。選択されたメモリ
セルにデータが書き込まれ、閾値電圧が低くなっている
場合、そのメモリセルはオンとなっているため、ビット
線ＢＬ１は破線で示すように放電される。しかし、デー
タが十分に書き込まれていない場合、メモリセルはオフ
となっているため、ビット線ＢＬ１の電荷は放電され
ず、実線で示すように電位が保持される。この後、タイ
ミング信号φ２によってトランジスタＱ４２をオンとす
る。すると、データが十分書き込まれ、ビット線ＢＬ１
の電位が低い場合、ラッチ回路ＬＴのノードＡ、Ｂの状
態が反転する。すなわち、ビット線ＢＬ１の電位に応じ
てトランジスタＱ４３はオンするため、ラッチ回路ＬＴ
のノードＢは破線で示すようにハイレベル、ノードＡは
ローレベルとなる。このため、ベリファイ線ＶＦがロー
レベルとなり、書き込み動作が終了される。また、メモ
リセルにデータが十分書き込まれていない場合、ラッチ
回路ＬＴの状態は書き込み時のままであり変化しない。
この場合、ベリファイ線ＶＦはハイレベルとなり、ラッ
チ回路ＬＴに保持された書き込みデータを用いて再度、
前述した書き込み動作が実行される。
ァイする書き込みベリファイ動作を示している。この場
合、先ず、ビット線ＢＬ１がプリチャージされ、この
後、選択するメモリセルのワード線の電位がベリファイ
レベル、例えば１．５Ｖに上昇される。非選択のメモリ
セルのワード線の電位は０Ｖである。選択されたメモリ
セルにデータが書き込まれ、閾値電圧が低くなっている
場合、そのメモリセルはオンとなっているため、ビット
線ＢＬ１は破線で示すように放電される。しかし、デー
タが十分に書き込まれていない場合、メモリセルはオフ
となっているため、ビット線ＢＬ１の電荷は放電され
ず、実線で示すように電位が保持される。この後、タイ
ミング信号φ２によってトランジスタＱ４２をオンとす
る。すると、データが十分書き込まれ、ビット線ＢＬ１
の電位が低い場合、ラッチ回路ＬＴのノードＡ、Ｂの状
態が反転する。すなわち、ビット線ＢＬ１の電位に応じ
てトランジスタＱ４３はオンするため、ラッチ回路ＬＴ
のノードＢは破線で示すようにハイレベル、ノードＡは
ローレベルとなる。このため、ベリファイ線ＶＦがロー
レベルとなり、書き込み動作が終了される。また、メモ
リセルにデータが十分書き込まれていない場合、ラッチ
回路ＬＴの状態は書き込み時のままであり変化しない。
この場合、ベリファイ線ＶＦはハイレベルとなり、ラッ
チ回路ＬＴに保持された書き込みデータを用いて再度、
前述した書き込み動作が実行される。
【００６２】図１７は、過書き込みベリファイ動作を示
している。過書き込みベリファイ動作では、全ワード線
の電位を０Ｖの非選択レベル、または０．５Ｖのベリフ
ァイレベルに設定し、ビット線ＢＬ１をプリチャージす
る。メモリセルが過書き込み状態の場合、そのメモリセ
ルはオンとなっているため、ビット線ＢＬ１は放電され
電位がローレベルとなる。この後、タイミング信号φ１
によってトランジスタＱ４１をオンとする。過書き込み
状態のメモリセルがある場合、ビット線ＢＬ１の電位は
ローレベルであるため、トランジスタＱ４４はオンとな
る。このため、ラッチ回路ＬＴのノードＡはハイレベ
ル、ノードＢはローレベルとなる。この場合、図１に示
すトランジスタＱ５はオフするため、タイミング信号φ
３によってトランジスタＱ６がオンした場合、ベリファ
イ線ＶＦはハイレベルとなる。このように、ベリファイ
線ＶＦがハイレベルの場合、制御部１７は過書き込み状
態のメモリセルが存在すると認識し、メモリセルに記憶
されたデータのコピー動作が実行される。
している。過書き込みベリファイ動作では、全ワード線
の電位を０Ｖの非選択レベル、または０．５Ｖのベリフ
ァイレベルに設定し、ビット線ＢＬ１をプリチャージす
る。メモリセルが過書き込み状態の場合、そのメモリセ
ルはオンとなっているため、ビット線ＢＬ１は放電され
電位がローレベルとなる。この後、タイミング信号φ１
によってトランジスタＱ４１をオンとする。過書き込み
状態のメモリセルがある場合、ビット線ＢＬ１の電位は
ローレベルであるため、トランジスタＱ４４はオンとな
る。このため、ラッチ回路ＬＴのノードＡはハイレベ
ル、ノードＢはローレベルとなる。この場合、図１に示
すトランジスタＱ５はオフするため、タイミング信号φ
３によってトランジスタＱ６がオンした場合、ベリファ
イ線ＶＦはハイレベルとなる。このように、ベリファイ
線ＶＦがハイレベルの場合、制御部１７は過書き込み状
態のメモリセルが存在すると認識し、メモリセルに記憶
されたデータのコピー動作が実行される。
【００６３】図１８は、データのコピー動作を示すもの
である。このコピー動作では、先ず、ビット線ＢＬ１が
プリチャージされ、ワード線ＷＬが通常の読み出し電位
とされ、この後、タイミング信号φ１によってトランジ
スタＱ４１がオンとされる。メモリセルが書き込み状態
である場合、ビット線ＢＬ１の電位はローレベルである
ため、トランジスタＱ４４がオンとなり、ラッチ回路Ｌ
ＴのノードＡがハイレベル、ノードＢがローレベルとな
る。また、メモリセルが非書き込み状態の場合、ビット
線ＢＬ１の電位はハイレベルであるため、トランジスタ
Ｑ４４はオフであり、ラッチ回路ＬＴのノードＡがロー
レベル、ノードＢがハイレベルとなる。このようにして
メモリセルのデータがラッチ回路ＬＴにコピーされた
後、メモリセルのデータが消去される。次に、この消去
したメモリセルにラッチ回路ＬＴにコピーされたデータ
が再度書き込まれる。
である。このコピー動作では、先ず、ビット線ＢＬ１が
プリチャージされ、ワード線ＷＬが通常の読み出し電位
とされ、この後、タイミング信号φ１によってトランジ
スタＱ４１がオンとされる。メモリセルが書き込み状態
である場合、ビット線ＢＬ１の電位はローレベルである
ため、トランジスタＱ４４がオンとなり、ラッチ回路Ｌ
ＴのノードＡがハイレベル、ノードＢがローレベルとな
る。また、メモリセルが非書き込み状態の場合、ビット
線ＢＬ１の電位はハイレベルであるため、トランジスタ
Ｑ４４はオフであり、ラッチ回路ＬＴのノードＡがロー
レベル、ノードＢがハイレベルとなる。このようにして
メモリセルのデータがラッチ回路ＬＴにコピーされた
後、メモリセルのデータが消去される。次に、この消去
したメモリセルにラッチ回路ＬＴにコピーされたデータ
が再度書き込まれる。
【００６４】この実施例によっても、図１、図１２、図
１３に示す実施例と同様の効果を得ることができる。
１３に示す実施例と同様の効果を得ることができる。
【００６５】
【発明の効果】以上詳述したようにこの発明によれば、
１回の書き込み動作で閾値電圧が所定値より上昇する過
書き込み状態のメモリセルが発生した場合においても、
そのメモリセルを救済することが可能な不揮発性半導体
記憶装置とその過書き込み救済方法を提供できる。
１回の書き込み動作で閾値電圧が所定値より上昇する過
書き込み状態のメモリセルが発生した場合においても、
そのメモリセルを救済することが可能な不揮発性半導体
記憶装置とその過書き込み救済方法を提供できる。
【図１】この発明の実施例を示すものであり、図３の一
部を示す回路図。
部を示す回路図。
【図２】この発明の実施例を概略的に示す構成図。
【図３】図２の要部を取り出して示す構成図。
【図４】図１の書き込み動作を示すタイミング図。
【図５】図１の書き込みベリファイ動作を示すタイミン
グ図。
グ図。
【図６】図１の読出し動作を示すタイミング図。
【図７】図１の消去ベリファイ動作を示すタイミング
図。
図。
【図８】図１の動作を示すものであり、過書き込みセル
を救済するための実施例を示すフローチャート。
を救済するための実施例を示すフローチャート。
【図９】図１の過書き込みベリファイ動作を示すタイミ
ング図。
ング図。
【図１０】図１のセルデータのコピー動作を示すタイミ
ング図。
ング図。
【図１１】図１の動作を示すものであり、過書き込みセ
ルを救済するための他の実施例を示すフローチャート。
ルを救済するための他の実施例を示すフローチャート。
【図１２】センス／ラッチ回路の他の実施例を示す要部
の回路図。
の回路図。
【図１３】センス／ラッチ回路の他の実施例を示す要部
の回路図。
の回路図。
【図１４】センス／ラッチ回路の他の実施例を示す要部
の回路図。
の回路図。
【図１５】図１４の書き込み動作を示すタイミング図。
【図１６】図１４の書き込みベリファイ動作を示すタイ
ミング図。
ミング図。
【図１７】図１４の過書き込みベリファイ動作を示すタ
イミング図。
イミング図。
【図１８】図１４のセルデータのコピー動作を示すタイ
ミング図。
ミング図。
【図１９】図１９（ａ）はＡＮＤ型フラッシュメモリの
セル構成を示し、図１９（ｂ）はＤＩＮＯＲ型フラッシ
ュメモリのセル構成を示す回路図。
セル構成を示し、図１９（ｂ）はＤＩＮＯＲ型フラッシ
ュメモリのセル構成を示す回路図。
【図２０】ＮＡＮＤ型フラッシュメモリのセル構成を示
す回路図。
す回路図。
【図２１】図２０に示す回路の動作を示す図。
【図２２】図２０に示す回路の各種動作を説明するため
に示す図。
に示す図。
【図２３】図２０に示す回路の動作を示す回路図。
ＢＬ１、ＢＬ２〜ＢＬｎ…ビット線、２１−１〜２１−
ｎ、２２−１〜２２−ｎ、２ｎ−１〜２ｎ−ｎ…ＮＡＮ
Ｄ型フラッシュメモリ、１３−１、１３−２〜１３−ｎ
…センス／ラッチ回路、Ｄ、／Ｄ…データ線、ＶＦ…ベ
リファイ線、φ１、φ２、φ３、φ４、φ５…タイミン
グ信号、ＬＴ…ラッチ回路、Ｑ１、Ｑ２、Ｑ３、Ｑ４、
Ｑ５…Ｎチャネルトランジスタ、ＭＣ１〜ＭＣｎ…メモ
リセル、ＷＬ１〜ＷＬｎ…ワード線、Ｑ４１、Ｑ４２、
Ｑ４３、Ｑ４４…Ｐチャネルトランジスタ。
ｎ、２２−１〜２２−ｎ、２ｎ−１〜２ｎ−ｎ…ＮＡＮ
Ｄ型フラッシュメモリ、１３−１、１３−２〜１３−ｎ
…センス／ラッチ回路、Ｄ、／Ｄ…データ線、ＶＦ…ベ
リファイ線、φ１、φ２、φ３、φ４、φ５…タイミン
グ信号、ＬＴ…ラッチ回路、Ｑ１、Ｑ２、Ｑ３、Ｑ４、
Ｑ５…Ｎチャネルトランジスタ、ＭＣ１〜ＭＣｎ…メモ
リセル、ＷＬ１〜ＷＬｎ…ワード線、Ｑ４１、Ｑ４２、
Ｑ４３、Ｑ４４…Ｐチャネルトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (20)
- 【請求項１】 複数のメモリセルを含むメモリセルアレ
イと、 前記メモリセルアレイが接続されたビット線と、 選択された前記メモリセルに書き込むためのデータ、及
び前記メモリセルから読み出されたデータをラッチする
ラッチ回路と、 前記ラッチ回路と前記ビット線の間に接続され、複数の
前記メモリセルに過書き込み状態のメモリセルがある場
合、そのメモリセルのデータを読み出して前記ラッチ回
路にコピーし、前記メモリセルのデータを消去した後、
前記ラッチ回路にコピーされたデータを前記メモリセル
に書き込む制御回路とを具備することを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記メモリセルアレイは、複数の前記メ
モリセルの各電流通路が直列接続されたＮＡＮＤ型メモ
リセルを構成し、このＮＡＮＤ型メモリセルの一端は前
記ビット線に接続されていることを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】 前記メモリセルはデータの書き込み時に
選択的に閾値電圧が上昇され、消去時に一括して閾値電
圧が低下されることを特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項４】 複数のメモリセルを含むメモリセルアレ
イと、 前記メモリセルアレイが接続されたビット線と、 選択された前記メモリセルに書き込むためのデータ、及
び前記メモリセルから読み出されたデータをラッチする
ラッチ回路と、 前記ラッチ回路と前記ビット線の間に接続され、複数の
前記メモリセルに過書き込み状態のメモリセルがある場
合、そのメモリセルのデータを読み出して前記ラッチ回
路にコピーし、前記メモリセルのデータを消去した後、
前記ラッチ回路にコピーされたデータを前記メモリセル
に書き込む制御回路とを具備し、 前記複数のメモリセルの各電流通路はビット線に並列接
続され、前記メモリセルはデータの書き込み時に選択的
に閾値電圧を下げ、消去時に閾値電圧を一括して上げる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記複数のメモリセルは、ＮＯＲ型メモ
リセルを構成することを特徴とする請求項１又は４記載
の不揮発性半導体記憶装置。 - 【請求項６】 前記複数のメモリセルは、ＡＮＤ型メモ
リセルを構成することを特徴とする請求項１又は４記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記複数のメモリセルは、ＤＩＮＯＲ型
メモリセルを構成することを特徴とする請求項１又は４
記載の不揮発性半導体記憶装置。 - 【請求項８】 １ページ分のデータを消去する消去手段
をさらに具備することを特徴とする請求項１又は４記載
の不揮発性半導体記憶装置。 - 【請求項９】 前記消去手段は、１ページ分のデータに
対して過書き込みのメモリセルの閾値電圧を正常な閾値
電圧とするに十分な消去動作を行うことを特徴とする請
求項８記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記ラッチ回路は第１、第２のノード
を有し、第１のノードに書き込みデータを記憶すること
を特徴とする請求項１又は４記載の不揮発性半導体記憶
装置。 - 【請求項１１】 前記制御回路は、電流通路の一端が前
記ラッチ回路の第１のノードに接続され、電流通路の他
端が前記ビット線に接続され、ゲートに供給される第１
のタイミング信号に応じて、前記第１のノードに記憶さ
れたデータを前記メモリセルアレイのうち選択されたメ
モリセルに供給する第１のトランジスタと、 ゲートが前記ビット線に接続され、前記ビット線の電位
に応じて導通状態が制御される第２のトランジスタと、 電流通路の一端が前記ラッチ回路の前記第２のノードに
接続され、電流通路の他端が前記第２のトランジスタの
電流通路の一端に接続され、書き込みデータを検証する
書き込みベリファイ時、ゲートに供給される第２のタイ
ミング信号に応じて前記ビット線の電位を第２のノード
に伝達する第３のトランジスタと、 電流通路の一端が前記ラッチ回路の前記第１のノードに
接続され、電流通路の他端が前記第２のトランジスタの
電流通路の一端に接続され、過書き込み状態のメモリセ
ルを検証する過書込みベリファイ時、及びデータの読み
出し時にゲートに供給される第３のタイミング信号に応
じて前記ビット線の電位を前記第１のノードに伝達する
第４のトランジスタとを具備することを特徴とする請求
項１０記載の不揮発性半導体記憶装置。 - 【請求項１２】 ゲートが前記ビット線に接続され、電
流通路の一端が前記第４のトランジスタの電流通路の他
端に接続された第５のトランジスタを具備することを特
徴とする請求項１１記載の不揮発性半導体記憶装置。 - 【請求項１３】 ゲートが前記第２のノードに接続さ
れ、電流通路の一端がベリファイ線に接続され、前記書
き込みベリファイ時、及び過書き込みベリファイ時に前
記第２のノードに記憶されたデータに応じて導通状態が
制御される第６のトランジスタを具備することを特徴と
する請求項１１記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記第１乃至第５のトランジスタはＮ
チャネルトランジスタによって構成されていることを特
徴とする請求項１２記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記第１のトランジスタはＮチャネル
トランジスタによって構成され、第２乃至第５トランジ
スタはＰチャネルトランジスタによって構成されている
ことを特徴とする請求項１２記載の不揮発性半導体記憶
装置。 - 【請求項１６】 メモリセルにデータが過書込みされて
いる場合、そのメモリセルのデータを読み出し、ラッチ
回路にコピーする工程と、 前記メモリセルのデータを消去する工程と、 前記ラッチ回路にコピーしたデータを前記メモリセルに
書き込む工程とを具備することを特徴とする不揮発性半
導体記憶装置の過書込み救済方法。 - 【請求項１７】 選択された前記メモリセルのゲートに
第１の電圧を供給して書き込んだデータを読み出し、こ
の読み出したデータが正常か否かをベリファイする書込
みベリファイ工程を具備することを特徴とする請求項１
６記載の不揮発性半導体記憶装置の過書込み救済方法。 - 【請求項１８】 前記書込みベリファイにおいて、ベリ
ファイ結果が正常である場合、前記メモリセルのゲート
に前記第１の電圧とは異なる第２の電圧を供給してメモ
リセルからデータを読み出し、この読み出したデータが
正常か否かをベリファイする過書込みベリファイ工程を
有することを特徴とする請求項１６記載の不揮発性半導
体記憶装置の過書込み救済方法。 - 【請求項１９】 前記消去工程は、１つのワード線に接
続された複数のメモリセルのデータを一括して消去する
ことを特徴とする請求項１６記載の不揮発性半導体記憶
装置の過書込み救済方法。 - 【請求項２０】 メモリセルにデータが過書込みされて
いる場合、そのメモリセルのデータを読み出し、ラッチ
回路にコピーする工程と、 前記メモリセルのデータを軽く消去する消去工程と、 選択された前記メモリセルからデータを読み出し、この
読み出したデータが正常か否かをベリファイする書き込
みベリファイ工程とをさらに具備することを特徴とする
請求項１６記載の不揮発性半導体記憶装置の過書込み救
済方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24139495A JP3199989B2 (ja) | 1994-09-30 | 1995-09-20 | 不揮発性半導体記憶装置とその過書込み救済方法 |
| US08/534,339 US5691941A (en) | 1994-09-30 | 1995-09-27 | Nonvolatile semiconductor memory cell capable of saving overwritten cell and its saving method |
| KR1019950032707A KR100220528B1 (ko) | 1994-09-30 | 1995-09-29 | 불휘발성 반도체 기억 장치와 그 과잉 기록 구제 방법 |
| EP95115454A EP0704852B1 (en) | 1994-09-30 | 1995-09-29 | Nonvolatile semiconductor memory cell capable of correcting overwritten cell and its correcting method |
| DE69524913T DE69524913T2 (de) | 1994-09-30 | 1995-09-29 | Nichtflüchtige Halbleiter-Speicherzelle mit Korrekturmöglichkeit einer überschriebenen Zelle, und Korrekturverfahren |
| CN95117371A CN1045350C (zh) | 1994-09-30 | 1995-09-29 | 非易失性半导体存储器件及其过写入补救方法 |
| TW084112884A TW281764B (ja) | 1994-09-30 | 1995-12-04 | |
| US08/906,209 US5917756A (en) | 1994-09-30 | 1997-08-05 | Nonvolatile semiconductor memory cell capable of saving overwritten cell and its saving method |
| US09/149,068 US5959895A (en) | 1994-09-30 | 1998-09-08 | Nonvolatile semiconductor memory cell capable of saving overwritten cell and its saving method |
| CN98126572A CN1123889C (zh) | 1994-09-30 | 1998-12-31 | 非易失半导体存储器件及其过写入补救方法 |
| US09/357,888 US6058046A (en) | 1994-09-30 | 1999-07-21 | Nonvolatile semiconductor memory cell capable of saving overwritten cell and its saving method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-238078 | 1994-09-30 | ||
| JP23807894 | 1994-09-30 | ||
| JP24139495A JP3199989B2 (ja) | 1994-09-30 | 1995-09-20 | 不揮発性半導体記憶装置とその過書込み救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153398A JPH08153398A (ja) | 1996-06-11 |
| JP3199989B2 true JP3199989B2 (ja) | 2001-08-20 |
Family
ID=26533519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24139495A Expired - Fee Related JP3199989B2 (ja) | 1994-09-30 | 1995-09-20 | 不揮発性半導体記憶装置とその過書込み救済方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (4) | US5691941A (ja) |
| EP (1) | EP0704852B1 (ja) |
| JP (1) | JP3199989B2 (ja) |
| KR (1) | KR100220528B1 (ja) |
| CN (2) | CN1045350C (ja) |
| DE (1) | DE69524913T2 (ja) |
| TW (1) | TW281764B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199989B2 (ja) * | 1994-09-30 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置とその過書込み救済方法 |
| JP3062730B2 (ja) * | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| KR100284916B1 (ko) * | 1997-07-29 | 2001-03-15 | 니시무로 타이죠 | 반도체 기억 장치 및 그 기입 제어 방법 |
| JP3883687B2 (ja) * | 1998-02-16 | 2007-02-21 | 株式会社ルネサステクノロジ | 半導体装置、メモリカード及びデータ処理システム |
| US6144221A (en) * | 1998-07-02 | 2000-11-07 | Seiko Epson Corporation | Voltage tolerant interface circuit |
| JP3999900B2 (ja) | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| US6172909B1 (en) * | 1999-08-09 | 2001-01-09 | Advanced Micro Devices, Inc. | Ramped gate technique for soft programming to tighten the Vt distribution |
| US6728913B1 (en) * | 2000-02-25 | 2004-04-27 | Advanced Micro Devices, Inc. | Data recycling in memory |
| JP3631463B2 (ja) | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6614683B1 (en) * | 2001-02-26 | 2003-09-02 | Advanced Micro Devices, Inc. | Ascending staircase read technique for a multilevel cell NAND flash memory device |
| US6512694B2 (en) * | 2001-03-16 | 2003-01-28 | Simtek Corporation | NAND stack EEPROM with random programming capability |
| JP2003030993A (ja) * | 2001-07-17 | 2003-01-31 | Toshiba Corp | 半導体記憶装置 |
| KR100803989B1 (ko) * | 2001-12-19 | 2008-02-15 | 주식회사 포스코 | 스트립 그라인더 미스트오일집진기의 오일흄 포집 제거장치 |
| JP3850791B2 (ja) * | 2001-12-20 | 2006-11-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3977799B2 (ja) * | 2003-12-09 | 2007-09-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100471167B1 (ko) * | 2002-05-13 | 2005-03-08 | 삼성전자주식회사 | 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치 |
| US7349741B2 (en) * | 2002-10-11 | 2008-03-25 | Advanced Bionics, Llc | Cochlear implant sound processor with permanently integrated replenishable power source |
| JP4256175B2 (ja) | 2003-02-04 | 2009-04-22 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP4220319B2 (ja) | 2003-07-04 | 2009-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置およびそのサブブロック消去方法 |
| JP4287222B2 (ja) | 2003-09-03 | 2009-07-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4175991B2 (ja) | 2003-10-15 | 2008-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4510073B2 (ja) | 2005-01-31 | 2010-07-21 | スパンション エルエルシー | 記憶装置、および該記憶装置のリファレンスセル調整方法 |
| JP4836548B2 (ja) | 2005-11-11 | 2011-12-14 | 株式会社東芝 | 半導体集積回路装置 |
| ITRM20060074A1 (it) * | 2006-02-15 | 2007-08-16 | Micron Technology Inc | Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli |
| ITMI20062211A1 (it) * | 2006-11-17 | 2008-05-18 | St Microelectronics Srl | Circuito e metodo per generare una tensione di riferimento in dispositivi di memoria a matrice di celle non volatili |
| US8009478B2 (en) * | 2009-10-05 | 2011-08-30 | Micron Technology, Inc. | Non-volatile memory apparatus and methods |
| US7957188B2 (en) * | 2009-11-05 | 2011-06-07 | Fs Semiconductor Corp., Ltd. | Structures and methods of trimming threshold voltage of a flash EEPROM memory |
| JP5550386B2 (ja) * | 2010-03-03 | 2014-07-16 | 株式会社東芝 | 不揮発性半導体記憶装置及びメモリシステム |
| JP2012014816A (ja) * | 2010-07-05 | 2012-01-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012133833A (ja) | 2010-12-20 | 2012-07-12 | Samsung Yokohama Research Institute Co Ltd | 不揮発性半導体記憶装置 |
| JP5306399B2 (ja) | 2011-03-18 | 2013-10-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR102243489B1 (ko) * | 2019-04-17 | 2021-04-22 | 주식회사 와이에이치비에코 | 하이브리드 오일미스트 집진장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109720B2 (ja) * | 1988-07-29 | 1995-11-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| KR950011965B1 (ko) * | 1992-02-19 | 1995-10-12 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| JP3199989B2 (ja) * | 1994-09-30 | 2001-08-20 | 株式会社東芝 | 不揮発性半導体記憶装置とその過書込み救済方法 |
-
1995
- 1995-09-20 JP JP24139495A patent/JP3199989B2/ja not_active Expired - Fee Related
- 1995-09-27 US US08/534,339 patent/US5691941A/en not_active Expired - Lifetime
- 1995-09-29 CN CN95117371A patent/CN1045350C/zh not_active Expired - Lifetime
- 1995-09-29 DE DE69524913T patent/DE69524913T2/de not_active Expired - Lifetime
- 1995-09-29 EP EP95115454A patent/EP0704852B1/en not_active Expired - Lifetime
- 1995-09-29 KR KR1019950032707A patent/KR100220528B1/ko not_active IP Right Cessation
- 1995-12-04 TW TW084112884A patent/TW281764B/zh not_active IP Right Cessation
-
1997
- 1997-08-05 US US08/906,209 patent/US5917756A/en not_active Expired - Lifetime
-
1998
- 1998-09-08 US US09/149,068 patent/US5959895A/en not_active Expired - Lifetime
- 1998-12-31 CN CN98126572A patent/CN1123889C/zh not_active Expired - Lifetime
-
1999
- 1999-07-21 US US09/357,888 patent/US6058046A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5959895A (en) | 1999-09-28 |
| KR100220528B1 (ko) | 1999-09-15 |
| DE69524913T2 (de) | 2002-08-29 |
| DE69524913D1 (de) | 2002-02-14 |
| CN1126373A (zh) | 1996-07-10 |
| EP0704852B1 (en) | 2002-01-09 |
| CN1123889C (zh) | 2003-10-08 |
| EP0704852A2 (en) | 1996-04-03 |
| CN1045350C (zh) | 1999-09-29 |
| KR960012025A (ko) | 1996-04-20 |
| US5917756A (en) | 1999-06-29 |
| US6058046A (en) | 2000-05-02 |
| US5691941A (en) | 1997-11-25 |
| TW281764B (ja) | 1996-07-21 |
| CN1231478A (zh) | 1999-10-13 |
| EP0704852A3 (en) | 1998-08-19 |
| JPH08153398A (ja) | 1996-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3199989B2 (ja) | 不揮発性半導体記憶装置とその過書込み救済方法 | |
| JP3373632B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2922116B2 (ja) | 半導体記憶装置 | |
| JP4856138B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100471167B1 (ko) | 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| JP2001057088A (ja) | Ｎａｎｄ型不揮発性メモリ | |
| JP2002251896A (ja) | プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法 | |
| JP2001052487A (ja) | 不揮発性半導体記憶装置 | |
| JP2013125576A (ja) | 不揮発性半導体記憶装置 | |
| JP2012133833A (ja) | 不揮発性半導体記憶装置 | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| JPH04243096A (ja) | 不揮発性半導体記憶装置 | |
| JPH09307082A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP3414587B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH07287989A (ja) | 不揮発性半導体記憶装置 | |
| JP2000048582A (ja) | 半導体記憶装置 | |
| JP3415254B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3263636B2 (ja) | 不揮発性半導体メモリ装置 | |
| KR20080039107A (ko) | 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법 | |
| JP3667821B2 (ja) | 不揮発性半導体メモリ | |
| JP3373837B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3258945B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2000228097A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| JP3108391B2 (ja) | 不揮発性半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090615 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090615 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |