JPH09307082A - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
不揮発性半導体記憶装置及びその書き込み方法Info
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- JPH09307082A JPH09307082A JP14508996A JP14508996A JPH09307082A JP H09307082 A JPH09307082 A JP H09307082A JP 14508996 A JP14508996 A JP 14508996A JP 14508996 A JP14508996 A JP 14508996A JP H09307082 A JPH09307082 A JP H09307082A
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- G11C16/3436—Arrangements for verifying correct programming or erasure
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Abstract
(57)【要約】
【課題】 ベリファイ動作を行うことにより書き込み後
又は消去後のメモリセルのしきい値を過書き込みなく所
定の範囲に押さえることが可能な半導体記憶装置及びそ
の書き込み方法を提供する。 【解決手段】 書き込みは、最初に、読み出しの設定レ
ベルと同じかそれよりは高いが本来必要とする判定レベ
ルより低い緩めの第１の判定レベルを設定し、この第１
の判定レベルに基づいて第１の書き込み動作を行い、次
に、第２の判定レベルに基づいて第２の書き込み動作を
行って、緩めの第１の判定レベルと本来必要とする判定
レベル（目的とする判定レベル）である第２の判定レベ
ルの間のしきい値を有するメモリセルのしきい値を前記
第２の判定レベルより上へ上げること、即ち書き込み動
作を２回に分けて行う。しきい値分布幅を狭くすると、
消去動作における一括消去時に、全メモリセルを確実に
消去することができる。
又は消去後のメモリセルのしきい値を過書き込みなく所
定の範囲に押さえることが可能な半導体記憶装置及びそ
の書き込み方法を提供する。 【解決手段】 書き込みは、最初に、読み出しの設定レ
ベルと同じかそれよりは高いが本来必要とする判定レベ
ルより低い緩めの第１の判定レベルを設定し、この第１
の判定レベルに基づいて第１の書き込み動作を行い、次
に、第２の判定レベルに基づいて第２の書き込み動作を
行って、緩めの第１の判定レベルと本来必要とする判定
レベル（目的とする判定レベル）である第２の判定レベ
ルの間のしきい値を有するメモリセルのしきい値を前記
第２の判定レベルより上へ上げること、即ち書き込み動
作を２回に分けて行う。しきい値分布幅を狭くすると、
消去動作における一括消去時に、全メモリセルを確実に
消去することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、とくにベリファイ動作を行うことにより
書き込み後又は消去後のメモリセルのしきい値を所定の
範囲に押さえた半導体記憶装置に関するものである。
憶装置に係り、とくにベリファイ動作を行うことにより
書き込み後又は消去後のメモリセルのしきい値を所定の
範囲に押さえた半導体記憶装置に関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置には、ＰＲＯＭ
(Programmable Read Only Memory) 、ＥＰＲＯＭ（Eras
able and Programmable ROM)、ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable ROM）などがある。と
くにＥＥＰＲＯＭは、電気的に書き込み／消去が可能で
ある。不揮発性半導体記憶装置は、電源を切ってもデー
タが消えない利点があるなどの理由により近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリ（フラッシュ型Ｅ
ＥＰＲＯＭ）は、２トランジスタ型のバイト型不揮発性
半導体記憶装置とは異なり、１トランジスタでメモリセ
ルを構成することができるのでメモリセルを小さくする
ことができ、また、大容量の磁気ディスクの代替用途な
どに期待されている。不揮発性半導体記憶装置は、浮遊
ゲートを有するＭＯＳトランジスタからなるメモリセル
をマトリクス状に配列してメモリセルアレイを構成し、
この浮遊ゲートに電荷を蓄積させることにより、ＭＯＳ
トランジスタのしきい値を変化させ、このしきい値の値
によってデータを記憶する。データの書き込み及び消去
は、絶縁膜に電流を流すことによって行うため、プロセ
スや使用条件などの変動によって書き込み時間が大きく
変化する。
(Programmable Read Only Memory) 、ＥＰＲＯＭ（Eras
able and Programmable ROM)、ＥＥＰＲＯＭ（Electric
ally Erasable and Programmable ROM）などがある。と
くにＥＥＰＲＯＭは、電気的に書き込み／消去が可能で
ある。不揮発性半導体記憶装置は、電源を切ってもデー
タが消えない利点があるなどの理由により近年大幅に需
要が増大している。電気的に一括消去可能な不揮発性半
導体記憶装置であるフラッシュメモリ（フラッシュ型Ｅ
ＥＰＲＯＭ）は、２トランジスタ型のバイト型不揮発性
半導体記憶装置とは異なり、１トランジスタでメモリセ
ルを構成することができるのでメモリセルを小さくする
ことができ、また、大容量の磁気ディスクの代替用途な
どに期待されている。不揮発性半導体記憶装置は、浮遊
ゲートを有するＭＯＳトランジスタからなるメモリセル
をマトリクス状に配列してメモリセルアレイを構成し、
この浮遊ゲートに電荷を蓄積させることにより、ＭＯＳ
トランジスタのしきい値を変化させ、このしきい値の値
によってデータを記憶する。データの書き込み及び消去
は、絶縁膜に電流を流すことによって行うため、プロセ
スや使用条件などの変動によって書き込み時間が大きく
変化する。
【０００３】これは、ＤＲＡＭやＳＲＡＭと大きく異な
るところである。この結果同一チップの中にも書き込み
の速いセルと書き込みの遅いセルとが共存している。図
８のＮＡＮＤ型フラッシュメモリのセル構造を示す回路
図を参照して従来の不揮発性半導体記憶装置を説明す
る。このフラッシュメモリは、本発明にも適用される。
図に示すようにこのＮＡＮＤ型フラッシュメモリは、浮
遊ゲートを有するＭＯＳトランジスタＭ１〜Ｍ１６を備
えている。これらのメモリセルは、直列に接続され、一
端が選択トランジスタＳＴ１を介してビット線ＢＬに接
続され、他端が選択トランジスタＳＴ２を介して共通ソ
ース線Ｓに接続されている。それぞれのＭＯＳトランジ
スタは、半導体基板の同一のウエルに形成されている。
各メモリセルＭ１〜Ｍ１６の制御電極は、ワード線ＷＬ
１〜ＷＬ１６に接続されており、選択トランジスタＳＴ
１の制御電極は、選択線ＳＬ１に接続され、選択トラン
ジスタＳＴ２の制御電極は、選択線ＳＬ２に接続されて
いる。各メモリセルＭ１〜Ｍ１６は、それが保持するデ
ータに応じたしきい値を持っている。このしきい値は、
“０”データを保持しているときには、０Ｖを越え、５
Ｖ未満に設定され、“１”データを保持しているときに
は、０Ｖ未満に設定されている（より適切には、ある程
度のマージンを持たすためこれよりも小さな範囲に設定
されている）。
るところである。この結果同一チップの中にも書き込み
の速いセルと書き込みの遅いセルとが共存している。図
８のＮＡＮＤ型フラッシュメモリのセル構造を示す回路
図を参照して従来の不揮発性半導体記憶装置を説明す
る。このフラッシュメモリは、本発明にも適用される。
図に示すようにこのＮＡＮＤ型フラッシュメモリは、浮
遊ゲートを有するＭＯＳトランジスタＭ１〜Ｍ１６を備
えている。これらのメモリセルは、直列に接続され、一
端が選択トランジスタＳＴ１を介してビット線ＢＬに接
続され、他端が選択トランジスタＳＴ２を介して共通ソ
ース線Ｓに接続されている。それぞれのＭＯＳトランジ
スタは、半導体基板の同一のウエルに形成されている。
各メモリセルＭ１〜Ｍ１６の制御電極は、ワード線ＷＬ
１〜ＷＬ１６に接続されており、選択トランジスタＳＴ
１の制御電極は、選択線ＳＬ１に接続され、選択トラン
ジスタＳＴ２の制御電極は、選択線ＳＬ２に接続されて
いる。各メモリセルＭ１〜Ｍ１６は、それが保持するデ
ータに応じたしきい値を持っている。このしきい値は、
“０”データを保持しているときには、０Ｖを越え、５
Ｖ未満に設定され、“１”データを保持しているときに
は、０Ｖ未満に設定されている（より適切には、ある程
度のマージンを持たすためこれよりも小さな範囲に設定
されている）。
【０００４】図９は、前記メモリセルのしきい値の個数
分布を示すしきい値分布図である。縦軸は、メモリセル
のしきい値Ｖth（Ｖ）を示し、横軸は、メモリセルの個
数（Ｎ）を示している。ＮＡＮＤ型フラッシュメモリ
は、通常、“１”データが保持されている状態を消去状
態といい、“０”データが保持されている状態を書き込
み状態という。また“１”データが保持されているメモ
リセルのしきい値を正方向にシフトさせ、“０”データ
を保持するようにすることを「書き込み動作」といい、
“０”データが保持されているメモリセルのしきい値
（Ｖth）を負方向にシフトさせ、“１”データを保持す
るようにすることを消去動作という。しかし、この定義
はＮＯＲ型フラッシュメモリでは異なる場合がある。図
１０は、読み出し、消去及び書き込み動作時にメモリセ
ルに印加する電圧を表にして示した動作図である。読み
出し動作時には、ビット線ＢＬを始めに５Ｖにプリチャ
ージして浮遊状態にしておき、引き続いて選択線ＳＬ１
とＳＬ２に５Ｖ、選択メモリセルのワード線ＷＬに０
Ｖ、非選択メモリセルのワード線ＷＬに５Ｖ、セルウエ
ルＷに０Ｖ、共通ソース線Ｓに０Ｖを印加する。する
と、選択メモリセル以外のすべてのトランジスタがオン
する。
分布を示すしきい値分布図である。縦軸は、メモリセル
のしきい値Ｖth（Ｖ）を示し、横軸は、メモリセルの個
数（Ｎ）を示している。ＮＡＮＤ型フラッシュメモリ
は、通常、“１”データが保持されている状態を消去状
態といい、“０”データが保持されている状態を書き込
み状態という。また“１”データが保持されているメモ
リセルのしきい値を正方向にシフトさせ、“０”データ
を保持するようにすることを「書き込み動作」といい、
“０”データが保持されているメモリセルのしきい値
（Ｖth）を負方向にシフトさせ、“１”データを保持す
るようにすることを消去動作という。しかし、この定義
はＮＯＲ型フラッシュメモリでは異なる場合がある。図
１０は、読み出し、消去及び書き込み動作時にメモリセ
ルに印加する電圧を表にして示した動作図である。読み
出し動作時には、ビット線ＢＬを始めに５Ｖにプリチャ
ージして浮遊状態にしておき、引き続いて選択線ＳＬ１
とＳＬ２に５Ｖ、選択メモリセルのワード線ＷＬに０
Ｖ、非選択メモリセルのワード線ＷＬに５Ｖ、セルウエ
ルＷに０Ｖ、共通ソース線Ｓに０Ｖを印加する。する
と、選択メモリセル以外のすべてのトランジスタがオン
する。
【０００５】選択トランジスタについては、選択トラン
ジスタに“０”データが保持されているときには、この
メモリセルは非導通となり、ビット線ＢＬの電位は５Ｖ
のままで変化なく、“１”データが保持されているとき
には導通となるためにビット線ＢＬは放電され電位が低
下する。データのセンスは、読み出し時のビット線電位
を検出して行う。消去動作時には、ビット線ＢＬは、開
放（ＯＰＥＮ）にし、選択線ＳＬ１に１８Ｖ、メモリセ
ルのワード線ＷＬに０Ｖ、選択線ＳＬ２に１８Ｖ、セル
ウエルＷに１８Ｖそして共通ソース線Ｓに１８Ｖを印加
する。すると、浮遊ゲートとウエル間にゲート絶縁膜を
介してトンネル電流が流れ、しきい値は０Ｖ以下にな
る。書き込み動作時には、書き込みデータによって異な
った電圧を印加する。すなわち、“０”データ書き込み
（しきい値をシフトさせる場合）では、ビット線ＢＬに
０Ｖを印加し、“１”データ書き込み（しきい値をシフ
トさせない場合）では、ビット線ＢＬに９Ｖを印加す
る。選択線ＳＬ１には１１Ｖ、選択メモリセルのワード
線ＷＬには１８Ｖ、非選択メモリセルのワード線ＷＬに
は、９Ｖ、選択線ＳＬ２には０Ｖ、セルウエルＷには０
Ｖ共通ソース線Ｓには０Ｖをそれぞれ印加する。
ジスタに“０”データが保持されているときには、この
メモリセルは非導通となり、ビット線ＢＬの電位は５Ｖ
のままで変化なく、“１”データが保持されているとき
には導通となるためにビット線ＢＬは放電され電位が低
下する。データのセンスは、読み出し時のビット線電位
を検出して行う。消去動作時には、ビット線ＢＬは、開
放（ＯＰＥＮ）にし、選択線ＳＬ１に１８Ｖ、メモリセ
ルのワード線ＷＬに０Ｖ、選択線ＳＬ２に１８Ｖ、セル
ウエルＷに１８Ｖそして共通ソース線Ｓに１８Ｖを印加
する。すると、浮遊ゲートとウエル間にゲート絶縁膜を
介してトンネル電流が流れ、しきい値は０Ｖ以下にな
る。書き込み動作時には、書き込みデータによって異な
った電圧を印加する。すなわち、“０”データ書き込み
（しきい値をシフトさせる場合）では、ビット線ＢＬに
０Ｖを印加し、“１”データ書き込み（しきい値をシフ
トさせない場合）では、ビット線ＢＬに９Ｖを印加す
る。選択線ＳＬ１には１１Ｖ、選択メモリセルのワード
線ＷＬには１８Ｖ、非選択メモリセルのワード線ＷＬに
は、９Ｖ、選択線ＳＬ２には０Ｖ、セルウエルＷには０
Ｖ共通ソース線Ｓには０Ｖをそれぞれ印加する。
【０００６】この結果、選択トランジスタＱ１からメモ
リセルＭ１６までのすべてのトランジスタは導通し、ビ
ット線と同電位となる。したがって、ビット線ＢＬに０
Ｖが印加されたメモリセルは、チャネルと制御電極との
間に１８Ｖの高電圧がかかり、トンネル電流が流れ、し
きい値は正方向にシフトする。また、ビット線ＢＬに９
Ｖが印加されたメモリセルは、チャネルと制御電極との
間に９Ｖしかかからないためにしきい値の正方向のシフ
トは抑圧される。不揮発性半導体記憶装置は、このよう
にトンネル電流という純物理的な手段を用いて書き込み
を行うので、書き込み速度は、各メモリセルによってば
らつきがある。したがって、たとえ同じ書き込み時間で
も、あるメモリセルのしきい値は０Ｖ以上５Ｖ以下に納
まったが、他のメモリセルは５Ｖを越えてしまうことも
ある。即ち、書き込みの遅いメモリセルは、ある時刻で
“０”データに書き込まれたが、書き込みの速いメモリ
セルは、既にこの時刻で“０”データセルのしきい値の
上限である５Ｖを越えてしまっている。ＮＡＮＤ型フラ
ッシュメモリは、読み出し時に非選択メモリセルのワー
ド線に５Ｖを印加してオンしているが、あるメモリセル
のしきい値が５Ｖを越えてしまうとそのメモリセルと直
列に接続された残りの全てのメモリセルのデータが読め
なくなってしまう。
リセルＭ１６までのすべてのトランジスタは導通し、ビ
ット線と同電位となる。したがって、ビット線ＢＬに０
Ｖが印加されたメモリセルは、チャネルと制御電極との
間に１８Ｖの高電圧がかかり、トンネル電流が流れ、し
きい値は正方向にシフトする。また、ビット線ＢＬに９
Ｖが印加されたメモリセルは、チャネルと制御電極との
間に９Ｖしかかからないためにしきい値の正方向のシフ
トは抑圧される。不揮発性半導体記憶装置は、このよう
にトンネル電流という純物理的な手段を用いて書き込み
を行うので、書き込み速度は、各メモリセルによってば
らつきがある。したがって、たとえ同じ書き込み時間で
も、あるメモリセルのしきい値は０Ｖ以上５Ｖ以下に納
まったが、他のメモリセルは５Ｖを越えてしまうことも
ある。即ち、書き込みの遅いメモリセルは、ある時刻で
“０”データに書き込まれたが、書き込みの速いメモリ
セルは、既にこの時刻で“０”データセルのしきい値の
上限である５Ｖを越えてしまっている。ＮＡＮＤ型フラ
ッシュメモリは、読み出し時に非選択メモリセルのワー
ド線に５Ｖを印加してオンしているが、あるメモリセル
のしきい値が５Ｖを越えてしまうとそのメモリセルと直
列に接続された残りの全てのメモリセルのデータが読め
なくなってしまう。
【０００７】これは、直列の電流経路が遮断されてしま
うからである。そこでしきい値の分布をある一定の値に
収束させる必要がある。読み出しマージンを十分に確保
するためにはしきい値の分布はより小さい範囲に収束さ
せるのが望ましい。そこで考えられた手法が、ビット毎
ベリファイである。これは書き込み時間を全メモリセル
一定にするのではなく、メモリセル毎に異なった時間と
する。即ち、書き込み時間を短い時間に区分けし、書き
込み→ベリファイ→再書き込みデータ設定→書き込み→
ベリファイ→再書き込みデータ設定・・・と繰り返す。
ここでベリファイ動作によりしきい値の上昇が十分にな
されたものは、次回のサイクルからは書き込みを行わな
いように再書き込みデータを設定する。このようにする
と、書き込みの速いメモリセルは書き込み動作が終了
し、その後のしきい値の上昇はなくなる。この様に不揮
発性半導体記憶装置は、書き込み若しくは消去後のメモ
リセルのしきい値（Ｖth）の分布幅を一定値以内に抑え
る必要がある。そのためビット毎にベリファイしながら
書き込みもしくは消去を行う。フラッシュメモリは、書
き込み、消去、読み出しの三つの基本的な機能を持って
いる。
うからである。そこでしきい値の分布をある一定の値に
収束させる必要がある。読み出しマージンを十分に確保
するためにはしきい値の分布はより小さい範囲に収束さ
せるのが望ましい。そこで考えられた手法が、ビット毎
ベリファイである。これは書き込み時間を全メモリセル
一定にするのではなく、メモリセル毎に異なった時間と
する。即ち、書き込み時間を短い時間に区分けし、書き
込み→ベリファイ→再書き込みデータ設定→書き込み→
ベリファイ→再書き込みデータ設定・・・と繰り返す。
ここでベリファイ動作によりしきい値の上昇が十分にな
されたものは、次回のサイクルからは書き込みを行わな
いように再書き込みデータを設定する。このようにする
と、書き込みの速いメモリセルは書き込み動作が終了
し、その後のしきい値の上昇はなくなる。この様に不揮
発性半導体記憶装置は、書き込み若しくは消去後のメモ
リセルのしきい値（Ｖth）の分布幅を一定値以内に抑え
る必要がある。そのためビット毎にベリファイしながら
書き込みもしくは消去を行う。フラッシュメモリは、書
き込み、消去、読み出しの三つの基本的な機能を持って
いる。
【０００８】フラッシュメモリの書き込み機能（プログ
ラムともいう）は、メモリセルのしきい値（Ｖth）を０
Ｖを越えるようにする動作を指す。具体的には、内部的
に設定された書き込みパルス時間の間メモリセルに書き
込み電圧を与える。その後、センスアンプを介してメモ
リセルが所定のしきい値まで上がっているかを検証（チ
ェック）する（以下、この動作は、書き込みベリファイ
という）。ベリファイを含んだ書き込みは、図１１に示
す動作シーケンスにしたがって行われる。しきい値のチ
ェックを行った結果、所定のしきい値まで上がっていれ
ば、ＯＫとなってこのベリファイ動作は終了する。所定
のしきい値まで上がっていなければＮＧ信号を出して再
度書き込みを実行する。
ラムともいう）は、メモリセルのしきい値（Ｖth）を０
Ｖを越えるようにする動作を指す。具体的には、内部的
に設定された書き込みパルス時間の間メモリセルに書き
込み電圧を与える。その後、センスアンプを介してメモ
リセルが所定のしきい値まで上がっているかを検証（チ
ェック）する（以下、この動作は、書き込みベリファイ
という）。ベリファイを含んだ書き込みは、図１１に示
す動作シーケンスにしたがって行われる。しきい値のチ
ェックを行った結果、所定のしきい値まで上がっていれ
ば、ＯＫとなってこのベリファイ動作は終了する。所定
のしきい値まで上がっていなければＮＧ信号を出して再
度書き込みを実行する。
【０００９】
【発明が解決しようとする課題】図８のＮＡＮＤ型ＥＥ
ＰＲＯＭの等価回路に示すように、セルは非選択である
とき、転送ゲートの役目を果たさなければならないの
で、電子が浮遊ゲートに注入されて書き込まれたセルの
しきい値は図９のように分布されていなければならな
い。しきい値の最大値は制御ゲートの電圧で決まる。こ
の電圧を高くすれば制約はゆるくなるのであるが、あま
り高くしすぎると誤書き込みを起こす可能性が出てしま
う。また、最小値は、消去状態か書き込み状態を判定す
る電位であり、通常のＮＡＮＤ型ＥＥＰＲＯＭでは０Ｖ
である。そのために前述のように書き込み動作を行った
後ベリファイ動作を行い、書き込み不十分なら再書き込
み、十分なら書き込みを終りにするというシーケンスを
行う（図１１参照）。ＮＡＮＤ型ＥＥＰＲＯＭは、この
動作を同一行線に接続されている複数のメモリセルを同
時にしかも各セル毎に行う。書き込み判定のために０Ｖ
より高い、例えば０．５Ｖを０Ｖの変わりに選択メモリ
セルの制御ゲートに加える。この０．５Ｖは動作マージ
ンとしてとっているものである。また書き込み過ぎて、
セルのしきい値が最大値を越えないように、書き込み電
圧を低い電圧にして開始し、書き込み電圧を順に高く上
げることにより、書き込みの遅いセルにも対応すること
も知られている。
ＰＲＯＭの等価回路に示すように、セルは非選択である
とき、転送ゲートの役目を果たさなければならないの
で、電子が浮遊ゲートに注入されて書き込まれたセルの
しきい値は図９のように分布されていなければならな
い。しきい値の最大値は制御ゲートの電圧で決まる。こ
の電圧を高くすれば制約はゆるくなるのであるが、あま
り高くしすぎると誤書き込みを起こす可能性が出てしま
う。また、最小値は、消去状態か書き込み状態を判定す
る電位であり、通常のＮＡＮＤ型ＥＥＰＲＯＭでは０Ｖ
である。そのために前述のように書き込み動作を行った
後ベリファイ動作を行い、書き込み不十分なら再書き込
み、十分なら書き込みを終りにするというシーケンスを
行う（図１１参照）。ＮＡＮＤ型ＥＥＰＲＯＭは、この
動作を同一行線に接続されている複数のメモリセルを同
時にしかも各セル毎に行う。書き込み判定のために０Ｖ
より高い、例えば０．５Ｖを０Ｖの変わりに選択メモリ
セルの制御ゲートに加える。この０．５Ｖは動作マージ
ンとしてとっているものである。また書き込み過ぎて、
セルのしきい値が最大値を越えないように、書き込み電
圧を低い電圧にして開始し、書き込み電圧を順に高く上
げることにより、書き込みの遅いセルにも対応すること
も知られている。
【００１０】このように、しきい値をある範囲におさめ
ようとするときに最初からきつめ（ベリファイに用いる
判定電圧の絶対値が高いこと）に判定レベルを決めてい
たのでは書き込みすぎの恐れが生じるという問題があっ
た。本発明は、このような事情によりなされたものであ
り、ベリファイ動作を行うことにより書き込み後又は消
去後のメモリセルのしきい値を過書き込みなくある所定
の範囲に押さえることが可能な半導体記憶装置及びその
書き込み方法を提供する。
ようとするときに最初からきつめ（ベリファイに用いる
判定電圧の絶対値が高いこと）に判定レベルを決めてい
たのでは書き込みすぎの恐れが生じるという問題があっ
た。本発明は、このような事情によりなされたものであ
り、ベリファイ動作を行うことにより書き込み後又は消
去後のメモリセルのしきい値を過書き込みなくある所定
の範囲に押さえることが可能な半導体記憶装置及びその
書き込み方法を提供する。
【００１１】
【課題を解決するための手段】本発明は、所定のメモリ
セルを書き込みベリファイする場合において、最初に緩
めに判定レベルを設定し（ただし、読み出しの設定レベ
ルと同じでもよいし高くしてもよい）、ついで、緩めの
判定レベルと目的の判定レベルの間のメモリセルのしき
い値を目的の判定レベルより上へ上げることを特徴とし
ている。即ち、請求項１の発明は、不揮発性半導体記憶
装置において同一行線に接続される複数のメモリセルを
１ブロックとし、このブロックを複数有するメモリセル
アレイと、前記メモリセルにデータを書き込む書き込み
手段と、前記書き込み手段によって書き込み処理が行わ
れたデータについて検証を行うベリファイ手段とを備
え、前記ベリファイ手段によるベリファイは、複数の判
定電圧により行われることを特徴とする。請求項２の発
明は、請求項１に記載の不揮発性半導体記憶装置におい
て前記ベリファイ手段は、まず第１のレベルの判定電圧
で行いついで第２のレベルの判定電圧で行う手段を有
し、前記第１のレベルの判定電圧の絶対値は、前記第２
のレベルの判定電圧の絶対値より小さいことを特徴とす
る。
セルを書き込みベリファイする場合において、最初に緩
めに判定レベルを設定し（ただし、読み出しの設定レベ
ルと同じでもよいし高くしてもよい）、ついで、緩めの
判定レベルと目的の判定レベルの間のメモリセルのしき
い値を目的の判定レベルより上へ上げることを特徴とし
ている。即ち、請求項１の発明は、不揮発性半導体記憶
装置において同一行線に接続される複数のメモリセルを
１ブロックとし、このブロックを複数有するメモリセル
アレイと、前記メモリセルにデータを書き込む書き込み
手段と、前記書き込み手段によって書き込み処理が行わ
れたデータについて検証を行うベリファイ手段とを備
え、前記ベリファイ手段によるベリファイは、複数の判
定電圧により行われることを特徴とする。請求項２の発
明は、請求項１に記載の不揮発性半導体記憶装置におい
て前記ベリファイ手段は、まず第１のレベルの判定電圧
で行いついで第２のレベルの判定電圧で行う手段を有
し、前記第１のレベルの判定電圧の絶対値は、前記第２
のレベルの判定電圧の絶対値より小さいことを特徴とす
る。
【００１２】請求項３の発明は、請求項１又は請求項２
に記載の不揮発性半導体記憶装置においてさらに読み出
し手段を備え、前記前記第１のレベルの判定電圧の絶対
値は、前記読み出し手段の読み出し電圧の絶対値より大
きいことを特徴とする。請求項４の発明は、不揮発性半
導体記憶装置の書き込み方法において同一行線に接続さ
れる複数のメモリセルを１ブロックとし、このブロック
を複数有するメモリセルアレイの各メモリセルに第１の
レベルの設定電圧をもとにデータを書き込む段階と、前
記第１のレベルの設定電圧をもとに書き込んだデータに
ついてベリファイする段階と、前記第１のレベルの設定
電圧をもとに書き込んだデータについて書き込み及びベ
リファイを全メモリセルについて行ってから、前記第１
のレベルの判定電圧の絶対値がその絶対値より高い第２
のレベルの判定電圧で書き込みを行う段階とを備えてい
ることを特徴とする。以上本発明では、従来の方法より
狭いセルのしきい値分布幅を実施することができる。
に記載の不揮発性半導体記憶装置においてさらに読み出
し手段を備え、前記前記第１のレベルの判定電圧の絶対
値は、前記読み出し手段の読み出し電圧の絶対値より大
きいことを特徴とする。請求項４の発明は、不揮発性半
導体記憶装置の書き込み方法において同一行線に接続さ
れる複数のメモリセルを１ブロックとし、このブロック
を複数有するメモリセルアレイの各メモリセルに第１の
レベルの設定電圧をもとにデータを書き込む段階と、前
記第１のレベルの設定電圧をもとに書き込んだデータに
ついてベリファイする段階と、前記第１のレベルの設定
電圧をもとに書き込んだデータについて書き込み及びベ
リファイを全メモリセルについて行ってから、前記第１
のレベルの判定電圧の絶対値がその絶対値より高い第２
のレベルの判定電圧で書き込みを行う段階とを備えてい
ることを特徴とする。以上本発明では、従来の方法より
狭いセルのしきい値分布幅を実施することができる。
【００１３】
【発明の実施の形態】以下、図１乃至図７を参照して発
明の実施の形態を説明する。図１は、不揮発性半導体記
憶装置（ＮＡＮＤ型フラッシュメモリ）の全体回路構成
を示す回路ブロック図である。ＮＡＮＤ型フラッシュメ
モリ１０は、メモリセルアレイ１１、ローデコーダ１
２、センス／ラッチ回路１３、カラムデコーダ１４、カ
ラムゲート１５、昇圧回路１６、制御回路１７、Ｉ／Ｏ
バッファ回路１８を備えている。メモリセルアレイ１１
は、複数のＮＡＮＤ型メモリセルがマトリクス状に配置
されており、縦方向にビット線ＢＬが数千本、横方向に
ワード線ＷＬが数千本配列されている。ローデコーダ１
２は、このワード線ＷＬを外部から入力されたアドレス
に基づいて選択する。センスアンプとデータラッチ回路
から構成されたセンス／ラッチ回路１３は、一端がビッ
ト線ＢＬに接続され、他端がカラムゲート１５を介して
Ｉ／Ｏバッファ回路１８に接続されている。カラムデコ
ーダ１４は、外部から入力されたアドレスに基づいてカ
ラムゲート１５を制御し、ビット線ＢＬ及び対応するセ
ンスアンプ／ラッチ回路１３を選択する。昇圧回路１６
は、書き込み動作や消去動作に必要な高電圧を供給す
る。
明の実施の形態を説明する。図１は、不揮発性半導体記
憶装置（ＮＡＮＤ型フラッシュメモリ）の全体回路構成
を示す回路ブロック図である。ＮＡＮＤ型フラッシュメ
モリ１０は、メモリセルアレイ１１、ローデコーダ１
２、センス／ラッチ回路１３、カラムデコーダ１４、カ
ラムゲート１５、昇圧回路１６、制御回路１７、Ｉ／Ｏ
バッファ回路１８を備えている。メモリセルアレイ１１
は、複数のＮＡＮＤ型メモリセルがマトリクス状に配置
されており、縦方向にビット線ＢＬが数千本、横方向に
ワード線ＷＬが数千本配列されている。ローデコーダ１
２は、このワード線ＷＬを外部から入力されたアドレス
に基づいて選択する。センスアンプとデータラッチ回路
から構成されたセンス／ラッチ回路１３は、一端がビッ
ト線ＢＬに接続され、他端がカラムゲート１５を介して
Ｉ／Ｏバッファ回路１８に接続されている。カラムデコ
ーダ１４は、外部から入力されたアドレスに基づいてカ
ラムゲート１５を制御し、ビット線ＢＬ及び対応するセ
ンスアンプ／ラッチ回路１３を選択する。昇圧回路１６
は、書き込み動作や消去動作に必要な高電圧を供給す
る。
【００１４】制御回路１７は、書き込み動作、消去動作
及び読み出し動作などを制御する。また、Ｉ／Ｏバッフ
ァ回路１８は、半導体チップ外部とのインターフェイス
をとる。メモリセルアレイ１１内のメモリセルの詳細
は、図８に示した通りの回路構成を有している。図２
は、図１に示すフラッシュメモリのセンス／ラッチ回路
１３の詳細な回路図である。データ線Ｄ、 /Ｄには、Ｎ
チャネルＭＯＳトランジスタＱ７、Ｑ８の電流通路の一
端がそれぞれ接続されている。これらトランジスタＱ
７、Ｑ８の電流通路の他端には、ラッチ回路ＬＴを構成
するインバータ回路ＩＶ１、ＩＶ２が接続されている。
インバータ回路ＩＶ１の入力端及びインバータ回路ＩＶ
２の出力端は、トランジスタＱ７の電流通路の他端（ノ
ードＦ）に接続され、インバータ回路ＩＶ１の出力端及
びインバータ回路ＩＶ２の入力端は、トランジスタＱ８
の電流通路の他端（ノード /Ｆ）に接続されている。 /
Ｆの「 /」は、反転信号を示す。
及び読み出し動作などを制御する。また、Ｉ／Ｏバッフ
ァ回路１８は、半導体チップ外部とのインターフェイス
をとる。メモリセルアレイ１１内のメモリセルの詳細
は、図８に示した通りの回路構成を有している。図２
は、図１に示すフラッシュメモリのセンス／ラッチ回路
１３の詳細な回路図である。データ線Ｄ、 /Ｄには、Ｎ
チャネルＭＯＳトランジスタＱ７、Ｑ８の電流通路の一
端がそれぞれ接続されている。これらトランジスタＱ
７、Ｑ８の電流通路の他端には、ラッチ回路ＬＴを構成
するインバータ回路ＩＶ１、ＩＶ２が接続されている。
インバータ回路ＩＶ１の入力端及びインバータ回路ＩＶ
２の出力端は、トランジスタＱ７の電流通路の他端（ノ
ードＦ）に接続され、インバータ回路ＩＶ１の出力端及
びインバータ回路ＩＶ２の入力端は、トランジスタＱ８
の電流通路の他端（ノード /Ｆ）に接続されている。 /
Ｆの「 /」は、反転信号を示す。
【００１５】図２のセンス／ラッチ回路を参照しながら
このフラッシュメモリの書き込み動作を説明する。ま
ず、ラッチ回路ＬＴに書き込みデータをラッチさせる。
メモリセルにデータを書き込む場合、ラッチ回路ＬＴの
ノードＦは“Ｌ”に設定され、ノード /Ｆは“Ｈ”に設
定される。すなわち、カラム選択信号ＣＳによってトラ
ンジスタＱ７、Ｑ８をオンにし、データ線Ｄ、 /Ｄを介
してラッチ回路ＬＴのノードＦを“Ｌ”、ノード /Ｆを
“Ｈ”に設定する。その後、タイミング信号ＰＲＯによ
ってＮチャネルＭＯＳトランジスタＱ４をオンにし、ビ
ット線ＢＬを介して選択されたメモリセルにデータを書
き込む。メモリセルに対するデータの書き込み動作は従
来の技術で説明した通りである。メモリセルにデータが
十分書き込めた場合、そのメモリセルのしきい値は上昇
し、メモリセルはオフになる。次に、データの書き込み
状態をベリファイする書き込みベリファイ動作は、ま
ず、ビット線ＢＬがプリチャージされ、その後、選択す
るメモリセルのワード線ＷＬｎの電位がベリファイの設
定電位に上昇される。選択されたメモリセルにデータが
書き込まれ、しきい値が十分高くなっている場合、その
メモリセルはオフとなっているためにビット線ＢＬは、
充電電位を保持する。
このフラッシュメモリの書き込み動作を説明する。ま
ず、ラッチ回路ＬＴに書き込みデータをラッチさせる。
メモリセルにデータを書き込む場合、ラッチ回路ＬＴの
ノードＦは“Ｌ”に設定され、ノード /Ｆは“Ｈ”に設
定される。すなわち、カラム選択信号ＣＳによってトラ
ンジスタＱ７、Ｑ８をオンにし、データ線Ｄ、 /Ｄを介
してラッチ回路ＬＴのノードＦを“Ｌ”、ノード /Ｆを
“Ｈ”に設定する。その後、タイミング信号ＰＲＯによ
ってＮチャネルＭＯＳトランジスタＱ４をオンにし、ビ
ット線ＢＬを介して選択されたメモリセルにデータを書
き込む。メモリセルに対するデータの書き込み動作は従
来の技術で説明した通りである。メモリセルにデータが
十分書き込めた場合、そのメモリセルのしきい値は上昇
し、メモリセルはオフになる。次に、データの書き込み
状態をベリファイする書き込みベリファイ動作は、ま
ず、ビット線ＢＬがプリチャージされ、その後、選択す
るメモリセルのワード線ＷＬｎの電位がベリファイの設
定電位に上昇される。選択されたメモリセルにデータが
書き込まれ、しきい値が十分高くなっている場合、その
メモリセルはオフとなっているためにビット線ＢＬは、
充電電位を保持する。
【００１６】しかしデータが十分書き込まれていない場
合、メモリセルはオンとなっているためにビット線ＢＬ
の電荷は放電され、電位が低下する。このようにメモリ
セルを選択した後、タイミング信号ＳＡによってＮチャ
ネルＭＯＳトランジスタＱ２をオンとする。すると、デ
ータが十分書き込まれておらず、ビット線ＢＬの電位が
低い場合、ＮチャネルＭＯＳトランジスタＱ３はオフし
ているためラッチ回路ＬＴのノード /Ｆは“Ｈ”、ノー
ドＦは“Ｌ”となる。すなわち、メモリセルにデータが
十分書き込まれていない場合、ラッチ回路ＬＴの状態は
書き込み開始時のままであり変化しない。データが十分
書き込まれていない場合、ラッチ回路ＬＴに保持された
書き込みデータを用いて再度前述した書き込み動作が行
われる。メモリセルにデータが十分書き込まれビット線
ＢＬの電位が高い場合、トランジスタＱ３はオンとな
り、ラッチ回路ＬＴの状態が変化する。すなわち、ラッ
チ回路ＬＴのノード /Ｆは“Ｌ”、ノードＦは“Ｈ”と
なる。
合、メモリセルはオンとなっているためにビット線ＢＬ
の電荷は放電され、電位が低下する。このようにメモリ
セルを選択した後、タイミング信号ＳＡによってＮチャ
ネルＭＯＳトランジスタＱ２をオンとする。すると、デ
ータが十分書き込まれておらず、ビット線ＢＬの電位が
低い場合、ＮチャネルＭＯＳトランジスタＱ３はオフし
ているためラッチ回路ＬＴのノード /Ｆは“Ｈ”、ノー
ドＦは“Ｌ”となる。すなわち、メモリセルにデータが
十分書き込まれていない場合、ラッチ回路ＬＴの状態は
書き込み開始時のままであり変化しない。データが十分
書き込まれていない場合、ラッチ回路ＬＴに保持された
書き込みデータを用いて再度前述した書き込み動作が行
われる。メモリセルにデータが十分書き込まれビット線
ＢＬの電位が高い場合、トランジスタＱ３はオンとな
り、ラッチ回路ＬＴの状態が変化する。すなわち、ラッ
チ回路ＬＴのノード /Ｆは“Ｌ”、ノードＦは“Ｈ”と
なる。
【００１７】次に、図３に示す書き込み動作のフローチ
ャートを参照して本発明におけるこの動作の全体の流れ
を説明する。書き込み動作は、１ページ分のデータをデ
ータ入力端子（Ｉ／Ｏ）からシリアルにラッチ回路に送
るデータロードサイクルとそのデータをメモリセルに実
際に書き込むモードからなる。書き込み後のメモリセル
のしきい値の分布幅は、ある所定の範囲に収めなければ
ならない。したがってビット毎に書き込みが終了したか
どうかを判断し、ビット毎に書き込み時間を制御してし
きい値の上限を越えないようにする。データロードサイ
クルで取り込まれた書き込みデータは、１回のメモリセ
ルへの書き込み終了後、ベリファイ読み出しが行われ
る。“１”データ書き込みは、実際には浮遊ゲートへの
電子の注入を行うわけではないので、ベリファイを行う
必要はない。“０”データ書き込みが成功した場合は、
ベリファイ読み出しによりラッチ回路は、“１”データ
に書き換えられ、書き込み不十分であった場合は、ラッ
チ回路の内容は、“０”データのままである。この新た
に設定されたデータにより再度書き込みを行う。書き込
みが成功したメモリセルには、ラッチ回路が“１”デー
タに変わっているため、浮遊ゲートへの電子の注入が行
われず、しきい値の上昇は起こらない。
ャートを参照して本発明におけるこの動作の全体の流れ
を説明する。書き込み動作は、１ページ分のデータをデ
ータ入力端子（Ｉ／Ｏ）からシリアルにラッチ回路に送
るデータロードサイクルとそのデータをメモリセルに実
際に書き込むモードからなる。書き込み後のメモリセル
のしきい値の分布幅は、ある所定の範囲に収めなければ
ならない。したがってビット毎に書き込みが終了したか
どうかを判断し、ビット毎に書き込み時間を制御してし
きい値の上限を越えないようにする。データロードサイ
クルで取り込まれた書き込みデータは、１回のメモリセ
ルへの書き込み終了後、ベリファイ読み出しが行われ
る。“１”データ書き込みは、実際には浮遊ゲートへの
電子の注入を行うわけではないので、ベリファイを行う
必要はない。“０”データ書き込みが成功した場合は、
ベリファイ読み出しによりラッチ回路は、“１”データ
に書き換えられ、書き込み不十分であった場合は、ラッ
チ回路の内容は、“０”データのままである。この新た
に設定されたデータにより再度書き込みを行う。書き込
みが成功したメモリセルには、ラッチ回路が“１”デー
タに変わっているため、浮遊ゲートへの電子の注入が行
われず、しきい値の上昇は起こらない。
【００１８】書き込みが不十分のメモリセルにはラッチ
回路が“０”データのままであるので、浮遊ゲートへの
電子の注入が行われる。ラッチ回路がすべて“１”デー
タになった時点で書き込みは終了する。本発明によれ
ば、図３に示すように書き込みは、最初に、読み出しの
設定レベルと同じかそれよりは高いが本来必要とする判
定レベルより低い緩めの第１の判定レベルを設定し、こ
の第１の判定レベルに基づいて第１の書き込み動作を行
い、次に、第２の判定レベルに基づいて第２の書き込み
動作を行って、緩めの第１の判定レベルと本来必要とす
る判定レベル（目的とする判定レベル）である第２の判
定レベルの間のしきい値を有するメモリセルのしきい値
を前記第２の判定レベルより上へ上げること、すなわ
ち、書き込み動作を２回に分けて行うことに特徴があ
る。まず、第１の判定レベルを０Ｖとして（つまり読み
出しの設定レベルと同じにして）、第１の書き込み動作
を行う。この第１の書き込み動作において、書き込みベ
リファイを繰り返す。この第１の書き込み動作が終了し
てから、第２の判定レベル（０．５Ｖ）にセットし、こ
れに基づいて０Ｖとマージンを込みにした第２の判定レ
ベルである０．５Ｖの間のメモリセルを選び出して第２
の書き込み動作を行い、このフラッシュメモリに対する
書き込みを終了する。
回路が“０”データのままであるので、浮遊ゲートへの
電子の注入が行われる。ラッチ回路がすべて“１”デー
タになった時点で書き込みは終了する。本発明によれ
ば、図３に示すように書き込みは、最初に、読み出しの
設定レベルと同じかそれよりは高いが本来必要とする判
定レベルより低い緩めの第１の判定レベルを設定し、こ
の第１の判定レベルに基づいて第１の書き込み動作を行
い、次に、第２の判定レベルに基づいて第２の書き込み
動作を行って、緩めの第１の判定レベルと本来必要とす
る判定レベル（目的とする判定レベル）である第２の判
定レベルの間のしきい値を有するメモリセルのしきい値
を前記第２の判定レベルより上へ上げること、すなわ
ち、書き込み動作を２回に分けて行うことに特徴があ
る。まず、第１の判定レベルを０Ｖとして（つまり読み
出しの設定レベルと同じにして）、第１の書き込み動作
を行う。この第１の書き込み動作において、書き込みベ
リファイを繰り返す。この第１の書き込み動作が終了し
てから、第２の判定レベル（０．５Ｖ）にセットし、こ
れに基づいて０Ｖとマージンを込みにした第２の判定レ
ベルである０．５Ｖの間のメモリセルを選び出して第２
の書き込み動作を行い、このフラッシュメモリに対する
書き込みを終了する。
【００１９】書き込みは、まずセンス／ラッチ回路を図
４に示す様に動作させる。第１の判定レベルである０Ｖ
で通常の書き込みとベリファイのシーケンスを行い、こ
れが終了すると、前述したように“１”データの場合も
“０”データの場合も図４のの状態となる。すなわ
ち、図２のセンス／ラッチ回路のノードＦは、“Ｈ”、
ノード /Ｆは、“Ｌ”となってデータは書き込まれる。
その後、ラッチ状態を保ちながらビット線ＢＬを“Ｈ”
にプリチャージし、０Ｖの判定レベルで読み出す。この
とき“１”データが書き込まれたメモリセル（“１”デ
ータセルという）はＢＬ＝“Ｌ”であり、“０”データ
が書き込まれたメモリセル（“０”データセルという）
はＢＬ＝“Ｈ”となる。この後ＳＢ＝“Ｈ”、ＳＡ＝
“Ｌ”でセンスする。このセンスにより図４のの状態
となる。ここで、“０”データセルは、再書き込みがで
きる状態にある。次に、ラッチ状態を保ちながらＢＬを
“Ｈ”にプリチャージして、第２の判定レベルである
０．５Ｖで読み出す。メモリセルのしきい値（Ｖth）を
ＶT とすると、ＶT ＞０．５ならＢＬ＝“Ｈ”、ＶT ＜
０．５ならＢＬ＝“Ｌ”となる。今度は、ＳＢ＝
“Ｌ”、ＳＡ＝“Ｈ”でセンスする。すると図４のの
状態となり、０＜ＶT ＜０．５の場合のみノードＦが
“Ｌ”になり、ノード /Ｆは“Ｈ”となる。このラッチ
データをＢＬに転送して書き込みを行うと、０＜ＶT ＜
０．５の場合のみＢＬが０Ｖで他は、ＢＬの電位は
“Ｈ”となり、０＜ＶT ＜０．５のセルのみ追加書き込
みができる。
４に示す様に動作させる。第１の判定レベルである０Ｖ
で通常の書き込みとベリファイのシーケンスを行い、こ
れが終了すると、前述したように“１”データの場合も
“０”データの場合も図４のの状態となる。すなわ
ち、図２のセンス／ラッチ回路のノードＦは、“Ｈ”、
ノード /Ｆは、“Ｌ”となってデータは書き込まれる。
その後、ラッチ状態を保ちながらビット線ＢＬを“Ｈ”
にプリチャージし、０Ｖの判定レベルで読み出す。この
とき“１”データが書き込まれたメモリセル（“１”デ
ータセルという）はＢＬ＝“Ｌ”であり、“０”データ
が書き込まれたメモリセル（“０”データセルという）
はＢＬ＝“Ｈ”となる。この後ＳＢ＝“Ｈ”、ＳＡ＝
“Ｌ”でセンスする。このセンスにより図４のの状態
となる。ここで、“０”データセルは、再書き込みがで
きる状態にある。次に、ラッチ状態を保ちながらＢＬを
“Ｈ”にプリチャージして、第２の判定レベルである
０．５Ｖで読み出す。メモリセルのしきい値（Ｖth）を
ＶT とすると、ＶT ＞０．５ならＢＬ＝“Ｈ”、ＶT ＜
０．５ならＢＬ＝“Ｌ”となる。今度は、ＳＢ＝
“Ｌ”、ＳＡ＝“Ｈ”でセンスする。すると図４のの
状態となり、０＜ＶT ＜０．５の場合のみノードＦが
“Ｌ”になり、ノード /Ｆは“Ｈ”となる。このラッチ
データをＢＬに転送して書き込みを行うと、０＜ＶT ＜
０．５の場合のみＢＬが０Ｖで他は、ＢＬの電位は
“Ｈ”となり、０＜ＶT ＜０．５のセルのみ追加書き込
みができる。
【００２０】図５に示すメモリセルのしきい値分布図を
参照して本発明による分布幅を説明する。縦軸は、セル
数（Ｎ）を示し、横軸は、メモリセルのしきい値Ｖth
（Ｖ）を示している。最初に緩めに判定レベル（第１の
判定レベル）を設定する。この第１の判定レベル（例え
ば、０Ｖ）で書き込み及び書き込みベリファイを繰り返
すと、図５（ａ）に示すようにメモリセルのしきい値分
布は、０＜ＶT ＜４の範囲に形成される。このしきい値
分布は、Ａ領域とＢ領域から構成されている。次に、第
１の判定レベルよりきつい、目的とする判定レベルであ
る第２の判定レベル（０．５Ｖ）を設定する。そして、
第２の設定レベルに基づいて分布図のＡ領域のメモリセ
ルに対し再書き込みを行うと、図５（ｂ）のＣ領域から
なるしきい値分布が形成される。このしきい値分布は、
０．５＜ＶT ＜４の範囲にあり、最初のしきい値分布よ
り狭くなっている。この分布の最小値は０．５Ｖであ
り、許容最大値は４Ｖである。本発明のように、しきい
値分布幅を狭くすると、消去動作における一括消去時
に、全メモリセルを確実に消去することができる。以
上、書き込みすぎを容易に防ぐことのできる書き込みベ
リファイ方法を提供できる。
参照して本発明による分布幅を説明する。縦軸は、セル
数（Ｎ）を示し、横軸は、メモリセルのしきい値Ｖth
（Ｖ）を示している。最初に緩めに判定レベル（第１の
判定レベル）を設定する。この第１の判定レベル（例え
ば、０Ｖ）で書き込み及び書き込みベリファイを繰り返
すと、図５（ａ）に示すようにメモリセルのしきい値分
布は、０＜ＶT ＜４の範囲に形成される。このしきい値
分布は、Ａ領域とＢ領域から構成されている。次に、第
１の判定レベルよりきつい、目的とする判定レベルであ
る第２の判定レベル（０．５Ｖ）を設定する。そして、
第２の設定レベルに基づいて分布図のＡ領域のメモリセ
ルに対し再書き込みを行うと、図５（ｂ）のＣ領域から
なるしきい値分布が形成される。このしきい値分布は、
０．５＜ＶT ＜４の範囲にあり、最初のしきい値分布よ
り狭くなっている。この分布の最小値は０．５Ｖであ
り、許容最大値は４Ｖである。本発明のように、しきい
値分布幅を狭くすると、消去動作における一括消去時
に、全メモリセルを確実に消去することができる。以
上、書き込みすぎを容易に防ぐことのできる書き込みベ
リファイ方法を提供できる。
【００２１】任意の判定電圧（ＶT ）を生成する判定レ
ベル設定回路を図６の回路図に示す。信号Ｎ1 、Ｎ2 、
Ｎ3 を適宜選択する（“Ｈ”にする）ことにより種々の
電位を発生させることができる。抵抗Ｒの一端は、電源
（Ｖcc）に接続され、他端は、それぞれ抵抗Ｒ１、Ｒ
２、Ｒ３の一端に接続されている。抵抗Ｒ１、Ｒ２、Ｒ
３の他端には、一方が接地されたＮチャネルＭＯＳトラ
ンジスタＱ１１、Ｑ１２、Ｑ１３にそれぞれ接続されて
いる。トランジスタＱ１１、Ｑ１２、Ｑ１３のゲートに
は信号Ｎ1 、Ｎ2 、Ｎ3 が印加されるようになってい
る。抵抗Ｒと抵抗Ｒ１、Ｒ２、Ｒ３との中点は、差動増
幅器ＤＡＭＰの負入力端子に接続されている。差動増幅
器ＤＡＭＰの出力は、差動増幅器ＤＡＭＰの正入力端子
に接続されている。差動増幅器ＤＡＭＰの出力は、判定
電圧（ＶT ）となる。図７に示すように抵抗Ｒ１、Ｒ
２、Ｒ３の組み合わせに基づき抵抗Ｒとの抵抗分割よっ
て判定電圧（ＶT ）が生成される。抵抗の選択は、信号
Ｎ1 、Ｎ2 、Ｎ3 の“Ｈ”、“Ｌ”によって行われる。
また、最初のスタート、即ち、第１の判定レベルを必ず
しも０Ｖにする必要はない。例えば、負電圧を第１の判
定レベルにすることができる。この場合には、負のＶT
を判定するのに、正の電圧をメモリセルのソースとメモ
リセルが形成されているウェルにバイアスして行う。
ベル設定回路を図６の回路図に示す。信号Ｎ1 、Ｎ2 、
Ｎ3 を適宜選択する（“Ｈ”にする）ことにより種々の
電位を発生させることができる。抵抗Ｒの一端は、電源
（Ｖcc）に接続され、他端は、それぞれ抵抗Ｒ１、Ｒ
２、Ｒ３の一端に接続されている。抵抗Ｒ１、Ｒ２、Ｒ
３の他端には、一方が接地されたＮチャネルＭＯＳトラ
ンジスタＱ１１、Ｑ１２、Ｑ１３にそれぞれ接続されて
いる。トランジスタＱ１１、Ｑ１２、Ｑ１３のゲートに
は信号Ｎ1 、Ｎ2 、Ｎ3 が印加されるようになってい
る。抵抗Ｒと抵抗Ｒ１、Ｒ２、Ｒ３との中点は、差動増
幅器ＤＡＭＰの負入力端子に接続されている。差動増幅
器ＤＡＭＰの出力は、差動増幅器ＤＡＭＰの正入力端子
に接続されている。差動増幅器ＤＡＭＰの出力は、判定
電圧（ＶT ）となる。図７に示すように抵抗Ｒ１、Ｒ
２、Ｒ３の組み合わせに基づき抵抗Ｒとの抵抗分割よっ
て判定電圧（ＶT ）が生成される。抵抗の選択は、信号
Ｎ1 、Ｎ2 、Ｎ3 の“Ｈ”、“Ｌ”によって行われる。
また、最初のスタート、即ち、第１の判定レベルを必ず
しも０Ｖにする必要はない。例えば、負電圧を第１の判
定レベルにすることができる。この場合には、負のＶT
を判定するのに、正の電圧をメモリセルのソースとメモ
リセルが形成されているウェルにバイアスして行う。
【００２２】また、以上の方法は多値セルを実現するた
めに、狭い分布幅を必要とするときにも応用できる。つ
まり、最初の判定レベルを０Ｖにして書き込み、次に判
定レベルを１Ｖにして０＜ＶT ＜１のセルを追加書き込
みして分布を１Ｖから４Ｖに抑える。さらに判定レベル
を２Ｖにして１＜ＶT ＜２のセルを追加書き込みし、分
布を２Ｖから４Ｖにする。さらに同様な方法で判定レベ
ルを３Ｖにして２＜ＶT ＜３のセルを追加書き込みする
ことにより、分布を３Ｖから４Ｖにすることが可能とな
る。
めに、狭い分布幅を必要とするときにも応用できる。つ
まり、最初の判定レベルを０Ｖにして書き込み、次に判
定レベルを１Ｖにして０＜ＶT ＜１のセルを追加書き込
みして分布を１Ｖから４Ｖに抑える。さらに判定レベル
を２Ｖにして１＜ＶT ＜２のセルを追加書き込みし、分
布を２Ｖから４Ｖにする。さらに同様な方法で判定レベ
ルを３Ｖにして２＜ＶT ＜３のセルを追加書き込みする
ことにより、分布を３Ｖから４Ｖにすることが可能とな
る。
【００２３】
【発明の効果】まず、ゆるめの第１のレベルの判定電圧
で書き込みベリファイを行い、ついで、第１のレベルの
判定電圧より大きい第２のレベルの判定電圧でベリファ
イを行うことにより、書き込まれたメモリセルのしきい
値の分布幅を十分狭くすることができる。
で書き込みベリファイを行い、ついで、第１のレベルの
判定電圧より大きい第２のレベルの判定電圧でベリファ
イを行うことにより、書き込まれたメモリセルのしきい
値の分布幅を十分狭くすることができる。
【図１】本発明のフラッシュメモリの回路ブロック図。
【図２】図１に示すセンス／ラッチ回路の回路図。
【図３】本発明のフラッシュメモリの書き込み動作のフ
ローチャート図。
ローチャート図。
【図４】図２のセンス／ラッチ回路の動作説明図。
【図５】本発明の効果を説明するメモリセルのしきい値
分布図。
分布図。
【図６】本発明の判定レベル設定回路図。
【図７】図６の判定レベル設定回路の動作説明図。
【図８】本発明及び従来のフラッシュメモリのセルアレ
イの回路図。
イの回路図。
【図９】本発明及び従来のメモリセルのしきい値の個数
分布図。
分布図。
【図１０】フラッシュメモリにおける読み出し、書き込
み及び消去動作にメモリセルに印加する電圧の説明図。
み及び消去動作にメモリセルに印加する電圧の説明図。
【図１１】従来のフラッシュメモリの書き込み動作のフ
ローチャート図。
ローチャート図。
１０・・・フラッシュメモリ、 １１・・・メモリセ
ルアレイ、１２・・・ロウデコーダ、 １３・・・セ
ンス／ラッチ回路、１４・・・カラムデコーダ、 １
５・・・カラムゲート、１６・・・昇圧回路、 １７
・・・制御回路、１８・・・Ｉ／Ｏバッファ。
ルアレイ、１２・・・ロウデコーダ、 １３・・・セ
ンス／ラッチ回路、１４・・・カラムデコーダ、 １
５・・・カラムゲート、１６・・・昇圧回路、 １７
・・・制御回路、１８・・・Ｉ／Ｏバッファ。
Claims (4)
- 【請求項１】 同一行線に接続される複数のメモリセル
を１ブロックとし、このブロックを複数有するメモリセ
ルアレイと、 前記メモリセルにデータを書き込む書き込み手段と、 前記書き込み手段によって書き込み処理が行われたデー
タについて検証を行うベリファイ手段とを備え、 前記ベリファイ手段によるベリファイは、複数の判定電
圧により行われることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 前記ベリファイ手段は、まず第１のレベ
ルの判定電圧で行い、ついで第２のレベルの判定電圧で
行う手段を有し、前記第１のレベルの判定電圧の絶対値
は、前記第２のレベルの判定電圧の絶対値より小さいこ
とを特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項３】 請求項１又は請求項２に記載の不揮発性
半導体記憶装置は、さらに読み出し手段を備え、前記前
記第１のレベルの判定電圧の絶対値は、前記読み出し手
段の読み出し電圧の絶対値より大きいことを特徴とする
不揮発性半導体記憶装置。 - 【請求項４】 同一行線に接続される複数のメモリセル
を１ブロックとし、このブロックを複数有するメモリセ
ルアレイの各メモリセルに第１のレベルの設定電圧をも
とにデータを書き込む段階と、 前記第１のレベルの設定電圧をもとに書き込んだデータ
についてベリファイする段階と、 前記第１のレベルの設定電圧をもとに書き込んだデータ
について書き込み及びベリファイを全メモリセルについ
て行ってから、前記第１のレベルの判定電圧の絶対値が
その絶対値より高い第２のレベルの判定電圧で書き込み
を行う段階とを備えていることを特徴とする不揮発性半
導体記憶装置の書き込み方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14508996A JP3404712B2 (ja) | 1996-05-15 | 1996-05-15 | 不揮発性半導体記憶装置及びその書き込み方法 |
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| US08/856,800 US5812451A (en) | 1996-05-15 | 1997-05-15 | Nonvolatile semiconductor storage apparatus and method of writing data to the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14508996A JP3404712B2 (ja) | 1996-05-15 | 1996-05-15 | 不揮発性半導体記憶装置及びその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307082A true JPH09307082A (ja) | 1997-11-28 |
| JP3404712B2 JP3404712B2 (ja) | 2003-05-12 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP14508996A Expired - Fee Related JP3404712B2 (ja) | 1996-05-15 | 1996-05-15 | 不揮発性半導体記憶装置及びその書き込み方法 |
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-
1996
- 1996-05-15 JP JP14508996A patent/JP3404712B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-12 TW TW086106282A patent/TW329050B/zh active
- 1997-05-15 KR KR1019970018710A patent/KR100243825B1/ko active IP Right Grant
- 1997-05-15 US US08/856,800 patent/US5812451A/en not_active Expired - Lifetime
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| KR970076859A (ko) | 1997-12-12 |
| TW329050B (en) | 1998-04-01 |
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