KR100255957B1 - 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 플래시 메모리 장치는 적어도 하나의 스트링과; 상기 스트링은 직렬 접속된 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 부유 게이트(floating gate)와 제어 게이트(control gate)을 갖고 상기 부유 게이트에 전하를 축적하거나 상기 축적된 전하를 방출함으로써 전기적으로 소거 및 프로그램 가능한 트랜지스터들을 구비하며; 상기 스트링에 접속된 비트 라인과; 상기 비트 라인에 대응되는 데이터 라인과; 상기 데이터 라인을 통해 외부 데이터를 입력받아 상기 데이터에 대응되는 메모리 셀의 프로그램이 완료될 때까지 상기 데이터를 유지하는 제 1 래치와; 프로그램 동작에 따른 상기 선택된 메모리 셀의 상태를 검증하기 위한 검증 동작의 결과에 해당하는 데이터를 상기 데이터 라인에 래치시키기 위한 제 2 래치를 포함한다.

Description

전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한 반도체 메모리 장치(semiconductor memory device having electrically erasable programmable memory cells)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read only memory : EEPROM) 셀들을 구비한 낸드 플래시 메모리 장치에 관한 것이다.
최근 데이터를 전기적으로 쓰고 지울 수 있을 뿐만아니라 리프레시 기능이 필요없는 반도체 메모리 소자에 대한 수요가 증가하고 있다. 그리고, 대용량의 데이터를 치환 및 저장할 수 있는 대용량 메모리 소자 개발을 위해 메모리 셀의 고집적화 기술 개발이 진행되고 있다. 상기 목적을 달성하기 위해, 다수 개의 셀들이 직렬로 연결되어 하나의 스트링을 구성하고, 두 개의 스트링들이 하나의 컨택(contact)을 공유하는 낸드 플래시 메모리 장치 (NAND type flash memory device)가 제안되었다.
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 어레이 및 페이지 버퍼에 대한 회로를 보여주는 회로도이다.
도 1을 참조하면, 낸드 플래시 메모리 장치는 셀 어레이 (cell array) (10), 행 디코더 (row decoder) (20), 페이지 버퍼 그룹 (page buffer group) (30), 그리고 열 패스 게이트 회로 (Y-pass gate circuit) (40)을 포함한다. 상기 셀 어레이 (10)는 열 방향으로 신장하는 복수 개의 스트링들 (strings) (12)로 구성된다. 상기 각 스트링 (12)은 스트링 선택 라인 (string selection line : SSL)에 제어되는 스트링 선택 트랜지스터 (string selection transistor) (SSTm : m=0, 1, 2, …, i), 그라운드 선택 라인 (ground selection line : GSL)에 제어되는 그라운드 선택 트랜지스터 (ground selection transistor) (GSTm), 그리고 상기 트랜지스터들 (SSTi, GSTi) 사이에 직렬로 접속되고 대응되는 워드 라인들 (WLn) (n = 0, 1, 2, …, j) (j=0∼15)에 각각 제어되는 메모리 셀들 (MCj)로 구성된다. 상기 그라운드 선택 트랜지스터들 (GSTm)의 소오스는 공통 소오스 라인 (common source line : CSL)에 공통으로 접속되고, 상기 스트링 선택 트랜지스터들 (SSTm)의 드레인들은 대응되는 비트 라인들 (BLm)에 각각 접속된다.
상기 행 디코더 (20)는 상기 선택 라인들 (SSL) 및 (GSL)과 상기 워드 라인들 (WL0)∼(WL15)에 접속되고, 상기 워드 라인들 (WLj) 중 하나를 선택하여 활성화시킨다. 상기 페이지 버퍼 그룹 (30)은 상기 비트 라인들 (BLi)에 각각 대응되는 페이지 버퍼들 (30_m)로 구성된다. 상기 각 페이지 버퍼 (30_m)은 독출 동작시 선택된 셀의 데이터를 판독하여 상기 열 패스 게이트 회로 (40)를 통해 외부로 출력하고, 기입 동작시 상기 열 패스 게이트 회로 (40)를 통해 외부로부터 인가된 데이터를 저장하여 프로그램을 수행하게 된다.
편의상, 하나의 비트 라인 (BL0)에 대응되는 하나의 페이지 버퍼 (30_0)에 대한 회로가 이하 설명되지만, 나머지 비트 라인들 (BL1∼BLi)에 대응되는 페이지 버퍼들 (30_1 ∼ 30_i) 역시 동일한 회로로 구성된다.
상기 페이지 버퍼 (30_0)은 하나의 PMOS 트랜지스터 (M2), 6 개의 NMOS 트랜지스터들 (M1), (M3)∼(M7), 상호 래치된 2 개의 인버터들 (IV1) 및 (IV2)로 이루어진 래치부 (50), 그리고 3상 인버터 (IV3)를 포함한다. 상기 NMOS 트랜지스터 (M1)은 비트 라인 (BL0)의 발전 레벨을 제어하거나 상기 비트 라인 (BL0)에 고전압이 인가될 때 상기 고전압이 대응되는 페이지 버퍼 (30_0)로 인가되는 것을 방지하기 위한 것으로서, 상기 NMOS 트랜지스터 (M1)의 소오스는 상기 비트 라인 (BL0)에 접속되고, 그것의 드레인은 노드 (N1)에 연결되며, 그것의 게이트는 신호 (BLSHF)에 의해서 제어된다. 그리고, 상기 트랜지스터 (M1)의 드레인, 즉 상기 노드 (N1)에 드레인이 접속된 상기 PMOS 트랜지스터 (M2)는 상기 전원 전압 (Vcc)이 인가되는 소오스 및 신호 (CURMIR)가 인가되는 게이트를 갖는다. 상기 트랜지스터 (M2)는 상기 신호 (CURMIR)의 전압 레벨에 따라 상기 비트 라인 (BL0)으로 일정 전류를 공급하기 위한 것이다.
상기 노드 (N1)과 그라운드 전위 (Vss)에 사이에 채널이 형성되는 NMOS 트랜지스터 (M3)는 그것의 소오스가 접지되고 신호 (DCB)에 제어됨에 따라 상기 비트 라인 (BL0)을 방전시키거나 상기 페이지 버퍼 (30_0)의 상태를 그라운드 전위로 설정한다. 신호 (SBL)에 제어되는 NMOS 트랜지스터 (M4)는 상기 래치부 (50)의 일 노드 (N2)와 상기 노드 (N1) 사이에 전류 통로가 형성된다. 아울러, 상기 트랜지스터 (M4)의 드레인은 신호들 (Osac) 및 (
Figure 1019970035820_B1_M0001
)에 제어되는 상기 3상 인버터 (tri-state inverter)을 통해 상기 입출력 게이트 회로 (40)에 접속된다. 그리고, 프로그램될 데이터는 신호 (SPB)에 제어되는 NMOS 트랜지스터 (M7)을 통해 상기 래치부 (50)의 일 노드 (N2)로 전달된다. 상기 래치부 (50)의 상기 타 노드 (N3)은 상기 노드 (N1)에 게이트가 접속된 NMOS 트랜지스터 (M5)와 신호 (Olatch)에 제어되는 NMOS 트랜지스터 (M6)의 채널들을 통해 접지된다. 상기 트랜지스터들 (M5) 및 (M6)은 비트 라인 (BL0)이 발전된 결과에 따라 상기 래치부 (50)의 데이터를 반전시키기 위한 것이다.
도 2는 일반적인 낸드 플래시 메모리 장치의 프로그램 동작을 위한 흐름도이다. 도 2를 참조하면, 낸드 셀들을 위한 프로그램 동작은 데이터 로딩 단계 (S10), 프로그램 동작 수행 단계 (S20), 검증 단계 (S30), 그리고 판별 단계 (S40)를 포함한다. 도 2의 흐름도에 의거하여 일반적인 플래시 메모리의 프로그램 및 검증 동작이 이하 설명된다.
먼저, 프로그램에 진입하기 이전에 프로그램하고자 하는 데이터는 상기 데이터 로딩 단계 (S10)에서 상기 페이지 버퍼 (예를들면, 30_0)의 래치부 (50)에 로딩된다. 따라서, 프로그램하고자 하는 메모리 셀에 대응되는 상기 페이지 버퍼 (30_0)의 래치부 (50)는 그라운드 전위 (ground potential) (0V)로 설정되고, 이와 반대로 프로그램이 금지된 셀에 대응되는 페이지 버퍼 (예를들면, 30_1_의 래치부 (50)는 전원 전압 (Vcc)으로 설정된다. 상기 단계 (S10)에 의해서 페이지 버퍼의 래치부 (50)가 설정되면, 잘 알려진 바와같이, 선택된 워드 라인으로 프로그램 전압 (program voltage : Vpgm)을 인가하고 비선택된 워드 라인들에는 패스 전압 (pass voltage : Vpass)을 인가한다. 그 결과, 그라운드 전위에 대응되는 데이터로 설정된 래치부 (50)에 관련된 메모리 셀은 F-N 터널링에 의해 플로팅 게이트로 전자가 주입되며, 상기 메모리 셀의 드레솔드 전압 (threshold voltage : Vth)이 높아진다. 즉, 상기 선택된 메모리 셀은 프로그램된다.
이와 반대로, 전원 전압 (Vcc)에 대응되는 데이터가 설정된 래치부 (50)에 관련된 메모리 셀은 상기 터널링이 발생되는 조건이 형성되지 않기 때문에 비선택된 메모리 셀의 드레솔드 전압 (Vth)은 변하지 않는다. 이러한 일련의 과정은 상기 단계 (S20)에서 수행된다. 계속해서, 상기 프로그램 단계 (S20)에서 선택된 메모리 셀이 요구되는 드레솔드 전압 (Vth)으로 프로그램되었느지를 판단하기 위한 상기 프로그램 검증 단계 (S30)가 수행된다. 상기 단계 (S30)를 수행함에 따라 요구되는 레벨로 프로그램이 수행된 메모리 셀에 대응되는 래치부 (50)는 상기 그라운드 전위 (Vss)에서 상기 전원 전압 (Vcc)로 바뀐다.
따라서, 프로그램 종료 또는 다음 프로그램 루프를 수행하는지의 여부는 상기 래치부 (50)에 래치된 상태에 의해서 판별된다. 즉, 페이지 버퍼들 (30_i)의 각 래치부 (50)에 래치된 데이터에 대응되는 레벨이 모두 전원 전압 (Vcc)의 레벨이면 프로그램이 종료된다. 이와 반대로, 상기 래치부들 (50) 중 적어도 하나에 그라운드 전위에 대응되는 데이터가 존재할 경우, 그에 대응되는 메모리 셀이 충분하게 프로그램될 때까지 상기 프로그램 루프를 반복적으로 진행한다.
도 3은 종래 기술에 따른 프로그램 검증 동작시 도 3의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도이고, 도 4는 종래의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면이다.
종래 기술에 따른 프로그램 검증 동작이 이하 참조도면들 도 1 내지 도 4에 의거하여 설명된다. 먼저, 워드 라인 (WL1)이 선택되고, 비트 라인들 (BL0) 및 (BL1)에 각각 대응되는 페이지 버퍼들 (30_0) 및 (30_1)의 각 래치부 (50)에 프로그램될 데이터인 논리적으로 '0'가 로딩되고, 상기 비트 라인 (BL0) 및 상기 워드 라인 (WL1)에 관련된 메모리 셀 (MC1)이 프로그램 동작 단계 (S20)를 통해 그것의 드레솔드 전압 (Vth)이 약 1V로 프로그램되고, 그리고 상기 비트 라인 (BL1) 및 상기 워드 라인 (WL1)에 관련된 메모리 셀 (MC1)의 드레솔드 전압 (Vth)은 0.3V로 프로그램되었다고 가정하자. 이러한 가정하에서, 상기 프로그램 검증 단계 (S30)가 수행되면, 도 3에 도시된 바와같이, 스트링 선택 라인 (SSL), 그라운드 선택 라인 (GSL), 그리고 비선택된 워드 라인들 (WL0, WL2∼WL15)은 전원 전압 (Vcc)으로 또는 그 보다 높은 레벨의 전압으로 천이되고, 상기 선택된 워드 라인 (WL1) 및 상기 공통 소오스 라인 (CSL)은 0V로 유지된다.
계속해서, 신호 (BLSHF)의 전압 레벨은 소정의 전압 (예를들면, 2.2V)로, 신호들 (SBL) 및 (DCB)의 전압 레벨은 0V로, 그리고 신호 (CURMIR)의 전압 레벨은 상기 전원 전압 (Vcc)에서 소정 전압으로 천이된다. 상기한 바이어스 조건에 따라, 상기 비트 라인 (BL0)은 약 0.7V의 드레솔드 전압 (Vth)을 갖는 NMOS 트랜지스터 (M1)에 의해서 대략 1.5V의 레벨로 챠아지-업되지만, 상기 비트 라인 (BL1)은 셀이 프로그램되지 않았기 때문에, 즉 셀이 오프 상태에 있지 않기 때문에 0V로 방전된다. 따라서, 페이지 버퍼 (30_0)의 노드 (N1)와 페이지 버퍼 (30_1)의 노드 (N1')은 각각 전원 전압 (Vcc)과 그라운드 전위 (Vss)의 레벨로 천이된다.
다음, 트랜지스터들 (M6) 및 (M14)의 게이트로 인가되는 신호 (Olatch)가 0V에서 전원 전압 (Vcc)로 천이되면, 상기 비트 라인 (BL0)에 대응되는 페이지 버퍼 (30_0) 내의 래치부 (50)의 출력 (set1)은 상기 트랜지스터들 (M5) 및 (M6)을 통해 상기 그라운드 전위 (Vss)에서 상기 전원 전압 (Vcc)로 바뀌게 된다. 반면에, 상기 그라운드 전위 (Vss)의 상기 노드 (N1')에 게이트가 접속된 상기 트랜지스터 (M13)이 턴-오프되어 있기 때문에, 상기 비트 라인 (BL1)에 대응되는 페이지 버퍼 (30_1) 내의 래치부 (50)의 출력 (set2)은 계속해서 상기 그라운드 전위 (Vss)로 유지된다. 그러므로, 다음 프로그램 사이클에서 페이지 버퍼 (30_0)에 대응되는 상기 비트 라인 (BL0)의 레벨이 프로그램 금지 조건이 형성되는 전원 전압 (Vcc)의 레벨로 유지되기 때문에, 상기 비트 라인 (BL0)에 대응되는 상기 선택된 메모리 셀 (MC1)은 이후 계속되는 프로그램 루프에서 그것의 드레솔드 전압 (Vth)이 증가하지 않고 1V의 레벨로 유지된다. 이와 반대로, 상기 비트 라인 (BL1)에 대응되는 상기 메모리 셀 (MC1)은 그것의 드레솔드 전압 (Vth)이 0.7V 이상이 될 때까지 반복적인 프로그램 루프에 의해 프로그램된다. 이와같이, 비트-바이-비트(bit-by-bit)로 상기 검증 단계 (S30)을 수행함으로써 메모리 셀이 과도하게 프로그램 (over-program)되는 것을 방지할 수 있다.
하지만, 낸드 플래시 메모리 장치는 하나의 워드 라인에 공통으로 연결된 메모리 셀들을 동시에 프로그램하기 때문에, 최초의 프로그램 사이클에서 상기 선택된 메모리 셀들에 대한 프로그램이 거의 완료되지 않는다. 따라서, 프로그램 검증 동작 동안에 선택된 메모리 셀을 통해 흐르는 전류[이하, 셀 전류 (cell currrent)라 칭한다.]가 증가하여 공통 소오스 라인 (CSL)의 레벨이 높아지게 된다. 이하, 상기한 바와같은 CSL 레벨이 증가하는 것을 CSL 노이즈(noise)라 칭한다. 상기 CSL 노이즈는 프로그램 검증 단계 (S30)에서 실제 메모리 셀의 드레솔드 전압 (Vth)이 낮음에도 불구하고 그것의 드레솔드 전압 (Vth)이 높은 것으로 판단되도록 하기 때문에, 불충분하게 프로그램된 메모리 셀은 상기 프로그램 검증 단계 (S30)에서 프로그램이 완료된 것으로 판별된다.
예를들면, 상기한 바와같이, 상기 셀 전류 (cell current)에 의해서 상기 CSL 레벨이 약 0.7V 증가했다고 가정하면, 메모리 셀 (예를들면, MC0)이 약 0.3V의 드레솔드 전압 (Vth)으로 프로그램된 경우, 상기 CSL 레벨의 증가로 인해 상기 메모리 셀의 드레솔드 전압 (Vth)이 마치 0.7V인 것처럼 상기 검증 단계 (S30)에서 판단된다. 이로인해, 상기 비트 라인 (BL1)에 대응되는 상기 메모리 셀 (M0)에 관련된 래치부의 출력이 그라운드 전위 (Vss)에서 전원 전압 (Vcc)로 바뀌게 된다. 결국, 프로그램이 완료되었을 경우 약 0.3V의 드레솔드 전압 (Vth)을 가지는 상기 메모리 셀 (MC0)은 충분히 프로그램되지 않은 (under-program) 상태에 있기 때문에 독출 동작시 온-셀 (on cell)로 판단되어, 디바이스 페일(device fail)을 유발하게 된다.
도 4에 도시된 바와같이, 상기 비트 라인 (BL1)에 대응되는 상기 메모리 셀 (MC21)의 드레솔드 전압 (Vth)이 오프-셀 (off cell)의 판단 기준이 되는 드레솔드 전압 (Vth=0.7V)보다 낮은 영역에서 분포됨을 알 수 있다. 이러한 현상은, 도 1에 도시된 바와같이, 종래 페이지 버퍼들 (30_i) 내부의 각 래치부 (50)의 출력 (set1)이 한 번 전원 전압 (Vcc)으로 천이되면 신호 (DCB)에 제어되는 NMOS 트랜지스터 (M3)을 통해 그라운드 전위로 천이되기 이전에 대응되는 비트 라인들 상의 레벨에 관계없이 계속 전원 전압 (Vcc)으로 유지되는 단향성 (unidirectional) 래치 구조를 갖는 페이지 버퍼 (30_i)로 인한 것이다.
따라서 본 발명의 목적은 양 방향성 (bidirectional) 래치 구조의 페이지 버퍼를 갖는 낸드 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 언더-프로그램 (under-program)을 방지하는 낸드 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램 동작시 요구되는 레벨보다 낮거나 높지 않게 메모리 셀의 드레솔드 전압이 자동적으로 조정되는 낸드 플래시 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 어레이 및 페이지 버퍼의 회로를 보여주는 회로도;
도 2는 일반적인 낸드 플래시 메모리 장치의 프로그램 동작을 위한 흐름도;
도 3은 종래 기술에 따른 프로그램 검증 동작시 도 1의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도;
도 4는 종래의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면;
도 5는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 어레이 및 페이지 버퍼의 회로를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 프로그램 검증 동작시 도 5의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도;
도 7은 본 발명의 바람직한 실시예에 따른 매 프로그램 사이클에서 프로그램 검증 동작의 결과를 비교하기 위한 도면;
도 8은 본 발명의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
10 : 메모리 셀 어레이 20 : 행 디코더
30 : 페이지 버퍼 그룹 40 : 열 패스 게이트 회로
110 : 제 1 래치 회로 120 : 제 2 래치 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 있어서, 적어도 하나의 스트링과; 상기 스트링은 직렬 접속된 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 부유 게이트(floating gate)와 제어 게이트(control gate)을 갖고 상기 부유 게이트에 전하를 축적하거나 상기 축적된 전하를 방출함으로써 전기적으로 소거 및 프로그램 가능한 트랜지스터들을 구비하며; 상기 스트링에 접속된 비트 라인과; 상기 비트 라인에 대응되는 데이터 라인과; 상기 데이터 라인을 통해 외부 데이터를 입력받아 상기 데이터에 대응되는 메모리 셀의 프로그램이 완료될 때까지 상기 데이터를 유지하는 제 1 래치 수단과; 프로그램 동작에 따른 상기 선택된 메모리 셀의 상태를 검증하기 위한 검증 동작의 결과에 해당하는 데이터를 상기 데이터 라인에 래치시키기 위한 제 2 래치 수단을 포함하며; 상기 제 2 래치 수단은 상기 프로그램 검증 동작의 결과에 따라 상기 비트 라인에 대응되는 데이터 라인이 프로그램 금지 상태로 설정된 후, 계속되는 프로그램 동작에서 상기 비트 라인이 상기 프로그램 금지 상태에 해당하는 프로그램 상태로 재 설정될 때, 상기 제 1 래치 수단에 의해서 래치된 상기 데이터의 상태를 입력받아 상기 선택된 메모리 셀이 충분히 프로그램될 때까지 상기 데이터 라인의 레벨을 상기 프로그램 상태에 대응되는 레벨로 래치시키는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 메모리 셀 어레이는 낸드 구조로 된 상기 메모리 셀들을 포함하는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 프로그램 금지 상태에 해당하는 전압 레벨은 전원 전압의 레벨인 것을 특징으로 한다.
이 실싱예에 있어서, 상기 프로그램 상태에 해당하는 전압 레벨은 그라운드 전위의 레벨인 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 1 래치 수단은, 제 1 제어 신호 (SPB)에 응답하여 온/오프되는 제 1 스위치와; 상기 제 1 스위치를 통해 전달된 상기 데이터를 래치하는 제 3 래치 수단과; 상기 제 3 래치 수단을 초기화시키기 위한 제 2 제어 신호 (PBset)에 응답하여 상기 래치 수단을 상기 그라운드 전위에 연결시키는 제 2 스위치를 포함하는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 1 및 제 2 스위치들은 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 2 래치 수단은, 상기 데이터 라인의 레벨과 상기 제 1 래치 수단의 데이터의 레벨을 입력받고 제 3 제어 신호 (CTL1)에 응답하여 상기 데이터 라인의 레벨이 반전된 신호를 출력하는 1 반전 수단과; 한 쌍의 제 4 제어 신호들 (Osac,
Figure 1019970035820_B1_M0001
)에 응답하여 상기 제 1 반전 수단의 상기 반전 신호의 위상을 반전시켜 상기 데이터 라인으로 출력하는 제 2 반전 수단을 포함하는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 3 제어 신호는 상기 한 쌍의 제 4 제어 신호들이 적어도 활성화되기 이전에 활성화되는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 2 반전 수단은, 상기 전원 전압을 위한 제 1 단자와; 상기 그라운드 전위을 위한 제 2 단자와; 상기 데이터 라인에 접속된 게이트와 상기 제 1 단자에 접속된 소오스를 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인에 접속된 소오스와, 상기 제 1 래치 수단에 접속된 게이트를 갖는 제 2 PMOS 트랜지스터와; 상기 제 3 제어 신호 (CTL1)가 인가되는 게이트와, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 드레인을 갖는 제 1 NMOS 트랜지스터와; 상기 데이터 라인에 접속된 게이트와 상기 제 1 NMOS 트랜지스터의 소오스에 접속된 드레인 및, 상기 제 2 단자에 접속된 소오스를 갖는 제 2 NMOS 트랜지스터 및; 상기 제 1 래치 수단에 접속된 게이트와, 상기 제 1 NMOS 트랜지스터의 소오스에 접속된 드레인 및, 상기 제 2 단자에 접속된 소오스를 갖는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 2 반전 수단은, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 입력 단자와, 상기 한 쌍의 제 4 제어 신호들이 각각 인가되는 제어 단자들 및, 상기 데이터 라인에 접속된 출력단자를 갖는 인버터를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 프로그램 동작과 상기 프로그램 동작의 결과를 검증하는 검증 동작을 반복적으로 수행하기 위한 프로그램 알고리즘을 갖는 플래시 메모리 장치에 있어서, 워드 라인들, 비트 라인들, 그리고 복수 개의 스트링들을 포함한 메모리 셀 어레이와; 상기 각 스트링은 상기 워드 라인들에 각각 대응되는 복수 개의 메모리 셀들을 구비하며, 상기 메모리 셀들 각각은 부유 게이트(floating gate)와 제어 게이트(control gate)을 갖고 상기 부유 게이트에 전하를 축적하거나 상기 축적된 전하를 방출함으로써 전기적으로 소거 및 프로그램 가능한 트랜지스터들을 포함하며; 상기 비트 라인들에 각각 대응되는 데이터 라인들과; 외부로부터 데이터를 입력받아 상기 기입될 데이터에 대응되는 메모리 셀의 프로그램이 완료될 때까지 상기 데이터를 저장하는 제 1 저장 수단 및; 검증 동작의 결과에 대응되는 상기 선택된 메모리 셀에 관련된 비트 라인의 제 1 레벨과 상기 제 1 저장 수단에 저장된 데이터에 대응되는 제 2 레벨이 일치하지 않을 경우 상기 데이터 라인을 프로그램 금지 상태의 레벨로 유지시키고, 상기 제 1 레벨과 상기 제 2 레벨이 일치하는 경우 상기 데이터 라인의 레벨을 상기 제 2 레벨로 유지시키는 제 2 저장 수단을 포함하고; 상기 제 2 저장 수단은 상기 검증 동작 동안에 상기 비트 라인이 프로그램 금지 상태의 레벨로 유지된 후, 계속되는 프로그램 동작 동안에 상기 비트 라인 상의 레벨이 가변될 때 상기 변화된 비트 라인 상의 레벨과 상기 제 2 레벨이 일치되는 경우 상기 비트 라인 상의 레벨이 상기 제 2 레벨로 유지되도록 하는 것을 특징으로 한다.
이 실싱예에 있어서, 상기 프로그램 금지 상태의 레벨은 그라운드 전위에 해당하는 레벨인 것을 특징으로 한다.
이 실싱예에 있어서, 상기 제 2 레벨은 전원 전압의 레벨인 것을 특징으로 한다.
이와같은 장치에 의해서, 양 방향성 구조로 된 제 1 및 제 2 래치들을 통해 CSL 노이즈로 인한 언더 프로그램된 셀들이 계속되는 프로그램 동작에서 재 프로그램되도록 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 5 내지 도 8에 의거하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 신규한 낸드 플래시 메모리 장치는 외부로부터 인가되는 기입 데이터를 입력받아 프로그램 동작이 완료될 때까지 상기 데이터를 저장하기 위한 제 1 래치부 (110)와 메모리 셀의 상태 (즉, 온 셀 또는 오프 셀)을 판독하여 그 결과를 저장하고 상기 저장된 결과에 대응되는 데이터 (Vcc 또는 OV)를 데이터 라인으로 전달하는 제 2 래치부 (120)를 갖는 양 방향성 래치 구조의 페이지 버퍼 (100)를 제공한다.
이와 같은 구성을 갖는 페이지 버퍼 (100)에 의해서, 프로그램 검증 동작시 셀 전류로 인한 CSL 노이즈에 의해 상기 CSL 레벨이 증가하여 불충분하게 프로그램된 셀이 오프 셀로 판독되더라도 이후 반복되는 프로그램 사이클에서 상기 불충분하게 프로그램된 메모리 셀이 요구되는 드레솔드 전압 레벨로 안정되게 프로그램된다. 즉, 프로그램 동작시 프로그램될 메모리 셀의 드레솔드 전압을 요구되는 드레솔드 전압 레벨보다 낮거나 높지 않게 상기 제 1 및 제 2 래치부들 (110) 및 (120)을 통해 자동적으로 조정되도록 함으로써 상기 불충분하게 프로그램된 셀에 의한 디바이스 에러와 상기 메모리 셀의 오버-프로그램(over-program) 및 언더-프로그램(under-program)을 방지할 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 어레이 및 페이지 버퍼의 회로를 보여주는 회로도이다.
도 5를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이 (10), 행 디코더 (20), 페이지 버퍼 그룹 (30), 그리고 열 패스 게이트 회로 (40)를 포함한다. 상기 어레이 (10), 상기 행 디코더 (20), 그리고 상기 열 패스 게이트 회로 (40)는 도 1의 그것들과 동일한 회로 구성을 갖기 때문에 그것에 대한 설명은 여기서 생략된다. 그리고, 도 1의 구성 요소와 동일한 기능을 갖는 도 5의 구성 요소에 대해서 동일한 참조 번호를 병기한다.
상기 페이지 버퍼 그룹 (30)은 상기 어레이 (10)의 비트 라인들 (BLi)에 각각 대응되는 페이지 버퍼들 (100)로 구성되며, 상기 각 페이지 버퍼 (100)는 2 개의 NMOS 트랜지스터들 (M17) 및 (M27)과 하나의 PMOS 트랜지스터들 (M18)과 제 1 및 제 2 래치부들 (110) 및 (120)을 포함한다. 상기 PMOS 트랜지스터 (M18)와 상기 NMOS 트랜지스터들 (M17) 및 (M27)은 도 1의 MOS 트랜지스터들 (M1), (M2), 그리고 (M3)과 동일한 기능과 접속 관계를 갖는다. 따라서, 상기 트랜지스터들 (M17), (M18), 그리고 (M27)에 대한 설명은 여기서 생략된다.
상기 제 1 래치부 (110)는 상기 열 패스 게이트 회로 (40)를 통해 외부로부터 인가되는 데이터를 입력받아 프로그램 동작이 완료될 때 까지 상기 데이터를 저장한다. 상기 제 1 래치부 (110)는 2 개의 NMOS 트랜지스터들 (M24) 및 (M25)과 2 개의 인버터들 (IV8) 및 (IV9)로 이루어진 래치 회로 (112)를 포함한다. 상기 트랜지스터 (M24)는 신호 (SPB)에 응답하여 프로그램 동작시 상기 열 패스 게이트 회로 (40)을 통해 프로그램될 데이터를 상기 래치 회로 (112)로 전달하기 위한 것으로서, 상기 NMOS 트랜지스터 (M24)의 채널은 상기 열 패스 게이트 회로 (40)와 상기 래치 회로 (112)의 일 노드 (N5) 사이에 형성된다. 신호 (PBset)에 제어되는 상기 NMOS 트랜지스터 (M25)의 채널은 상기 래치 회로 (112)의 타 노드 (N6)와 접지 사이에 형성된다. 그리고, 상기 트랜지스터 (M25)는 상기 신호 (PBset)에 응답하여 상기 래치 회로 (112)의 상기 일 노드 (N5)를 전원 전압 (Vcc)으로 챠아지시키기 위한 것이다. 그리고, 상기 인버터 (IV8)의 입력단과 상기 인버터 (IV9)의 출력단은 상기 NMOS 트랜지스터 (M25)의 드레인, 즉 상기 노드 (N6)에 공통 접속되고, 상기 인버터 (IV8)의 출력단과 상기 인버터 (IV9)의 입력단은 상기 트랜지스터 (M24)의 소오스, 즉 상기 노드 (N5)에 공통 접속된다.
상기 제 2 래치부 (120)는 반전부 (122) 및 3상 인버터 (IV7)로 구성되어 있다. 상기 반전부 (122)는 2 개의 PMOS 트랜지스터들 (M19) 및 (M20)과 3 개의 NMOS 트랜지스터들 (M21), (M22) 및 (M23)로 이루어졌다. 상기 PMOS 트랜지스터 (M19)의 게이트는 상기 신호 (BLSHF)에 제어되는 상기 트랜지스터 (M17)을 통해 대응되는 비트 라인 (BLi)에 접속되고, 전원 전압 (Vcc)이 인가되는 소오스를 갖는다. 상기 래치 회로 (112)의 상기 일 노드 (N5)에 접속된 게이트를 갖는 상기 PMOS 트랜지스터 (M22)의 소오스는 상기 트랜지스터 (M19)의 드레인에 접속되고, 그것의 드레인은 신호들 (Osac) 및 (
Figure 1019970035820_B1_M0001
)에 제어되는 상기 3상 인버터 (IV7)을 통해 상기 트랜지스터 (M17)의 드레인, 즉 상기 NMOS 트랜지스터 (M17)을 통해 비트 라인 (BLi)에 연결된 노드 (N4)에 접속된다. 신호 (CTL1)에 제어되는 상기 트랜지스터 (M21)의 드레인은 상기 3상 인버터 (IV7)의 입력단과 상기 노드 (N5)에 접속된 PMOS 트랜지스터 (M20)의 드레인이 공통 접속된 노드 (N7)에 연결된다. 그리고, 상기 트랜지스터 (M17)을 통해 대응되는 비트 라인 (BLi)에 게이트가 접속된 상기 트랜지스터 (M22)와 상기 래치 회로 (112)의 일 노드 (N5)에 게이트가 접속된 상기 트랜지스터 (M23)의 채널들은 상기 트랜지스터 (M21)의 드레인과 접지 사이에 병렬로 형성된다.
도 2의 로딩 단계 (S10)에서 상기 제 1 래치부 (110)에 데이터 '0'이 래치되었을 경우, 프로그램 동작 단계 (S20)에서 상기 제 1 래치부 (110)에 대응되는 메모리 셀 (예를들면, MC0)은 프로그램된다. 이때, 셀 전류로 인해 CSL 레벨이 0.7볼트 정도 상승되고 상기 메모리 셀 (MC0)이 불충분하게 프로그램되어 그것의 드레솔드 전압 (Vth)이 약 0.3볼트인 조건에서, 상기 메모리 셀 (MC0)은 검증 및 판별 단계 (S30) 및 (S40)을 통해 프로그램된 상태 (즉, 오프 셀)로 판별된다. 이 경우, 상기 셀 (MC0)에 대응되는 비트 라인 (BL0)의 레벨은 약 1.5볼트로 챠아지-업되고, 그 결과 노드 (N4)의 레벨이 전압 전압 (Vcc)이 된다. 그 결과, 상기 제 2 래치부 (120)의 트랜지스터들 (M22)가 턴-온되고, 상기 제 1 래치부 (110)에 저장된 데이터 '0'에 의해서 PMOS 트랜지스터 (M20)가 턴-온된다. 이후, 상기 신호 (CTL1)이 전원 전압 (Vcc)으로 인가됨에 따라 상기 노드 (N4)는 트랜지스터들 (M21) 및 (M22)과 인버터 (IV7)을 통해 전원 전압 (Vcc)으로 유지된다.
이후 계속되는 프로그램 사이클에서 프로그램된 셀들이 증가함에 따라 상기 CSL 노이즈는 감소되기 때문에, 상기 메모리 셀 (MC0)은 오프-셀에서 온-셀로 판별되고, 그리고 상기 비트 라인 (BL0)은 그라운드 전위 (Vss)로 방전된다. 따라서, 상기 노드 (N4)의 전압은 전원 전압 (Vcc)에서 그라운드 전위로 천이되고, 상기 제 1 래치부 (110)에 저장된 데이터 '0'와 상기 노드 (N4)의 전압에 응답하여 상기 제 2 래치부 (120)는 상기 노드 (N4)을 그라운드 전위로 래치시키게 된다. 이로써, 계속되는 프로그램 사이클에서 상기 불충분하게 프로그램된 메모리 셀 (MC0)은 요구되는 드레솔드 전압 (Vth = 약 1V)을 갖도록 충분히 프로그램된다.
이와같이, 상기 제 1 래치부 (110)는 외부로부터 인가된 데이터를 프로그램 동작이 완료될 때 까지 저장하고, 상기 제 2 래치부 (120)는 선택된 메모리 셀의 데이터를 판별하여 저장하도록 구현되였다. 따라서, 프로그램 동작 중 셀 전류로 인해 CSL 레벨이 높아짐에 따라 선택된 메모리 셀들 중 언더-프로그램된 셀이 존재하더라도, 상기 CSL 레벨이 다시 낮아질 때 상기 언더-프로그램된 셀을 상기 제 1 래치부 (110)에 저장된 데이터에 따라 동작되는 상기 제 2 래치부 (120)에 의해 재 프로그램함으로써 언더-프로그램된 셀들의 드레솔드 전압을 요구되는 레벨로 프로그램하게 된다. 또한, 메모리 셀이 과다하게 프로그램되는 것을 방지할 수 있다.
도 6은 본 발명의 바람직한 실시예에 따른 프로그램 검증 동작시 도 6의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도이다. 도 7은 본 발명의 바람직한 실시예에 따른 프로그램 검증 동작의 래치부의 상태를 비교하기 위한 도면이다. 그리고, 도 8은 본 발명의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면이다. 본 발명에 따른 프로그램 검증 동작은 참조도면들 도 5 내지 도 8에 의거하여 이하 설명된다.
도 7을 참조하면, 프로그램 동작을 수행하기 이전에 선택된 메모리 셀들에 저장될 데이터가 단계 (S100)에서 상기 선택된 메모리 셀들에 대응되는 페이지 버퍼들 (100)의 제 1 래치부 (110)에 로딩된다. 다음 단계 (S100')는 상기 단계 (S100)에서 로딩된 데이터가 저장된 페이지 버퍼들 (100)의 데이터 상태, 즉 논리적으로 '1' 또는 논리적으로 '0'를 보여주고 있다. 따라서, 데이터가 논리적으로 '0'인 페이지 버퍼에 대응되는 메모리 셀은 프로그램되지만, 데이터가 논리적으로 '1'인 페이지 버퍼에 대응되는 메모리 셀은 프로그램 구간 중 프로그램 금지 상태 (program inhibit state), 즉 상기 메모리 셀에 대응되는 비트 라인을 전원 전압 (Vcc)의 레벨로 유지함으로써 상기 메모리 셀은 프로그램되지 않는다.
프로그램 단계 (S110)에서 상기 단계 (S100')의 데이터 상태에 따라 선택된 메모리 셀들에 대한 프로그램 동작이 수행된다. 상기 프로그램 동작은 앞서 설명된 바와같은 방법으로 수행되기 때문에 이하 생략된다. 계속해서, 상기 단계 (S110)가 수행된 후 검증 단계 (S120)가 수행됨에 따라 단계 (S120')과 같은 페이지 버퍼의 상태가 되었다고 가정하자. 이때, 프로그램 동작에 의해 요구되는 드레솔드 전압 (Vth)로 충분하게 프로그램된 셀 (SP : sufficient program)과 아직 불충분하게 프로그램된 셀 (IP : insufficient program)로서 CSL 노이즈로 인해 프로그램된 것으로 판단된 메모리 셀들에 대응되는 각 페이지 버퍼는 논리적으로 '0'에서 '1'로 상태가 변경되고, 아직 프로그램되지 않은 메모리 셀은 상기 단계 (S100)에서 로딩된 상태 (논리적으로 '0')로 유지되며, 상기 단계 (S100)에서 논리적으로 '1'인 상태의 페이지 버퍼는 그대로 이전 상태로 유지된다.
상기 검증 단계 (S120)의 동작은 이하 도 6을 참조하여 설명된다. 먼저, 프로그램되지 않는 많은 셀들을 통해 흐르는 전류, 즉 셀 전류에 의해 CSL 레벨이 0.7V 정도 상승되고, 상기 불충분하게 프로그램된 메모리 셀 (IP)의 드레솔드 전압 (Vth)이 0.3V라고 가정하자. 상기 단계 (S120)가 수행되기 위한 신호들의 레벨은 도 6에 도시된 바와 같다. 즉, 스트링 선택 라인 (SSL), 그라운드 선택 라인 (GSL), 그리고 비선택된 워드라인들 (예를들면, WL0, WL2∼WL15)은 전원 전압 (Vcc) 또는 그 보다 높은 전압으로 인가되고, 선택된 워드라인 (예를들면, WL1)은 0V로 인가된다. 이와 동시에, 신호 (BLSHF)의 전압 레벨은 소정 전압 (예를들면, 2.2V)으로, 신호들 (CTL1), (SPB), 그리고 (DCB)의 전압 레벨은 0V로, 그리고 신호 (CURMIR)의 전압 레벨은 전원 전압 (Vcc)에서 소정 전압으로 인가된다. 이로써, CSL 레벨의 상승에 의해 상기 선택된 메모리 셀 (MC1)이 오프 셀인 것으로 판단되기 때문에, 상기 선택된 메모리 셀 (예를들면, MC1)에 관련된 비트 라인 (BL0)은 페이지 버퍼 (100)의 NMOS 트랜지스터들 (M18) 및 (M17)을 통해 약 1.5V로 챠아지-업되고, 그 결과 노드 (N4)는 전원 전압 (Vcc)의 레벨로 챠아지된다. 상술한 바와같은 검증 동작을 위한 감지 동작 (sensing operation)이 완료되면, 상기 신호 (CTL1)와 상기 신호들 (Osac) 및 (
Figure 1019970035820_B1_M0001
)은 순차적으로 0V에서 전원 전압 (Vcc)으로 또는 전원 전압 (Vcc)에서 0V로 활성화된다. 즉, 상기 신호 (CTL1)가 활성화된 후 상기 신호들 (Osac) 및 (
Figure 1019970035820_B1_M0001
)이 활성화되도록 하여야 한다. 따라서, 상기 제 1 래치부 (110)에 접속된 PMOS 트랜지스터 (M20)과 상기 노드 (N4)에 접속된 NMOS 트랜지스터 (M22)와 상기 신호 (CTL1)에 제어되는 NMOS 트랜지스터 (M21)이 턴-온되고, 상기 신호들 (Osac) 및 (
Figure 1019970035820_B1_M0001
)에 제어되는 3상 인버터 (IV7)을 통해 상기 노드 (N4)는 전원 전압 (Vcc)의 레벨로 래치된다. 따라서, 상기 불충분하게 프로그램된 메모리 셀 (IP)은 계속되는 프로그램 사이클에서 프로그램 금지 조건이 형성되어 더 이상 프로그램되지 않는다.
이후, 두 번째 프로그램 사이클의 프로그램 단계 (S140)가 수행됨에 따라 프로그램된 메모리 셀들이 증가되고, 그 결과 상기 CSL 노이즈가 감소된다. 따라서, 상기 두 번째 프로그램 사이클의 검증 단계 (S150)에서 상기 불충분하게 프로그램된 메모리 셀 (IP)은 다시 오프-셀에서 온-셀로 판정된다. 즉, 상기 메모리 셀 (IP)에 대응되는 비트 라인 (BL0) 상의 전압은 상기 메모리 셀 (IP)을 통해 그라운드 전위로 방전된다. 그리고, 상기 노드 (N4) 역시 그라운드 전위로 방전됨에 따라 상기 제 2 래치부 (120)를 통해 상기 노드 (N4)는 전원 전압 (Vcc)에서 그라운드 전위로 래치된다. 상기 단계 (S150)의 결과에 따른 페이지 버퍼의 상태가 단계 (S150')과 같다. 계속해서, 세 번째 프로그램 및 검증 사이클을 수행하게 되면, 도 7에 도시된 바와같이, 모든 메모리 셀들의 각 드레솔드 전압, 즉 데이터가 요구되는 레벨(예를들면, 1V)에 대응되는 상태, 즉 논리적으로 '1'로 프로그램된다. 결과적으로, 도 8에 도시된 바와같이, 프로그램된 메모리 셀들은 샤프한 드레솔드 전압 분포를 가지게 된다.
상기한 바와같이, 외부 데이터를 저장하는 제 1 래치 회로와 선택된 셀의 상태를 판별한 데이터를 저장하고 상기 저장된 데이터를 데이터 라인으로 출력하는 제 2 래치 회로를 갖는 양 방향성 래치 구조의 페이지 버퍼에 의해서 오버-프로그램, 언더-프로그램, 그리고 디바이스 페일 등을 방지할 수 있고, 안정된 프로그램 동작을 수행할 수 있게 되었다.

Claims (13)

  1. 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 있어서,
    적어도 하나의 스트링과;
    상기 스트링은 직렬 접속된 복수 개의 메모리 셀들을 포함하며, 상기 메모리 셀들 각각은 부유 게이트(floating gate)와 제어 게이트(control gate)을 갖고 상기 부유 게이트에 전하를 축적하거나 상기 축적된 전하를 방출함으로써 전기적으로 소거 및 프로그램 가능한 트랜지스터들을 구비하며;
    상기 스트링에 접속된 비트 라인과;
    상기 비트 라인에 대응되는 데이터 라인과;
    상기 데이터 라인을 통해 외부 데이터를 입력받아 상기 데이터에 대응되는 메모리 셀의 프로그램이 완료될 때까지 상기 데이터를 유지하는 제 1 래치 수단과;
    프로그램 동작에 따른 상기 선택된 메모리 셀의 상태를 검증하기 위한 검증 동작의 결과에 해당하는 데이터를 상기 데이터 라인에 래치시키기 위한 제 2 래치 수단을 포함하며;
    상기 제 2 래치 수단은 상기 프로그램 검증 동작의 결과에 따라 상기 비트 라인에 대응되는 데이터 라인이 프로그램 금지 상태로 설정된 후, 계속되는 프로그램 동작에서 상기 비트 라인이 상기 프로그램 금지 상태에 해당하는 프로그램 상태로 재 설정될 때, 상기 제 1 래치 수단에 의해서 래치된 상기 데이터의 상태를 입력받아 상기 선택된 메모리 셀이 충분히 프로그램될 때까지 상기 데이터 라인의 레벨을 상기 프로그램 상태에 대응되는 레벨로 래치시키는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 낸드 구조로 된 상기 메모리 셀들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 프로그램 금지 상태에 해당하는 전압 레벨은 전원 전압의 레벨인 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프로그램 상태에 해당하는 전압 레벨은 그라운드 전위의 레벨인 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 래치 수단은,
    제 1 제어 신호 (SPB)에 응답하여 온/오프되는 제 1 스위치와;
    상기 제 1 스위치를 통해 전달된 상기 데이터를 래치하는 제 3 래치 수단과;
    상기 제 3 래치 수단을 초기화시키기 위한 제 2 제어 신호 (PBset)에 응답하여 상기 래치 수단을 상기 그라운드 전위에 연결시키는 제 2 스위치를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 스위치들은 MOS 트랜지스터들로 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 래치 수단은,
    상기 데이터 라인의 레벨과 상기 제 1 래치 수단의 데이터의 레벨을 입력받고 제 3 제어 신호 (CTL1)에 응답하여 상기 데이터 라인의 레벨이 반전된 신호를 출력하는 1 반전 수단과;
    한 쌍의 제 4 제어 신호들 (Osac,
    Figure 1019970035820_B1_M0001
    )에 응답하여 상기 제 1 반전 수단의 상기 반전 신호의 위상을 반전시켜 상기 데이터 라인으로 출력하는 제 2 반전 수단을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 3 제어 신호는 상기 한 쌍의 제 4 제어 신호들이 적어도 활성화되기 이전에 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 2 반전 수단은,
    상기 전원 전압을 위한 제 1 단자와;
    상기 그라운드 전위을 위한 제 2 단자와;
    상기 데이터 라인에 접속된 게이트와 상기 제 1 단자에 접속된 소오스를 갖는 제 1 PMOS 트랜지스터와;
    상기 제 1 PMOS 트랜지스터의 드레인에 접속된 소오스와, 상기 제 1 래치 수단에 접속된 게이트를 갖는 제 2 PMOS 트랜지스터와;
    상기 제 3 제어 신호 (CTL1)가 인가되는 게이트와, 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 드레인을 갖는 제 1 NMOS 트랜지스터와;
    상기 데이터 라인에 접속된 게이트와 상기 제 1 NMOS 트랜지스터의 소오스에 접속된 드레인 및, 상기 제 2 단자에 접속된 소오스를 갖는 제 2 NMOS 트랜지스터 및;
    상기 제 1 래치 수단에 접속된 게이트와, 상기 제 1 NMOS 트랜지스터의 소오스에 접속된 드레인 및, 상기 제 2 단자에 접속된 소오스를 갖는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 2 반전 수단은,
    상기 제 2 PMOS 트랜지스터의 드레인에 접속된 입력 단자와, 상기 한 쌍의 제 4 제어 신호들이 각각 인가되는 제어 단자들 및, 상기 데이터 라인에 접속된 출력단자를 갖는 인버터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 프로그램 동작과 상기 프로그램 동작의 결과를 검증하는 검증 동작을 반복적으로 수행하기 위한 프로그램 알고리즘을 갖는 플래시 메모리 장치에 있어서,
    워드 라인들, 비트 라인들, 그리고 복수 개의 스트링들을 포함한 메모리 셀 어레이와;
    상기 각 스트링은 상기 워드 라인들에 각각 대응되는 복수 개의 메모리 셀들을 구비하며, 상기 메모리 셀들 각각은 부유 게이트(floating gate)와 제어 게이트(control gate)을 갖고 상기 부유 게이트에 전하를 축적하거나 상기 축적된 전하를 방출함으로써 전기적으로 소거 및 프로그램 가능한 트랜지스터들을 포함하며;
    상기 비트 라인들에 각각 대응되는 데이터 라인들과;
    외부로부터 데이터를 입력받아 상기 기입될 데이터에 대응되는 메모리 셀의 프로그램이 완료될 때까지 상기 데이터를 저장하는 제 1 저장 수단 및;
    검증 동작의 결과에 대응되는 상기 선택된 메모리 셀에 관련된 비트 라인의 제 1 레벨과 상기 제 1 저장 수단에 저장된 데이터에 대응되는 제 2 레벨이 일치하지 않을 경우 상기 데이터 라인을 프로그램 금지 상태의 레벨로 유지시키고, 상기 제 1 레벨과 상기 제 2 레벨이 일치하는 경우 상기 데이터 라인의 레벨을 상기 제 2 레벨로 유지시키는 제 2 저장 수단을 포함하고;
    상기 제 2 저장 수단은 상기 검증 동작 동안에 상기 비트 라인이 프로그램 금지 상태의 레벨로 유지된 후, 계속되는 프로그램 동작 동안에 상기 비트 라인 상의 레벨이 가변될 때 상기 변화된 비트 라인 상의 레벨과 상기 제 2 레벨이 일치되는 경우 상기 비트 라인 상의 레벨이 상기 제 2 레벨로 유지되도록 하는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 프로그램 금지 상태의 레벨은 그라운드 전위에 해당하는 레벨인 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 2 레벨은 전원 전압의 레벨인 것을 특징으로 하는 플래시 메모리 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
US7307890B2 (en) 2005-02-23 2007-12-11 Hynix Semiconductor Inc. Method for operating page buffer of nonvolatile memory device
US7310275B2 (en) 2005-02-17 2007-12-18 Hynix Semiconductor Inc. Non-volatile memory device and method for operation page buffer thereof
US7313028B2 (en) 2005-02-17 2007-12-25 Hynix Semiconductor Inc. Method for operating page buffer of nonvolatile memory device
US7802130B2 (en) 2007-02-27 2010-09-21 Samsung Electronics Co., Ltd. Memory device, memory system including the same, and method thereof

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
KR100521318B1 (ko) * 1997-11-25 2005-12-30 삼성전자주식회사 불 휘발성 반도체 메모리 장치의 페이지 버퍼
US6181605B1 (en) * 1999-10-06 2001-01-30 Advanced Micro Devices, Inc. Global erase/program verification apparatus and method
US6304486B1 (en) * 1999-12-20 2001-10-16 Fujitsu Limited Sensing time control device and method
US6731538B2 (en) 2000-03-10 2004-05-04 Kabushiki Kaisha Toshiba Semiconductor memory device including page latch circuit
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
US6671204B2 (en) 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
JP2003059277A (ja) * 2001-08-09 2003-02-28 Seiko Epson Corp 不揮発性半導体集積回路
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
JP3851865B2 (ja) 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
DE102004056088B4 (de) * 2003-11-13 2008-12-18 Samsung Electronics Co., Ltd., Suwon Speichersystem mit Flashspeicher
US7009889B2 (en) * 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
KR100634438B1 (ko) * 2004-10-05 2006-10-16 삼성전자주식회사 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의공통 소오스 라인 제어 스킴
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
KR100576485B1 (ko) * 2004-12-06 2006-05-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 검증 방법
KR100597788B1 (ko) * 2004-12-17 2006-07-06 삼성전자주식회사 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
JP2009522703A (ja) * 2005-12-29 2009-06-11 サンディスク コーポレイション 不揮発性メモリの書込動作における継続的な検証
KR100666184B1 (ko) * 2006-02-02 2007-01-09 삼성전자주식회사 하부 비트라인들과 상부 비트라인들이 전압제어블락을공유하는 3-레벨 불휘발성 반도체 메모리 장치
US7663922B2 (en) * 2006-02-02 2010-02-16 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices with lower and upper bit lines sharing a voltage control block, and memory cards and systems having the same
KR100854903B1 (ko) 2006-05-10 2008-08-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
JP4983096B2 (ja) * 2006-05-24 2012-07-25 富士通セミコンダクター株式会社 不揮発性半導体記憶装置、不揮発性半導体記憶装置の消去方法および不揮発性半導体記憶装置の試験方法
JP5457195B2 (ja) * 2006-12-22 2014-04-02 シデンス・コーポレーション 二重機能データレジスタ
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7710781B2 (en) * 2007-09-25 2010-05-04 Intel Corporation Data storage and processing algorithm for placement of multi-level flash cell (MLC) VT
KR101506655B1 (ko) * 2008-05-15 2015-03-30 삼성전자주식회사 메모리 장치 및 메모리 데이터 오류 관리 방법
KR101575851B1 (ko) * 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR101044466B1 (ko) * 2010-01-14 2011-06-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8842476B2 (en) 2011-11-09 2014-09-23 Sandisk Technologies Inc. Erratic program detection for non-volatile storage
US8630118B2 (en) 2011-11-09 2014-01-14 Sandisk Technologies Inc. Defective word line detection
KR20150041260A (ko) * 2013-10-07 2015-04-16 에스케이하이닉스 주식회사 반도체 장치 및 그것의 동작 방법
KR102140784B1 (ko) * 2013-12-03 2020-08-03 삼성전자주식회사 비휘발성 메모리 장치의 데이터 기록 방법
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102622301B1 (ko) * 2016-03-07 2024-01-09 에스케이하이닉스 주식회사 센싱 버퍼 및 이를 포함하는 메모리 장치
US10832763B2 (en) * 2018-12-18 2020-11-10 International Business Machines Corporation Global bit line latch performance and power optimization
JP2022036654A (ja) * 2020-08-24 2022-03-08 キオクシア株式会社 メモリデバイス及びメモリシステム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167874B1 (ko) * 1993-06-29 1999-01-15 사토 후미오 반도체 기억장치
US5550842A (en) * 1994-10-28 1996-08-27 Altera Corporation EEPROM verification circuit with PMOS transistors
US5581504A (en) * 1995-11-14 1996-12-03 Programmable Microelectronics Corp. Non-volatile electrically erasable memory with PMOS transistor NAND gate structure

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
US7310275B2 (en) 2005-02-17 2007-12-18 Hynix Semiconductor Inc. Non-volatile memory device and method for operation page buffer thereof
US7313028B2 (en) 2005-02-17 2007-12-25 Hynix Semiconductor Inc. Method for operating page buffer of nonvolatile memory device
US7307890B2 (en) 2005-02-23 2007-12-11 Hynix Semiconductor Inc. Method for operating page buffer of nonvolatile memory device
US7802130B2 (en) 2007-02-27 2010-09-21 Samsung Electronics Co., Ltd. Memory device, memory system including the same, and method thereof

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Publication number Publication date
JPH11110986A (ja) 1999-04-23
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