KR100672122B1

KR100672122B1 - 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로

Info

Publication number: KR100672122B1
Application number: KR1020050020198A
Authority: KR
Inventors: 이윤봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-10
Filing date: 2005-03-10
Publication date: 2007-01-19
Also published as: KR20060099149A; US20060203549A1; CN100511482C; CN1832043A; JP2006252748A; US7149130B2

Abstract

본 발명은 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것으로, 본 발명에 따른 페이지 버퍼 회로는, 비트 라인 선택 신호들에 응답하여, 적어도 두 개의 비트 라인들 중 하나를 센싱 노드에 연결시키는 비트 라인 선택부; 프로그램 동작시 프로그램 데이터를 저장하는 캐쉬 레지스터 회로; 메인 래치 신호에 응답하여, 독출 동작시 센싱 노드를 통하여 적어도 두 개의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 제1 상태 데이터를 저장하거나 또는 프로그램 동작시 센싱 노드를 통하여 캐쉬 레지스터 회로로부터 수신되는 프로그램 데이터에 대응하는 제2 상태 데이터를 저장하는 메인 레지스터 회로; 및 액티브 모드에서, 메인 레지스터 회로와 캐쉬 레지스터 회로에 동작 전압들로서 제1 및 제2 전압들을 공급하고, 스탠바이 모드에서, 메인 레지스터 회로와 캐쉬 레지스터 회로에 동작 전압들로서 제3 전압을 공급하는 전원 공급 회로를 포함한다. 본 발명에서는 스탠바이 모드와 노말 동작 모드에서 서로 다른 전원 전압이 래치 회로들에 공급되도록 함으로써, 스탠바이 모드에서 페이지 버퍼 회로의 소비 전력이 감소될 수 있다.

메인 래치 회로, 캐쉬 래치 회로, 스탠바이 모드, 전원 공급 회로

Description

소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로{Page buffer circuit of flash memory device with reduced consumption power}

도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로를 나타내는 도면이다.

도 2는 도 1에 도시된 메인 래치 회로(또는 캐쉬 래치 회로)를 상세히 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로를 나타내는 도면이다.

도 4는 도 3에 도시된 메인 래치 회로, 캐쉬 래치 회로, 및 전원 공급 회로를 상세히 나타내는 도면이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 페이지 버퍼 회로 110 : 비트 라인 선택부

120 : 메인 레지스터 회로 130 : 캐쉬 레지스터 회로

140 : 전원 공급 회로 122 : 메인 래치 회로

131 : 캐쉬 래치 회로 SW1∼SW4 : 스위치

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것이다.

일반적으로, 플래시 메모리 장치는 리드(read) 동작, 프로그램 동작 및 소거(erase) 동작을 수행한다. 또한, 플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 또는 독출하기 위해 페이지 버퍼(page buffer)를 포함한다. 따라서 페이지 버퍼에 의해 페이지 단위로 플래시 메모리 장치의 프로그램 또는 독출 동작이 실행된다. 도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로를 나타내는 도면이다. 페이지 버퍼 회로(10)는 비트 라인 선택부(11), 프리차지 회로(P11), 메인 레지스터 회로(12), 캐쉬 레지스터 회로(13), 및 패스(pass) 회로들(N17∼N21)을 포함한다. 상기 메인 레지스터 회로(12)는 메인 래치 회로(14)와 NMOS 트랜지스터들(N11∼N13)을 포함하고, 상기 캐쉬 레지스터 회로(13)는 NMOS 트랜지스터들(N14∼N16)을 포함한다. 도 1에서 참조되는 것과 같이, 상기 메인 래치 회로(14)와 상기 캐쉬 래치 회로(15)에는 동작 전원 전압으로서 전압들(VCC, VSS)이 각각 입력된다. 도 2는 도 1에 도시된 메인 래치 회로(또는 캐쉬 래치 회로)를 상세히 나타내는 도면이다. 도 2를 참고하면, 메인 래치 회로(14)(또는 캐쉬 래치 회로(15))는 PMOS 트랜지스터들(P31, P32)과 NMOS 트랜지스터들(N31, N32)을 포함한다. 상기 PMOS 트랜지스터들(P31, P32)의 소스들에는 상기 전압(VCC)이 입력되고, 상기 PMOS 트랜지스터(P31)의 드레인과 상기 PMOS 트랜지스터(P32)의 게이트는 노드(D1)에 연결된다. 또, 상기 PMOS 트랜지스터(P31)의 게이트와 상기 PMOS 트랜 지스터(P32)의 드레인은 노드(D2)에 연결된다. 또, 상기 NMOS 트랜지스터들(N31, N32)의 소스들은 상기 전압(VSS)에 연결되고, 상기 NMOS 트랜지스터(N31)의 드레인과 상기 NMOS 트랜지스터(N32)의 게이트는 상기 노드(D1)에 연결된다. 또, 상기 NMOS 트랜지스터(N31)의 게이트와 상기 NMOS 트랜지스터(N32)의 드레인은 상기 노드(D2)에 연결된다. 상기 노드(D1)에서는 신호(QBb 또는 QAb)가 입력되거나 또는 출력되고, 상기 노드(D2)에서는 신호(QB 또는 QA)가 입력되거나 또는 출력된다. 그러나, 상기 페이지 버퍼(10)를 포함하는 플래시 메모리 장치가 스탠바이(standby) 모드일 때와 노말(normal) 동작 모드일 때 모두 동일하게 상기 메인 래치 회로(14)와 상기 캐시 래치 회로(15)에 동작 전원 전압으로서, 상기 전압들(VCC, VSS)이 입력된다. 한편, 상기 스탠바이 모드일 때, 상기 메인 래치 회로(14)와 상기 캐시 래치 회로(15)의 노드들(D1, D2)의 신호들(QBb 또는 QAb, QB 또는 QA)은 설정된 전압 레벨로 고정된다. 좀 더 상세하게는, 예를 들어, 상기 노드(D2)의 신호(QB 또는 QA)가 상기 전압(VSS) 레벨로 고정될 때, 상기 노드(D1)의 신호(QBb 또는 QAb)는 상기 전압(VCC) 레벨로 고정될 수 있다. 그 결과, 상기 PMOS 트랜지스터(P31)와 상기 NMOS 트랜지스터(N32)가 턴 온되고, 상기 PMOS 트랜지스터(P32)와 상기 NMOS 트랜지스터(N31)가 턴 오프된다. 여기에서, 턴 오프된 상기 PMOS 트랜지스터(P32)와 상기 NMOS 트랜지스터(N31)에는 점선 화살표로 표시된 것과 같이 누설 전류(I_L)가 발생될 수 있다. 결국, 소비 전류가 최소화되어야 할 스탠바이 모드에서 메인 래치 회로(14)와 캐쉬 래치 회로(15)의 누설 전류로 인하여, 상기 페이지 버퍼(10)의 소 모 전력이 증가되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 스탠바이 모드와 노말 동작 모드에서 서로 다른 전원 전압이 래치 회로들에 공급되도록 함으로써, 스탠바이 모드에서 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 비트 라인 선택 신호들에 응답하여, 적어도 두 개의 비트 라인들 중 하나를 센싱 노드에 연결시키는 비트 라인 선택부; 프로그램 동작시 프로그램 데이터를 저장하는 캐쉬 레지스터 회로; 메인 래치 신호에 응답하여, 독출 동작시 센싱 노드를 통하여 적어도 두 개의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 제1 상태 데이터를 저장하거나 또는 프로그램 동작시 센싱 노드를 통하여 캐쉬 레지스터 회로로부터 수신되는 프로그램 데이터에 대응하는 제2 상태 데이터를 저장하는 메인 레지스터 회로; 및 액티브 모드에서, 메인 레지스터 회로와 캐쉬 레지스터 회로에 동작 전압들로서 제1 및 제2 전압들을 공급하고, 스탠바이 모드에서, 메인 레지스터 회로와 캐쉬 레지스터 회로에 동작 전압들로서 제3 전압을 공급하는 전원 공급 회로를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로를 나타내는 도면이다. 도 3을 참고하면, 페이지 버퍼 회로(100)는 비트 라인 선택부(110), 메인 레지스터 회로(120), 캐쉬 레지스터 회로(130), 전원 공급 회로(140), 프리차지 회로(P101), 및 스위치들(N107∼N111)을 포함한다. 여기에서, 상기 프리차지 회로(P101)는 PMOS 트랜지스터로 구현될 수 있고, 상기 스위치들(N107∼N111)은 NMOS 트랜지스터들로서 구현될 수 있다. 이하, 상기 프리차지 회로(P101)는 PMOS 트랜지스터로서 참조되고, 상기 스위치들(N107∼N111)은 NMOS 트랜지스터들로서 각각 참조된다. 상기 비트 라인 선택부(110)는 비트 라인 선택 신호들(BSLe, BSLo)에 응답하여, 비트 라인들(BLe, BLo) 중 하나를 센싱 노드(SO)에 연결시킨다. 상기 메인 레지스터 회로(120)는 센싱 회로(121), 메인 래치 회로(122), 및 메인 래치 리셋 회로(N101)를 포함한다. 상기 센싱 회로(121)는 NMOS 트랜지스터들(N102, N103)을 포함한다. 상기 센싱 회로(121)는 메인 래치 신호(MLCH)와 상기 센싱 노드(SO)를 통하여 수신되는 독출 데이터(RD)에 응답하여 제1 상태 데이터(QB1b)를 발생하거나 또는 상기 메인 래치 신호(MLCH)와 상기 센싱 노드(SO)를 통하여 수신되는 프로그램 데이터(QA1 또는 QA2)에 응답하여, 제2 상태 데이터(QB2b)를 발생한다.

상기 메인 래치 회로(122)는 상기 센싱 회로(121)로부터 수신되는 상기 제1 상태 데이터(QB1b) 또는 상기 제2 상태 데이터(QB2b)를 래치하고, 상기 제1 상태 데이터의 반전된 데이터(QB1) 또는 제2 상태 데이터의 반전된 데이터(QB2)를 출력한다. 상기 메인 래치 리셋 회로(N101)는 메인 래치 리셋 신호(MRST)에 응답하여, 상기 메인 래치 회로(122)를 초기화시킨다.

상기 캐쉬 레지스터 회로(130)는 캐쉬 래치 회로(131)와 캐쉬 래치 리셋 회로(N104)를 포함한다. 상기 캐쉬 래치 회로(131)는 상기 NMOS 트랜지스터(N107)가 턴 온될 때 상기 NMOS 트랜지스터(N107)를 통하여 수신되는 상기 프로그램 데이터(QA1b)를 래치하거나 또는 상기 NMOS 트랜지스터(N108)가 턴 온될 때 상기 NMOS 트랜지스터(N108)를 통하여 수신되는 상기 프로그램 데이터(QA2)를 래치한다. 또, 상기 캐쉬 래치 회로(131)는 상기 프로그램 데이터(QA1b)를 래치하고, 그 반전된 데이터(QA1)를 출력하거나 또는 상기 프로그램 데이터(QA2)를 래치하고, 그 반전된 데이터(QA2b)를 출력한다. 상기 캐쉬 래치 리셋 회로(N104)는 캐쉬 래치 리셋 신호(CSET)에 응답하여, 상기 캐쉬 래치 회로(131)를 초기화시킨다. 상기 캐쉬 레지스터 회로(130)는 캐쉬 리드 제어 회로(132)를 더 포함할 수 있다. 상기 캐쉬 리드 제어 회로(132)는 실질적으로 상기 페이지 버퍼(100)의 노말 동작시에 동작하지 않는다. 상기 캐쉬 래치 회로(131)를 이용한 독출 동작이 실행될 경우, 상기 캐쉬 리드 제어 회로(132)가 캐쉬 래치 신호(CLCH)에 응답하여 동작한다.

상기 PMOS 트랜지스터(P101)는 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 전압(VCC) 레벨로 프리차지 한다. 상기 NMOS 트랜지스터(N109)는 제어 신호(PDUMP)에 응답하여 턴 온 또는 턴 오프된다. 바람직하게, 상기 NMOS 트랜지스터(N109)는 프로그램 동작시 턴 온된다. 상기 NMOS 트랜지스터(N109)는 턴 온될 때, 상기 캐쉬 래치 회로(131)로부터 수신되는 상기 반전된 데이터(QA1) 또는 상기 프로그램 데이터(QA2)를 상기 센싱 노드(SO)를 통하여 상기 메인 레지스터 회로(120)에 전달하고, 턴 오프될 때, 상기 캐쉬 래치 회로(131)를 상기 센싱 노드(SO)로부터 분리한다.

상기 NMOS 트랜지스터(N110)는 상기 프로그램 동작시 상기 메인 래치 회로(122)로부터 수신되는 상기 반전된 데이터(QB2)를 상기 비트 라인 선택부(110)를 통하여 상기 센싱 노드(SO)에 연결된 상기 비트 라인들(BLe, BLo) 중 하나에 출력한다. 상기 NMOS 트랜지스터(N111)는 독출 동작시 제3 제어 신호(PBDO)에 응답하여 상기 메인 래치 회로(122)로부터 수신되는 상기 반전된 데이터(QB1)를 Y-게이트 회로(200)에 출력한다.

상기 전원 공급 회로(140)는 선택 제어 신호들(SCTL1, SCTL2)에 응답하여, 액티브(active) 모드에서, 상기 메인 레지스터 회로(122)와 상기 캐쉬 레지스터 회로(131)에 동작 전압들로서 전압들(VCC, VSS)을 공급한다. 또, 상기 전원 공급회로(140)는 상기 선택 제어 신호들(SCTL1, SCTL2)에 응답하여, 스탠바이(standby) 모드에서, 상기 메인 레지스터 회로(122)와 상기 캐쉬 레지스터 회로(131)에 상기 동작 전압들로서 전압(VCC/2)을 공급한다.

도 4를 참고하여, 상기 메인 래치 회로(122), 상기 캐쉬 래치 회로(131), 및 상기 전원 공급 회로(140)의 구성 및 구체적인 동작을 보다 상세히 설명한다. 도 4를 참고하면, 상기 메인 래치 회로(122)는 인버터들(123, 124)을 포함하고, 노드 (N1)에 상기 인버터(123)의 출력과 상기 인버터(124)의 입력이 함께 연결되고, 노드(N2)에 상기 인버터(123)의 입력과 상기 인버터(124)의 출력이 함께 연결된다. 상기 인버터(124)는 상기 노드(N1)를 통하여 입력되는 상기 제1 상태 데이터(QB1b) 또는 상기 제2 상태 데이터(QB2b)에 응답하여, 상기 노드(N2)에 상기 제1 상태 데이터의 반전된 데이터(QB1) 또는 제2 상태 데이터의 반전된 데이터(QB2)를 출력한다. 상기 인버터(123)는 PMOS 트랜지스터(P151)와 NMOS 트랜지스터(N151)를 포함하고, 상기 인버터(124)는 PMOS 트랜지스터(P152)와 NMOS 트랜지스터(N152)를 포함한다. 상기 인버터들(123, 124)에는 노드들(N3, N4)을 통하여 그 동작 전압들이 공급된다.

상기 캐쉬 래치 회로(131)는 인버터들(133, 134)을 포함하고, 노드(N5)에 상기 인버터(133)의 출력과 상기 인버터(134)의 입력이 함께 연결되고, 노드(N6)에 상기 인버터(133)의 입력과 상기 인버터(134)의 출력이 함께 연결된다. 상기 인버터(134)는 상기 노드(N5)를 통하여 입력되는 상기 프로그램 데이터(QA1b)에 응답하여, 상기 노드(N6)에 그 반전된 데이터(QA1)를 출력한다. 또, 상기 인버터(133)는 상기 노드(N6)를 통하여 입력되는 상기 프로그램 데이터(QA2)에 응답하여, 상기 노드(N5)에 그 반전된 데이터(QA2b)를 출력한다. 상기 인버터(133)는 PMOS 트랜지스터(P161)와 NMOS 트랜지스터(N161)를 포함하고, 상기 인버터(134)는 PMOS 트랜지스터(P162)와 NMOS 트랜지스터(N162)를 포함한다. 상기 인버터들(133, 134)에는 노드들(N7, N8)을 통하여 그 동작 전압들이 공급된다.

상기 전원 공급 회로(140)는 스위치들(SW1∼SW4)을 포함한다. 상기 스위치 (SW1)는 상기 노드들(N3, N7)과 상기 전압(VCC) 사이에 연결되고, 상기 선택 제어 신호(SCTL1)에 응답하여 턴 온 또는 오프된다. 상기 스위치(SW2)는 상기 노드들(N4, N8)과 상기 전압(VSS) 사이에 연결되고, 상기 선택 제어 신호(SCTL1)에 응답하여 턴 온 또는 오프된다. 상기 스위치(SW3)는 상기 노드들(N3, N7)과 상기 전압(VCC/2) 사이에 연결되고, 상기 선택 제어 신호(SCTL2)에 응답하여 턴 온 또는 오프된다. 상기 스위치(SW4)는 상기 노드들(N4, N8)과 상기 전압(VCC/2) 사이에 연결되고, 상기 선택 제어 신호(SCTL2)에 응답하여 턴 온 또는 오프된다.

다음으로, 액티브 모드일 때와 스탠바이 모드일 때, 상기 메인 래치 회로(122), 상기 캐쉬 래치 회로(131), 및 상기 전원 공급 회로(140)의 동작을 상세히 설명한다. 먼저, 상기 액티브 모드일 때, 상기 선택 제어 신호(SCTL1)가 인에이블되고, 상기 선택 제어 신호(SCTL2)가 디세이블된다. 이 후, 상기 선택 제어 신호(SCTL1)에 응답하여, 상기 스위치들(SW1, SW2)이 턴 온되고, 상기 선택 제어 신호(SCTL2)에 응답하여, 상기 스위치들(SW3, SW4)이 턴 오프된다. 그 결과, 상기 노드들(N3, N7)에는 상기 전압(VCC)이 공급되고, 상기 노드들(N4, N8)에는 상기 전압(VSS)이 공급된다. 결국, 상기 메인 래치 회로(122)와 상기 캐쉬 래치 회로(131)에는 그 동작 전압들로서 상기 전압들(VCC, VSS)이 입력된다. 이때, 상기 노드들(N1, N2)은 서로 다른 전압 레벨을 가지며, 상기 노드들(N5, N6) 또한 서로 다른 전압 레벨을 가진다. 예를 들어, 상기 노드들(N1, N5)이 상기 전압(VCC) 레벨로 될 때, 상기 노드들(N2, N6)은 상기 전압(VSS) 레벨로 된다.

다음으로, 상기 스탠바이 모드일 때, 상기 선택 제어 신호(SCTL1)가 디세이 블되고, 상기 선택 제어 신호(SCTL2)가 인에이블된다. 이 후, 상기 선택 제어 신호(SCTL1)에 응답하여, 상기 스위치들(SW1, SW2)이 턴 오프되고, 상기 선택 제어 신호(SCTL2)에 응답하여, 상기 스위치들(SW3, SW4)이 턴 온된다. 그 결과, 상기 노드들(N3, N7, N4, N8) 모두에 상기 전압(VCC/2)이 공급된다. 결국, 상기 메인 래치 회로(122)와 상기 캐쉬 래치 회로(131)에는 그 동작 전압들로서 상기 전압(VCC/2)이 공급된다. 이때, 상기 노드들(N1, N2, N5, N6)은 모두 동일한 전압 레벨을 가진다. 즉, 상기 노드들(N1, N2, N5, N6)은 상기 전압(VCC/2) 레벨로 유지된다. 예를 들어, 상기 메인 래치 회로(122)의 경우, 상기 PMOS 트랜지스터(P151)와 상기 NMOS 트랜지스터(N152)가 턴 온되고, 상기 PMOS 트랜지스터(P152)와 상기 NMOS 트랜지스터(N151)가 턴 오프될 때, 상기 노드들(N1, N2)에 상기 전압(VCC/2)이 전달된다. 결국, 상기 노드들(N1, N2)과 상기 노드들(N3, N4)이 상기 전압(VCC/2) 레벨로서 동일하므로, 턴 오프된 상기 PMOS 트랜지스터(P152)와 상기 NMOS 트랜지스터(N151)에서 누설 전류가 발생되지 않는다. 따라서 상기 페이지 버퍼(100)는 상기 스탠바이 모드에서 누설 전류에 의한 소비 전력이 감소될 수 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 스탠바이 모드와 노말 동작 모드에서 서로 다른 전원 전압이 래치 회로들에 공급되도록 함으로써, 스탠바이 모드에서 페이지 버퍼 회로의 소비 전력이 감소될 수 있다.

Claims

플래시 메모리 장치의 페이지 버퍼에 있어서,

비트 라인 선택 신호들에 응답하여, 적어도 두 개의 비트 라인들 중 하나를 센싱 노드에 연결시키는 비트 라인 선택부;

프로그램 동작시 프로그램 데이터를 저장하는 캐쉬 레지스터 회로;

메인 래치 신호에 응답하여, 독출 동작시 상기 센싱 노드를 통하여 상기 적어도 두 개의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 제1 상태 데이터를 저장하거나 또는 상기 프로그램 동작시 상기 센싱 노드를 통하여 상기 캐쉬 레지스터 회로로부터 수신되는 상기 프로그램 데이터에 대응하는 제2 상태 데이터를 저장하는 메인 레지스터 회로; 및

액티브 모드에서, 상기 메인 레지스터 회로와 상기 캐쉬 레지스터 회로에 동작 전압들로서 제1 및 제2 전압들을 공급하고, 스탠바이 모드에서, 상기 메인 레지스터 회로와 상기 캐쉬 레지스터 회로에 상기 동작 전압들로서 제3 전압을 공급하는 전원 공급 회로를 포함하는 페이지 버퍼 회로.
제1항에 있어서,

프리차지 제어 신호에 응답하여, 상기 센싱 노드를 설정된 전압 레벨로 프리차지하는 프리차지 회로;

제1 제어 신호에 응답하여, 상기 프로그램 동작시 상기 캐쉬 레지스터 회로 로부터 수신되는 상기 프로그램 데이터를 상기 센싱 노드를 통하여 상기 메인 레지스터 회로에 출력하고, 상기 독출 동작시 상기 캐쉬 레지스터 회로를 상기 센싱 노드로부터 분리하는 제1 스위치;

상기 프로그램 동작시 제2 제어 신호에 응답하여 상기 메인 레지스터 회로로부터 수신되는 상기 제2 상태 데이터의 반전된 데이터를 상기 비트 라인 선택부를 통하여 상기 센싱 노드에 연결된 상기 적어도 두 개의 비트 라인들 중 하나에 출력하는 제2 스위치; 및

상기 독출 동작시 제3 제어 신호에 응답하여 상기 메인 레지스터 회로로부터 수신되는 상기 제1 상태 데이터의 반전된 데이터를 Y-게이트 회로에 출력하는 제3 스위치를 더 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
제1항에 있어서,

상기 제3 전압은 상기 제1 전압 보다 작고 상기 제2 전압 보다 큰 플래시 메모리 장치의 페이지 버퍼 회로.
제1항에 있어서, 상기 메인 레지스터 회로는,

상기 메인 래치 신호와 상기 독출 데이터에 응답하여, 상기 제1 상태 데이터를 발생하거나 또는 상기 메인 래치 신호와 상기 프로그램 데이터에 응답하여, 상기 제2 상태 데이터를 발생하는 센싱 회로;

제1 노드를 통하여 상기 센싱 회로와 연결되고, 상기 제1 노드를 통하여 수 신되는 상기 제1 상태 데이터 또는 상기 제2 상태 데이터를 래치하고, 제2 노드에 상기 제1 상태 데이터의 반전된 데이터 또는 제2 상태 데이터의 반전된 데이터를 출력하는 메인 래치 회로; 및

메인 래치 리셋 신호에 응답하여, 상기 메인 래치 회로를 초기화시키는 메인 래치 리셋 회로를 포함하고,

상기 액티브 모드에서 상기 제1 노드와 상기 제2 노드는 서로 다른 전압 레벨을 갖고, 상기 스탠바이 모드에서 상기 제1 노드와 상기 제2 노드는 동일한 전압 레벨을 가지는 플래시 메모리 장치의 페이지 버퍼 회로.
제4항에 있어서, 상기 캐쉬 레지스터 회로는,

제3 노드와 제4 노드 사이에 연결되고, 상기 제3 노드를 통하여 수신되는 상기 프로그램 데이터를 래치하고 상기 제4 노드에 상기 프로그램 데이터의 반전된 데이터를 출력하거나 또는 상기 제4 노드를 통하여 수신되는 상기 프로그램 데이터를 래치하고 상기 제3 노드에 상기 프로그램 데이터의 반전된 데이터를 출력하는 캐쉬 래치 회로; 및

상기 제3 노드를 통하여 상기 캐쉬 래치 회로에 연결되고, 캐쉬 래치 리셋 신호에 응답하여, 상기 캐쉬 래치 회로를 초기화시키는 캐쉬 래치 리셋 회로를 포함하고,

상기 액티브 모드에서 상기 제3 노드와 상기 제4 노드는 서로 다른 전압 레벨을 갖고, 상기 스탠바이 모드에서 상기 제3 노드와 상기 제3 노드는 동일한 전압 레벨을 가지는 플래시 메모리 장치의 페이지 버퍼 회로.
제5항에 있어서,

상기 메인 래치 회로는,

상기 제1 노드에 연결되는 출력과, 상기 제2 노드에 연결되는 입력을 가지며, 제5 및 제6 노드들을 통하여 상기 동작 전압들을 수신하는 제1 인버터; 및

상기 제1 노드에 연결되는 입력과, 상기 제2 노드에 연결되는 출력을 가지며, 상기 제5 및 제6 노드들을 통하여 상기 동작 전압들을 수신하는 제2 인버터를 포함하고,

상기 캐쉬 래치 회로는,

상기 제3 노드에 연결되는 출력과, 상기 제4 노드에 연결되는 입력을 가지며, 제7 및 제8 노드들을 통하여 상기 동작 전압들을 수신하는 제3 인버터; 및

상기 제3 노드에 연결되는 입력과, 상기 제4 노드에 연결되는 출력을 가지며, 상기 제7 및 제8 노드들을 통하여 상기 동작 전압들을 수신하는 제4 인버터를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
제6항에 있어서, 상기 전원 공급 회로는,

상기 제5 노드 및 상기 제7 노드와, 상기 제1 전압 사이에 연결되고, 제1 선택 제어 신호에 응답하여 턴 온 또는 오프되는 제1 스위치;

상기 제6 노드 및 상기 제8 노드와, 상기 제2 전압 사이에 연결되고, 상기 제1 선택 제어 신호에 응답하여 턴 온 또는 오프되는 제2 스위치;

상기 제5 노드 및 상기 제7 노드와, 상기 제3 전압 사이에 연결되고, 제2 선택 제어 신호에 응답하여 턴 온 또는 오프되는 제3 스위치; 및

상기 제6 노드 및 상기 제8 노드와, 상기 제3 전압 사이에 연결되고, 상기 제2 선택 제어 신호에 응답하여 턴 온 또는 오프되는 제4 스위치를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
제7항에 있어서,

상기 액티브 모드에서 상기 제1 선택 제어 신호가 인에이블되고, 상기 제2 선택 제어 신호는 디세이블되고, 상기 스탠바이 모드에서 상기 제2 선택 제어 신호가 인에이블되고, 상기 제1 선택 제어 신호는 디세이블되며,

상기 제1 선택 제어 신호가 인에이블될 때, 상기 제1 및 제2 스위치들이 턴 온되고, 상기 제2 선택 제어 신호가 인에이블될 때, 상기 제3 및 제4 스위치들이 턴 온되는 플래시 메모리 장치의 페이지 버퍼 회로.