JP2021140840A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000002093 peripheral effect Effects 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 12
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 12
- 238000011084 recovery Methods 0.000 abstract description 9
- 230000007704 transition Effects 0.000 description 14
- 230000004044 response Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Abstract
【課題】 ディープパワーダウンモードを自動的に解除することができるフラッシュメモリを提供する。【解決手段】 本発明のフラッシュメモリ100は、外部電源電圧VCCによって動作される標準コマンドI/F回路110およびDPDコントローラ120と、電圧供給ノードINTVDD1、INTVDD2から供給される内部電圧VDD1、VDD2によって動作される内部回路130〜170とを含む。DPDコントローラ120は、標準コマンドI/F回路110に標準コマンドが入力されたとき、DPDモードか否かを検出し、DPDモードが検出された場合、内部回路をDPDモードからリカバリさせる。内部回路のリカバリ後、標準コマンドが実行される【選択図】 図3
Description
本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にスタンバイモードまたはディープパワーダウンモードの動作に関する。
NAND型フラッシュメモリは、ページ単位で読出しやプログラムを行い、またブロック単位で消去を行うことが可能である。特許文献1に示すフラッシュメモリは、スタンバイモードとノーマル動作モードで異なる電源電圧をページバッファ/センス回路に供給することでスタンバイモードの消費電力を減少させる技術を開示している。
フラッシュメモリでは、ユーザーからのコマンドに応答して読出し、プログラム、消去等を行うアクティブモードと、ユーザーからのコマンドを受け付け可能なスタンバイモードとがある。スタンバイモードでは、消費電力が一定以下となるように内部回路の動作が制限されるが、ユーザーからコマンドが入力された場合には、それに即座に応答しなければならない。このため、スタンバイモードと言えども、ロジック回路やレジスタ等の揮発性回路にはオフリーク電流が発生し、オフリーク電流はデバイスサイズのシュリンクに伴い増加し、また内部電源電圧を使用する場合は内部電源電圧検出回路を動作させなければならず、ある程度の電力が消費されてしまう。つまり、スタンバイモードでの消費電流を削減することが難しくなっている。
スタンバイモードでの消費電力をさらに削減するため、フラッシュメモリによってはディープパワーダウンモード(以下、DPDモードという)が搭載されているものがある。DPDモードでは、スタンバイモードのための一部の内部回路への内部供給電源をカットオフし、オフリーク電流を削減する。DPDモードは、例えば、DPD開始コマンドにより当該モードに突入し、DPD解除コマンドにより当該モードから復帰する。DPDモードからの復帰は、カットオフした回路を正常に動作させるために一定の時間を要するが、その代わりに、消費電力を大幅に低減できるメリットがある。
図1Aに、SPI機能を搭載したNAND型フラッシュメモリのDPDモードへ移行するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号/CSをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してDPDDPDコマンド(B9h)がデータ入力端子DIから入力される。フラッシュメモリは、DPDコマンドの入力から一定期間tDPが経過した時刻TDPDで、DPDモードに移行し、特定の内部回路への内部供給電圧を遮断する。時刻TDPDの前の期間では、スタンバイモードの電流が消費され、時刻TDPDの後の期間では、DPDモードの電流が消費される。
また、図1Bに、DPDモードから復帰するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号/CSをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してDPSモードを解除するDPD解除コマンド(ABh)がデータ入力端子DIから入力される。フラッシュメモリは、DPD解除コマンドの入力からtRESの期間中にカットオフした内部回路に電力を供給し、時刻TSTで内部回路が正常な動作を行える状態に復帰する。時刻TSTの前では、DPDモードの電流が消費され、時刻TSTの後では、スタンバイモードの電流が消費される。
図2は、DPDモードをサポートするNAND型フラッシュメモリの内部ブロック図である。フラッシュメモリ10は、DPDコントローラ20、メモリセルアレイ30、行デコーダ40、ページバッファ/センス回路50、周辺回路60、高電圧回路70等を含む。フラッシュメモリ10には、外部電源電圧(例えば、3.3V)VCCが供給され、DPDコントローラ20は、外部電源電圧VCCを直接用いて動作する。外部電源電圧VCCと内部回路との間には、PMOSトランジスタPが接続され、トランジスタPのゲートには、DPDイネーブル信号DPDENが印加される。アクティブモードおよびモードスタンバイモードのとき、DPDコントローラ10は、LレベルのDPDイネーブル信号DPDENを生成し、トランジスタPを導通させる。これにより、各内部回路には電圧供給ノードINTVDDを介して内部電圧VDDが供給される。DPDモードのとき、DPDコントローラ10は、HレベルのDPDイネーブル信号DPDENを生成、トランジスタPを非導通にする。これにより、外部電源電圧VCCの供給がカットオフされ、内部回路の動作が停止される。
DPDモードを解除する場合、ユーザーは、図1に示したように、外部からDPD解除コマンド(ABh)を入力する。DPDコントローラ10は、DPD解除コマンドの入力に応答して、DPDイネーブ信号DPDENをLレベルに遷移し、トランジスタPを導通させ、外部電源電圧VCCから内部回路への電力供給を開始させる。これにより、内部回路は、期間tRES後に動作可能な状態に復帰する。
このように従来のフラッシュメモリでは、DPDモードを使用するには、ユーザーは、DPDコマンドだけでなく、DPD解除コマンドを入力しなければならず、DPDコマンド及びDPD解除コマンドをサポートしていないフラッシュメモリコントローラーではDPDモードを使用することができないという課題があった。
本発明は、このような従来の課題を解決するものであり、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなくディープパワーダウンモードを解除することができる半導体記憶装置を提供することを目的とする。
本発明に係るフラッシュメモリの動作方法は、読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出するステップと、ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除するステップと、前記特定回路の復帰後、前記標準コマンドを実行するステップとを有する。
ある実施態様では、前記ディープパワーダウンモードが検出されなかった場合、ディープパワーダウンモードを解除することなく前記入力された標準コマンドを実行する。ある実施態様では、前記解除するステップは、前記標準コマンドの種類に応じて選択された特定回路を復帰させる。ある実施態様では、前記解除するステップは、電源電圧と前記特定回路との間に接続されたスイッチングトランジスタを導通させることを含む。ある実施態様では、前記ディープパワーダウンモードは、スタンバイモードから移行され、かつスタンバイモードの消費電力をさらに低減する。
本発明に係る半導体記憶装置は、メモリセルアレイと、周辺回路と、読出し、プログラムまたは消去を含む標準コマンドが外部から入力されたとき、前記周辺回路の1つまたは複数の特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出する検出手段と、ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除する解除手段と、前記特定回路の復帰後、前記標準コマンドを実行する実行手段とを含む。
ある実施態様では、前記ディープパワーダウンモードが検出されなかった場合、前記解除手段によるディープパワーダウンモードを解除することなく前記標準コマンドを実行する。ある実施態様では、前記解除手段は、前記標準コマンドの種類に応じて選択された特定回路を復帰させる。ある実施態様では、前記解除手段は、外部電源電圧と複数の特定回路との間にそれぞれ接続された複数のスイッチングトランジスタとを含み、前記解除手段は、前記複数のトランジスタのいずれかを導通させる。ある実施態様では、前記半導体記憶装置は、フラッシュメモリである。
本発明によれば、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなく標準コマンドの入力に応答してディープパワーダウンモードを解除し、かつ入力された標準コマンドを迅速に実行することができる。
本発明の半導体記憶装置は、特に限定をされないが、例えば、NAND型やNOR型のフラッシュメモリ等において実施される。
次に、本発明の実施例について図面を参照して詳細に説明する。図3は、本発明の実施例に係るNAND型フラッシュメモリの概略内部構成を示す図である。フラッシュメモリ100は、標準コマンドを受け取る標準コマンドI/F(インターフェイス)回路110、DPDモードへの移行およびDPDモードの解除等を制御するDPDコントローラ120、メモリセルアレイ130、行デコーダ140、ページバッファ/センス回路150、周辺回路160、周辺回路170、高電圧回路180等の内部回路を含んで構成される。
本実施例のフラッシュメモリ100は、複数の電力消費モードで動作可能である。アクティブモードは、消費電力の制約なしにフルスペックで標準コマンド(例えば、読出し、プログラム、消去)等の動作を実行する。スタンバイモードは、アクティブモードでないとき、決められた消費電力の要求に従い内部回路を動作させつつ標準コマンド等の入力への応答できるように動作を実行する。スタンバイモードでは、例えば、高電圧回路のチャージポンプを停止したり、内部供給電圧を低下させたりする。DPDモードは、スタンバイモードの消費電力をさらに低減するため、スタンバイモード時に特定の回路への電力供給を遮断する。
標準コマンドI/F回路110およびDPDコントローラ120は、外部電源電圧VCC(例えば、3.3V)を直接用いて動作され、つまり、スタンバイモードおよびDPDモード時に動作可能である。標準コマンドI/F回路110は、フラッシュメモリの標準動作のために予め用意された標準コマンドを外部から受け取るためのインターフェイス回路である。標準コマンドは、例えば、読出し、プログラム、消去等のためのコマンドである。標準コマンドI/F回路110は、入力された標準コマンドをデコードするためのCMOSロジックを含み、そのデコード結果DECは、DPDコントローラ120および周辺回路160(標準コマンドの動作を制御するためのコントローラまたはステートマシン等を含む)に提供される。
DPDコントローラ120は、スタンバイモードからDPDモードへの移行およびDPDモードの解除を制御する。外部電源電圧VCCと電圧供給ノードINTVDD1との間には、PMOSトランジスタP1が接続され、外部電源電圧VCCと電圧供給ノードINTVDD2との間には、PMOSトランジスタP2が接続される。電圧供給ノードINTVDD1には、行デコーダ140、ページバッファ−/センス回路150、周辺回路160、高電圧回路180が接続され、電圧供給ノードINTVDD2には、周辺回路180が接続される。
DPDコントローラ120は、アクティブモードおよびスタンバイモードのとき、LレベルのDPDイネーブル信号DPDEN1、DPDEN2を生成し、トランジスタP1、P2を導通し、電圧供給ノードINTVDD1、INTVDD2には、外部電源電圧VCCが供給される。また、DPDコントローラ120は、DPDモードのとき、DPDイネーブル信号DPDEN1、DPDEN2をHレベルに遷移し、トランジスタP1、P2を非導通にし、電圧供給ノードINTVDD1、INTVDD2への外部電源電圧VCCの電力供給を遮断する。DPDイネーブル信号DPDEN1およびDPDイネーブル信号DPDEN2は、例えば、スタンバイモードに移行した時点からの経過時間に応じて異なるタイミングでHレベルに遷移することができる。
スタンバイモードからDPDモードへの移行の方法は、特に限定されないが、ある態様では、DPDコントローラ120は、ユーザーからのDPDモードへの移行のためのコマンドの入力なしに、周辺回路160(フラッシュメモリの動作を制御するコントローラを含む)からの信号に応答して自動的にDPDモードに移行する。例えば、周辺回路160からスタンバイモードへの移行を表す信号がDPDコントローラ120へ提供されると、DPDコントローラ120は、スタンバイモードへの移行を表す時点から時間を計測し、スタンバイモードの継続時間が一定時間を超えるとDPDモードに移行し、DPDイネーブル信号DPDEN1、EN2をHレベルに遷移し、外部電源電圧VCCからの電力供給を遮断する。また、別の態様では、DPDコントローラ120は、ユーザーからのDPDモードへの移行のためのコマンドの入力に応答してDPDモードに移行させるようにしてもよい。
DPDモードを解除する方法は、従来のフラッシュメモリでは、DPDモードを解除するための専用のコマンドを外部から入力する必要があったが、本実施例では、そのような専用コマンドを入力することなくDPDモードを自動で解除する機能を備える。この解除機能の詳細は後述するが、DPDコントローラ120は、DPDモード中に、標準コマンドI/F回路110が標準コマンドを受け取ると、これに応答してDPDモードを解除し、DPDモードの復帰に要する時間経過後にシームレスに標準コマンドが実行される。
本実施例のDPDコントローラ120は、ハードウエアおよび/またはソフトウェアを用いて構成することができ、例えば、マイクロコンピュータ、ステートマシン、ロジック等を含むことができる。
メモリセルアレイ130は、複数のブロックを含み、各ブロック内に複数のNANDストリングを含んで構成される。NANDストリングは、基板上に2次元的に形成されるものであっても良いし、基板の主面から垂直方向に3次元的に形成されるものであってもよい。また、メモリセルは、2値データまたは多値データを記憶することが可能である。
周辺回路160、170は、例えば、標準コマンドI/F回路110で受け取られた標準コマンド等に基づきフラッシュメモリ100の動作を制御するコントローラまたはステートマシンや、データの誤り検出・訂正を行うECC回路、列選択回路等を含む。高電圧回路180は、読出し、プログラム、消去に必要な高電圧を生成するためのチャージポンプ回路等を含む。また、フラッシュメモリ100は、SPI(Serial Peripheral Interface)を搭載することができ、SPIでは、制御信号(アドレスラッチイネーブル、コマンドラッチイネーブル等)の代わりにシリアルクロック信号に同期して、入力されたコマンド、アドレス、データを識別する。
次に、本実施例に係るフラッシュメモリのDPDモードの解除方法について図4のフローを参照して説明する。標準コマンドI/F回路110に標準コマンドが入力されると(S100)、標準コマンドI/F回路110は標準コマンドをデコードし、そのデコード結果DECがDPDコントローラ120および周辺回路160へ提供される。DPDコントローラ120は、デコード結果DECを受け取ると、DPDモードであるか否かを判定する(S110)。DPDモードであると判定した場合、DPDコントローラ120は、DPDモードを解除する(S120)。すなわち、DPDコントローラ120は、DPDイネーブル信号DPDEN1、DPDEN2をHレベルからLレベルに遷移し、トランジスタP1、P2を導通状態にし、外部電源電圧VCCから電圧供給ノードINTVDD1、INTVDD2へ電力を供給させる。これにより、行デコーダ140、ページバッファ/センス回路150、周辺回路160には、電圧供給ノードINTVDD1から内部電圧VDD1が供給され、周辺回路170には、電圧供給ノードINTVDD2から内部電圧VDD2が供給される。これらの周辺回路140〜180は、図1に示すtRES期間が経過した時刻TSTで動作可能な状態に復帰する。
周辺回路140〜180の復帰が終了すると、周辺回路160は、標準コマンドI/F回路110からのデコード結果DECに基づき標準コマンドの動作を実行する(S130)。DPDモードの解除により周辺回路の復帰が行われている期間中(tRES)は、フラッシュメモリへのアクセスが禁止されるビジー期間であり、本実施例では、tRES期間の経過後にシームレスに標準コマンドが実行される。
他方、DPDコントローラ120は、標準コマンドが入力されたときにDPDモードでないと判定された場合には(S110)、DPDを解除することなく(つまり、DPDイネーブル信号DPDEN1、DPDEN2は既にLレベルにある)、周辺回路160によって標準コマンドの動作が即座に実行される(S130)。
具体的な動作例として、DPDモード中に、読出し、プログラムまたは消去コマンドが標準コマンドI/F回路110に入力されると、DPDコントローラ120は、DPDモードを解除するため、トランジスタP1、P2を導通すべくDPDイネーブル信号DPDEN1、DPDEN2をLレベルに遷移する。そして、図1に示すtRES期間中に内部回路の復帰が行われ、その後、即座に、読出し、プログラムまたは消去が実行される。
このように本実施例によれば、標準コマンドが入力されたことに応答してDPDモードを自動的に解除するようにしたので、DPDモードを解除する専用のコマンドの入力が不要となり、DPDモードの解除コマンドをサポートしていないフラッシュメモリでもDPDモードを解除することができる。さらに、スタンバイモードからDPDモードへの移行を自動的に制御するフラッシュメモリであれば(つまり、DPDモードへの移行のための専用のコマンドを必要としない)、DPDモードに関する全てのコマンドのユーザー入力なしに、DPDモードへの移行および解除を自動的に行うことが可能になる。
次に、本発明の他の実施例について説明する。上記実施例では、DPDコントローラ120は、標準コマンドの入力に応答して一律にDPDモードからの内部回路を復帰させたが、本実施例では、標準コマンドの種類に応じて復帰させる内部回路を選択する。図5に示すテーブルは、本実施の標準コマンドと、復帰させる電圧供給ノードと、復帰(リカバリ)時間の関係を示している。標準コマンドには、読出し、プログラムおよび消去の他に、ステータスリード(Status Read)やIDリードなどがある。ステータスリードは、フラッシュメモリがレディ状態か否か、書込み保護モードか否か、プログラム/消去動作中か否かを読み出すコマンドであり、IDリードは、製造メーカや製品識別を読み出すコマンドである。
DPDコントローラ120は、標準コマンドがステータスリードまたはIDリードに該当する場合には、DPDイネーブル信号DPDEN1のみをLレベルに遷移し、トランジスタP1導通させ、電圧供給ノードINTVDD1のみをリカバリする。この場合、電圧供給ノードINTVDD1だけでのリカバリで良いため、リカバリ時間を速くすることができる。他方、標準コマンドがプログラム、読出し、消去に該当する場合には、DPDコントローラ120は、DPDイネーブル信号DPDEN1、DPDEN2の双方をLレベルに遷移し、トランジスタP1、P2を導通させ、電圧供給ノードINTVDD1、INTVDD2の双方をリカバリする。この場合、リカバリ時間は標準である。
このように本実施例によれば、標準コマンドの動作内容に応じて適切なリカバリ時間でDPDモードを解除し、標準コマンドを実行させることができる。
上記実施例では、電圧供給ノードINTVDD1、INTVDD2に外部電源電圧VCCが供給される例を示したが、これは一例であり、電圧供給ノードINTVDD1、INTVDD2には、外部電源電圧VCCから直接ではなく、他の内部電圧が供給されるようにしてもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
100:フラッシュメモリ
110:標準コマンドI/F回路
120:DPDコントローラ
130:メモリセルアレイ
140:行デコーダ
150:ページバッファ/センス回路
160、170:周辺回路
180:高電圧回路
110:標準コマンドI/F回路
120:DPDコントローラ
130:メモリセルアレイ
140:行デコーダ
150:ページバッファ/センス回路
160、170:周辺回路
180:高電圧回路
Claims (10)
- フラッシュメモリの動作方法であって、
読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出するステップと、
ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除するステップと、
前記特定回路の復帰後、前記標準コマンドを実行するステップと、
を有する動作方法。 - 前記ディープパワーダウンモードが検出されなかった場合、ディープパワーダウンモードを解除することなく前記入力された標準コマンドを実行する、請求項1に記載の動作方法。
- 前記解除するステップは、前記標準コマンドの種類に応じて選択された特定回路を復帰させる、請求項1に記載の動作方法。
- 前記解除するステップは、電源電圧と前記特定回路との間に接続されたスイッチングトランジスタを導通させることを含む、請求項1に記載の動作方法。
- 前記ディープパワーダウンモードは、スタンバイモードから移行され、かつスタンバイモードの消費電力をさらに低減する、請求項1に記載の動作方法。
- メモリセルアレイと、
周辺回路と、
読出し、プログラムまたは消去を含む標準コマンドが外部から入力されたとき、前記周辺回路の1つまたは複数の特定回路への電力供給を遮断するディープパワーダウンモードか否かを検出する検出手段と、
ディープパワーダウンモードが検出された場合、前記ディープパワーダウンモードを解除する解除手段と、
前記特定回路の復帰後、前記標準コマンドを実行する実行手段とを含む、半導体記憶装置。 - 前記ディープパワーダウンモードが検出されなかった場合、前記解除手段によるディープパワーダウンモードを解除することなく前記標準コマンドを実行する、請求項6に記載の半導体記憶装置。
- 前記解除手段は、前記標準コマンドの種類に応じて選択された特定回路を復帰させる、請求項6に記載の半導体記憶装置。
- 前記解除手段は、外部電源電圧と複数の特定回路との間にそれぞれ接続された複数のスイッチングトランジスタとを含み、前記解除手段は、前記複数のトランジスタのいずれかを導通させる、請求項6に記載の半導体記憶装置。
- 前記半導体記憶装置は、フラッシュメモリである、請求項6ないし9いずれか1つに記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020035963A JP2021140840A (ja) | 2020-03-03 | 2020-03-03 | 半導体記憶装置 |
KR1020200066504A KR102300825B1 (ko) | 2020-03-03 | 2020-06-02 | 반도체 기억 장치 및 플래쉬 메모리의 동작 방법 |
JP2021167813A JP7228657B2 (ja) | 2020-03-03 | 2021-10-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020035963A JP2021140840A (ja) | 2020-03-03 | 2020-03-03 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021167813A Division JP7228657B2 (ja) | 2020-03-03 | 2021-10-13 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021140840A true JP2021140840A (ja) | 2021-09-16 |
Family
ID=77668834
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020035963A Pending JP2021140840A (ja) | 2020-03-03 | 2020-03-03 | 半導体記憶装置 |
JP2021167813A Active JP7228657B2 (ja) | 2020-03-03 | 2021-10-13 | 半導体記憶装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021167813A Active JP7228657B2 (ja) | 2020-03-03 | 2021-10-13 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP2021140840A (ja) |
KR (1) | KR102300825B1 (ja) |
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