JP6998981B2 - 半導体記憶装置 - Google Patents

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にスタンバイモードまたはディープパワーダウンモードの動作に関する。

ＮＡＮＤ型フラッシュメモリは、ページ単位で読出しやプログラムを行い、またブロック単位で消去を行うことが可能である。特許文献１に示すフラッシュメモリは、スタンバイモードとノーマル動作モードで異なる電源電圧をページバッファ／センス回路に供給することでスタンバイモードの消費電力を減少させる技術を開示している。

特開２００６－２５２７４８号公報

フラッシュメモリでは、ユーザーからのコマンドに応答して読出し、プログラム、消去等を行うアクティブモードと、ユーザーからのコマンドを受け付け可能なスタンバイモードとがある。スタンバイモードでは、消費電力が一定以下となるように内部回路の動作が制限されるが、ユーザーからコマンドが入力された場合には、それに即座に応答しなければならない。このため、スタンバイモードと言えども、ロジック回路やレジスタ等の揮発性回路にはオフリーク電流が発生し、オフリーク電流はデバイスサイズのシュリンクに伴い増加し、また内部電源電圧を使用する場合は内部電源電圧検出回路を動作させなければならず、ある程度の電力が消費されてしまう。つまり、スタンバイモードでの消費電流を削減することが難しくなっている。

スタンバイモードでの消費電力をさらに削減するため、フラッシュメモリによってはディープパワーダウンモード（以下、ＤＰＤモードという）が搭載されているものがある。ＤＰＤモードでは、スタンバイモードのための一部のアクティブな内部回路への内部供給電源をカットオフし、オフリーク電流を削減する。ＤＰＤモードは、例えば、ＤＰＤ開始コマンドにより当該モードに突入し、ＤＰＤ解除コマンドにより当該モードから復帰する。ＤＰＤモードからの復帰は、カットオフした回路を正常に動作させるために一定の時間を要するが、その代わりに、消費電力を大幅に低減できるメリットがある。

図１Ａに、ＳＰＩ機能を搭載したＮＡＮＤ型フラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号／ＣＳをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してＤＰＤＤＰＤコマンド（Ｂ９ｈ）がデータ入力端子ＤＩから入力される。フラッシュメモリは、ＤＰＤコマンドの入力から一定期間ｔＤＰが経過した時刻Ｔ_ＤＰＤで、ＤＰＤモードに移行し、特定の内部回路への内部供給電圧を遮断する。時刻Ｔ_ＤＰＤの前の期間では、スタンバイモードの電流が消費され、時刻Ｔ_ＤＰＤの後の期間では、ＤＰＤモードの電流が消費される。

また、図１Ｂに、ＤＰＤモードから復帰するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号／ＣＳをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してＤＰＳモードを解除するＤＰＤ解除コマンド（ＡＢｈ）がデータ入力端子ＤＩから入力される。フラッシュメモリは、ＤＰＤ解除コマンドの入力からｔＲＥＳの期間中にカットオフした内部回路に電力を供給し、時刻Ｔ_ＳＴで内部回路が正常な動作を行える状態に復帰する。時刻Ｔ_ＳＴの前では、ＤＰＤモードの電流が消費され、時刻Ｔ_ＳＴの後では、スタンバイモードの電流が消費される。

図２は、ＤＰＤモードをサポートするＮＡＮＤ型フラッシュメモリの内部ブロック図である。フラッシュメモリ１０は、ＤＰＤコントローラ２０、メモリセルアレイ３０、行デコーダ４０、ページバッファ／センス回路５０、周辺回路６０、高電圧回路７０等を含む。フラッシュメモリ１０には、外部電源電圧（例えば、３．３Ｖ）ＶＣＣが供給され、ＤＰＤコントローラ２０は、外部電源電圧ＶＣＣを直接用いて動作する。外部電源電圧ＶＣＣと内部回路との間には、ＰＭＯＳトランジスタＰが接続され、トランジスタＰのゲートには、ＤＰＤイネーブル信号ＤＰＤＥＮが印加される。アクティブモードおよびモードスタンバイモードのとき、ＤＰＤコントローラ１０は、ＬレベルのＤＰＤイネーブル信号ＤＰＤＥＮを生成し、トランジスタＰを導通させる。これにより、各内部回路には電圧供給ノードＩＮＴＶＤＤを介して内部電圧ＶＤＤが供給される。ＤＰＤモードのとき、ＤＰＤコントローラ１０は、ＨレベルのＤＰＤイネーブル信号ＤＰＤＥＮを生成、トランジスタＰを非導通にする。これにより、外部電源電圧ＶＣＣの供給がカットオフされ、内部回路の動作が停止される。

ＤＰＤモードを解除する場合、ユーザーは、図１に示したように、外部からＤＰＤ解除コマンド（ＡＢｈ）を入力する。ＤＰＤコントローラ１０は、ＤＰＤ解除コマンドの入力に応答して、ＤＰＤイネーブ信号ＤＰＤＥＮをＬレベルに遷移し、トランジスタＰを導通させ、外部電源電圧ＶＣＣから内部回路への電力供給を開始させる。これにより、内部回路は、期間ｔＲＥＳ後に動作可能な状態に復帰する。

このように従来のフラッシュメモリでは、ＤＰＤモードを使用するには、ユーザーは、ＤＰＤコマンドだけでなく、ＤＰＤ解除コマンドを入力しなければならず、ＤＰＤコマンド及びＤＰＤ解除コマンドをサポートしていないフラッシュメモリコントローラーではＤＰＤモードを使用することができない。さらに、ＤＰＤモードを解除して外部電源電圧ＶＣＣからの電力を電圧供給ノードＩＮＴＶＤＤへ供給するとき、内部回路の負荷容量が大きいと、電圧供給ノードＩＮＴＶＤＤが、内部回路が動作可能な電圧に到達するまでの時間ｔＲＥＳが長くなってしまうという。

本発明は、このような従来の課題を解決するものであり、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなくディープパワーダウンモードからの復帰時間を短縮することができる半導体記憶装置を提供することを目的とする。

本発明に係るフラッシュメモリの動作方法は、電力供給源から内部回路への電力供給を遮断するディープパワーダウンモードに移行するステップと、読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、前記ディープパワーダウンモードを解除するステップと、前記ディープパワーダウンモードの解除後に前記標準コマンドを実行するステップとを含み、前記解除するステップは、前記電力供給源から前記内部回路の少なくとも第１の回路部分と第２の回路部分のそれぞれに別々に電力を供給する。

ある実施態様では、前記解除するステップはさらに、前記第１の回路部分に当該第１の回路部分を動作可能にするための第１のイネーブル信号を供給し、当該第１のイネーブル信号の供給後に前記第２の回路部分に当該第２の回路部分を動作可能にするための第２のイネーブル信号を供給する。ある実施態様では、前記実行するステップは、第１の処理シーケンスにおいて前記第１の回路部分を用い、前記第１の処理シーケンス後の第２の処理シーケンスにおいて前記第２の回路部分を用いる。ある実施態様では、前記第１のイネーブル信号を供給するまでの第１の復帰時間および前記第２のイネーブル信号を供給するまでの第２の復帰時間は、前記内部回路の全体を動作可能な状態にするための復帰時間よりも短い。ある実施態様では、前記第１の回路部分の負荷容量は、前記第２の回路部分の負荷容量よりも小さい。ある実施態様では、前記第１の回路部分は、チャージポンプ回路を含み、前記第２の回路部分は、メモリセルアレイの周辺回路を含み、前記チャージポンプが昇圧した電圧を生成するために要する時間は、前記第２の復帰時間と前記第１の復帰時間の差分よりも短い。ある実施態様では、前記ディープパワーダウンモードは、スタンバイモードが一定時間継続したとき、前記スタンバイモードから移行する。

本発明に係る半導体記憶装置は、メモリセルアレイと、少なくとも第１の回路部分および第２の回路部分を含む内部回路と、電力供給源から前記第１および第２の回路部分への電力供給を遮断するディープパワーダウンモードに移行する移行手段と、読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、前記ディープパワーダウンモードを解除する解除手段と、前記ディープパワーダウンモードの解除後に前記標準コマンドを実行する実行手段とを含み、前記解除手段は、前記電力供給源から前記第１の回路部分へ電力を供給する第１の電流経路と、前記電力供給源から前記第２の回路部分へ電力を供給する第２の電流経路とを含む。

ある実施態様では、前記解除手段は、前記第１の回路部分に当該第１の回路部分を動作可能にするための第１のイネーブル信号を供給する第１の供給手段と、当該第１のイネーブル信号の供給後に前記第２の回路部分に当該第２の回路を動作可能にするための第２のイネーブル信号を供給する第２の供給手段とを含む。ある実施態様では、前記実行手段は、第１の処理シーケンスにおいて前記第１の回路部分を用い、前記第１の処理シーケンス後の第２の処理シーケンスにおいて前記第２の回路部分を用いる。ある実施態様では、前記第１のイネーブル信号を供給するまでの第１の復帰時間および第２のイネーブル信号を供給するまでの第２の復帰時間は、前記第１および第２の回路部分を動作可能な状態にするための復帰時間よりも短い。ある実施態様では、前記第１の回路部分の負荷容量は、前記第２の回路部分の負荷容量よりも小さい。ある実施態様では、前記第１の回路部分は、チャージポンプ回路を含み、前記第２の回路部分は、メモリセルアレイの周辺回路を含み、前記チャージポンプが昇圧した電圧を生成するために要する時間は、前記第２の復帰時間と前記第１の復帰時間の差分よりも短い。ある実施態様では、前記解除手段は、前記第１および第２の電流経路に第１および第２のトランジスタとを含み、前記解除手段は、前記第１および第２のトランジスタの導通または非導通を制御する。ある実施態様では、前記半導体記憶装置は、フラッシュメモリである。

本発明によれば、ディープパワーダウンモードを解除するための専用のコマンドを必要とすることなく標準コマンドの入力に応答してディープパワーダウンモードを解除することができる。さらに、ディープパワーダウンモードを解除するにあたって、電力供給源から第１の回路部分と第２の回路部分に別々に電力を供給するようにしたので、第１の回路部分と第２の回路部分に共通に電力を供給する場合と比較して、第１の回路部分または第２の回路部分を動作可能な状態にする時間を短くすることができ、結果的にディープパワーダウンモードからの復帰時間の最小化を図ることができる。

従来のフラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す図である。 従来のフラッシュメモリのＤＰＤモードを解除するときの動作波形の一例を示す図である。 従来のフラッシュメモリの内部構成を示す図である。 本発明の実施例に係るフラッシュメモリの内部構成を示す図である。 本発明の実施例に係るＤＰＤモードを解除するときの各部の動作波形を示す図である。を説明する図である。

本発明の半導体記憶装置は、特に限定をされないが、例えば、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ等において実施される。

次に、本発明の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの概略内部構成を示す図である。フラッシュメモリ１００は、標準コマンドを受け取る標準コマンドＩ／Ｆ（インターフェイス）回路１１０、ＤＰＤモードへの移行およびＤＰＤモードの解除等を制御するＤＰＤコントローラ１２０、メモリセルアレイ１３０、行デコーダ１４０、ページバッファ／センス回路１５０、周辺回路１６０、高電圧回路１７０、チャージポンプ回路１８０等の内部回路を含んで構成される。

本実施例のフラッシュメモリ１００は、複数の電力消費モードで動作可能である。アクティブモードは、消費電力の制約なしにフルスペックで標準コマンド（例えば、読出し、プログラム、消去）等の動作を実行する。スタンバイモードは、アクティブモードでないとき、決められた消費電力の要求に従い内部回路を動作させつつ標準コマンド等の入力への応答できるように動作を実行する。スタンバイモードでは、例えば、高電圧回路のチャージポンプを停止したり、内部供給電圧を低下させたりする。ＤＰＤモードは、スタンバイモードの消費電力をさらに低減するためスタンバイモード時に特定の回路への電力供給を遮断する。

標準コマンドＩ／Ｆ回路１１０およびＤＰＤコントローラ１２０は、外部電源電圧ＶＣＣ（例えば、３．３Ｖ）を直接用いて動作され、つまり、スタンバイモードおよびＤＰＤモード時に動作可能である。標準コマンドＩ／Ｆ回路１１０は、フラッシュメモリの標準動作のために予め用意された標準コマンドを外部から受け取るためのインターフェイス回路である。標準コマンドは、例えば、読出し、プログラム、消去等のためのコマンドである。標準コマンドＩ／Ｆ回路１１０は、入力された標準コマンドをデコードするためのＣＭＯＳロジックを含み、そのデコード結果ＤＥＣは、ＤＰＤコントローラ１２０および周辺回路１６０（標準コマンドの動作を制御するためのコントローラまたはステートマシン等を含む）に提供される。

ＤＰＤコントローラ１２０は、スタンバイモードからＤＰＤモードへの移行およびＤＰＤモードの解除を制御する。外部電源電圧ＶＣＣと電圧供給ノードＩＮＴＶＤＤとの間の第１の電流経路には、ＰＭＯＳトランジスタＰ１が接続され、外部電源電圧ＶＣＣと電圧供給ノードＩＮＴＶＤＤＣＰとの間の第２の電流経路には、ＰＭＯＳトランジスタＰ２が接続される。電圧供給ノードＩＮＴＶＤＤには、行デコーダ１４０、ページバッファ－／センス回路１５０、周辺回路１６０、高電圧回路１７０が接続され、電圧供給ノードＩＮＴＶＤＤＣＰには、チャージポンプ回路１８０が接続される。

トランジスタＰ１、Ｐ２のゲートには、ＤＰＤコントローラ１２０からのＤＰＤイネーブル信号ＤＰＤＥＮが共通に印加される。ＤＰＤコントローラ１２０は、アクティブモードおよびスタンバイモードのとき、ＬレベルのＤＰＤイネーブル信号ＤＰＤＥＮを生成し、トランジスタＰ１、Ｐ２を導通させ、これにより、外部電源電圧ＶＣＣから第１の電流経路を介して電圧供給ノードＩＮＴＶＤＤに電力が供給され、また第２の電流経路を介して電圧供給ノードＩＮＴＶＤＤＣＰに電力が供給される。また、ＤＰＤコントローラ１２０は、ＤＰＤモードのとき、ＤＰＤイネーブル信号ＤＰＤＥＮをＨレベルに遷移させ、第１および第２の電流経路のトランジスタＰ１、Ｐ２を非導通にし、電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰへの外部電源電圧ＶＣＣからの電力供給を遮断する。

スタンバイモードからＤＰＤモードへの移行の方法は、特に限定されないが、ある態様では、ＤＰＤコントローラ１２０は、ユーザーからのＤＰＤモードへの移行のためのコマンドの入力なしに、周辺回路１６０（フラッシュメモリの動作を制御するコントローラ等を含む）からの信号に応答して自動的にＤＰＤモードに移行する。例えば、周辺回路１６０からスタンバイモードへの移行を表す信号がＤＰＤコントローラ１２０へ提供されると、ＤＰＤコントローラ１２０は、スタンバイモードへの移行を表す時点から時間を計測し、スタンバイモードの継続時間が一定時間を超えるとＤＰＤモードに移行し、ＤＰＤイネーブル信号ＤＰＤＥＮをＨレベルに遷移し、外部電源電圧ＶＣＣからの電力供給を遮断する。また、別の態様では、ＤＰＤコントローラ１２０は、ユーザーからのＤＰＤモードへの移行のためのコマンドの入力に応答してＤＰＤモードに移行させるようにしてもよい。

ＤＰＤモードを解除する方法は、従来のフラッシュメモリでは、ＤＰＤモードを解除するための専用のコマンドを外部から入力する必要があったが、本実施例では、そのような専用コマンドを入力することなくＤＰＤモードを自動で解除する機能を備える。ＤＰＤコントローラ１２０は、ＤＰＤモード中に、標準コマンドＩ／Ｆ回路１１０が標準コマンドを入力すると、この標準コマンドの入力に応答してＤＰＤモードを解除する。入力された標準コマンドは、ＤＰＤモードからの復帰に要する時間経過後にシームレスに実行される。

ＤＰＤコントローラ１２０はさらに、ＤＰＤモードを解除したとき、すなわち外部電源電圧ＶＣＣから第１および第２の電流経路を介して電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰのそれぞれに個別に電力を供給したとき、これに引き続きチャージポンプ回路１８０をイネーブルするためのポンプイネーブル信号ＰＵＭＰＥＮおよび周辺回路１６０のコントローラに含まれるＣＰＵをイネーブルするためのＣＰＵイネーブル信号ＣＰＵＥＮをそれぞれ生成する。ポンプイネーブル信号ＰＵＭＰＥＮは、チャージポンプ回路１８０に供給され、ＣＰＵイネーブル信号ＣＰＵＥＮは、周辺回路１６０に供給される。これらの動作の詳細は後述するが、ＤＰＤコントローラ１２０は、ＤＰＤモードが解除された時点から電圧供給ノードＩＮＴＶＤＤＣＰがターゲット電圧に到達したときに、ポンプイネーブル信号ＰＵＭＰＥＮをＨレベルに遷移させ、チャージポンプ回路１８０を動作可能にし、次いで、電圧供給ノードＩＮＴＶＤＤがターゲット電圧に到達したときに、ＣＰＵイネーブル信号ＣＰＵＥＮをＨレベルに遷移させ、周辺回路１６０のコントローラを動作可能にする。

本実施例のＤＰＤコントローラ１２０は、ハードウエアおよび／またはソフトウェアを用いて構成することができ、例えば、マイクロコンピュータ、ステートマシン、ロジック等を含むことができる。

メモリセルアレイ１３０は、複数のブロックを含み、各ブロック内に複数のＮＡＮＤストリングを含んで構成される。ＮＡＮＤストリングは、基板上に２次元的に形成されるものであっても良いし、基板の主面から垂直方向に３次元的に形成されるものであってもよい。また、メモリセルは、２値データまたは多値データを記憶することが可能である。

周辺回路１６０は、例えば、標準コマンドＩ／Ｆ回路１１０で受け取られた標準コマンド等に基づきフラッシュメモリ１００の動作を制御するコントローラまたはステートマシンや、データの誤り検出・訂正を行うＥＣＣ回路、列選択回路等を含む。高電圧回路１７０は、チャージポンプ回路１８０で昇圧された電圧を受け取り、読出し、プログラム、消去動作において必要な高電圧（例えば、プログラムパルス電圧、消去パルス電圧、読出しパス電圧等）を生成する。また、フラッシュメモリ１００は、ＳＰＩ（Serial Peripheral Interface）を搭載することができ、ＳＰＩでは、制御信号（アドレスラッチイネーブル、コマンドラッチイネーブル等）の代わりにシリアルクロック信号に同期して、入力されたコマンド、アドレス、データを識別する。

次に、本実施例に係るフラッシュメモリのＤＰＤモードの解除動作について説明する。図４は、ＤＰＤモードを解除するときの各部の動作波形を示す図である。フラッシュメモリ１００がＤＰＤモードにあるとき、ＤＰＤイネーブル信号ＤＰＤＥＮはＨレベルであり、外部電源電圧ＶＣＣからの電力供給は遮断され、電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰはＧＮＤレベルである。ＤＰＤモード中、標準コマンドＩ／Ｆ回路１１０およびＤＰＤコントローラ１２０には、外部電源電圧ＶＣＣからの電力により動作可能な状態にある。

標準コマンドＩ／Ｆ回路１１０に標準コマンドが入力されると、標準コマンドＩ／Ｆ回路１１０は、標準コマンドのデコード結果ＤＥＣをＤＰＤコントローラ１２０および周辺回路１６０へ提供する。但し、この時点で周辺回路１６０は動作可能な状態にはない。

ＤＰＤコントローラ１２０は、ＤＰＤモード中に、標準コマンドＩ／Ｆコマンド１１０からデコード結果ＤＥＣを受け取ると、ＤＰＤモードを自動的に解除する。すなわち、ＤＰＤコントローラ１２０は、時刻ｔ１で、ＤＰＤイネーブル信号ＤＰＤＥＮをＨレベルからＬレベルに遷移し、トランジスタＰ１、Ｐ２を導通状態にする。これにより、電圧供給ノードＩＮＴＶＤＤには、外部電源電圧ＶＣＣから第１の電流経路を介して電力が供給され、電圧供給ノードＩＮＴＶＤＤＣＰには、外部電源電圧ＶＣＣから第２の電流経路を介して電力が供給される。つまり、電圧供給ノードＩＮＴＶＤＤと電圧供給ノードＩＮＴＶＤＣＰは、それぞれ別個に外部電源電圧ＶＣＣからの電力で充電される。

電圧供給ノードＩＮＴＶＤＤには、行デコーダ１４０、ページバッファ／センス回路１５０、周辺回路１６０および高電圧回路１７０が接続され、電圧供給ノードＩＮＴＶＤＤＣＰには、チャージポンプ回路１８０が接続される。電圧供給ノードＩＮＴＶＤＤに接続される周辺回路グループ１４０～１７０は、電圧供給ノードＩＮＴＶＤＤＣＰに接続されるチャージポンプ回路１８０と比較して、トランジスタの数、配線容量が大きいため（負荷容量が大きいため）、電圧供給ノードＩＮＴＶＤＤがターゲット電圧に立ち上がる速度は、電圧供給ノードＩＮＴＶＤＤＣＰよりも遅くなる。それ故、電圧供給ノードＩＮＴＶＤＤＣＰのターゲット電圧への充電時間は、電圧供給ノードＩＮＴＶＤＤよりも早くなり、図４に示すように、電圧供給ノードＩＮＴＶＤＤＣＰは、時刻ｔ１からｔＲＥＳＣＰ後の時刻ｔ２でターゲット電圧に到達するが、電圧供給ノードＩＮＴＶＤＤは、時刻ｔ１からｔＲＥＳＶＤＤ後の時刻ｔ３でターゲット電圧に到達する（ｔＲＥＳＣＰ＜ｔＲＥＳＶＤＤ）。なお、電圧供給ノードＩＮＴＶＤＤＣＰのターゲット電圧は、チャージポンプ回路１８０が動作可能な状態となる電圧であり、電圧供給ノードＩＮＴＶＤＤのターゲット電圧は、周辺回路１６０のＣＰＵが動作可能な状態となる電圧である。

ＤＰＤコントローラ１２０は、チャージポンプ回路１８０が動作可能な状態になる時刻ｔ２で、ポンプイネーブル信号ＰＵＭＰＥＮをＬレベルからＨレベルに遷移させる。チャージポンプ回路１８０は、ポンプイネーブル信号ＰＵＭＰＥＮに応答して時刻ｔ２でポンプ動作を開始し、時刻ｔ２からｔＰＵＭＰ後の時刻ｔ２Ａで所望のポンプ電圧ＶＷＷＰＵＭＰを生成する。本実施例では、チャージポンプ回路１８０は、電圧供給ノードＩＮＴＶＤＤＣＰがターゲット電圧に到達した後に動作可能となり、電圧供給ノードＩＮＴＶＤＤがターゲット電圧に到達するのを待つ必要がない。

また、ＤＰＤコントローラ１２０は、周辺回路１６０が動作可能な状態になる時刻ｔ３で、ＣＰＵイネーブル信号ＣＰＵＥＮをＬレベルからＨレベルに遷移させる。周辺回路１６０のコントローラ（ＣＰＵ）は、ＣＰＵイネーブル信号ＣＰＵＥＮに応答して時刻ｔ３で標準コマンドの動作を開始する。２つの電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰがターゲット電圧に到達した時刻ｔ３でＤＰＤモードからの復帰時間ｔＲＥＳが終了する。もし、ｔＰＵＭＰ＜ｔＲＥＳＶＤＤ－ｔＲＥＳＣＰの関係であれば、標準コマンドの動作を開始する時点で既にポンプ電圧ＶＷＷＰＵＭＰが生成されているため、高電圧生成回路１７０は、即座に動作に必要な高電圧をページバッファ／センス回路１５０や行デコーダ１４０等に供給することができる。仮に、ｔＰＵＭＰ＞ｔＲＥＳＶＤＤ－ｔＲＥＳＣＰの関係であったとしても、チャージポンプ回路１８０の動作を前倒ししない場合とよりは、ポンプ電圧ＶＷＷＰＵＭＰを速く供給することができる。

ＤＰＤコントローラ１２０による時間ｔ２、ｔ３の制御方法は、特に限定されないが、例えば、ＤＰＤコントローラ１２０は、内蔵したタイマーにより時刻ｔ１からの時間を計測し、ｔＲＥＳＣＰ、ｔＲＥＳＶＤＤに到達したとき、イネーブル信号ＰＵＭＰＥＮ、ＣＰＵＥＮをＨレベルに遷移させるようにしてもよい。また、他の態様では、電圧供給ノードＩＮＴＶＤＤＣＰ、ＩＮＴＶＤＤの電圧を検出する検出回路を設け、当該検出回路によりそれぞれの電圧供給ノードのターゲット電圧が検出されたとき、ＤＰＤコントローラ１２０がイネーブル信号ＰＵＭＰＥＮ、ＣＰＵＥＮをＨレベルに遷移させるようにしてもよい。

具体的な動作例として、ＤＰＤモード中に、読出し、プログラムまたは消去コマンドが標準コマンドＩ／Ｆ回路１１０に入力されると、ＤＰＤコントローラ１２０は、ＤＰＤイネーブル信号ＤＰＤＥＮをＬレベルに遷移させ、トランジスタＰ１、Ｐ２を導通させ、外部電源電圧ＶＣＣからの電力供給を開始させ、ＤＰＤモードを解除する。ＤＰＤコントローラ１２０は、電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰの電圧が復帰するまでの間、時刻ｔ１からｔＲＥＳＣＰ後の時刻ｔ２でチャージポンプ回路１８０を動作させ、時刻ｔ１からｔＲＥＳＶＤＤ後の時刻ｔ３までの間に、チャージポンプ回路１８０によるポンプ電圧ＶＷＷＰＵＭＰを生成し、時刻ｔ３で周辺回路１６０のコントローラは、コマンドの実行を開始する。コマンド実行後に、読出し、プログラムまたは消去に必要な昇圧電圧を即座に利用することができる。

このように本実施例によれば、標準コマンドが入力されたことに応答してＤＰＤモードを自動的に解除するようにしたので、ＤＰＤモードを解除する専用のコマンドの入力が不要となり、ＤＰＤモードの解除コマンドをサポートしていないフラッシュメモリでもＤＰＤモードを解除することができる。

さらに、ＤＰＤモードからシャットダウンされた内部回路を復帰させるにあたって、従来の図２に示すように内部回路の全体に接続された電圧供給ノードＩＮＴＶＤＤに電力を供給するのではなく、周辺回路グループ１４０～１７０に接続された電圧供給ノードＩＮＴＶＤＤとチャージポンプ回路１８０に接続された電圧供給ノードＩＮＴＶＤＤＣＰとに別々に分割して電力を供給し、チャージポンプ回路１８０の動作を前倒しするようにしたので、従来よりも内部回路を動作可能な状態に復帰させる時間ｔＲＥＳ（図１）を短縮させることができる。

なお、上記実施例では、ＤＰＤモードによって電力供給が遮断された内部回路を、周辺回路グループ１４０～１７０とチャージポンプ回路１８０に分けてＤＰＤモードからの復帰させる例を示したが、本発明は、必ずしもこのような態様での分割に限定されるものではない。ＤＰＤモードから復帰させる際に、動作を前倒しさせる内部回路は、必ずしもチャージポンプ回路を含む必要はなく、他の回路であってもよい。さらに内部回路から復帰させる回路を３つ以上の回路部分に分割し、それぞれを異なる電流経路を介して電力供給をするようにしてもよい。

ある態様では、ＤＰＤモードから第１の回路部分と第２の回路部分とを復帰させる場合、第１の回路部分と第２の回路部分の選択は、標準コマンドを実行するときの処理シーケンスに対応させることができる。つまり、標準コマンドを実行するときの第１の処理シーケンスが第１の回路部分を使用し、第２の処理シーケンスが第２の回路部分を使用し、第１の回路部分を第２の回路部分よりも先に動作可能な状態にする。第１の回路部分の負荷容量が第２の回路部分の負荷容量よりも小さいとき、第１の回路部分は第２の回路部分の復帰中に動作を開始し、復帰時間の短縮がより効果的に行われる。例えば、プログラム動作がプログラムベリファイとプログラムとの２つの動作を含み、プログラムベリファイが先に動作される場合、電圧供給ノードＩＮＴＶＤＤｘに接続されたベリファイに関連する回路部分だけが先にイネーブルされ、ベリファイ動作中に、プログラムに使用される回路部分に接続された電圧供給ノードＩＮＴＶＤＤｙがターゲット電圧に到達される。

また上記実施例では、標準コマンドとして読出し、プログラムおよび消去を例示したが、標準コマンドは、これら以外にも、ステータスリード（Status Read）やＩＤリードなどを含むことができる。ステータスリードは、フラッシュメモリがレディ状態か否か、書込み保護モードか否か、プログラム／消去動作中か否かを読み出すコマンドであり、ＩＤリードは、製造メーカや製品識別を読み出すコマンドである。

また上記実施例では、外部電源電圧ＶＣＣから電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰに電力を供給する例を示したが、これは一例であり、電圧供給ノードＩＮＴＶＤＤ、ＩＮＴＶＤＤＣＰには、外部電源電圧ＶＣＣから直接ではなく、他の内部電源電圧から電力が供給されるようにしてもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：標準コマンドＩ／Ｆ回路
１２０：ＤＰＤコントローラ
１３０：メモリセルアレイ
１４０：行デコーダ
１５０：ページバッファ／センス回路
１６０：周辺回路
１７０：高電圧回路
１８０：チャージポンプ回路

Claims (13)

1. フラッシュメモリの動作方法であって、
   電力供給源から内部回路への電力供給を遮断するディープパワーダウンモードに移行するステップと、
   読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、当該標準コマンドのデコード結果に応答して前記ディープパワーダウンモードを解除するステップと、
   前記ディープパワーダウンモードの解除後に前記標準コマンドを実行するステップとを含み、
   前記解除するステップは、前記電力供給源から前記内部回路の少なくとも第１の回路部分と第２の回路部分のそれぞれに別々に電力を供給し、前記解除するステップはさらに、前記第１の回路部分に当該第１の回路部分を動作可能にするための第１のイネーブル信号を供給し、当該第１のイネーブル信号の供給後に前記第２の回路部分に当該第２の回路部分を動作可能にするための第２のイネーブル信号を供給する、動作方法。
2. 前記実行するステップは、第１の処理シーケンスにおいて前記第１の回路部分を用い、前記第１の処理シーケンス後の第２の処理シーケンスにおいて前記第２の回路部分を用いる、請求項１に記載の動作方法。
3. 前記第１のイネーブル信号を供給するまでの第１の復帰時間および前記第２のイネーブル信号を供給するまでの第２の復帰時間は、前記内部回路の全体を動作可能な状態にするための復帰時間よりも短い、請求項１または２に記載の動作方法。
4. 前記第１の回路部分の負荷容量は、前記第２の回路部分の負荷容量よりも小さい、請求項１ないし３いずれか１つに記載の動作方法。
5. 前記第１の回路部分は、チャージポンプ回路を含み、前記第２の回路部分は、メモリセルアレイの周辺回路を含み、
   前記チャージポンプが昇圧した電圧を生成するために要する時間は、前記第２の復帰時間と前記第１の復帰時間の差分よりも短い、請求項３に記載の動作方法。
6. 前記ディープパワーダウンモードは、スタンバイモードが一定時間継続したとき、前記スタンバイモードから移行する、請求項１に記載の動作方法。
7. メモリセルアレイと、
   少なくとも第１の回路部分および第２の回路部分を含む内部回路と、
   電力供給源から前記第１および第２の回路部分への電力供給を遮断するディープパワーダウンモードに移行する移行手段と、
   読出し、プログラムまたは消去を含む標準コマンドが入力されたとき、当該標準コマンドのデコード結果に応答して前記ディープパワーダウンモードを解除する解除手段と、
   前記ディープパワーダウンモードの解除後に前記標準コマンドを実行する実行手段とを含み、
   前記解除手段は、前記電力供給源から前記第１の回路部分へ電力を供給する第１の電流経路と、前記電力供給源から前記第２の回路部分へ電力を供給する第２の電流経路とを含み、前記解除手段は、前記第１の回路部分に当該第１の回路部分を動作可能にするための第１のイネーブル信号を供給する第１の供給手段と、当該第１のイネーブル信号の供給後に前記第２の回路部分に当該第２の回路を動作可能にするための第２のイネーブル信号を供給する第２の供給手段とを含む、半導体記憶装置。
8. 前記実行手段は、第１の処理シーケンスにおいて前記第１の回路部分を用い、前記第１の処理シーケンス後の第２の処理シーケンスにおいて前記第２の回路部分を用いる、請求項７に記載の半導体記憶装置。
9. 前記第１のイネーブル信号を供給するまでの第１の復帰時間および第２のイネーブル信号を供給するまでの第２の復帰時間は、前記第１および第２の回路部分を動作可能な状態にするための復帰時間よりも短い、請求項７に記載の半導体記憶装置。
10. 前記第１の回路部分の負荷容量は、前記第２の回路部分の負荷容量よりも小さい、請求項７ないし９いずれか１つに記載の半導体記憶装置。
11. 前記第１の回路部分は、チャージポンプ回路を含み、前記第２の回路部分は、メモリセルアレイの周辺回路を含み、
    前記チャージポンプが昇圧した電圧を生成するために要する時間は、前記第２の復帰時間と前記第１の復帰時間の差分よりも短い、請求項９に記載の半導体記憶装置。
12. 前記解除手段は、前記第１および第２の電流経路に第１および第２のトランジスタとを含み、前記解除手段は、前記第１および第２のトランジスタの導通または非導通を制御する、請求項７に記載の半導体記憶装置。
13. 前記半導体記憶装置は、フラッシュメモリである、請求項７ないし１２いずれか１つに記載の半導体記憶装置。

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