CN105788638A - 半导体器件 - Google Patents

Abstract

本发明涉及一种半导体器件。在内部寄存器(41)中保存用来控制闪存(11)的动作的值。电源切断检测用寄存器(47)在发生电源切断时所保持的值变化，并写入存储在特定的存储器单元(36)中的数据。然后，EX?OR电路(48)比较存储在特定的存储器单元(36)中的数据和电源切断检测用寄存器(47)的值来检测电源切断。在检测到电源切断时，再次设定内部寄存器(41)的值。由此，可以防止在发生电源切断时闪存(11)进行误动作。

Description

半导体器件

本申请是申请号为201180068920.1(PCT/JP2011/055059)、申请日为2011年3月4日(进入国家阶段日为2013年9月3日)、发明名称为“防止电源骤停造成的非易失性存储器的误动作的半导体器件”的发明专利申请的分案申请。

技术领域

本发明涉及包含非易失性存储器的半导体器件，尤其涉及防止非易失性存储器因电源骤停等进行误动作的半导体器件。

背景技术

近年来，便携电话、个人电脑等的信息终端中搭载闪存等的非易失性存储器的情况越来越多，与此相伴随，搭载了非易失性存储器的微计算机、SoC(System on Chip)的开发也在进行中。

在这样的非易失性存储器尤其是闪存中，改写存储器数据时必须产生高电压，设置设定改写时的高电压电平信息的内部寄存器。另外，构成为设置保存改写对象的存储器地址信息的地址锁存电路，根据其信息选择改写对象存储器单元的字线。

在改写闪存的存储器数据时，在发生电源骤停等时，在内部寄存器中保存的高电压电平信息、地址锁存电路中保存的存储器地址信息有被破坏的可能性。

此时，由于如果在系统侧不能检测电源骤停，则不能把握闪存内部的高电压电平信息、存储器地址信息被破坏了，所以有因产生异常改写电压、向改写对象存储器单元以外的存储器单元的误写入等而破坏存储器数据的可能性。作为与此相关的技术，有下述的专利文献1～2中公开的发明。

专利文献1的目的在于提供即使在高速动作中电源骤停，也可以在短时间内复原到高速动作的微计算机。电源接通后，确认比较寄存器的值。在比较寄存器未设定成特定值时，在比较寄存器中设置特定值，同时在振荡选择寄存器和辅助寄存器中设置用来选择陶瓷振荡器的选择数据。另一方面，在比较寄存器设定成特定值的状态下电源骤停时，在振荡选择寄存器13中设置辅助寄存器的值。

专利文献2的问题是，在主存储器全部由非易失性存储器构成时，如果发生突发的电源切断，则电源再次接通时系统不能正常地再次开始动作。装置包括电源异常切断判断部和电源异常结束通知寄存器。电源异常切断判断部在装置的电源接通时参照电源异常结束通知寄存器，电源异常结束通知寄存器保存表示装置的电源被不正常地切断了的信息，处理器不是非易失性的处理器时，再次起动在装置的电源被切断之前执行的工艺，确认器件驱动。另外，电源异常结束通知寄存器保存表示装置的电源被不正常地切断了的信息，处理器是非易失性的处理器时，从工艺中断了的处理再次开始在装置的电源切断之前执行的工艺，确认器件驱动。

现有技术文献

专利文献1：日本特开平11-231965号公报

专利文献2：日本特开2010-108253号公报

发明内容

(发明要解决的问题)

像上述那样，如果在系统侧不能检测电源骤停，则存在可能因产生异常改写电压、向改写对象存储器单元以外的存储器单元的误写入等而破坏存储器数据的问题。

另一方面，专利文献1虽然利用比较寄存器检测电源骤停的发生，进行高速复原动作，但没有公开与该比较寄存器和非易失性存储器的误动作相关的内容，所以不能解决上述问题。

另外，专利文献2虽然利用电源异常结束通知寄存器判断电源是否被不正常地切断了，再次起动或再次开始工艺，但与专利文献1同样地，没有公开与该电源异常结束通知寄存器和非易失性存储器的误动作相关的内容，所以不能解决上述问题。

本发明正是为了解决上述问题而提出的，其目的在于提供在发生电源切断时防止非易失性存储器进行误动作的半导体器件。

(用来解决问题的方案)

根据本发明的一实施例，提供一种包含闪存的半导体器件。半导体器件包含：保存用来控制闪存的动作的值的内部寄存器；在发生电源切断时，所保持的值变化的电源切断检测用寄存器；以及根据上述内部寄存器中保存的值控制闪存的动作的控制逻辑电路。控制逻辑电路在通过电源切断检测用寄存器保持的值的变化检测到电源切断时，再次设定内部寄存器的值。

(发明的效果)

根据本发明的一实施例，由于控制逻辑电路在通过电源切断检测用寄存器保持的值的变化检测到电源切断时，再次设定内部寄存器的值，所以可以防止在发生电源切断时闪存进行误动作。

附图说明

图1是示出本发明的实施方式中的包含闪存的系统的一例即微计算机的构成的图。

图2是示出本发明的实施方式中的闪存11的概略构成的框图。

图3是用来说明电源切断时发生的误改写动作的图。

图4是示出本发明的第1实施方式中的闪存11的构成例的图。

图5是用来说明闪存11的擦除脉冲序列中的电源切断的检测的时序图。

图6是示出本发明的第1实施方式中的闪存11的电源切断检测动作的一例的流程图。

图7是示出内部寄存器41和电源切断检测用寄存器47的内部构成的一例的图。

图8是用来说明闪存11的擦除脉冲序列中的电源切断的检测的时序图。

图9是示出本发明的第2实施方式中的闪存11的电源切断检测动作的一例的流程图。

图10是示出本发明的第5实施方式中的闪存11的构成例的图。

图11是示出本发明的第6实施方式中的闪存11的构成例的图。

图12是示出本发明的第8实施方式中的包含闪存11的微计算机1的构成例的框图。

图13是用来说明本发明的第8实施方式中的微计算机1在数据改写动作时检测到电源切断时的动作的时序图。

图14是用来说明本发明的第8实施方式中的微计算机1在数据改写动作以外检测到电源切断时的动作的时序图。

图15是示出闪存11的存储器部35的存储器单元构成的图。

(附图标记说明)

1：微计算机；11：闪存；12：周边电路；13：振荡电路；14：分频电路；15：总线控制器；16：RAM；17：CPU；18：系统控制器；19：闪存控制器；20：输入输出端口；21：系统总线；31：I/O；32：电源；33：电源sw；34：控制逻辑电路；35：存储部；36：存储器单元；41：内部寄存器；42、43：地址锁存电路；44：电荷泵；45、46：缓冲器；47：电源切断检测用寄存器；48：EX-OR电路；51～56：反相器；57：NOR电路；58～62：P沟道MOS晶体管；63～67：N沟道MOS晶体管；71：ROM；81～84、86、87：FF；85、88：组合电路；110：存储器单元阵列；112：控制栅极线选择驱动电路；114：存储器栅极线选择驱动电路；116：源极线选择驱动电路；118：列选择电路；120：数据锁存电路

具体实施方式

图1是示出本发明的实施方式中的闪存包含的系统的一例即微计算机的构成的图。该微计算机1包含：闪存11、周边电路12、振荡电路13、分频电路14、总线控制器15、RAM(Random Access Memory)16、CPU(Central Processing Unit)17、系统控制器18、闪存控制器19和输入输出端口20。

分频电路14把从振荡电路13输出的原振荡信号分频，作为时钟信号向闪存11、周边电路12、总线控制器15、RAM16、CPU 17、闪存控制器19、输入输出端口20等供给。

闪存11具有像后述那样利用电源切断检测用寄存器检测电源切断的发生而防止误动作的功能，主要存储利用CPU 17执行的程序、系统的建立(set up)所需的数据等。

系统控制器18接收来自微计算机1的外部的指示，根据指示控制CPU 17。CPU 17根据来自系统控制器18的指示进行整个微计算机1的控制。例如，把闪存11中保存的程序加载到RAM16中，通过执行该程序，进行整个微计算机1的控制。

总线控制器15根据来自总线主控器即CPU 17的存取要求，控制对与系统总线21连接的闪存11、周边电路12、RAM16、输入输出端口20等的存取。

另外，在微计算机1上搭载DMA(Direct Memory Access)控制器时，总线控制器15还伴随着存储器间的DMA传送、存储器与周边电路12等的I/O(Input/Output)端口之间的DMA传送进行总线存取的控制。

闪存控制器19根据来自CPU 17的存取要求，控制闪存11。

周边电路12由UART(Universal AsynchronousReceiver-Transmitter，通用异步收发报机)、计时器等的功能块构成。另外，输入输出端口20控制与在微计算机1的外部设置的I/O器件之间的数据输入输出。

图2是示出本发明的实施方式中的闪存11的概略构成的框图。闪存11包含：I/O 31、电源32、电源开关(sw)33、控制逻辑电路34、和存储部(存储器阵列/解码器/检测放大器)35。

I/O 31与系统总线21连接，进行存储器地址的输入、数据的输入输出、控制信号的输入等。另外，在闪存11作为单个的半导体器件提供时，I/O 11与外部端子连接。

控制逻辑电路34具有后述的内部寄存器、地址锁存电路、电源切断检测用寄存器等，根据经由I/O 31接收的命令进行数据改写、数据读出等的控制。

例如，控制逻辑电路34在接收了数据改写命令时，根据内部寄存器中设定的高电压电平设定信息在电源32中生成数据改写时的高电压，并且控制电源sw 33向存储部35施加改写脉冲。此时，向存储部35输出地址锁存电路中保存的存储器地址，对改写对象的存储器单元的数据进行改写。

电源32具有用来生成数据改写时等的高电压的电荷泵，通过控制逻辑电路34的控制进行数据改写时的电源升压，经由电源sw 33向存储部35施加改写脉冲。

存储部35由存储器阵列、解码器、检测放大器等构成，在数据改写时，通过由解码器对从地址锁存电路输出的地址进行解码而选择改写对象的存储器单元。然后，根据经由电源sw 33施加的改写脉冲向改写对象的存储器单元写入数据。

另外，存储部35在数据读出时，通过由解码器对从地址锁存电路输出的地址进行解码而选择读出对象的存储器单元。然后，通过放大由检测放大器选择的存储器单元中存储的数据来读出数据。

图3是用来说明电源切断时发生的误改写动作的图。闪存11包含：设定用来控制闪存11的动作的值的内部寄存器41、地址锁存电路42和43、写入动作时向存储器单元供给写入电压的电荷泵44、缓冲器45和46、以及存储部35。

在闪存11的数据改写时，电荷泵44根据内部寄存器41中保存的高电压电平设定信息进行电源升压，向缓冲器45和46供给。

地址锁存电路42和43，保存经由I/O 31从外部输入的地址，向缓冲器45和46输出。缓冲器45和46输出与电荷泵44的升压对应的电压，选择改写对象的存储器单元。另外，地址锁存电路和缓冲器的个数与地址的个数对应。

在此，在发生骤停、紧急电源切断，内部寄存器41中保存的数据、地址锁存电路42和43中保存的地址信息被破坏了时，有用与预先设定的高电压电平设定信息不同的电压进行改写，或者选择与改写对象的存储器单元不同的存储器单元的可能性。

(第1实施方式)

图4是示出本发明的第1实施方式中的闪存11的构成例的图。闪存11包含：设定用来控制闪存11的动作的值的内部寄存器41、地址锁存电路42和43、电荷泵44、缓冲器45和46、电源切断检测用寄存器47、EX-OR(异或)电路48以及存储部35。另外，对具有与图3所示的闪存相同的构成和功能的部分，赋予相同的附图标记。

在微计算机1的初始设定时，读出存储部35的特定的存储器单元36的数据，设定在电源切断检测用寄存器47中。该电源切断检测用寄存器47构成为，像后述那样，在发生电源切断时，与内部寄存器41、地址锁存电路42或43等相比，所保持的值更容易变化。即，构成为针对骤停、电源切断的所保持的值的变化灵敏度变得敏感。通过这样构成，在发生电源切断时电源切断检测用寄存器47的值与非易失性的存储器单元36的值不一致，EX-OR电路48的输出即ERROR信号从低电平(以下，简称L电平。)变成高电平(以下，简称H电平。)。

控制逻辑电路34在数据改写序列中包含的PP(PRG脉冲序列)和EP(ERS脉冲序列)的前后确认ERROR信号，在检测到电源切断时，向外部例如CPU 17输出电源切断检测错误标记。

图15是示出闪存11的存储器部35的存储器单元构成的图。在存储器单元阵列110中，存储器单元MC配列成行列状。该存储器单元MC包含选择晶体管ST和存储器单元晶体管MT。在图15中，存储器单元晶体管MT的电荷蓄积膜用粗线表示。

与存储器单元MC的各行对应地设置存储器栅极线MG0-MGn和控制栅极线CG0-CGn。存储器栅极线MG0-MGn与对应的行的存储器单元晶体管MT的栅极(存储器单元栅极电极)连接。控制栅极线CG0-CGn分别与对应的行的存储器单元MC的选择晶体管ST的栅极(控制栅极电极)连接。

与存储器单元列对应地配设位线BL0-BLm。以被相邻列的存储器单元MC共有的方式配设源极线SL0-SLk。在此，k＝m/2。位线BL0-BLm分别与对应的列的存储器单元的选择晶体管的第1导通节点(杂质区)连接。源极线SL0-SLk与对应的列的存储器单元MC的存储器单元晶体管MT的第2导通节点(杂质区)连接的。

在图15中，以源极线被相邻列的存储器单元共有的方式示出。但是，也可以与存储器单元的各列对应地配设局部源极线，对每规定数目的存储器单元列使局部源极线与共用源极线连接。配置该源极线时，以共用源极线为单位进行数据的写入。

控制栅极线选择驱动电路112包含与控制栅极线CG0-CGn分别对应地设置的控制栅极线驱动CDR0-CDRn。这些控制栅极线驱动CDR0-CDRn根据来自控制栅极线选择驱动电路112中包含的未图示的解码电路的行指定信号(解码信号)向对应的控制栅极线传送选择/非选择电压。控制栅极线驱动CDR0-CDRn接收控制栅极线电压Vcg作为动作电源电压。

存储器栅极线选择驱动电路114包含与存储器栅极线MG0-MGn分别对应地设置的存储器栅极线驱动器MDR0-MDRn。存储器栅极线选择驱动电路114也根据来自未图示的解码电路的行指定信号(解码信号)向对应的存储器栅极线传送选择NOR选择电压电平的存储器栅极线电压Vmg。

源极线选择驱动电路116包含：根据未图示的移位时钟信号进行移位动作的移位寄存器电路SFR、和与源极线SL0-SLk分别对应地设置的源极线驱动器SDR0-SDRk。该移位寄存器电路SFR在数据写入时，根据未图示的移位时钟信号，依次把其输出向选择状态驱动。源极线驱动器SDR0-SDRk分别根据来自移位寄存器电路SFR的对应的输出节点的输出信号，依次把对应的源极线SL0-SLk向选择状态驱动。

列选择电路118包含与位线BL0-BLm分别对应地设置的列选择栅极CGY0-CGYm。这些列选择栅极CGY0-CGYm分别根据来自未图示的列解码器(包含于列选择电路118中)的列选择信号Y0-Ym导通，在导通时，使对应的位线BL(BL0-BLm)与内部数据线IOL结合。

数据锁存电路120包含与位线BL0-BLm分别对应地设置的数据锁存器DL0-DLm。这些数据锁存器DL0-DLm在数据写入时，锁存向对应的位线传送的数据。根据这些锁存数据，锁存器DL0-DLm把位线电压Vd作为动作电源电压接收，在写入时，向对应的位线传送写入电压或写入阻止电压。

图5是用来说明闪存11的数据改写序列中包含的EP(ERS脉冲序列)中的电源切断的检测的时序图。例如，在图15所示的存储器单元构成中，擦除与存储器栅极线MG0和源极线SL0～SL3连接的存储器单元时，存储器栅极线驱动器MDR0使存储器栅极MG0成为L电平，源极线驱动器SDR0～SDR3使源极线SL0～SL3依次成为H电平。

像图5所示的那样，在使存储器栅极MG0成为L电平、使源极线SL0～SL3依次成为H电平的EP(ERS脉冲序列)的前后，即，在定时T1和T2中，进行电源切断检测错误判断，即，电源切断检测用寄存器47的值与存储器单元36的值的比较。更具体地，可以控制存储器单元36的值的读出定时、EX-OR电路48的激活定时。然后，控制逻辑电路34确认ERROR信号，在该值为“1”时，向CPU 17输出电源切断检测错误标记。

CPU 17检测从闪存11输出的电源切断检测错误标记是否被激活，检测电源切断的发生，在例如CPU 17具有的电源切断寄存器中保存错误标记值。

图6是示出本发明的第1实施方式中的闪存11的电源切断检测动作的一例的流程图。首先，如果对微计算机1接通电源(S1)，进行系统的重置(S2)，则控制逻辑电路34，读出存储部35的存储器单元36的值，把该值设定在电源切断检测用寄存器47中(S3)。

然后，控制逻辑电路34判断电源切断检测错误标记是否被激活(S4)。如果电源切断检测错误标记被激活(S4，“是”)，则处理进行到步骤S12。

另外，电源切断检测错误标记未被激活时(S4，“否”)，如果从CPU17发出改写命令(S5)，则控制逻辑电路34控制电源32，开始改写电源升压(S6)。

然后，控制逻辑电路34再度判断电源切断检测错误标记是否被激活(S7)。如果电源切断检测错误标记被激活(S7，“是”)，则处理进行到步骤S12。

另外，电源切断检测错误标记未被激活时(S7，“否”)，控制逻辑电路34对改写对象的存储器单元施加改写脉冲，进行数据改写(S8)。

然后，控制逻辑电路34再度判断电源切断检测错误标记是否被激活(S9)。如果电源切断检测错误标记被激活(S9，“是”)，则处理进行到步骤S12。

另外，电源切断检测错误标记未被激活时(S9，“否”)，控制逻辑电路34进行验证动作(S10)，数据改写动作结束(S11)。

另外，电源切断检测错误标记被激活时，控制逻辑电路34停止数据改写动作(S12)，判断是否再次执行数据改写动作(S13)。例如，在闪存11中设置设定是否再次执行的再次执行设定寄存器，在初始设定时CPU 17在该寄存器中设定是否进行再次执行。

另外，CPU 17从闪存11接收了电源切断检测错误标记时，也可以通过向闪存11再次发出改写命令，再次执行数据改写动作。

在不再次执行数据改写动作时，(S13，“否”)，进行异常结束(S15)。另外，再次执行数据改写动作时(S13，“是”)，在再度进行闪存11的重置时，(S14，“是”)，重复进行步骤S2以后的处理。另外，在不再度进行闪存11的重置时(S14，“否”)，重复进行步骤S3以后的处理。

图7是示出图4所示的内部寄存器41和电源切断检测用寄存器47的内部构成的一例的图。这些寄存器包含：反相器51～56、NOR电路57、P沟道MOS(Metal Oxide Semiconductor)晶体管58～62、N沟道MOS晶体管63～67。图中所示的CLK信号是用来确定向该寄存器中取入数据的定时的信号。

例如，在该寄存器中设定“1”时，首先，使DATA为H电平，CLK为H电平。另外，接收用来重置寄存器的重置信号的RB为H电平。此时，P沟道MOS晶体管58和N沟道MOS晶体管63为接通，向P沟道MOS晶体管59(以下，PB59也称为。)和N沟道MOS晶体管64(以下，NB64也称为。)的栅极赋予DATA的值。

此时，由于PB59为截止，NB64为接通，所以QB节点为L电平，向反相器52的输出即Q输出H电平。另外，P沟道MOS晶体管61(以下，也称为PA61。)为接通，N沟道MOS晶体管67(以下，也称为NA67。)为截止。

然后，如果CLK成为L电平，则由于P沟道MOS晶体管58和N沟道MOS晶体管63为截止，P沟道MOS晶体管62为接通，所以向PB59和NB64的栅极赋予的H电平被维持。其结果，向Q输出的H电平被维持。

像上述那样，电源切断检测用寄存器47必须构成为，在发生电源切断时，与内部寄存器41、地址锁存电路42或43等相比，所保持的值更容易变化。于是，例如，在用图7所示的电路构成电源切断检测用寄存器时，使PB59和NA67的栅极宽度增加而提高驱动能力，使PA61和NB64的栅极宽度减小而降低驱动能力。

如果这样地构成寄存器，则在电源切断检测用寄存器47保持“1”的状态下，发生电源切断，电源电压为中间电平，在PB59和NB64同时接通时，由于PB59的驱动能力比NB64的驱动能力大，所以QB节点为H电平。其结果，反相器52的输出即Q变成L电平。

同样地，在PA61和NA67同时接通时也是，由于NA67的驱动能力比PA61的驱动能力大，所以PB59和NB64的栅极为L电平。其结果，QB节点的H电平被维持，反相器52的输出即Q的L电平被维持。

另外，在构成电源切断检测用寄存器时，也可以使PB59和NA67的栅极宽度减小而降低驱动能力，使PA61和NB64的栅极宽度增加而提高驱动能力。

如果这样地构成寄存器，则在电源切断检测用寄存器47保持“0”的状态下，发生电源切断，电源电压为中间电平，在PB59和NB64同时接通时，由于PB59的驱动能力比NB64的驱动能力小，所以QB节点为L电平。其结果，反相器52的输出即Q变成H电平。

同样地，在PA61和NA67同时接通时也是，由于NA67的驱动能力比PA61的驱动能力小，所以PB59和NB64的栅极为H电平。其结果，QB节点的L电平被维持，反相器52的输出即Q的H电平被维持。

这样一来，通过平衡电源切断检测用寄存器47的晶体管尺寸，尤其是栅极宽度，可以构成VDDmin电平提高了的(Vth高的)寄存器，可以构成电源切断比内部寄存器41、地址锁存电路42或43更敏感的寄存器。

另外，也可以通过向QB节点附加在与在电源切断检测用寄存器47中设定的数据不同的电平时为有效的负载电容来构成电源切断检测用寄存器。例如，使负载电容的一个端子与QB节点连接，另一个端子与VDD或GND连接。由此，如果在电源切断检测用寄存器47保持“1”的状态下发生电源切断，则电源切断检测用寄存器47的值容易变成“0”。相反，如果在电源切断检测用寄存器47保持“0”的状态下发生电源切断，则电源切断检测用寄存器47的值容易变成“1”。

另外，也可以用闪存11内部的高电压控制电路、泵电路等使用的Vth高的厚膜晶体管等作为电源切断检测用寄存器47的晶体管，尤其是构成锁存器的部分的晶体管，构成电源切断检测用寄存器。

另外，高电压产生电路，由于使用VDD电源以外的VCC电源的电路也多，所以也可以设置与VCC电源对应的电源切断检测用寄存器，检测VCC的电源切断的发生。

像以上说明的那样，根据本实施方式中的半导体器件，由于设置电源切断检测用寄存器47，在检测到电源切断时停止或再次执行数据改写动作，所以可以防止异常改写电压的产生、向改写对象存储器单元以外的存储器单元的误写入等，可以避免干扰动作。

另外，即使在发生在系统侧不能检测的局部的电源切断时，闪存11也可以检测电源切断，自主地进行数据改写动作的停止或再次执行。

另外，由于在闪存11检测到电源切断时，向CPU 17输出电源切断检测错误标记，所以在CPU 17侧也可以识别电源切断的发生、数据改写动作的停止等，可以通过再度发出相同的命令来进行所希望的改写动作。

(第2实施方式)

本发明的第1实施方式中的闪存，在数据改写序列中包含的PP和EP的前后确认ERROR信号，检测电源切断。第2实施方式中的闪存一直确认ERROR信号，检测电源切断。

本发明的第2实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等，与在第1实施方式中说明过的相同。因此，重复的构成和功能的详细说明不再重复。

图8是用来说明闪存11的擦除脉冲序列中的电源切断的检测的时序图。像图8所示的那样，在使存储器栅极MG0为L电平、使源极线SL0～SL3依次为H电平的擦除脉冲序列的全部的定时，进行存储器单元36的值的读出。然后，控制逻辑电路34确认ERROR信号，在该值为“1”时，向CPU 17输出电源切断检测错误标记。

图9是示出本发明的第2实施方式中的闪存11的电源切断检测动作的一例的流程图。首先，如果对微计算机1接通电源(S21)，进行系统的重置(S22)，则控制逻辑电路34读出存储部35的存储器单元36的值，把该值设定在电源切断检测用寄存器47中(S23)。

然后，控制逻辑电路34判断在读取待机状态中电源切断检测错误标记是否被激活(S24)。如果电源切断检测错误标记被激活(S24，“是”)，则处理进行到步骤S34处理。

另外，电源切断检测错误标记未被激活时(S24，“否”)，如果从CPU 17发出改写命令(S25)，则控制逻辑电路34控制电源32，开始改写电源升压(S26)。

然后，控制逻辑电路34对改写对象的存储器单元施加改写脉冲，进行数据改写(S27)。然后，控制逻辑电路34进行验证动作(S28)，数据改写动作结束(S29)。

然后，控制逻辑电路34在读取待机状态中判断电源切断检测错误标记是否被激活(S30)。如果电源切断检测错误标记被激活(S30，“是”)，则处理进行到步骤S34。另外，电源切断检测错误标记未被激活时(S30，“否”)，处理进行到步骤S24。

控制逻辑电路34，在步骤S25～S29中，一直判断电源切断检测错误标记是否被激活。电源切断检测错误标记被激活时，控制逻辑电路34，停止数据改写动作(S31)，判断是否再次执行数据改写动作(S32)。

在不再次执行数据改写动作时(S32，“否”)，进行异常结束(S33)。另外，再次执行数据改写动作时(S32，“是”)，在再度进行闪存11的重置时(S34，“是”)，重复进行步骤S22以后的处理。另外，在不再度进行闪存11的重置时(S34，“否”)，重复进行步骤S23以后的处理。

像以上说明的那样，根据本实施方式中的闪存11，由于一直判断电源切断检测错误标记是否被激活而检测电源切断，所以除了在第1实施方式中说明过的效果以外，即使在施加改写脉冲的期间发生电源切断时也可以停止数据改写动作。

另外，由于在CPU 1接收了电源切断检测错误标记时，重置系统，把内部寄存器41的值初始化，所以可以防止内部寄存器41存储的值被破坏而使闪存11进行误动作。

(第3实施方式)

本发明的第3实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等，与在第1实施方式中说明过的相同。因此，重复的构成和功能的详细说明不再重复。

本发明的第3实施方式中的闪存11，在从CPU 17接收了电源切断检测命令时，控制逻辑电路34把电源切断检测用寄存器47的值与存储器单元36的值进行比较，进行电源切断发生的检测。

像以上说明的那样，根据本实施方式中的闪存11，由于在从CPU 17接收了电源切断检测命令时，进行电源切断发生的检测，所以可以确定要不要在系统侧设定电源切断检测定时，确定要不要确认电源切断检测，提高电源切断检测确认的自由度。

另外，在数据改写动作中，通过由CPU 17以适当的序列发出电源切断检测命令，进行电源切断检测，可以执行适当的改写流程。

(第4实施方式)

本发明的第4实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等，与在第1实施方式中说明过的相同。因此，重复的构成和功能的详细说明不再重复。

在第1～第3实施方式中，在微计算机1的初始设定时，读出存储部35的特定的存储器单元36的数据，设定在电源切断检测用寄存器47中。本发明的第4实施方式中的闪存11，在接通电源进行重置时自动地向电源切断检测用寄存器47传送存储器单元36的数据，把电源切断检测用寄存器47的值和存储器单元36的值进行比较。

像以上说明的那样，根据本实施方式中的闪存11，由于在重置时自动地向电源切断检测用寄存器47传送存储器单元36的值，所以无需存储器单元36的读出、向电源切断检测用寄存器47的写入，可以简化动作。

(第5实施方式)

本发明的第5实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等与在第1实施方式中说明过的相同，只有在闪存11内设置ROM(Read Only Memory)，读出ROM的特定地址的数据，设定在电源切断检测用寄存器47中这一点不同。因此，重复的构成和功能的详细说明不再重复。

图10是示出本发明的第5实施方式中的闪存11的构成例的图。闪存11包含：电源切断检测用寄存器47、EX-OR电路48和ROM71。另外，对具有与图4所示的闪存相同的构成和功能的部分，赋予相同的附图标记。

在微计算机1的初始设定时，读出ROM71的特定地址的数据72，设定在电源切断检测用寄存器47中。然后，在发生电源切断时电源切断检测用寄存器47的值与ROM71的特定地址的数据72不一致，EX-OR电路48的输出即ERROR信号从L电平变成H电平。

像以上说明的那样，根据本实施方式中的闪存11，由于读出ROM71的特定地址的数据72，设定在电源切断检测用寄存器47中，所以可以实现与在第1实施方式中说明过的效果相同的效果。

(第6实施方式)

本发明的第6实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等与在第1实施方式中说明过的相同，只有闪存11内的检测电源切断的部分的构成不同。因此，重复的构成和功能的详细说明不再重复。

图11是示出本发明的第6实施方式中的闪存11的构成例的图。闪存11包含：设定用来控制闪存11的动作的值的内部寄存器41、地址锁存电路42和43、电荷泵44、缓冲器45和46、电源切断检测用寄存器47、EX-OR电路48、以及存储部35。另外，对具有与图4所示的闪存相同的构成和功能的部分，赋予相同的附图标记。

EX-OR电路48的一个端子与电源VDD连接，另一个端子与电源切断检测用寄存器47的输出连接。然后，在电源切断检测用寄存器47中设定“1”。

另外，也可以是，EX-OR电路48的一个端子与VSS(GND)连接，另一个端子与电源切断检测用寄存器47的输出连接，电源切断检测用寄存器47中设定“0”。

像以上说明的那样，根据本实施方式中的闪存11，由于EX-OR电路48的一个端子与VDD或VSS连接，另一个端子与电源切断检测用寄存器47的输出连接，所以无须从存储部35的特定的存储器单元读出数据而与电源切断检测用寄存器47的输出相比，可以简化动作。

(第7实施方式)

本发明的第7实施方式中的微计算机1的构成、闪存11的构成、电源切断检测用寄存器47的构成等与在第1实施方式中说明过的相同，只有在闪存11内设置有多个电源切断检测用寄存器47这一点不同。因此，重复的构成和功能的详细说明不再重复。

多个电源切断检测用寄存器47分散配置，将设定“0”的与设定“1”的混合在一起。然后，与在第1～第6实施方式中说明的同样地，各个电源切断检测用寄存器47比较存储部35的特定的存储器单元36的值和ROM71的特定地址的值72，检测电源切断。

像以上说明的那样，根据本实施方式中的闪存11，由于设置多个电源切断检测用寄存器47，使设定“0”的与设定“1”的混合在一起，所以发生电源切断时，可以检测设定了“0”的电源切断检测用寄存器的值变成“1”和设定了“1”的电源切断检测用寄存器的值变换成“0”这两种情况，而且可以提高电源切断检测的精度。

另外，由于多个电源切断检测用寄存器47分散配置，所以闪存11内的局部的电源切断的检测也容易进行。

(第8实施方式)

图12是示出本发明的第8实施方式中的包含闪存11的微计算机1的构成例的框图。对具有与第1实施方式中的微计算机1和闪存11相同的构成和功能的部分，赋予相同的附图标记。

在闪存11中追加用来保持从EX-OR电路48输出的ERROR信号的触发器(以下，简称FF。)81。该FF81(ERR标记寄存器81)向电荷泵44和CPU 17输出电源切断检测错误标记。

在CPU 17中追加FF82～84和组合电路85。CPU 17在从闪存11接收了电源切断检测错误标记时，在电源切断寄存器82中设定错误标记值。

另外，组合电路85和FF84是在电源切断寄存器82中保存错误标记值时，生成用来重置系统的RST信号的电路。CPU 17向闪存11、周边电路12、总线控制器15、闪存控制器19输出该RST信号。

另外，FF83从闪存控制器19接收并保持表示通过电源切断检测而使数据改写动作中止了的信息。

在闪存控制器19中追加FF86～87和组合电路88。闪存控制器19在从闪存11接收了电源切断检测错误标记时，在寄存器86中设定错误标记值。

另外，组合电路88和FF87在寄存器86中保存了错误标记值时，生成表示通过电源切断检测而使数据改写动作中止了的信息，向闪存11和CPU 17输出。

图13是用来说明本发明的第8实施方式中的微计算机1在进行数据改写动作时检测到电源切断时的动作的时序图。首先，在T1，CPU 17向闪存11发出改写命令。

在T2，使FRDY(flash ready)信号成为L电平，开始闪存11的数据改写动作。此时，PE控制信号被激活，开始利用电荷泵44生成高电压。

在T3，使MG0信号成为H电平，SL0～SL3依次成为H电平，进行数据改写。在T4也同样地，使MG0信号成为H电平，SL0～SL3依次成为H电平，进行数据改写。

在T5，如果在数据改写动作的中途检测到电源切断，则闪存11在ERR标记寄存器81中设定错误标记值“1”。此时，电荷泵44开始高电压的放电，从闪存控制器19实施PE控制信号的非激活。

然后，在T6，CPU 17在电源切断寄存器(状态寄存器)82中设定错误标记值。在T7，CPU 17生成RST信号，向闪存11、周边电路12、总线控制器15、闪存控制器19输出。

此时，闪存11进行内部寄存器41等的再次设定。另外，FRDY信号为H电平。在T8，闪存11把ERR标记寄存器81的值清零，准备新的电源切断的检测。

图14是用来说明本发明的第8实施方式中的微计算机1在数据改写动作以外检测到电源切断时的动作的时序图。首先，在T1，微计算机1的电源接通。

在T2，如果检测到电源切断，则闪存11在ERR标记寄存器81中设定错误标记值“1”。然后，在T3，CPU 17在电源切断寄存器(状态寄存器)82中设定错误标记值。此时，FRDY信号为L电平。

在T4，CPU 17生成RST信号，向闪存11、周边电路12、总线控制器15、闪存控制器19输出。此时，闪存11进行内部寄存器41等的再次设定。另外，FRDY信号为H电平。然后，在T5，闪存11把ERR标记寄存器81的值清零，准备新的电源切断的检测。

像以上说明的那样，根据本实施方式中的微计算机1，由于在CPU17从闪存11接收了电源切断检测错误标记时，生成RST信号，自动地重置系统，所以可以实现与在第1实施方式中说明过的效果相同的效果。

此次公开的实施方式都是例示，不应理解为限制。本发明的范围不由上述的说明而是由权利要求书表示，应当涵盖与权利要求书均等的含义和范围内的所有变更。

Claims (11)

1.一种包含非易失性存储器(11)的半导体器件，其特征在于，包含：

保存用来控制上述非易失性存储器(11)的动作的值的内部寄存器(41)；

在发生电源切断时所保持的值变化的电源切断检测用寄存器(47)；以及

根据保存在上述内部寄存器(41)中的值控制上述非易失性存储器(11)的动作的控制部件(34)，

在通过上述电源切断检测用寄存器(47)保持的值的变化检测到电源切断时，上述控制部件(34)再次设定上述内部寄存器(41)的值，

上述电源切断检测用寄存器(47)由与上述内部寄存器(41)相比在电源切断发生时所保持的值更容易变化的锁存电路构成。

2.如权利要求1所述的半导体器件，其特征在于：

在通过上述电源切断检测用寄存器(47)保持的值的变化检测到电源切断时，上述控制部件(34)向外部通知电源切断的发生，根据来自外部的重置指示再次设定上述内部寄存器(41)的值。

3.如权利要求1所述的半导体器件，其特征在于：

上述控制部件(34)将存储在上述非易失性存储器(11)的特定的存储器单元(36)中的数据设定到上述电源切断检测用寄存器(47)中，比较存储在上述特定的存储器单元(36)中的数据和存储在上述电源切断检测用寄存器(47)中的值来检测电源切断。

4.如权利要求1所述的半导体器件，其特征在于：

上述半导体器件还包含第二非易失性存储器(71)；

上述控制部件(34)将存储在上述第二非易失性存储器(71)的特定地址中的数据设定到上述电源切断检测用寄存器(47)中，比较存储在上述特定地址中的数据和存储在上述电源切断检测用寄存器(47)中的值来检测电源切断。

5.如权利要求1所述的半导体器件，其特征在于：

上述半导体器件还包含：保存用来选择上述非易失性存储器(11)的存储器单元的地址的地址锁存电路(42，43)；

上述电源切断检测用寄存器(47)由与上述地址锁存电路(42，43)相比在电源切断发生时所保持的值更容易变化的锁存电路构成。

6.如权利要求1所述的半导体器件，其特征在于：

上述电源切断检测用寄存器(47)构成为：包含多个P沟道MOS晶体管(59，61)和N沟道MOS晶体管(64，67)，通过使特定的P沟道MOS晶体管和N沟道MOS晶体管的栅极宽度比其它P沟道MOS晶体管和N沟道MOS晶体管大来提高驱动能力，从而在电源切断发生时所保持的值容易变化。

7.一种包含非易失性存储器(11)的半导体器件，其特征在于，包含：

保存用来控制上述非易失性存储器(11)的动作的值的内部寄存器(41)；

在发生电源切断时所保持的值变化的电源切断检测用寄存器(47)；以及

根据保存在上述内部寄存器(41)中的值控制上述非易失性存储器(11)的动作的控制部件(34)，

在进行上述非易失性存储器(11)的数据改写动作时，在通过上述电源切断检测用寄存器(47)所保持的值的变化检测到电源切断时，上述控制部件(34)停止上述数据改写动作，

上述电源切断检测用寄存器(47)由与上述内部寄存器(41)相比在电源切断发生时所保持的值更容易变化的锁存电路构成。

8.如权利要求7所述的半导体器件，其特征在于：

在停止上述数据改写动作之后，上述控制部件(34)再次设定上述内部寄存器(41)的值而再次执行数据改写动作。

9.一种包含处理器(17)和非易失性存储器(11)的半导体器件，其特征在于，包含：

保存用来控制上述非易失性存储器(11)的动作的值的内部寄存器(41)；

在发生电源切断时所保持的值变化的电源切断检测用寄存器(47)；以及

根据保存在上述内部寄存器(41)中的值控制上述非易失性存储器(11)的动作的控制部件(34)，且

在进行上述非易失性存储器(11)的数据改写动作时，在通过上述电源切断检测用寄存器(47)所保持的值的变化检测到电源切断时，上述控制部件(34)停止上述数据改写动作，向上述处理器(17)通知电源切断的发生，

上述电源切断检测用寄存器(47)由与上述内部寄存器(41)相比在电源切断发生时所保持的值更容易变化的锁存电路构成。

10.如权利要求9所述的半导体器件，其特征在于：

在从上述控制部件(34)接收到电源切断发生的通知时，上述处理器(17)向上述控制部件(34)再次发出改写命令而进行数据改写。

11.如权利要求9所述的半导体器件，其特征在于：

上述处理器(17)向上述控制部件(34)发出电源切断检测命令；

在从上述处理器(17)接收了电源切断检测命令时，上述控制部件(34)通过上述电源切断检测用寄存器(47)所保持的值的变化来检测电源切断。