JP2004303416A - 不揮発性記憶装置、マイクロコンピュータ、不揮発性半導体記憶装置及びデータプロセッサ - Google Patents
不揮発性記憶装置、マイクロコンピュータ、不揮発性半導体記憶装置及びデータプロセッサ Download PDFInfo
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Abstract
【課題】 特別な工程を要さず、アクセスタイムの増加がなく面積の増加が小さい、不揮発性記憶素子の欠陥救済技術を提供する。
【解決手段】 冗長用のメモリセルMC−R、該メモリセルMC−Rによって代替すべきメモリセルMCを指定する救済情報格納用のメモリセルMC−Cを備える。救済情報の書込みに際してメモリセルMC−Cの選択は救済ビット選択回路RSELが行う。書込まれた救済情報はリセット信号MD2の指示によって救済情報ラッチCLATに初期ロードされる。通常の書込み・読出しに際してアドレス比較回路ACMPは救済情報と外部から供給されるアドレス情報を比較し、一致する場合には冗長用のメモリセルMC−Rを選択させる。
【選択図】 図1
Description
〔1〕フラッシュメモリの情報記憶原理
〔2〕予備データ線を持つフラッシュメモリ
〔3〕予備ワード線を持つフラッシュメモリ
〔4〕マイクロコンピュータ
〔5〕オンボード状態での欠陥救済手順、に従って説明する。
図10にはフラッシュメモリの原理が示される。同図(A)に例示的に示されたメモリセルは、2層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。同図において、1はP型シリコン基板、2は上記シリコン基板1に形成されたP型半導体領域、3,4はN型半導体領域である。5はトンネル絶縁膜としての薄い酸化膜6(例えば厚さ10nm)を介して上記P型シリコン基板1上に形成されたフローティングゲート、7は酸化膜8を介して上記フローティングゲート5上に形成されたコントロールゲートである。ソースは4によって構成され、ドレインは3,2によって構成される。このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ(以下メモリセルトランジスタとも記す)がNチャンネル型の場合について述べる。
図1には本発明の一実施例に係るフラッシュメモリFMRYの一例回路図が示される。同図に示されるフラッシュメモリFMRYは、8ビットのデータ入出力端子D0〜D7を有し、各データ入出力端子毎にメモリアレイARY0〜ARY7を備える。各メモリアレイARY0〜ARY7は同じ様に構成され、それらによって一つのメモリセルアレイを成す。
図5には本発明の別の実施例として予備ワード線を持つフラッシュメモリFMRYが示される。図1との相違点は、予備データ線DL−Rの代わりに一行分の予備ワードWL−R線を備え、それに伴ってY選択スイッチYS−Rが廃止され、それらの変更点に対応する機能が救済ビット選択回路RSEL及びアドレス比較回路ACMPに与えられたことである。その他の構成は図1で説明したのと同じである。図1と同一機能を有する回路ブロック及び回路記号には同一符合を付してその詳細な説明を省略する。図1との相違点を以下に詳述する。
図7には上記フラッシュメモリFMRYを内蔵した本発明の一実施例に係るシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ10は、フラッシュメモリFMRY、CPU12、DMAC13、バスコントローラ(BSC)14、ROM15、RAM16、タイマ17、シリアルコミュニケーションインタフェース(SCI)18、第1乃至第9入出力ポートIOP1〜IOP9、クロック発振器(CPG)19の機能ブロック乃至はモジュールから構成され、公知の半導体製造技術により1つの半導体基板上に半導体集積回路として形成される。
図8にはオンボード状態での欠陥救済手順の一例が示される。同図の手順は図1のフラッシュメモリFMRYの構成に対応されるものであり、説明を明瞭にするために予備データ線DL−Rが1本の場合を想定し、その制御主体をマイクロコンピュータ内蔵のCPU12とする。
(1)救済情報格納用のメモリセルMC−Cをメモリセルアレイに設けることにより、書込みのための高電圧発生回路などを救済情報の書込みなどにも流用可能にしてフラッシュメモリFMRYの物理的な回路規模の増大を最小限とすることができる。
(2)救済情報を書込むときのメモリセルMC−Cの選択を救済モード信号MD1のような特定の信号を用いて簡単行うことができる。
(3)救済イネーブル情報RE*を含む救済情報をメモリセルMC−Cに格納することにより、ヒューズ溶断による救済プログラムを一切必要としない。
(4)アドレス比較回路ACMPに与えられる救済情報は救済情報ラッチCLATから与えられるので、アクセスの度に救済情報格納用のメモリセルMC−Rをリードするアクセスを必要とせず、冗長による救済が可能であってもアクセススピードが低下することを防止できる。
(5)救済されるべきメモリセルMCに対するアクセスの検出とそのとき置き換えられる冗長用のメモリセルMC−Rの選択とをアドレス比較回路ACMPが行うので、外部に負担をかけることなく不良を冗長に置き換えできる。
(6)上記により、格納される情報がデータであってもプログラムであっても同様にメモリセルアレイの欠陥を救済できる。さらに、上記により、経時的なメモリセルMCの特性劣化による欠陥をも簡単に、換言すればオンボード状態で救済できる。
(7)特定のデータ線にデータ端子が結合する少数の不揮発性記憶素子がノーマリー・オンの態様で欠陥を有する場合には当該データ線を共有する何れの記憶素子もその欠陥の影響を受けることになり、予備データ線DL−Rはその様な態様の欠陥を容易に救済可能にできる。
(8)上記フラッシュメモリFMRYをアクセス制御可能なCPU12を備えたマイクロコンピュータ10は、オンボードの状態で上記フラッシュメモリFMRYにおけるメモリセルアレイの欠陥を簡単に救済できる。
(9)上記救済情報の読出し指示をマイクロコンピュータ10内部のリセット信号MD2によって与えることにより、電源投入時と救済情報書込み直後との双方において区別なく救済情報ラッチCLATへの救済情報のロードを簡単に行うことができる。
(10)CPU12によるフラッシュメモリFMRYに対する書換え動作の一環としてメモリセルMC−Cへの救済情報の格納と救済情報ラッチCLATへの当該救済情報の初期ロードとを実現することにより、欠陥救済のための制御手順を容易化できる。
(11)情報書換に際して、或は定期的に、消去及び書込みベリファイのようなセルフテストをCPU12が行い、その結果に応じて冗長用のメモリセルMC−Rで欠陥を自己修復することができる。上記実施例のフラッシュメモリにおいてはメモリセルアレイ全面が一括消去されるので、修復に利用される書込みデータ或はプログラム情報を外部から受け取って書換えに供することができる。
WL0〜WLn ワード線
DL0〜DL7 データ線
WL−R 予備ワード線
DL−R 予備データ線
MC メモリセル
MC−R 冗長用のメモリセル
MC−C 救済情報格納用のメモリセル
XADEC Xアドレスデコーダ
YADEC Yアドレスデコーダ
RSEL 救済ビット選択回路
ACMP アドレス比較回路
CLAT 救済情報ラッチ
ECONT 消去制御回路
WCONT 書込み制御回路
WEREG 書込み/消去制御レジスタ
RE 救済イネーブルビット
10 シングルチップマイクロコンピュータ
12 CPU
Claims (20)
- 複数のワード線と、複数のデータ線と、おのおのが上記複数のワード線内の1本のワード線及び複数のデータ線内の1本のデータ線とに結合された複数の不揮発性記憶素子と、を含む不揮発性メモリアレイと、
上記複数のデータ線の選択されたデータ線に結合されるセンスアンプと、
上記センスアンプの出力に結合され、上記不揮発性メモリアレイの動作を制御する情報を保持するラッチ手段と、
上記ラッチ回路に格納された上記情報に応答して、上記不揮発性メモリアレイの動作を制御する制御部と、を具備し、
上記不揮発性メモリアレイ内の上記複数の不揮発性記憶素子は、複数の第1不揮発性記憶素子と、上記情報を格納する第2不揮発性記憶素子とを含み、
上記第2不揮発性記憶素子内に格納された上記情報は、内部初期動作において、上記第2不揮発性記憶素子から上記センスアンプを介して上記ラッチ手段に読出され、
上記情報を格納する上記第2不揮発性記憶素子は上記不揮発性メモリアレイの一括消去の対象から除外される、ことを特徴とする半導体基板上形成された不揮発性記憶装置。 - 上記内部初期動作は電源投入であることを特徴とする請求項1記載の不揮発性記憶装置。
- 上記不揮発性メモリアレイ内の上記複数の第1不揮発性記憶素子は、欠陥がある場合に救済可能にされる被救済用の記憶素子と、上記被救済用の記憶素子を代替するための冗長用の記憶素子と、を含み、
上記不揮発性メモリアレイ内の上記第2不揮発性記憶素子に格納される上記情報は、上記冗長用の記憶素子を指定するための救済情報を格納する救済情報格納用の記憶素子を有することを特徴とする請求項1又は2記載の不揮発性記憶装置。 - 上記複数のデータ線内の所望のデータ線に結合された不揮発性記憶素子は、上記複数の第1不揮発性記憶素子の一部の記憶素子と、上記第2不揮発性記憶素子の一部の記憶素子と、を含むことを特徴とする請求項1記載の不揮発性記憶装置。
- 複数のワード線と、複数のデータ線と、おのおのが上記複数のワード線内の1本のワード線及び複数のデータ線内の1本のデータ線とに結合された複数の不揮発性記憶素子と、を含む不揮発性メモリアレイと、
上記複数のデータ線から選択されたデータ線に結合されるセンスアンプと、
上記センスアンプの出力に結合され、上記不揮発性メモリアレイの動作を制御する情報を保持するラッチ手段と、
上記ラッチ手段に格納された上記情報に応答して、上記不揮発性メモリアレイの動作を制御する制御部と、を具備し、
上記不揮発性メモリアレイ内の上記複数の不揮発性記憶素子は、複数の第1不揮発性記憶素子と、上記情報を格納する第2不揮発性記憶素子とを含み、
上記第2不揮発性記憶素子内に格納された上記情報は、内部初期動作において、上記第2不揮発性記憶素子から上記センスアンプを介して上記ラッチ手段に読出され、
上記情報を格納する上記第2不揮発性記憶素子は上記不揮発性メモリアレイの一括消去の対象から除外され、
上記複数のデータ線内の所望のデータ線に結合された不揮発性記憶素子は、上記第1不揮発性記憶素子の一部の記憶素子と上記第2不揮発性記憶素子の一部の記憶素子とを含むことを特徴とする半導体基板に形成された不揮発性記憶装置。 - 請求項1乃至5の何れか1項記載の上記不揮発性記憶装置と同一半導体基板上に、前記不揮発性記憶装置をアクセス制御可能なCPUを備えて成るものであることを特徴とするマイクロコンピュータ。
- 複数のワード線と、複数のデータ線と、その選択端子が1つのワード線に結合され且つそのデータ端子が1つのデータ線に結合された複数の不揮発性記憶素子を含むメモリセルアレイと、上記複数のデータ線から選択されたデータ線に結合されるセンスアンプとを備え、上記複数の不揮発性記憶素子に対して電気的な書込みを可能とする不揮発性半導体記憶装置であって、
上記複数の不揮発性記憶素子は、複数の第1不揮発性記憶素子と、上記複数の第1不揮発性記憶素子の中の救済されるべき不揮発性記憶素子を代替するための冗長用の第2不揮発性記憶素子と、上記第2不揮発性記憶素子によって代替すべき不揮発性記憶素子を指定するための救済情報を格納する救済情報格納用の第3不揮発性記憶素子とを含み、
外部から供給されるアドレス情報に基づいて上記メモリセルアレイから上記第1不揮発性記憶素子を選択する第1の選択手段と、
上記救済情報を書込むための指示に応答して救済情報格納用の第3不揮発性記憶素子を選択し、内部初期動作において上記救済情報を読出すための指示に応答して救済情報格納用の第3不揮発性記憶素子を選択する第2の選択手段と、
上記第2の選択手段によって選択された救済情報格納用の第3不揮発性記憶素子から読出された救済情報を上記センスアンプを介して入力されて保持するラッチ手段と、
上記ラッチ手段の出力と外部から供給されるアドレス情報とに基づいて、救済されるべき不揮発性記憶素子に対するアクセスを検出することにより当該救済されるべき不揮発性記憶素子の選択に代えて冗長用の第2不揮発性記憶素子を選択する第3の選択手段と、を含み、
上記救済情報格納用の不揮発性記憶素子は上記メモリアレイの一括消去の対象から除外される、ことを特徴とする不揮発性半導体記憶装置。 - 上記内部初期動作は、電源投入であることを特徴とする請求項7記載の不揮発性半導体記憶装置。
- 上記複数のデータ線内の所望のデータ線に結合された不揮発性記憶素子は、
上記救済情報格納用の第3不揮発性記憶素子と、
上記第1不揮発性記憶素子、又は、上記第1不揮発性記憶素子及び上記冗長用の第2不揮発性記憶素子と、
を含むことを特徴とする請求項7記載の不揮発性半導体記憶装置。 - 上記冗長用の第2不揮発性記憶素子は、そのデータ端子が予備データ線に結合されて配置されて成る請求項9記載の不揮発性半導体記憶装置。
- 上記ラッチ手段は、救済されるべき不揮発性記憶素子のアドレス情報を保持する第1の領域と、上記第1領域の値の有効性を第3選択手段に与えるための情報を保持する第2の領域とを備え、
上記第3の選択手段は、第2の領域の情報が有効を意味する場合、上記第1の領域の値に基づく冗長用の第2不揮発性記憶素子の選択動作が可能にされるものである請求項9又は10記載の不揮発性半導体記憶装置。 - 請求項7乃至11の何れか1項記載の不揮発性半導体記憶装置を同一半導体基板に含み、当該不揮発性半導体記憶装置をアクセス制御可能な中央処理装置を備えて成るデータプロセッサ。
- 上記内部初期動作は、電源投入時に発生される内部のリセット信号により与えられるものである請求項12記載のデータプロセッサ。
- 上記救済情報の読出しは、上記中央処理装置が上記不揮発性半導体記憶装置を上記第1の選択手段を介してアクセスする期間以外の期間に行なわれるものである請求項12記載のデータプロセッサ。
- 上記中央処理装置は、上記不揮発性半導体記憶装置に対する書込み動作におけるベリファイによって書込み異常を検出したとき、当該書込み異常を生じたアクセスアドレスを書込みデータとして出力すると共に、上記救済情報格納用の第3不揮発性記憶素子を上記第2の選択手段に選択させる指示を与え、当該書込み動作の完了後に、上記救済情報格納用の第3不揮発性記憶素子を上記第2の選択手段に選択させて、当該救済情報格納用の第3不揮発性記憶素子から上記センスアンプを介して上記ラッチ手段に救済情報を読出すものである請求項12乃至14の何れか1項に記載のデータプロセッサ。
- 電気的な書換えが可能な不揮発性半導体記憶装置と中央処理装置とを含む1つの半導体基板上に形成されたデータプロセッサであって、
上記不揮発性半導体記憶装置は、複数のワード線と、複数のデータ線と、その選択端子が1つのワード線に結合され且つそのデータ端子が1つのデータ線に結合された複数の不揮発性記憶素子とを含むメモリセルアレイと、上記複数のデータ線から選択されたデータ線に結合されるセンスアンプとを備え、
上記複数の不揮発性記憶素子は、複数の第1不揮発性記憶素子と、上記複数の第1不揮発性記憶素子の中の救済されるべき不揮発性記憶素子を代替するための冗長用の第2不揮発性記憶素子と、上記第2不揮発性記憶素子によって代替すべき不揮発性記憶素子を指定するための救済情報を格納する救済情報格納用の第3不揮発性記憶素子とを含み、
上記不揮発性半導体記憶装置は、さらに、上記救済情報格納用の第3不揮発性記憶素子から上記センスアンプを介して読出された上記救済情報を保持するラッチ手段と、上記ラッチ手段の出力と外部から供給されるアドレス情報とに基づいて、上記救済されるべき不揮発性記憶素子へのアクセスに対しては当該救済されるべき不揮発性記憶素子の選択に代えて冗長用の第2不揮発性記憶素子を選択し、救済を要しない不揮発性記憶素子へのアクセスに対しては当該救済を要しない不揮発性記憶素子を選択する選択手段とを含み、
上記中央処理装置は、上記不揮発性半導体記憶装置をアクセス制御可能であって、上記救済情報格納用の第3不揮発性記憶素子に救済情報を書込む第1の制御モードと、内部初期化動作において上記救済情報格納用の第3不揮発性記憶素子からセンスアンプを介して上記ラッチ手段に上記救済情報を格納させる第2の制御モードとを有する、データプロセッサ。 - 上記内部初期動作は電源投入であることを特徴とする請求項16記載のデータプロセッサ。
- 上記不揮発性半導体記憶装置は、上記中央処理装置の上記第1の制御モードによって上記救済情報格納用の第3不揮発性記憶素子の選択動作行う第2選択手段を有することを特徴とする請求項16記載のデータプロセッサ。
- 上記冗長用の第2不揮発性記憶素子は、そのデータ端子が予備データ線に結合されて配置されて成る請求項16記載のデータプロセッサ。
- 上記冗長用の第2不揮発性記憶素子は、その選択端子が予備ワード線に結合されて配置されて成る請求項16記載のデータプロセッサ。
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