JPH06274656A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】 ユーザ仕様がワン・タイム・プログラム（Ｏ
ＴＰ）化されたオンチップフラッシュメモリのチップ占
有面積を小さくでき、ＯＴＰ化されたＥＰＲＯＭを内蔵
するマイクロコンピュータに比べてテストモード時の使
い勝手が良好なマイクロコンピュータを得ることであ
る。 【構成】 電気的に消去及び書込み可能な不揮発性記憶
素子がマトリクス配置され、外部端子１０よりテストモ
ードが指示されたときだけ記憶素子に対する消去及び書
込みが可能にされ、外部端子より指示される非テストモ
ード（マイクロコンピュータのユーザが利用する公開さ
れた動作モード）においては書込みだけが可能なＯＴＰ
形式とされるフラッシュメモリを内蔵するワンチップ型
マイクロコンピュータとする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去及び書込
み可能な不揮発性記憶素子を有するフラッシュメモリを
内蔵した１チップ型のマイクロコンピュータ、特にその
フラッシュメモリに対するユーザ仕様をワン・タイム・
プログラム化（一旦書き込んだ情報は消去できないとい
うこと）したマイクロコンピュータに関する。

【０００２】

【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭについて記載されている。この一括消去
型ＥＥＰＲＯＭは本明細書におけるフラッシュメモリと
同意義に把握することができる。フラッシュメモリは、
電気的な消去・書込みによって情報を書換え可能であっ
て、ＥＰＲＯＭと同様にそのメモリセルを１個のトラン
ジスタで構成することができ、ＭＮＯＳを記憶トランジ
スタとするようなＥＥＰＲＯＭ（エレクトリカリ・イレ
ーザブル・アンド・プログラマブル・リード・オンリ・
メモリ）に比べて記憶素子のトランジスタ数が少なく、
メモリセルの全てを一括して、またはメモリセルのブロ
ックを一括して電気的に消去する機能を持つ。このよう
なフラッシュメモリは、システムに実装された状態でそ
れの記憶情報を何回でも書換えることができる。

【０００３】特開平１−１６１４６９号には、プログラ
ム可能な不揮発性メモリとしてＥＰＲＯＭ（イレーザブ
ル・アンド・プログラマブル・リード・オンリ・メモ
リ）を単一の半導体チップに搭載したマイクロコンピュ
ータについて記載されている。そのようなマイクロコン
ピュータにオン・チップされたＥＰＲＯＭは紫外線照射
によって記憶情報が消去可能にされる。したがって、そ
のようなマイクロコンピュータチップがパッケージに封
止されて紫外線照射不可能な状態にされた後では記憶情
報の消去を行うことができない。このような意味におい
て当該マイクロコンピュータはワン・タイム・プログラ
ム（以下単にＯＴＰとも記す）化されたマイクロコンピ
ュータと言うことができる。斯るマイクロコンピュータ
に対して、そのユーザは、当該マイクロコンピュータを
回路基板に実装する前にソケットアダプタでオンチップ
ＥＰＲＯＭをＥＰＲＯＭライタのような書込み装置に接
続して書込みを行うことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、ＥＰＲ
ＯＭを内蔵したマイクロコンピュータにあっては、当該
ＥＰＲＯＭの書込みテストはマイクロコンピュータチッ
プを封止する前でなければ一切行うことができない。ま
た、ウェーハ状態での書込みテストにおいてもこれを複
数回行おうとすると、その度に紫外線消去の工程を経な
ければならず、電気的に数回の書き換えを行って能率的
に且つ高い信頼性を以って書き込みテストを行うことが
できなかった。

【０００５】そこで、本発明者はＥＰＲＯＭに代えてフ
ラッシュメモリをオンチップしたマイクロコンピュータ
について検討した。これによれば、マイクロコンピュー
タに内蔵されたフラッシュメモリは、記憶情報を電気的
に何回でも書換えることができるが、その反面、以下の
問題点の有ることが明らかにされた。

【０００６】フラッシュメモリの消去を行う場合には、
フラッシュメモリ特有の問題である過消去（消去を行い
過ぎるとメモリセルトランジスタのしきい値電圧が小さ
く成り過ぎ、さらには負になって、正常な読み出しがで
きなくなる現象）を避けるため、消去前に書込みレベル
を均一化するためのプレライトを行ったり、ベリファイ
を行いながら少しずつ消去を行うといった消去手法が必
要になり、その手順を制御するための手段が特別に必要
になる。斯る制御はマイクロコンピュータがシステムに
実装された状態で利用される時も必要になるので、マイ
クロコンピュータの外部に委ねることは実質的に不可能
である。したがって、その様な制御手段が少なからずマ
イクロコンピュータチップを占有することになる。しか
も、斯るマイクロコンピュータがＯＴＰマイクロコンピ
ュータに代替されるマイクロコンピュータであれば、一
旦書込みが行われた後２度と利用されない消去制御回路
の存在は実質的に無駄である。

【０００７】また、フラッシュメモリにおいては、例え
ば、書込みにおいてワード線非選択及びデータ線選択状
態にされるメモリセルではソース・ドレイン間の電界が
大きくなり、これによりホットホールがドレインからフ
ローティングゲートに注入されて、メモリセルトランジ
スタのしきい値を低くしようとする現象であるデータ線
ディスターブを受け、データが不所望に反転される虞が
有る。斯るデータ線ディスターブはそのような電圧印加
状態にさらされる時間（書き換え回数）に比例して顕在
化される。したがって、数千〜数万回の書換回数を保証
するためにはそのようなデータ線ディスターブを対策す
る回路構成も必要になる。しかしながら、ＯＴＰマイク
ロコンピュータに代替されるマイクロコンピュータであ
れば、一旦書込みが行われた後２度と書込みが行われな
いため、その様なデータ線ディスターブ対策のための回
路も実質的に無駄である。

【０００８】本発明の目的は、ユーザ仕様がワン・タイ
ム・プログラム化されたオンチップのフラッシュメモリ
が占有するチップ面積を小さくできるマイクロコンピュ
ータを提供することにある。本発明の別の目的は、ワン
・タイム・プログラム化されたＥＰＲＯＭを内蔵しマイ
クロコンピュータに比べてテストモード時の使い勝手が
良好なフラッシュメモリ内蔵のワン・タイム・プログラ
ム化されたマイクロコンピュータを提供することにあ
る。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】（１）電気的に消去及び書込み可能な複数
個の不揮発性記憶素子がマトリクス配置され、外部端子
よりテストモード（マイクロコンピュータのメーカが利
用する非公開の動作モード）が指示されたときだけ前記
記憶素子に対する消去及び書込みによる書き換えが可能
にされ、外部端子より指示される非テストモード（マイ
クロコンピュータのユーザが利用する公開された動作モ
ード）においては書込みだけが可能なワン・タイム・プ
ログラム形式とされるフラッシュメモリと、前記フラッ
シュメモリをアクセス可能な中央処理装置と、を含んで
１チップ型のマイクロコンピュータを構成する。 （２）テストモードにおいてのみ必要な消去に対して
は、不揮発性記憶素子を消去するための消去電圧印加時
間を所定の外部端子に供給される信号の一定状態期間に
比例して制御する論理手段を設け、消去のための電圧印
加の一連の手順は外部で制御するようにして、回路規模
を縮小する。 （３）電気的に消去及び書込み可能な複数個の不揮発性
記憶素子がマトリクス配置され、外部端子よりテストモ
ードが指示されたときだけ全ての前記記憶素子に対する
消去及び書込みによる書き換えが可能にされ、外部端子
より指示される非テストモード時において一部の前記記
憶素子は書込みだけが可能とされるワン・タイム・プロ
グラム領域化されたフラッシュメモリと、前記フラッシ
ュメモリをアクセス可能な中央処理装置とを、含んで１
チップ型のマイクロコンピュータを構成する。 （４）前記フラッシュメモリは、テストモード時及び非
テストモード時の双方において必要な書込みのためには
書込み電圧印加の一連の書込み動作手順を制御する書込
み制御手段を備える。非テストモード時にも利用される
書込みの使い勝手を向上させるために、前記書込み制御
手段に書込み動作を指示する制御レジスタを前記中央処
理装置がアクセス可能に設ける。 （５）不揮発性記憶素子に対する書き換えはテストモー
ド時に数回行えば済むから、データ線ディスターブを対
策する回路構成は不要である。

【００１２】

【作用】上記した手段によれば、テストモードにおいて
電気的な消去及び書込みを保証することは、フラッシュ
メモリに対する複数回の書き込みテストを電気的に可能
し、紫外線消去だけが許容されるワン・タイム・プログ
ラム化されたＥＰＲＯＭを内蔵しマイクロコンピュータ
に比べてテストモード時の使い勝手を良好にし、且つ、
マイクロコンピュータチップをパッケージに封止した後
の書き込みテストも可能に作用する。非テストモード時
においては書込みのみを許容することは、テストモード
を含めて数回の書込みを保証すればよいように作用し、
データ線ディスターブ対策のための回路構成を省くこと
ができる。テストモードにおいてのみ必要な消去に対し
ては、ユーザによる使い勝手を一切考慮する必要はない
ので、不揮発性記憶素子の消去のための消去電圧印加時
間を所定の外部端子に供給される信号の一定状態期間に
比例して制御し、一連の消去手順を外部で制御するよう
にすることは、テストモードでのみ利用される消去のた
めの回路規模を縮小する。また、消去に負電圧を用いる
方式の場合、直接外部から負電圧を入力すれば良いた
め、内部に負電圧発生回路を設ける必要がない。

【００１３】

【実施例】本発明の実施例を以下の項目にしたがって説
明する。 〔１〕ＯＴＰマイクロコンピュータの概要 〔２〕ＯＴＰマイクロコンピュータの詳細 〔３〕フラッシュメモリの原理 〔４〕内蔵フラッシュメモリその１ 〔５〕消去制御その１ 〔６〕書込み制御 〔７〕内蔵フラッシュメモリその２ 〔８〕消去制御その２

【００１４】〔１〕ＯＴＰマイクロコンピュータの概要

【００１５】図１には本発明に係るＯＴＰ化されたマイ
クロコンピュータの概略ブロック図が示される。同図に
示されるマイクロコンピュータＭＣＵは、単一の半導体
基板に中央処理装置ＣＰＵ、フラッシュメモリ、及び周
辺入出力回路Ｉ／Ｏなどを備え、特に制限されないが、
ウェーハ状態でのデバイステスト終了後はピンピッチが
０．５ｍｍ以下のようなファインピッチ化された面実装
型のフラットパッケージに封止されている。フラッシュ
メモリＦＭＲＹについてはその詳細を後述するが、電気
的に消去及び書込み可能な複数個の不揮発性記憶素子が
マトリクス配置され、外部端子よりテストモード（マイ
クロコンピュータのメーカが利用する非公開の動作モー
ド）が指示されたときだけ前記記憶素子に対する消去及
び書込みによる書き換えが可能にされ、外部端子より指
示される非テストモード（マイクロコンピュータのユー
ザが利用する公開された動作モード）においては書込み
だけが可能なワン・タイム・プログラム形式とされる。
中央処理装置ＣＰＵはフラッシュメモリＦＭＲＹなどを
利用して所定のデータ処理を行う。

【００１６】図１において１０はマイクロコンピュータ
ＭＣＵの動作モードを指示する複数ビットの信号を入力
する外部端子であり、そのモード信号が所定の論理手段
１１に共有されるこれによって各部に動作モードに応じ
た制御信号を出力する。１２はフラッシュメモリＦＭＲ
Ｙに供給される１２Ｖのような高電圧の入力端子であ
る。外部端子１０によって設定されるテストモードと
は、所定の内部回路モジュールを直接外部からアクセス
してテストできるようにする動作モード、或は中央処理
装置ＣＰＵの制御を介さずに所定の内蔵回路モジュール
を動作させてテストできる動作モードである。

【００１７】ウェーハ状態又はパッケージに封止された
状態において（図１にはパッケージされた状態が一例と
して示されるが、ウェーハ状態においてはパッケージの
ピンはボンディングパットのような接続電極に対応され
る）、マイクロコンピュータＭＣＵのメーカがフラッシ
ュメモリＦＭＲＹに書込みテストを行う場合、マイクロ
コンピュータＭＣＵは図示しないテスタに接続され、前
記外部端子から供給されるモード信号のレベルの組み合
わせにてテストモードが設定される。そして例えば、書
込みを指示する信号若しくは情報、及び書込みデータが
所定の外部端子から供給される。例えば、書込み電圧印
加時間や書込みベリファイなどの動作手順をソフトウェ
アで制御するようになっている場合には、中央処理装置
ＣＰＵが書込みコマンドを端子１３から受け取ることに
より、書込み制御プログラムにしたがって中央処理装置
ＣＰＵが書込み動作の手順を順次制御して、書込みデー
タをフラッシュメモリＦＭＲＹに書き込む。そのような
動作手順を専用のハードウェアで制御する場合には、当
該制御回路（図１においてはフラッシュメモリＦＭＲＹ
の回路ブロック中に有る）に外部端子１４から直接、或
は設定された動作モードに従って論理手段から、若しく
は中央処理装置ＣＰＵを介して書き込み動作の指示が与
えられ、その制御回路の論理に従って書込み動作の手順
が順次制御されて、書込みデータがフラッシュメモリＦ
ＭＲＹに書き込まれる。書込み後、テスタは書き込んだ
データをフラッシュメモリＦＭＲＹから読出して、その
正否を判定する。書き込んだデータの消去は、例えば、
外部端子１０によってテストモードにおける消去の動作
が指示されると、消去の高電圧印加時間が所定の外部端
子１５からの入力信号の一定レベル状態の時間で制御さ
れ、換言すれば、消去の手順をテスタで制御して、記憶
素子の全部を一括して消去する。必要に応じて斯る動作
が繰り返されることにより、フラッシュメモリＦＭＲＹ
に対する書き込みテストが完了される。

【００１８】斯る消去のための動作モードの態様、消去
コマンドの仕様又は消去時間を制御するための端子１２
の所在並びに該端子に供給すべき信号タイミングの仕様
など、消去に関する仕様は一切ユーザには公開されな
い。したがって、フラッシュメモリＦＭＲＹは、ユーザ
仕様としては、ワン・タイム・プログラムとされる。

【００１９】マイクロコンピュータＭＣＵのユーザによ
るフラッシュメモリＦＭＲＹの書込みは、特に制限され
ないが、図２に示されるように、パッケージされたマイ
クロコンピュータＭＣＵが回路基板１６に実装固定され
た状態で可能にされる。マイクロコンピュータＭＣＵは
その回路基板１６上において外部端子１０を介して所定
の非テストモードが設定され、外部端子１２から高電圧
が印加される。例えば、書込み電圧印加時間や書込みベ
リファイなどの動作手順をソフトウェアで制御するよう
になっている場合には、ユーザの書き込みに利用される
コンピュータ装置（ワークステーション、パーソナルコ
ンピュータなど）１７から所定の入出力回路Ｉ／Ｏを介
して中央処理装置ＣＰＵに書込みコマンドが与えられる
ことにより、書込み制御プログラムにしたがって中央処
理装置ＣＰＵが書込み動作の手順を順次制御して、書込
みデータをフラッシュメモリＦＭＲＹに書き込む。その
ような動作手順を専用のハードウェアで制御する場合に
は、当該制御回路に外部から直接、或は中央処理装置Ｃ
ＰＵを介して書き込み動作の指示が与えられ、その制御
回路の論理に従って書込み動作の手順が順次制御され
て、書込みデータがフラッシュメモリＦＭＲＹに書き込
まれる。

【００２０】ユーザによる書込みは上記回路基板１６に
実装状態でのみ許容することに限定されず、汎用ＰＲＯ
Ｍライタのような書込み装置にソケットアダプタを介し
てマイクロコンピュータＭＣＵを装着して行えるように
することも可能である。この場合には、非テストモード
においてＰＲＯＭライタ書込みモードをサポートすれば
よい。具体的には図１で説明したように、端子１３又は
１４を介して書込みできる動作モードを非テストモード
においても設定できるようにしておけばよい。但し、
０．５ｍｍ以下のようなファインピッチ化されたパッケ
ージにマイクロコンピュータが封止されているような場
合には、ソケットアダプタへ装着するときにピン曲がり
の虞があるので、そのような非テストモードにおけるＰ
ＲＯＭライタ書込みモードは、ユーザとっては実質的に
利用されない場合も有る。逆に、ピン曲がりの虞がなけ
れば、ＰＲＯＭライタ書込みモードにてマイクロコンピ
ュータ単体でフラッシュメモリの書込みを行ったほうが
ユーザにとっては有利とも考えられる。書込み不良があ
っても回路基板１６ごと廃棄しなくても済むからであ
る。

【００２１】フラッシュメモリＦＭＲＹを内蔵し、これ
対するユーザ仕様をＯＴＰとすることにより、 （１）テストモードにおいては電気的な消去及び書込み
が保証されるので、フラッシュメモリＦＭＲＹに対する
複数回の書き込みテストを電気的に可能し、紫外線消去
だけが許容されるワン・タイム・プログラム化されたＥ
ＰＲＯＭを内蔵したマイクロコンピュータに比べてテス
トモード時の使い勝手が良好になり、しかもマイクロコ
ンピュータチップをパッケージに封止した後の書き込み
テストも可能になる。 （２）非テストモード時においては書込みのみが許容さ
れるので、テストモードを含めて数回の書込みを保証す
ればよく、データ線ディスターブ対策のための回路構成
を省くことができる。 （３）テストモードにおいてのみ必要な消去に対して
は、ユーザによる使い勝手を一切考慮する必要はないの
で、不揮発性記憶素子の消去のための消去電圧印加時間
を外部端子１２に供給される信号の一定状態期間に比例
して制御する論理手段１１を設け、消去のための電圧印
加の一連の手順は外部で制御するようにでき、テストモ
ードでのみ利用される消去のための回路規模を縮小する
ことができる。

【００２２】〔２〕ＯＴＰマイクロコンピュータの詳細

【００２３】図３には本発明の一実施例に係るマイクロ
コンピュータのブロック図が示される。同図に示される
マイクロコンピュータＭＣＵは、中央処理装置ＣＰＵ、
フラッシュメモリＦＭＲＹ、シリアル・コミュニケーシ
ョン・インタフェースＳＣＩ、制御回路ＣＯＮＴ、及び
ランダム・アクセス・メモリＲＡＭ、１６ビット・イン
テグレーテッド・タイマ・パルスユニットＩＰＵ、ウォ
ッチドッグタイマＷＤＴＭＲ、ポートＰＯＲＴ１乃至Ｐ
ＯＲＴ１２、クロック発振器ＣＰＧ、割り込みコントロ
ーラＩＲＣＯＮＴ、アナログ・ディジタル変換器ＡＤ
Ｃ、及びウェートステートコントローラＷＳＣＯＮＴを
備え、それらの回路モジュールは、特に制限されない
が、公知の半導体集積回路製造技術によって、シリコン
のような１個の半導体基板に形成されている。前記中央
処理装置ＣＰＵ、フラッシュメモリＦＭＲＹ、ランダム
・アクセス・メモリＲＡＭ、及び１６ビット・インテグ
レーテッド・タイマ・パルスユニットＩＰＵは、アドレ
スバスＡＢＵＳ、下位データバスＬＤＢＵＳ（例えば８
ビット）、及び上位データバスＨＤＢＵＳ（例えば８ビ
ット）に接続される。シリアル・コミュニケーション・
インタフェースＳＣＩ、ウォッチドッグタイマＷＤＴＭ
Ｒ、割り込みコントローラＩＲＣＯＮＴ、アナログ・デ
ィジタル変換器ＡＤＣ、ウェートステートコントローラ
ＷＳＣＯＮＴ、及びポートＰＯＲＴ１乃至ＰＯＲＴ１２
は、アドレスバスＡＢＵＳ、及び上位データバスＨＤＢ
ＵＳに接続される。なお、図面の複雑さをさけるため、
図示されないが、図３のマイクロコンピュータは、さら
に、ＣＰＵから出力されるリード信号やライト信号など
の制御信号を各モジュール（ＦＭＲＹ，ＲＡＭ，ＩＰ
Ｕ，ＳＣＩ，ＷＤＴＭＲ，ＩＲＣＯＮＴ，ＡＤＣ，ＷＳ
ＣＯＮＴ）などに供給する為の制御バスを有している。

【００２４】図３において、Ｖｐｐはフラッシュメモリ
ＦＭＲＹの書換え用高電圧である。ＥＸＴＡＬ及びＸＴ
ＡＬはマイクロコンピュータＭＣＵのチップに外付けさ
れる図示しない振動子から前記クロック発振器ＣＰＧに
与えられる信号である。φはクロック発振器ＣＰＧから
外部に出力される同期クロック信号である。ＲＥＳ＊
（記号＊はこれが付された信号がローイネーブル信号で
あることを意味する）はリセット信号、ＳＴＢＹ＊はス
タンバイ信号であり、中央処理装置ＣＰＵ並びにその他
の回路ブロックに供給される。ＮＭＩはノン・マスカブ
ル・インタラプト信号であり、マスク不可能な割り込み
を前記割り込みコントローラＩＲＣＯＮＴに与える。図
示しないその他の割り込み信号はポートＰＯＲＴ８，Ｐ
ＯＲＴ９を介して割り込みコントローラＩＲＣＯＮＴに
与えられる。ＡＳ＊は外部に出力されるアドレス信号の
有効性を示すアドレスストローブ信号、ＲＤ＊はリード
サイクルであることを外部に通知するリード信号、ＨＷ
Ｒ＊は上位８ビットのライトサイクルであることを外部
に通知するアッパーバイト・ライト信号、ＬＷＲ＊は下
位８ビットのライトサイクルであることを外部に通知す
るロアーバイト・ライト信号であり、それらはマイクロ
コンピュータＭＣＵの外部に対するアクセス制御信号と
される。

【００２５】ＭＤ０乃至ＭＤ２はマイクロコンピュータ
ＭＣＵ３の動作モードを設定するために制御回路ＣＯＮ
Ｔに供給されるモード信号である。これによって設定さ
れる動作モードは、テストモードと非テストモードに大
別される。非テストモードは、特に制限されないが、マ
クシマムモードやミニマムモードというようなＣＰＵが
管理可能なアドレス空間に関する動作モード（以下単に
通常モードとも記す）、ＰＲＯＭライタによる内蔵フラ
ッシュメモリＦＭＲＹ２への情報書込みを可能にする動
作モード（以下単にＰＲＯＭライタ書込みモードとも記
す）などとされる。斯るＰＲＯＭライタ書込みモードに
対して、前記マクシマムモードやミニマムモードは、Ｃ
ＰＵ１０がマイクロコンピュータＭＣＵ３のオンボード
状態で内蔵フラッシュメモリＦＭＲＹ２を書換え可能に
する動作モードとして把握することができる。

【００２６】通常モードにおいて、マイクロコンピュー
タＭＣＵが外部をアクセスするためのデータＢＤ０乃至
ＢＤ１５の入出力には、特に制限されないが、前記ポー
トＰＯＲＴ１，ＰＯＲＴ２が割当てられる。このときの
アドレス信号ＢＡ０乃至ＢＡ１９の出力には、特に制限
されないが、前記ポートＰＯＲＴ３乃至ＰＯＲＴ５が割
当てられる。

【００２７】一方、マイクロコンピュータＭＣＵに前記
ＰＲＯＭライタ書換えモードが設定されたとき、そのフ
ラッシュメモリＦＭＲＹを書換え制御するＰＲＯＭライ
タとの接続には、特に制限されないが、前記ポートＰＯ
ＲＴ２乃至ＰＯＲＴ５及びＰＯＲＴ８が割当てられる。
すなわち、コマンド書込み、そして書込み並びにベリフ
ァイのためのデータＥＤ０乃至ＥＤ７の入出力には前記
ポートＰＯＲＴ２が割当てられ、アドレス信号ＥＡ０な
いしＥＡ１６の入力並びにアクセス制御信号ＣＥ＊（チ
ップイネーブル信号），ＯＥ＊（アウトプットイネーブ
ル信号），ＷＥ＊（ライトイネーブル信号）の入力には
前記ポートＰＯＲＴ３乃至ＰＯＲＴ５及びＰＯＲＴ８が
割当てられる。前記チップイネーブル信号ＣＥ＊はＰＲ
ＯＭライタからのチップ選択信号であり、アウトプット
イネーブル信号ＯＥ＊はマイクロコンピュータＭＣＵに
対する出力動作の指示信号であり、ライトイネーブル信
号ＷＥ＊はマイクロコンピュータＭＣＵに対する書込み
動作の指示信号である。尚、アドレス信号ＥＡ０ないし
ＥＡ１６のうちの１ビットＥＡ９の入力には前記信号Ｎ
ＭＩの入力端子が割当てられる。この様にして割当てら
れたポートの外部端子、並びに高電圧Ｖｐｐの印加端子
などのその他必要な外部端子は、ピン配置変換用のソケ
ットとしての図示しないソケットアダプタを介してＰＲ
ＯＭライタに接続される。上記ＰＲＯＭライタ書換えモ
ードにおいてＰＲＯＭライタとの接続に割当てられるマ
イクロコンピュータＭＣＵの外部端子群は、その他の動
作モードでは他の機能が割当てられることになる。

【００２８】図４には図３のマイクロコンピュータＭＣ
Ｕを、例えば、樹脂によって封止することによって得ら
れた４方向に外部端子を有するフラットパッケージの上
面を示す。図４に示された信号は図３と共通である。信
号名の示されていない外部端子（ピン）は、ウェート信
号の入力ピン、バスリクエスト信号の入力ピン、バスア
クノレッジ信号の出力ピン、シリアル・コミュニケーシ
ョン・インタフェースＳＣＩなどの周辺回路と外部との
信号入出力ピンなどに利用される。

【００２９】図４に示されるパッケージＦＰにおいて、
上記パッケージＦＰから導出される各端子（ピン）の間
隔は、０．５ｍｍ以下とされても良い。すなわち、マイ
クロコンピュータＭＣＵのユーザが上記マイクロコンピ
ュータＭＣＵ内のフラッシュメモリＦＭＲＹを変換ソケ
ットを介してＰＲＯＭライタに接続し、上記フラッシュ
メモリＦＭＲＹにデータを書き込む場合、パッケージＦ
Ｐの各端子間隔（ピンピッチ）ＰＰが０．５ｍｍ以下と
されると、上記変換ソケットＳＯＣＫＥＴへ、上記パッ
ケージＦＰを挿入する時に、変換ソケットと上記パッケ
ージＦＰの外部端子との不所望な接触に起因するピン曲
りが発生しやすくなる。この様なピン曲りが発生する
と、上記マイクロコンピュータＭＣＵをハンダ付けにて
プリント基板に実装する場合に接続不良が発生し易くな
る。

【００３０】この点に関し本実施例においては、中央処
理装置ＣＰＵがフラッシュメモリＦＭＲＹにデータを書
込み可能とされているので、ユーザは、上記フラッシュ
メモリＦＭＲＹへのデータ書込みに外部ＰＲＯＭライタ
を使用せず、上記マイクロコンピュータＭＣＵのパッケ
ージを実装基板（プリント基板）に実装した後、中央処
理装置ＣＰＵで上記フラッシュメモリＦＭＲＹにデータ
を書き込むようにすれば、上記マイクロコンピュータＭ
ＣＵが、ピンピッチＰＰが０．５ｍｍ以下のパッケージ
に封止されても、ユーザはパッケージから導出される外
部端子のリード曲りを防止できる。尚、半導体メーカー
は、自動ハンドラーを有しているので、０．５ｍｍ以下
のピンピッチを有するパッケージに上記マイクロコンピ
ュータＭＣＵが封止されても、上記マイクロコンピュー
タＭＣＵのテストをピン曲りを発生させないで確実に実
行できる。

【００３１】〔３〕フラッシュメモリの原理

【００３２】図５にはフラッシュメモリの原理が示され
る。同図（Ａ）に例示的に示されたメモリセルは、２層
ゲート構造の絶縁ゲート型電界効果トランジスタにより
構成されている。同図において、１はＰ型シリコン基
板、２は上記シリコン基板１に形成されたＰ型半導体領
域、３，４はＮ型半導体領域である。５はトンネル絶縁
膜としての薄い酸化膜６（例えば厚さ１０ｎｍ）を介し
て上記Ｐ型シリコン基板１上に形成されたフローティン
グゲート、７は酸化膜８を介して上記フローティングゲ
ート５上に形成されたコントロールゲートである。ソー
スは４によって構成され、ドレインは３，２によって構
成される。このメモリセルに記憶される情報は、実質的
にしきい値電圧の変化としてトランジスタに保持され
る。以下、特に述べないかぎり、メモリセルにおいて、
情報を記憶するトランジスタ（以下メモリセルトランジ
スタとも記す）がＮチャンネル型の場合について述べ
る。

【００３３】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート７及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート５に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図５の（Ｂ）に
示されるように、そのコントロールゲート７からみたし
きい値電圧が、書込み動作を行わなかった消去状態の記
憶トランジスタに比べて高くなる。

【００３４】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲート５か
らソース側に電子を引き抜くことによって実現される。
図５の（Ｂ）に示されるように、消去動作により記憶ト
ランジスタはそのコントロールゲート７からみたしきい
値電圧が低くされる。図５の（Ｂ）では、書込み並びに
消去状態の何れにおいてもメモリセルトランジスタのし
きい値は正の電圧レベルにされる。すなわちワード線か
らコントロールゲート７に与えられるワード線選択レベ
ルに対して、書込み状態のしきい値電圧は高くされ、消
去状態のしきい値電圧は低くされる。双方のしきい値電
圧とワード線選択レベルとがそのような関係を持つこと
によって、選択トランジスタを採用することなく１個の
トランジスタでメモリセルを構成することができる。記
憶情報を電気的に消去する場合においては、フローティ
ングゲート５に蓄積された電子をソース電極に引く抜く
ことにより、記憶情報の消去が行われるため、比較的長
い時間、消去動作を続けると、書込み動作の際にフロー
ティングゲート５に注入した電子の量よりも多くの電子
が引く抜かれることになる。そのため、電気的消去を比
較的長い時間続けるような過消去を行うと、メモリセル
トランジスタのしきい値電圧は例えば負のレベルになっ
て、ワード線の非選択レベルにおいても選択されるよう
な不都合を生ずる。尚、書込みも消去と同様トンネル電
流を利用して行うこともできる。

【００３５】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
５に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート７に印加される電
圧が比較的低い値に制限される。例えば、１Ｖ程度の低
電圧がドレインに印加されるとともに、コントロールゲ
ート７に５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００３６】図６は前記メモリセルトランジスタを用い
たメモリセルアレイの構成原理を示す。同図には代表的
に４個のメモリセルトランジスタＱ１乃至Ｑ４が示され
る。Ｘ，Ｙ方向にマトリクス配置されたメモリセルにお
いて、同じ行に配置されたメモリセルトランジスタＱ
１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリ
セルの選択ゲート）は、それぞれ対応するワード線ＷＬ
１（ＷＬ２）に接続され、同じ列に配置された記憶トラ
ンジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メ
モリセルの入出力ノード）は、それぞれ対応するデータ
線ＤＬ１（ＤＬ２）に接続されている。上記記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソー
ス線ＳＬ１（ＳＬ２）に結合される。

【００３７】図７にはメモリセルに対する消去動作及び
書込み動作のための電圧条件の一例が示される。同図に
おいてメモリ素子はメモリセルトランジスタを意味し、
ゲートはメモリセルトランジスタの選択ゲートとしての
コントロールゲートを意味する。同図において負電圧方
式の消去はコントロールゲートに例えば−１０Ｖのよう
な負電圧を印加することによって消去に必要な高電界を
形成する。同図に例示される電圧条件から明らかなよう
に、正電圧方式の消去にあっては少なくともソースが共
通接続されたメモリセルに対して一括消去を行うことが
できる。したがって図６の構成においてソース線ＳＬ
１，ＳＬ２が接続されていれば、４個のメモリセルＱ１
乃至Ｑ４は一括消去可能にされる。ソース線分割方式に
は図６に代表的に示されるようなデータ線を単位とする
場合（共通ソース線をデータ線方向に延在させる）の他
にワード線を単位とする場合（共通ソース線をワード線
方向に延在させる）がある。一方、負電圧方式の消去に
あっては、コントロールゲートが共通接続されたメモリ
セルに対して一括消去を行うことができる。

【００３８】〔４〕内蔵フラッシュメモリその１

【００３９】図８には前記フラッシュメモリＦＭＲＹの
一例回路図が示される。同図に示されるフラッシュメモ
リＦＭＲＹ１は、８ビットのデータ入出力端子Ｄ０〜Ｄ
７を有し、各データ入出力端子毎にメモリアレイＡＲＹ
０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲ
Ｙ７は、同様に構成されている。

【００４０】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
は前記図５で説明した２層ゲート構造の絶縁ゲート型電
界効果トランジスタによって構成されたメモリセルＭＣ
がマトリクス配置されている。同図においてＷＬ０〜Ｗ
Ｌｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通の
ワード線である。同一行に配置されたメモリセルのコン
トロールゲートは、それぞれ対応するワード線に接続さ
れる。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７におい
て、同一列に配置されたメモリセルＭＣのドレイン領域
は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続さ
れている。メモリセルＭＣのソース領域はソース線ＳＬ
に共通接続される。

【００４１】前記ソース線ＳＬにはクロックドインバー
タ回路のような電圧出力回路ＶＯＵＴから消去に利用さ
れる高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ
の出力動作は、消去信号ＥＲＡＳＥによって制御され
る。すなわち、消去信号ＥＲＡＳＥのハイレベル期間
に、電圧出力回路ＶＯＵＴは高電圧Ｖｐｐをソース線Ｓ
Ｌ供給して全てのメモリセルＭＣのソース領域に消去に
必要な高電圧を供給する。これによって、フラッシュメ
モリＦＭＲＹは全体が一括消去可能にされる。

【００４２】前記ワード線ＷＬ０〜ＷＬｎの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読す
ることによって行われる。ワードドライバＷＤＲＶはＸ
アドレスデコーダＸＡＤＥＣから出力される選択信号に
基づいてワード線を駆動する。データ読出し動作におい
てワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬか
ら供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接
地電位とを電源として動作され、選択されるべきワード
線を電圧Ｖｃｃによって選択レベルに駆動し、非選択と
されるべきワード線を接地電位のような非選択レベルに
維持させる。データの書き込み動作においてワードドラ
イバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される
１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを
電源として動作され、選択されるべきワード線を１２Ｖ
のような書き込み用高電圧レベルに駆動する。データの
消去動作においてワードドライバＷＤＲＶの出力は０Ｖ
のような低い電圧レベルにされる。

【００４３】夫々のメモリアレイＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はＹ選択スイッチＹ
Ｓ０〜ＹＳ７を介して共通データ線ＣＤに共通接続され
る。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御は、
ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹア
ドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読
することによって行われる。ＹアドレスデコーダＹＡＤ
ＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜Ａ
ＲＹ７に共通に供給される。したがって、Ｙアドレスデ
コーダＹＡＤＥＣの出力選択信号のうちの何れか一つが
選択レベルにされることにより、各メモリアレイＡＲＹ
０〜ＡＲＹ７において共通データ線ＣＤには１本のデー
タ線が接続される。

【００４４】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡに与えられ、ここで増幅されて、データ出力バッ
ファＤＯＢを介してデータバスに出力される。前記選択
スイッチＲＳは読出し動作に同期して選択レベルにされ
る。外部から供給される書き込みデータはデータ入力バ
ッファＤＩＢを介してデータ入力ラッチＤＩＬに保持さ
れる。データ入力ラッチＤＩＬに保持されたデータが”
０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介
して共通データ線ＣＤに書き込み用の高電圧を供給す
る。この書き込み用高電圧はＹアドレス信号ＡＹによっ
て選択されたデータ線を通して、Ｘアドレス信号ＡＸで
コントロールゲートに高電圧が印加されるメモリセルの
ドレインに供給され、これによって当該メモリセルが書
き込みされる。前記選択スイッチＷＳは書き込み動作に
同期して選択レベルにされる。書き込みの各種タイミン
グや電圧の選択制御のよな書込み動作手順は書込み制御
回路ＷＣＯＮＴが制御する。この書込み制御回路ＷＣＯ
ＮＴに対する書込み動作の指示や書込みベリファイ動作
の指示は書込み制御レジスタＷＲＥＧが与える。

【００４５】〔５〕消去制御その１

【００４６】図８のフラッシュメモリＦＭＲＹにおける
消去制御はテストモードにおいて図示しない外部のテス
ターが行う。図９には前記消去信号ＥＲＡＳＥ生成の論
理例が示される。モード信号ＭＤ０〜ＭＤ２が全て０に
されてテストモードが設定されると、フラッシュメモリ
は外部から直接アクセスされる状態にされる。このと
き、ユーザには非公開の所定の外部端子、例えば、入出
力ポートＰＯＲＴ１２の端子Ｉ／Ｏ１からハイレベルの
信号が供給されると、その信号がハイレベルの期間に相
当する期間において消去信号ＥＲＡＳＥがハイレベルに
される。特に制限されないが、モード信号ＭＤ０〜ＭＤ
２の全てが０にされる状態は、テストモードにおいてフ
ラッシュメモリＦＭＲＹを消去する動作モードの指定と
される。なお、図９においては消去信号ＥＲＡＳＥの生
成論理だけが示されているが、モード信号ＭＤ０〜ＭＤ
２は各種動作モードを制御するための図示しない信号生
成論理にも供給される。この論理については特に本実施
例とは関係無いので図示を省略する。

【００４７】図１０には消去動作の手順の一例が示され
る。斯る手順は図示しないテスタが直接制御する。まず
テスタは、モード信号ＭＤ０〜ＭＤ２の全てを０にし
て、テストモードにおいてフラッシュメモリＦＭＲＹを
消去する動作モードの指定を行う。次に、消去を行うに
当たりその内蔵カウンタｎに１をセットする（ステップ
Ｓ１１）。テスタは、消去対象の全アドレスに対してプ
レライトを行う（ステップＳ１２）。すなわち、消去対
象アドレスのメモリセルに対してデータ”０”を書込
む。このプレライトの制御手順は後述する書込み制御手
順を流用することができる。このプレライトの処理は、
消去前のフローティングゲート内の電荷量を全ビット均
一にして、消去状態を均一化するために行われる。

【００４８】次に、テスタは図９の端子Ｉ／Ｏ１に信号
を供給して、消去信号ＥＲＡＳＥを一定時間例えば１０
ｍｓｅｃアクティブ（ハイレベル）にして、メモリセル
ＭＣのソースラインＳＬに高電圧Ｖｐｐを印加して、全
てのメモリセルを一括消去する（ステップＳ１３）。

【００４９】その後、テスタは消去状態を確認するため
に、メモリセルの先頭アドレスをベリファイすべきアド
レスとして内部にセット（ステップ１４）し、ベリファ
イを行う（ステップＳ１５）。すなわち、ベリファイす
べきアドレスに対してメモリライトを行い、次いで、そ
のアドレスで選択されるべきワード線に消去ベリファイ
用電圧を印加して、前記消去されたメモリセルのデータ
を読出す。ここで前記消去ベリファイ用電圧は、充分な
消去レベルを保証するため、例えば５Ｖのような電源電
圧Ｖｃｃよりもレベルの低い３．５Ｖのような電圧レベ
ルとされる。そしてテスタはそれによって読出されたデ
ータが消去完結状態のデータに一致するかをベリファイ
する。テスタ１０は、ベリファイによって一致を確認す
ると、今回のベリファイアドレスが消去したメモリアド
レスの最終アドレスか否かを判定し（ステップＳ１
６）、最終アドレスであれば一連の消去動作を終了す
る。最終アドレスに至っていないと判定されたときは、
ベリファイアドレスを１だけインクリメントして（ステ
ップＳ１７）、再びステップＳ１５からの処理を繰返し
ていく。テスタがステップＳ１５のベリファイによって
不一致を確認すると、前記カウンタｎの値が、漸次消去
上限回数Ｎに到達しているかの判定を行う（ステップＳ
１８）。この結果、漸次消去上限回数Ｎに到達している
場合には消去不良として処理が終了される。漸次消去上
限回数Ｎに到達していない場合には、テスタは、カウン
タｎの値を１だけインクリメントして（ステップＳ１
９）、前記ステップＳ１３から処理を繰返していく。消
去し過ぎによってメモリセルのしきい値電圧が負の値に
なってしまうような過消去を防止するために、１回毎に
ベリファイを行いながら１０ｍｓｅｃというような短時
間づつ徐々に消去がくり返し行われていく。

【００５０】ここで、上記３．５Ｖのような消去ベリフ
ァイ電圧は５Ｖのような電源電圧を降圧する消去ベリフ
ァイ用電源回路で得ることができる。但し、消去はメー
カによるデバイステストのためのテストモードで行われ
るだけであるから、本実施例においては、テストモード
において特定の外部端子に消去ベリファイ用電圧の入力
機能が割当てられ、これによって、マイクロコンピュー
タチップには消去ベリファイ用電源回路が不要とされて
いる。あるいは、マイクロコンピュータチップの電源電
圧を消去ベリファイ時には３．５Ｖとすることによって
消去ベリファイ用電圧入力機能も不要とすることができ
る。

【００５１】〔６〕書込み制御

【００５２】テストモード及び非テストモードにおける
書込み制御手順は書込み制御回路ＷＣＯＮＴによって同
一に制御され、その制御に際しては前記書込み制御レジ
スタＷＲＥＧが参照される。制御レジスタＷＲＥＧは、
図１１に示されるように、Ｖｐｐビット、ＰＶビット、
及びＰビットを有する。Ｖｐｐビットは書換え用高電圧
印加に応じて”１”にされる高電圧印加フラグである。
Ｐビットは書込み動作（プログラム動作）の指示ビット
とされ、ＰＶビットは書込みにおけるベリファイ動作の
指示ビットとされる。それらのビットが設定されること
によって、これを参照する書込み制御回路ＷＣＯＮＴが
所定の手順に従って書込み、及び書込みベリファイの動
作手順を制御する。テストモードにおいて当該書込み制
御レジスタＷＲＥＧは所定の外部端子を介してテスタに
よってアクセスされ、非テストモードにおいては内蔵中
央処理装置、又は外部装置１７によってアクセスされ
る。これらを以下書込み制御主体とも記す。

【００５３】図１２及び図１３には書込み制御手順の詳
細な一例が示される。例えばバイト単位でのデータ書込
みの最初のステップでは、書込み制御主体は内蔵カウン
タｎに１をセットする（ステップＳ１）。次に、書込み
制御主体は、フラッシュメモリＦＭＲＹに書込むべきデ
ータを図８のデータ入力ラッチＤＩＬにセットすると共
に、書込みアドレスをアドレスラッチＸＡＬＡＴ，ＹＡ
ＬＡＴにセットする（ステップＳ２）。そして書込み制
御レジスタＷＲＥＧ（コントロールレジスタとも記す）
に対するライトサイクルを発行して、プログラムビット
Ｐをセットする（ステップ３）。これにより書込み制御
回路ＷＣＯＮＴは、前記ステップＳ２でセットされたデ
ータ及びアドレスに基づいて、そのアドレスで指定され
るメモリセルのコントロールゲートとドレインとに高圧
を印加して書込みを行う。このフラッシュメモリ側での
書込み処理時間として（ｘ）μｓｅｃ待ち（ステップＳ
４）、次いでプログラムビットＰをクリアする（ステッ
プＳ５）。ここで（ｘ）μｓｅｃの時間はメモリセルの
特性に合わせて決定され、例えば、１０μｓｅｃのよう
な時間とされる。

【００５４】その後、書込み制御主体は、書込み状態を
確認するために、書込み制御レジスタＷＲＥＧに対する
ライトサイクルを発行し、プログラムベリファイビット
ＰＶをセットする（ステップ６）。これにより書込み制
御回路ＷＣＯＮＴは、前記ステップＳ２でセットされた
アドレスを利用して、そのアドレスで選択されるべきワ
ード線にベリファイ用電圧を印加して、前記書込みを行
ったメモリセルのデータを読出す。読出しのために
（ｙ）μｓｅｃ待つ（ステップＳ７）。ここで前記ベリ
ファイ用電圧は、充分な書込みレベルを保証するため、
例えば５Ｖのような電源電圧Ｖｃｃよりもレベルの高い
７Ｖのような電圧レベルとされる。（ｙ）ｓｅｃはその
ようなベリファイ用電源の立上がり特性によって決ま
り、例えば２μｓｅｃ以下とされる。それによって読出
されたデータは書込みに利用したデータとの一致が書込
み制御主体によって確かめられる（ステップＳ８）。ベ
リファイによって一致が確認されると、プログラムベリ
ファイビットＰＶをクリアし（ステップＳ９）、これに
より当該１バイトデータの書込みが完了される。ここで
７Ｖのような書込みベリファイ電圧は５Ｖのような電源
電圧を昇圧して又は１２Ｖのような高電圧を降圧して形
成できる。但し、電源電圧の許容上限レベルが７Ｖであ
れば、その様な書込みベリファイ電圧発生回路をマイク
ロコンピュータチップに設けておく必要はなく、書込み
ベリファイ時に電源電圧を７Ｖにすればよい。

【００５５】一方、書込み制御主体は、ステップＳ８の
ベリファイによって不一致を確認すると、ステップＳ１
０でプログラムベリファイビットＰＶをクリアした後、
前記カウンタｎの値が、書込みリトライ上限回数Ｎに到
達しているかの判定を行う（ステップＳ１１）。この結
果、書込みリトライ上限回数Ｎに到達している場合には
書込み不良として処理が終了される。書込みリトライ上
限回数Ｎに到達していない場合には、書込み制御主体
は、カウンタｎの値を１だけインクリメントして（ステ
ップＳ１２）、前記ステップＳ３から処理を繰返してい
く。

【００５６】〔７〕内蔵フラッシュメモリその２

【００５７】図１４には前記フラッシュメモリＦＭＲＹ
の他の一例回路図が示される。図８に示されるものとの
相違点は、消去の手順を制御する消去制御回路ＥＣＯＮ
Ｔを設け、消去信号ＥＲＡＳＥのような信号の発生タイ
ミングを内部で生成するようにした点と、斯る消去制御
回路ＥＣＯＮＴの動作指示を与えるための制御ビットを
有する書込み／消去制御レジスタＷＥＲＥＧを採用した
点である。その他の構成は図８と同様であるので説明を
省略する。

【００５８】〔８〕消去制御その２

【００５９】図１４のフラッシュメモリＦＭＲＹにおい
て、マイクロコンピュータＭＣＵのテストモードにおけ
る消去制御手順は消去制御回路ＥＣＯＮＴによって制御
され、その制御に際しては前記書込み／消去制御レジス
タＷＥＲＥＧが参照される。制御レジスタＷＥＲＥＧ
は、図１５に示されるように、Ｖｐｐビット、ＰＶビッ
ト、及びＰビットの他にＥビットを有する。Ｅビットは
消去動作の指示ビットとされる。Ｖｐｐビット及びＥビ
ットが設定されることによって、これを参照する消去制
御回路ＥＣＯＮＴが所定の手順に従って消去、及び消去
ベリファイの動作手順を制御する。非テストモードにお
いて前記Ｅビットは強制的にマスクされ、イネーブルレ
ベルへのセットが不可能にされている。当該Ｅビットは
テストモードにおいてのみ外部から設定可能になってい
る。

【００６０】図１６には消去制御回路ＥＣＯＮＴによる
制御手順の詳細な一例が示される。斯る手順は図示しな
いテスタが直接制御する。まずテスタは、モード信号Ｍ
Ｄ０〜ＭＤ２の全てを０にして、テストモードにおいて
フラッシュメモリＦＭＲＹの書込み／消去制御レジスタ
ＷＥＲＥＧをテスタで直接又は中央処理装置ＣＰＵを介
してアクセスできる動作モードの指定を行う。次に、消
去を行うに当たり中央処理装置ＣＰＵ又はテスタの内蔵
カウンタｎに１をセットする（ステップＳ２１）。次い
で、消去対象の全アドレスに対してプレライトを行う
（ステップＳ２２）。すなわち、消去対象アドレスのメ
モリセルに対してデータ”０”を書込む。このプレライ
トの制御手順は書込み制御手順を流用することができ
る。このプレライトの処理は、消去前のフローティング
ゲート内の電荷量を全ビット均一にして、消去状態を均
一化するために行われる。

【００６１】次に、消去制御回路ＥＣＯＮＴは消去信号
ＥＲＡＳＥを一定時間例えば１０ｍｓｅｃアクティブ
（ハイレベル）にして、メモリセルＭＣのソースライン
ＳＬに高電圧Ｖｐｐを印加して、全てのメモリセルを一
括消去する（ステップＳ２３）。

【００６２】その後、テスタは消去状態を確認するため
に、メモリセルの先頭アドレスをベリファイすべきアド
レスとして内部にセット（ステップ２４）し、ベリファ
イを行う（ステップＳ２５）。すなわち、ベリファイす
べきアドレスに対してメモリライトを行い、次いで、そ
のアドレスで選択されるべきワード線に消去ベリファイ
用電圧を印加して、前記消去されたメモリセルのデータ
を読出す。ここで前記消去ベリファイ用電圧は、充分な
消去レベルを保証するため、例えば５Ｖのような電源電
圧Ｖｃｃよりもレベルの低い３．５Ｖのような電圧レベ
ルとされる。そしてテスタはそれによって読出されたデ
ータが消去完結状態のデータに一致するかをベリファイ
する。テスタ１０は、ベリファイによって一致を確認す
ると、今回のベリファイアドレスが消去したメモリアド
レスの最終アドレスか否かを判定し（ステップＳ２
６）、最終アドレスであれば一連の消去動作を終了す
る。最終アドレスに至っていないと判定されたときは、
ベリファイアドレスを１だけインクリメントして（ステ
ップＳ２７）、再びステップＳ２５からの処理を繰返し
ていく。テスタがステップＳ２５のベリファイによって
不一致を確認すると、前記カウンタｎの値が、漸次消去
上限回数Ｎに到達しているかの判定を行う（ステップＳ
２８）。この結果、漸次消去上限回数Ｎに到達している
場合には消去不良として処理が終了される。漸次消去上
限回数Ｎに到達していない場合には、テスタは、カウン
タｎの値を１だけインクリメントして（ステップＳ２
９）、前記ステップＳ２３から処理を繰返していく。消
去し過ぎによってメモリセルのしきい値電圧が負の値に
なってしまうような過消去を防止するために、１回毎に
ベリファイを行いながら１０ｍｓｅｃというような短時
間づつ徐々に消去がくり返し行われていく。

【００６３】なお、図１４のフラッシュメモリに対する
テストモード及び非テストモードにおける書込み制御手
順は図１２及び図１３で説明したのと同様に行われる。

【００６４】上記実施例によれば以下の作用効果を得る
ことができる。 （１）フラッシュメモリＦＭＲＹを内蔵し、これ対する
ユーザ仕様をＯＴＰとすることにより、テストモードに
おいては電気的な消去及び書込みが保証されるので、フ
ラッシュメモリＦＭＲＹに対する複数回の書き込みテス
トを電気的に可能し、紫外線消去だけが許容されるワン
・タイム・プログラム化されたＥＰＲＯＭを内蔵したマ
イクロコンピュータに比べてテストモード時の使い勝手
が良好になり、しかもマイクロコンピュータチップをパ
ッケージに封止した後の書き込みテストも可能になる。 （２）非テストモード時においては書込みだけが許容さ
れるので、テストモードを含めて数回の書込みを保証す
ればよく、データ線ディスターブ対策のための回路構成
を省くことができる。さらに、フラッシュメモリに対し
ては選別時のスクリーニング若しくは加速試験も不要に
できる。 （３）テストモードにおいてのみ必要な消去に対して
は、ユーザによる使い勝手を一切考慮する必要はないの
で、図８及び図９に基づいて説明したように、不揮発性
記憶素子の消去のための消去電圧印加を外部端子Ｉ／Ｏ
１に供給される信号の一定状態期間に比例して制御する
論理手段を設け、消去のための電圧印加の一連の手順は
外部で制御するようにでき、テストモードでのみ利用さ
れる消去のための回路規模を縮小することができる。 （４）図８及び図１４に示した何れの構成においても、
高電圧Ｖｐｐから消去ベリファイ用の電圧（消去ベリフ
ァイ時にメモリセルのデータをリードするためのワード
線選択レベルとされる３．５Ｖ程度の電位）を生成する
電源回路を不要とすることができる。消去はメーカのデ
バイステストで行われるだけであるから、テストモード
においてその様な電圧の入力端子を適当に割り当ててお
くか、又は電源電圧Ｖｃｃを下げれば済むからである。 （５）書込みベリファイ時にメモリセルのデータをリー
ドするためのワード線選択レベルとされる７Ｖ程度の電
圧に対しても、これを直接外部電源端子から与えること
ができるようにすれば、書込みベリファイ用電源回路の
内蔵も不要になる。例えば、電源電圧が５Ｖとされると
き、その許容上限電位を当該７Ｖにできるような耐圧を
回路素子に持たせておけばよい。 （６）上記（３）乃至（５）により、ＯＴＰの用途に供
される内蔵不揮発性メモリとして何回でも自由に書き換
えできるフラッシュメモリを利用するのに比べて、内蔵
フラッシュメモリの回路規模の縮小を実現することがで
きる。

【００６５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
上記実施例ではフラッシュメモリの全体をＯＴＰ仕様と
したが、メモリアレイの一部だけをＯＴＰ仕様とするこ
ともできる。すなわち、ソース線を共通とするメモリブ
ロックを複数個形成し、その一部だけを上記実施例のよ
うに構成する。例えば、ＯＴＰ仕様部分を図８のように
構成し、何回でも書き換え可能な部分を図１４のように
構成し且つそのとき非テストモードにおいてＥビットを
マスクしないようにすればよい。

【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるピンピ
ッチが０．５ｍｍ以下のようなファインピッチ化された
面実装型のフラットパッケージに封止されたマイクロコ
ンピュータに適用した場合について説明したが、本発明
はそれに限定されるものではなく、適宜のパッケージに
封止したマイクロコンピュータに適用できる。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６８】（１）テストモードにおいては電気的な消
去及び書込みが保証されるので、フラッシュメモリに対
する複数回の書き込みテストを電気的に行うことがで
き、紫外線消去だけが許容されるワン・タイム・プログ
ラム化されたＥＰＲＯＭを内蔵しマイクロコンピュータ
に比べてテストモード時の使い勝手が良好になり、しか
もマイクロコンピュータチップをパッケージに封止した
後の書き込みテストも可能になる。 （２）非テストモード時においては書込みのみが許容さ
れるので、テストモードを含めて数回の書込みを保証す
ればよく、データ線ディスターブ対策のための回路構成
を省くことができる。 （３）テストモードにおいてのみ必要な消去に対して
は、ユーザによる使い勝手を一切考慮する必要はないの
で、不揮発性記憶素子の消去のための消去電圧印加時間
を外部端子に供給される信号の一定状態期間に比例して
制御する論理手段を設け、消去のための電圧印加の一連
の手順は外部で制御するようにでき、テストモードでの
み利用される消去のための回路規模を縮小することがで
きる。 （４）上記（２），（３）により、ユーザ仕様がワン・
タイム・プログラム化されたオンチップのフラッシュメ
モリが占有するチップ面積を小さくできる。したがっ
て、フラッシュメモリを内蔵するマイクロコンピュータ
のチップ面積が縮小されるので、マイクロコンピュータ
のコストを低減することができる。

【図面の簡単な説明】

【図１】本発明に係るワン・タイム・プログラム化され
たマイクロコンピュータの概略ブロック図である。

【図２】ユーザによるフラッシュメモリの書込み態様の
一例を示す説明図である。

【図３】本発明の一実施例に係るマイクロコンピュータ
の詳細ブロック図である。

【図４】図３のマイクロコンピュータを樹脂によって封
止することによって得られたフラットパッケージの上面
図である。

【図５】フラッシュメモリの原理説明図である。

【図６】図５のトランジスタを用いたメモリセルアレイ
の構成原理である。

【図７】メモリセルに対する消去動作及び書込み動作の
ための電圧条件の一例を示す説明図である。

【図８】フラッシュメモリの一例回路図である。

【図９】図８のフラッシュメモリにおける消去信号ＥＲ
ＡＳＥを生成する論理の一例を示す論理図である。

【図１０】図８のフラッシュメモリに対する消去動作手
順の一例を示すフローチャートである。

【図１１】書込み制御レジスタの説明図である。

【図１２】図８のフラッシュメモリに対する書込み制御
手順の一例を図１３と共に示すフローチャートである。

【図１３】図８のフラッシュメモリに対する書込み制御
手順の一例を図１２と共に示すフローチャートである。

【図１４】フラッシュメモリの他の一例回路図である。

【図１５】書込み／消去制御レジスタの説明図である。

【図１６】消去制御回路による消去制御手順の一例を示
すフローチャートである。

【符号の説明】

ＭＣＵ マイクロコンピュータ ＣＰＵ 中央処理装置 ＦＭＲＹ フラッシュメモリ １０ 動作モード設定用の外部端子 １１ 論理手段 ＭＤ０〜ＭＤ２ モード信号 ＥＲＥＳＥ 消去信号 ＷＣＯＮＴ 書込み制御回路 ＷＲＥＧ 書込み制御レジスタ ＥＣＯＮＴ 消去制御回路 ＷＥＲＥＧ 書込み／消去制御レジスタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 テストモードの指示が可能な外部端子
   と、 電気的に消去及び書込み可能な複数個の不揮発性記憶素
   子がマトリクス配置され、前記外部端子よりテストモー
   ドが指示されたときだけ前記記憶素子に対する消去及び
   書込みによる書き換えが可能にされ、外部端子より指示
   される非テストモード時においては書込みだけが可能な
   ワン・タイム・プログラム形式とされるフラッシュメモ
   リと、 前記フラッシュメモリをアクセス可能な中央処理装置
   と、を含んで成るものであることを特徴とする１チップ
   型のマイクロコンピュータ。
2. 【請求項２】 所定の外部端子に供給される信号の一定
   状態期間に比例して、前記不揮発性記憶素子を消去する
   ための消去電圧印加時間を制御する論理手段を備えて成
   るものであることを特徴とする請求項１記載のマイクロ
   コンピュータ。
3. 【請求項３】 テストモードの指示が可能な外部端子
   と、 電気的に消去及び書込み可能な複数個の不揮発性記憶素
   子がマトリクス配置され、前記外部端子よりテストモー
   ドが指示されたときだけ全ての前記記憶素子に対する消
   去及び書込みによる書き換えが可能にされ、外部端子よ
   り指示される非テストモード時において一部の前記記憶
   素子は書込みだけが可能とされるワン・タイム・プログ
   ラム領域化されたフラッシュメモリと、 前記フラッシュメモリをアクセス可能な中央処理装置と
   を、含んで成るものであることを特徴とする１チップ型
   のマイクロコンピュータ。
4. 【請求項４】 前記フラッシュメモリは、前記不揮発性
   記憶素子に対する書込みのための一連の動作手順を制御
   する書込み制御手段と、 前記書込み制御手段に書込みのための動作を指示する書
   込み制御レジスタと、を有して成るものであることを特
   徴とする請求項１乃至３の何れか１項記載のマイクロコ
   ンピュータ。
5. 【請求項５】 前記フラッシュメモリの不揮発性記憶素
   子は、ワード線に結合されたコントロールゲートと、デ
   ータ線に結合されたドレインと、ソース線に結合された
   ソースとを有し、 不揮発性記憶素子の書込みにおいて、ワード線非選択及
   びデータ線選択状態にされるものは、ソース・ドレイン
   間に比較的大きな電界が作用されて、ホットホールがド
   レインからフローティングゲートに注入されるデータ線
   ディスターブをを受けるものであることを特徴とする請
   求項１乃至４の何れか１項記載のマイクロコンピュー
   タ。
6. 【請求項６】 複数の外部端子を有するパッケージに封
   止されたマイクロコンピュータであって、上記マイクロ
   コンピュータは、 中央処理装置と、 上記中央処理装置に結合され、かつ、上記中央処理装置
   が実行すべきプログラムを格納するプログラムメモリと
   を含み、 上記複数の外部端子の間隔は、０．５ミリメートル以下
   とされ、 上記プログラムメモリは、電気的に消去及び書き込み可
   能な不揮発性メモリセルを含むフラッシュメモリとさ
   れ、 上記プログラムメモリは、上記マイクロコンピュータが
   通常の動作モードとされるとき、データの書き込みのみ
   が可能とされるワン・タイム・プログラム型とされるこ
   とを特徴とするマイクロコンピュータ。