JPH0210596A - メモリの消去法およびプログラミング法 - Google Patents

メモリの消去法およびプログラミング法

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JPH0210596A
JPH0210596A JP1036394A JP3639489A JPH0210596A JP H0210596 A JPH0210596 A JP H0210596A JP 1036394 A JP1036394 A JP 1036394A JP 3639489 A JP3639489 A JP 3639489A JP H0210596 A JPH0210596 A JP H0210596A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、金属酸化物半導体（ＭＯＳ）よシ成り電気的
にプログラム可能消去可能読取シ専用記憶装置（ＥＥＰ
ＲＯＭ）の分野及びフローティングゲートを有するプロ
グラム可能読取υ専用記憶装置（ＥＦＲＯＭ）に関する
。
〔従来の技術及び発明が解決しようとする課題〕最も一
般的に使用されているＥＰＲＯＭセルは絶縁体によシ完
全に包囲された電気的フローティングゲートを有し、こ
の７０−ティングゲートは、通常、シリコン基板に形成
されるソース領域とドレイン領域との間に配設される。
初期のＥＰＲＯＭセルでは、米国特許第３．６６０，８
１９号に記載されるデバイスのように、電荷は電子なだ
れ注入により絶縁体に注入されていた。後期のＥＦＲＯ
Ｍは、米国特許第４，１４２，９２６号、第４　、１１
４．２５５号及び第４．４１２，３１０号に記載される
ように、フローティングゲートの帯電にチャネル注入を
利用し念。このような！ｉ：ＦＲＯＭの消去は、プレイ
に紫外線を照射することによυ行なわれる。
消去可能ＥＰＲＯＭ（ＥＥＰＲＯＭ）　４　市販サレテ
オり、電荷のフローティングゲートへの印加、フローテ
ィングゲートからの除去を、基板上に形成された薄い酸
化物領域に電荷を通過させることによって行なう構成（
米国特許第４．２０３．１５８号を参照）もあり、上部
電標を介して電荷を除去する構成（米国特許第４，０９
９，１９６号を参照）もある。
このようなＥＥＦＲＯＭセルでは、ＥＰＲＯＭセルはど
基板の面積が縮小されない。セルをよυ高密度にするこ
とによりメモリアレイのサイズを縮小するための様々な
方法が実現されている。その方法の１つは米国特許第４
，４３２，０７５号に記載されている。ま次、米国特許
第４　、２６６　、２第３号には、ＥＥＰＲＯＭを７レ
イとして配列し、メモリアレイにおいて実行すべき様々
な機能を選択することが記載されている。
ＥＰＲＯＭは、消去とプログラミングの２つの目的の友
めに、プリント回路板から取除かれることが最も多い。
セルのプログラミングには特別のプログラミング装置が
使用される。この装置は、さらに、セルが適正に消去さ
れ且つプログラミングされたことを検査する。プログラ
ミング中、電子がフローティングゲートへ移動されるの
で、セルの導電性が低下する。このＥＰＲＯＭデバイス
の動作も良く知られている。
ＥＥＰＲＯＭは、通常、メモリからデータを読取る次め
に使用されるのと同じ回路（たとえば、プリント回路板
）に取付けられている間にプログラミングされ、消去さ
れるという点で、ＥＦＲＯＭでは異なる。すなわち、特
殊なプログラミング装置は使用されない。場合によって
は、プログラミングが適正に実行されたことを検査する
ために「オンチップ」回路を使用する。米国特許第４，
４６０，９８２号には、プログラミングと消去の双方を
実行する手段を構成するインテリジェントＥＥＦＲＯＭ
が記載されている。
さらに最近になって、消去可能ＥＰＲＯＭ／ＩＪＰＲＯ
Ｍの新種が現われ九が、このデバイスは「フラッシュＪ
　ＥＰＲＯＭ又はＥＥＰＲＯＭと呼ばれることもある。
このフラッシュメモリにおいては、プレイ全体が同時に
電気的に消去される。セル自体はセルごとに単一のデバ
イスのみを使用する。このよう々セルは前記の同時係属
出願、出願番号８９２，４４６に記載されている。これ
に関連する別の構成ハ、ＩＥＥＥＪｏｕｒｎａｌ　　ｏ
ｆ　　５ｏｌｉｄ　　−５ｔａｔｅ　　Ｃ４ｒｃｕｉｔ
ｓ　　Ｖｏｌ。
５Ｃ−２２，Ｎｏ、４（１９８７年４月）に掲載され九
マスオカ他による論文ｒＡ　２５６−Ｋｂｉｔ　Ｆ１ａ
５ｈ　Ｅ　ＰＲＯＭＵｓｉｎｇ　Ｔｒｉｐ１ｅ−Ｐｏｌ
ｙｓｉｌｉｃｏｎ　ＴｅｃｈｎｏｌｏｇｙＪにも見られ
る。本発明はこれらのセルの使用を目指すものである。
電気的に消去するフラッシュメモリデバイスハ別の問題
、特に過剰消去の問題を生じさせる。余りに多くの電荷
が除去されてしまうので、デバイスは「空乏に似た」状
態となる。消去後、７０−ティングゲートは消去され友
が、さほど正に帯電されていないことを検査するために
、セルの試験が必要になるであろう。
フラッシュメモリで回路内消去を利用すると、別の問題
が生じる。すなわち、フラッシュメモリの消去とプログ
ラミングを実行するために、新たな信号／指令線を追加
する必要がある。通常、追加される線路にはメモリチッ
プ上で対応するピンが追加される必要があるが、新たに
回路２回路板。
システム等を設計する場合には問題とはならない。
しかしながら、既存のＥＰＲＯＭ／ＥＥＰＲＯＭの代わ
シに７ラツシユメモリを使用するときは、ピン同志の互
換性が不可欠な条件と々る。消去及びプログラミングの
ための補助制御線が必要であるため、消去及び再プログ
ラミングを可能にするフラッシュメモリデバイスの内部
で何らかのアーキテクチャの変更を行なわない限夛、ピ
ン同志の互換性を直接得ることはできない。
〔問題点を解決するための手段〕
本発明は、データボートを介してフラッシュメモリデバ
イスをプログラミングし且つ消去する指令ボートアーキ
テクチャを提供する。回路内で消去、プログラミング及
び消去／プログラム検査を実行するために、メモリと同
一の半導体チップに回路手段が組込まれる。指令ボート
コントａ−ラは、関連するプロセッサに結合されるデー
タ線から命令を受入れるように結合される。指令ボート
コントローラに書込まれｔ命令は、メモリの消去及びプ
ログラミングを実行するため、並びに消去動作及びブａ
グラム動作が実行された後に内容を検査する几めの制御
信号を発生するのに必要な指令を供給する。
指令ボートは指令ボートコントローラと、プログラミン
グデータを受入れる次めにデータバスに結合されるデー
タレジスタと、プログラミング中及び検査中にアドレス
情報を受入れるためにアドレスバスに結合されるアドレ
スレジスタとから構成される。指令ボートコントローラ
は、マイクロプロセッサから指令命令を受取るためにデ
ータバスに結合される指令レジスタ及び状態レジスタと
、必要なタイミングを発生するクロック発生器と、指令
レジスタ及び状態レジスタに入力された命令を復号する
状態デコーダとから構成される。
さらに、指令ボートコントローラは、メモリの消去及び
プログラミングを実行する念めの消去アルゴリズム及び
プログラミングアルゴリズムヲ提供スる。消去アルゴリ
ズムはフランシュメモリセルを消去する几めに必要な電
圧を供給し、次に、メモリが消去されたことを検査確認
する。消去サイクルは監視され、消去が完了するまで増
分されてゆく所定のパルス幅を有する消去パルスごとに
繰返される。しかしながら、最大パルスカウントに達し
ても、メモリの完全な消去が行なわれていない場合には
誤りが検出される。
同様にして、メモリのプログラミング中、アルゴリズム
はメモリの各記憶場所のプログラミングを実行し、プロ
グラミング後はその内容を検査確認する。プログラミン
グサイクルは監視され、プログラミングが完了するまで
所定のパルス幅を有するプログラミングパルスごとに繰
返される。しかしながら、所定の最大パルスカウントの
後もプログラミングを完了することができなければ、プ
ログラミングの誤シが記される。
〔実施例〕
以下、添付の図面を参照して本発明の詳細な説明する。
プログラムのマイクロプロセッサ制御、消去。
プログラム検査、消去検査確認及び読取シのモードをフ
ラッシュメモリを使用して実行する指令ボートアーキテ
クチャについて説明する。以下の説明においては、本発
明を完全に理解する友めに、特定の回路構成、構成要素
等の特定の詳細な事項が数多く記載されるが、それらの
特定の詳細を含まずに本発明を実施して良いことは当業
者には自明であろう。その他の点については、本発明を
不必要に不明瞭にしないため、周知のプロセス、アーキ
テクチャ及び回路を詳細には説明しなかつ友。
本発明の好ましい実施例は、フラッシュＥＰＲＯＭとも
呼ばれる特定の二極単一トランジスタ形の電気的に消去
可能プログラム可能フラッシュメモリと関連して使用さ
れる。これは、マイクロプロセッサ制御の下で再プログ
ラミング能力を得るために最適化された高密度不揮発性
７ラツシユメモリである。この特定のフラッシュＥＰＲ
ＯＭは、−辺１９２ｍ目の正方形ダイ上に製造される６
μｍ×６μｍのセルを有する３２，７６８　Ｘ　８　　
ビットを提供する最新形の１．５μｍの相補形金属酸化
物半導体（（：ＭＯＳ）技術を利用している。以下では
特定の２５６にビットフラッシュＥＦＲＯＭについて説
明するが、その他のメモＭサイズ及び別のメモリ技術を
本発明に適用できることを了解すべきである。
本発明の不揮発性フラッシュＥＰＲＯＭはＥＰＲＯＭ技
術に基づくものである。メモリセルはＥＰＲＯＭと同等
のプログラミングメカニズムを使用するが、電気的に消
去することができる。フラッシュメモリの電気的消去は
、単一トランジス！７０−テイングボリシリコンゲート
セルの下方にトンネル効実用の高品質の酸化物を使用す
ることによシ可能となる。フラッシュセルは消去時とプ
ログラム時に１２ボルトの電力供給を必要とする。消去
メカニズムは、７０−ティングゲートからセルのソース
接合部へ電子を移動させるために７アウラー・ノルトハ
イムトンネリングを利用する。プログラミングは、熱い
電子をセルのドレイン接合部から７０−ティングゲート
に注入する標準的なＥＰＲＯＭ方式によって実行される
、本発明で使用されるフラッシュＥＰＲＯＭセルは本願
の「従来の技術」の項で引用し次先行技術の参考文献の
中に記載されている。
特殊々回路を使用し危ければ、フラッシュＥＰＲＯＭと
従来のメモリデバイスとの間にビンの直接の互換性を成
立させることは不可能である。フラッシュメモリと従来
のＥＦＲＯＭデバイスとの間のビンの互換性を維持する
ために、本発明は、回路内消去及び回路内シログラミン
グを可能にする特殊な指令ボートアーキテクチャを提供
する。本発明の指令ボートアーキテクチャはプログラム
のマイクロプロセッサ制御、消去、プログラム／消去検
査確認及び読増シのモードを実行させることができると
共に、従来のＥＰＲＯＭ／ＥＥＰＲＯＭ　　とのビンの
互換性を維持する。この特殊なアーキテクチャは、フラ
ッシュメモリが組込まれている半導体チップに含まれる
回路の中で実現される。
第１図に関して説明する。第１図には、本発明のフラッ
シュＥＦＲＯＭ半導体デバイス１０が示されている。ア
ドレスバス１２はアドレスビットＡＯ〜Ａ１４　をアド
レスラッチ１３に結合する。アドレスバス１２に１つの
アドレスを供給するために１５のビットが使用されるが
、アドレスビットの実際の数は任意である。アドレスラ
ッチ１３はＸデコーダ１４及びＹデコーダ１５に結合さ
れる。
Ｘデコーダ１４はメモリアレイ１１に結合され、Ｙデコ
ーダ１５はＹゲーティング回路１６に結合される。好ま
しい実施例のメモリアレイ１１は２５６にビットのセル
アレイ構造であり、Ｘデコーダ１４はメモリアレイ１１
のＸ−ＹマトリクスのＸ（行）アドレッシングをアクセ
スするために復号を実行し、Ｙデコーダ１５はＸ−Ｙマ
トリクスのＹ（列）アドレッシングのために復号を実行
する。メモリアレイ１１の構成及びＸデコーダ１４と、
Ｙデコーダ１５と、列ゲーティング回路１６とを使用す
ることによるそのようなアレイのアクセスは従来のＥＦ
ＲＯＭ技術においては良く知られている。
データは８ビツト双方向データバス２０によシＥＰＲＯ
Ｍデバイス１０に結合されるが、この場合も、データバ
ス２０のピット数は回路構成に応じて任意に選択される
。データバス２０は入出力（Ｉｌｏ）バッファ２１に結
合され、メモリアレイ１１に入力されるべきデータはバ
ス２３＆がらデークラッチ２２ｔ−介して結合される。
逆に、メモリアレイ１１からデータバス２０へ出力され
るべきデータはバス２３ｂからセンス回路１０１を介し
てＩｌｏ　バッファ２１に結合され次後、データバス２
０に出力される。入力データはバス２３ａを介して指令
ボートコントローラ３０にも結合される。
指令ボートコントローラ３０は外部信号型及び面をさら
に受取ｐ、アドレスラッチ１３と、データラッチ２２と
、消去電圧発生器２４と、プログラム電圧発生器２５と
、消去／プログラム検査発生器２６とに制御信号を供給
する。外部信号ｉ及び面はチップ／出力イネーブル論理
回路２７に結合される。これらのデータ信号、アドレス
信号及び制御信号は、半導体メモリと組合せて通常使用
されるようなマイクロプロセッサから発生される。
供給電圧ＶＣＣ及びその戻カ電圧ＶＳＳはＥＰＲＯＭデ
バイス１０に結合され、また、指令ボートコントローラ
３０が読取り、消去又はプログラムの機能を選択する次
めにイネーブルされたか否かを決定する電圧値を有する
プログラミング電圧ｖＰＰもデバイス１０に結合される
。ｖｐｐは指令ボートコントローラ３０と、消去電圧発
生器２４と、プログラム電圧発生器２５と、消去／プロ
グラム検査発生器２６とに結合される。これらの電圧の
発生は本発明の実施とは無関係である。
チップ／出力イネーブル論理回路２７はＩ１０バッファ
２１に結合される。この回路２７はＩ１０バッファ２１
に制御信号を供給する。消去電圧発生器２４は、メモリ
アレイ１１を同時に消去する几めに必要な電圧を供給す
る几めにメモリアレイ１１に結合される。プログラム電
圧発生器２５の出力端子は、消去／プログラム検査機能
（確認）が選択され友場合にメモリアレイ１１に検査電
圧を供給するために消去／プログラム検査発生器２６の
プログラム機能出力端子がＸデコーダ１４に結合された
ときに、メモリアレイ１１にプログラム電圧を供給する
ようにＸデコーダ１４及びデコーダ１５に結合される。
メモリアレイ１１の消去とプログラミングを回路内で実
行するために、好ましい実施例のＥＰＲＯＭデバイス１
０は、デバイス１０に結合されたプロセッサからデータ
バス２０を介してそのような指令を受取るように構成さ
れる。ＥＰＲＯＭデバイス１０を選択すべき場合は常に
チップイネーブル信号６はローになり、デバイス１０は
データバス２０を介してモード命令を受取るように準備
される。命令はＩ１０バンファ２１を介して指令ホード
コントローラ３０に達する。指令ボートコントローラ３
０は、プログラム、プログラム検査、消去。
消去検査（確認）、読取り及びシダナチュア読取シ（メ
モリアレイ１１を適切な外部機器プロトコルに整合させ
るための特殊な読取多機能）の６つの命令を含む２　種
類〔ｎはデータビット数である〕の命令の１つをデータ
バス２０から受取る。
どの命令語が受取られるかに応じて、指令ボートコント
ローラ３０は適切な対応動作を実行させる念めの制御信
号を発生する。特定の命令が指令ボートコントローラ３
０に入力された後、書込みイネーブル信号ＷＥ、チップ
イネーブル信号ＣＦ及び出力イネーブル信号ＯＥは、Ｅ
ＰＲＯＭデバイス１０の様々なユニットを適正に動作さ
せる九めに、指令ボートコントローラ３０及びチップ／
出力イネーブル論理回路２７からの様々な信号の発生を
制御する。
好ましい実施例においては、指令ボートコントローラ３
０は、ｖｐｐが直流１２ボルトの適切な電圧値にあると
きに動作される。これに対し、指令ボートコントローラ
３０を非動作状態とすることが望まれる場合には、ｖＰ
Ｐの値が１２ボルトから約５ボルトに変化することによ
って指令ボートコントローラ３０の動作は停止する。Ｖ
ＰＰが５ボルトに変化する次びに、指令ボートコントロ
ーラ３０は非動作状態となるので、指令ボートコントロ
ーラ３０に向かっているデータバス２０のプレイ命令は
無視される。ｖｐｐが５ボルトになり、指令ボートコン
トローラ３０が非動作状態になつ几とき、ｌＰＲＯＭデ
バイス１０は常に読取りモードのみで機能する。この指
令ボートコントローラ３０の非動作方式は、　ＥＰＲＯ
Ｍデバイス１０　’ｅ　１２Ｖの電圧が存在しない従来
のＥＦＲＯＭ　（又は読取り動作のみに利用されている
ＥＥＰＲＯＭ　）に直接式わるものとして使用する場合
には、好ましい実施例のデバイス１０のチップに設けら
れた。このような従来のＫＦＲＯＭでは、′ｖＰＰは通
常５ボルトであるので、ＥＰＲＯＭデバイス１０ｔ−従
来のＥＰＲＯＭ　Ｋ直接式わるものとして使用すると、
デバイス１０は読取シモードでのみ動作することになる
。このコントローラ非動作方式は、さらに、′ｖＰＰが
５ボルトになつ九ときのメモリの消去又はプログラムと
いう不測の事態を完全に防止する。
第２図に関して説明する。第２図は、好ましい実施例の
指令ボートコントａ−ラ３０を概略的に示すブロック線
図である。チップイネーブル信号面は制御論理３１と、
アドレスクロック発生器３２とに結合される。書込みイ
ネーブル信号ＷＥは制御論理３１に入力として結合され
る。制御論理３１は、チップイネーブル信号面がＥＰＲ
ＯＭデバイス１０を動作させた場合にのみ、書込みイネ
ーブル信号ＷＥをアドレスクロック発生器３２゜状態ク
ロック発生器３３及び指令／データクロック発生器３４
に結合させる。状態クロック発生器３３の出力と、デー
タバス２３ａのデータとは状態レジスタ３５に結合され
、状態レジスタ３５の出力は状態デコーダ３６と、指令
クロック発生器３４＆とに結合される。指令クロック発
生器３４ｍの出力は指令レジスタ３γに結合される。指
令レジスタ３７はデータバス２３＆からのデータも受取
９、指令レジスタ３７の出力は状態デコーダ３６に結合
される。アドレスクロック発生器３２の出力は第１図の
アドレスラッチ１３にストローブを供給し、データクロ
ック発生器３４ｂは第１図のデータラッチ２２にストロ
ーブを提供する。状態デコーダ３６の出力は制御アドレ
スクロック発生器３２と、状態レジスタ３５とに戻され
る。状態デコーダ３６の別の出口は、第１図に示される
消去電圧発生器２４．プログラム電圧発生器２５及び消
去／プログラム検査発生器２６に供給される。状態レジ
スタ３５は指令クロック発生器３４Ｍに帰還信号を供給
するが、指令レジスタ３Ｔはそのような帰還機能を有し
てい々い。
機能は、信号ＷＥ及びＣＦにより制御される書込みサイ
クルにおいて、データバス２３１Ｌを介して選択される
。アドレスラッチ１３の内容はＷＥの立下がシ端で更新
される。信号ＷＥの立上がシ端は命令を状態レジスタ３
５と、指令レジスタ３１又はデータラッチ２２のいずれ
か一方とにロードさせる。状態デコーダ３６は新たな内
部モードを復号して、対応する制御信号を供給すること
により適切な動作を開始させる。状態デコーダ３６から
消去電圧発生器２４．プログラム電圧発生器２５及び消
去／プログラム検査発生器２６のそれぞれに至る制御信
号線の信号は、第１図に示すように、これらの発生器に
ｖＰＰ電圧をＸデコーダ１４及びＹデコーダ１５又はメ
モリ７レイ１１に供給させる。ｖＰＰから取出され九検
査電圧は、プログラム検査及び消去検査（確認）の間に
、プログラムと消去の限界を保証するために、Ｘデコー
ダを介して語線に印加される。
次に、ＥＦＲＯＭデバイス１０と関連する様々な信号の
タイミングシーケンスを示す第３図、第４図及び第５図
を参照して説明する。第３図は読増シ機能を示し、この
場合、出力イネーブル信号面がチップ／出力イネーブル
論理回路２７を動作させ九ときにメモリアレイ１１がア
ドレスされ、メモリアレイ１１からデータが読取られる
。論理回路２７は、その後、工１０バッファ２１の出力
機能を動作させる。
第４図は、消去動作のタイミングサイクルを示す。消去
は、ｌｓｌの書込みサイクル４０における指令レジスタ
３Ｔ及び状態レジスタ３５への消去コードの書込みと、
第２の書込みサイクル４１における状態レジスタ３５へ
の消去確認コードの書込みとから成る２回書込みシーケ
ンスによシ実行される。消去確認コードは、信号ＷＥの
第２の書込みサイクル４１の立上がシ端で消去を開始さ
せる。状態デコーダ３６は消去電圧発生器２４に対する
指令を開始し、そこで、消去電圧発生器２４はメモリア
レイ１１の全てのアレイセルのソースに１２ポル）　（
ＶＰＰ）を接続する高電圧スイッチをトリガすると共に
、全ての語線を接地する。７アウラー・ノルトハイムト
ンネリングによって、メモリアレイ１１の全てのセルは
同時に消去される。書込みサイクル４２において状態レ
ジスタ３５及び指令レジスタ３７に消去検査コードが書
込まれると、消去は終了し、検査すべきノ（イトのアド
レスがラッチされ、内部消去限界電圧がセットアツプさ
れる。ここで、マイクロプロセッサは、時点４３で信号
面がローになつ九とき、標準読取りタイミングを使用し
たアクセスされ次アドレスからメモリの出力をアクセス
することができる。
その後、全てのアドレスについて検査手順が繰返される
。
プログラミングは第５図に示す方式によυ実行される。
書込みイネーブル信号ＷＥの第１のサイクル４５におい
て状態レジスタ３５及び指令レジスタ３７にプログラム
指令が入力される。ｌａ２の守サイクル４６はアドレス
ラッチ１３及びデータラッチ２２をロードする。第２の
ＷＥプサイル４６の立上がシ端は、状態デコーダ３６に
プログラム電圧発生器２５に対し制御信号を発生させる
ことにより、プログラミングを開始する。次に、プログ
ラム電圧発生器２５はメモリアレイ１１のアドレスされ
たセルのゲート及びドレインに高電圧ｖＰＰｔ−印加す
る。＠３（７）ＷＥｔイクに４７で状態レジスタ３５及
び指令レジスタ３７にプログラム検査指令を書込むこと
により、プログラミングは終了し、祈念にプログラムさ
れ九バイトを検査する次めに内部限界電圧が設定される
。この場合も、ＯＥが時点４８でローに々つたとき、ア
ドレスされたバイトを標準マイクロプロセッサ読取シタ
イミングを使用してアクセスすることができる。
次に、第６図に関して説明する。第６図は、指令ポート
コントローラ３０によシ利用される消去アルゴリズムを
示すフローチャートである。初期設定段階の間、ＶＰＰ
が印加され、全てのバイトは特定の値、この場合はＯＯ
Ｈにプログラムされ（事前条件付け）、カウンタは所定
の初期設定値にプリセットされる。次に、消去セットア
ツプ指令が書込まれ、続いて、消去指令が書込まれる（
第４図のタイミング図を参照）。消去が実行される時間
切れ期間中、消去検査指令が書込まれ、続いて別の所定
の時間切れ期間（この場合６μ４１１！ｅ）が始まる。
次に、メモリからデータが読取られ、データが消去され
たか否かを判定するためにデータの検査が実行される。
データが消去されていなければ、データを消去するため
のパルス幅が所定の値だけ増分され、ＴＥＷカウンタに
記憶され、最大限界値に関して検査される（　ＣＵＭＴ
］ｌｉＷ計算及びＴＥＷ計算は第６図に示されている）
。好ましい実施例においては、パルス幅は１０秒の累積
消去時間にわ友シ最大限界値に増分される。増分後、そ
の九びに、シーケンスは書込み、消去セットアツプ指令
と、書込み、消去指令とを経て再び繰返される。
しかしながら、所定のパルスカウント（この実施例では
６４の値が設定されている）の後もデータが消去されて
いなければ、そのメモリセルについては消去を実行でき
ないことを意味する誤シが記される。データが読取られ
、消去されたことがわかる九びに、アドレスが増分され
、最終アドレスが検査されるまで消去検査シーケンスが
繰返される。最終アドレスが検査され次場合、読取り動
作に対して指令レジスタ及び状態レジスタをリセットす
るために、それらのレジスタに読取り指令が書込まれ、
消去サイクルは終了する。バイトが消去されたものとし
て検査されることがなければ、パルス幅ＴＥＷは増分さ
れ、消去シーケンスは繰返される。ｉ次、消去され、検
査された最後のバイトから検査の循環を開始することに
よっても消去効率が達成される。
次に、プログラミングアルゴリズムのフローチャートを
示す第７図に関して説明する。プログラミングサイクル
は、ｖＰＰを印加し、パルスカウンタを初期設定するこ
とによシ開始される。次に、プログラムセットアツプ指
令が指令レジスタ及び状態レジスタに書込まれ、続く第
２の書込みサイクルで、アドレス及びデータをラッチす
る（第５図のタイミング図を参照）。プログラミングが
実行される所定の時間切れ期間の後、プログラム検査指
令が書込まれる。さらに所定の時間切れ期間（この実施
例では６４μ８１！ｅ）の後に、プログラムされたデー
タを検査する念めにデータはメモリから読取られる。書
込まれたデータがメモリから読取られ次データに対応し
ていなければ、プログラミング時間を延長するためにパ
ルスカウントがｍ分され、書込みシーケンスと読取シシ
ーケンスが繰返される。この実施例においては、１００
μ８ｅＣのパルスを２５の最大パルスカウントまで繰返
すことにより、プログラミング時間は延長される。パル
スカウントの増分の友びに、所定の値、この場合は２５
に達するまで、プログラミング期間の持続時間は増加さ
れ、２５に達した時点で誤シが検出される。読取られた
データが正確であると検査されると、アドレスは増分さ
れ、その他のアドレスのそれぞれからデータを書込み且
つ読取るためにシーケンスが繰返される。最後のアドレ
スに達したときに、読取シ動作に対して状態レジスタ及
び指令レジスタをリセットするために、それらのレジス
タに命令が書込まれる。第７図のアルゴリズムは、第６
図の消去に先立り事前条件づけの九めにφφをロードす
る目的でも使用される。
第２図に示されるブロックを実施する次めに様々々従来
の回路を実現することができるが、第８図ａから第８図
ｅは、第２図の様々なブロックを提供するために好まし
い実施例で使用されるよう々特定の回路を示す。第２図
の様々なブロックを示す図中符号は第８図ａから第８図
ｅの図中符号に対応する。さらに、リセット回路５０及
びページレジスタ回路５１が示されている。リセット回
路５０は、パワーアップ中や、ｖｐｐ　が５ｖであると
きなどに指令レジスタ及び状態レジスタをリセットする
念めのものである。ページレジスタ回路５１けメモリの
ページモードアドレッシングを制御するためのものであ
る。さらに、制御論理回路３１は、基本的にはチップイ
ネーブル信号と書込みイネーブル信号とをＡＮＤするも
のであるので、特定して示されてはいない。得られ比信
号はＣＷＥで示される。
好ましい実施例は、アドレスクロック発生器３２からア
ドレスラッチに対してストローブを発生する際の遅延を
提供するなめに一連のインバータを利用する。好ましい
実施例の特定の回路で使用されているように、指令レジ
スタ３７は４つの別個のレジスタＲ３、Ｒ５、Ｒ６及び
Ｒ７から構成される。
レジスタＲ５、Ｒ６及びＲ７はモード選択のために利用
され、レジスタＲ３は無効の入力を復号し且つラッチす
るために使用される。状態レジスタ３５には２個のレジ
スタがある。レジスタＲ２は、消去を動作させるために
帰還制御と共に使用され、プログラム状態レジスタＲ１
はデータラッチ又は指令レジスタへのデータ入力流れを
制御するために使用される。指令クロック発生器３４１
Ｌ及びデータクロック発生器３４ｂは、レジスタ及びデ
ータラッチによシ必要とされる互いに重なシ合わ々いク
ロック位相を発生する機能を有する。これらのクロック
は、プログラムデータラッチ、指令レジスタ及び状態レ
ジスタに対する書込みサイクルの間に入力データのラッ
チ動作を制御する。
アドレスクロック発生器は、アドレスラッチに向かうア
ドレス情報の流れを制御する役割を有する。状態レジス
タ３５及び指令レジスタ３７は指令ボートアーキテクチ
ャの心臓部を成し、データ入力バッファからの入力を受
取り、チップに関する動作モードを復号するためにデー
タを記憶する。
指令命令はレジスタ５，６及び７に対する３つのデータ
ビットによυ決定され、それらのピットから動作モード
を決定する几めの真理値表は第８図ｅに示されている。
指令レジスタはその出力端子からの帰還がなく、単一書
込みモード乏トラックし、多重書込みモードへの導入を
選択する。状態レジスタはその出力端子から入力端子へ
の帰還経路を有し、多重書込みモードの様々な段階を通
過するときにチップの顆次動作をトラックする。
ＥＦＲＯＭデバイス１０を既存のＥＦＲＯＭデバイスと
互換性をも九す場合には、書込みイネーブル信号を最上
位アドレスビットＡ１４　　とマルチプレクスする。ｖ
ＰＰが５ボルトであるとき、Ａ１４Δがピンは最上位ア
ドレスピント（Ａ１４）を読堰るが、このビットは場合
によってはベージモードを選択する几めに使用される。
しかしながら、ｖＰＰがプログラミング電圧（この実施
例では１２ボルト）に々ると、Ａ１４４ルピンの信号は
書込みイネーブル信号として読取られる。従って、最上
位アドレスビットを書込みイネーブル信号とマルチプレ
クスすることにより、マルチプレクシング方式は本発明
のＥＦＲＯＭデバイス１０を既存のＫＦＲＯＭデバイス
とビンの互換性をもたすことができる。
以上、フラッシュＥＰＲＯＭ／ＥＥＰＲＯＭのプログラ
ミング及び消去を実行する指令ボートアーキテクチャを
説明した。
【図面の簡単な説明】
第１図は、本発明のフラッシュメモリデバイスの概略ブ
ロック線図、第２図は、本発明の指令ボートコントロー
ラの概略ブロック線図、第３図は、本発明の読取シサイ
クルに関するタイミング図、８４図は、本発明の消去サ
イクルに関するタイミング図、第５図は、本発明のプロ
グラミングサイクルに関するタイミング図、Ｒ６図は、
本発明の消去サイクルのフローチャート図、第７図は、
本発明のプログラミングアルゴリ〆ムに関するフローチ
ャート図、第８Ａ図、第８Ｂ図、第８ｃ図、第８Ｄ図及
び第８Ｅ図は、第２図に示される指令ボートコントロー
ラの概略図である。 １０・・・・フラッシュＥＦＲＯＭ半導体デバイス、１
１・・・・メモリアレイ、１２・・・・アドレスバス、
１３・・・・アドレスラッチ、１４・・・・Ｘデコーダ
、１５・・・・Ｙデコーダ２０・・・・双方向データバ
ス、２１・・・・入出カバソファ、２２優・・・データ
ラッチ、２４・・・・消去電圧発生器、２５・・・・プ
ログラム電圧発生器、２６・・・・消去／プログラム検
査発生器、２７・・・・チップ／出力イネーブル論理回
路、３０・・・・指令ボートコントローラ、３１・・・
・制御論理、３２・・・・アドレスクロック発生器、３
３・・・・状態クロック発生器、３４ａ・・・・指令ク
ロック発生器、３４ｂ・・・・データクロック発生器、
３５・・・・状態レジスタ、３６・・・・状態デコーダ
、３７・・・・指令レジスタ、ＣＦ・・・−チップイネ
ーブル信号、書込みイネーブル信号。

Claims (4)

    【特許請求の範囲】
  1. （１）シリコン基板上に形成され、それぞれが１つのフ
    ローティングゲートを有する複数個のメモリセルであつ
    て、プログラム命令及び消去命令は、前記メモリセルに
    対し適切な制御信号を発生する命令レジスタにデータと
    して入力される電気的に消去可能プログラム可能読取り
    専用記憶装置において、 （ａ）第１の書込みサイクルの間に消去設定指令を前記
    命令レジスタに書込む過程と； （ｂ）第２の書込みサイクルの間に消去指令を前記命令
    レジスタに書込む過程と； （ｃ）消去サイクルの間に前記メモリセルを消去する過
    程と； （ｄ）第３の書込みサイクルの間に消去検査指令を前記
    命令レジスタに書込み、前記消去可能プログラム可能読
    取り専用記憶装置の１つの記憶場所をアクセスするため
    に指定アドレスを提供する過程と； （ｅ）前記記憶場所が消去されているか否かを判定する
    ために記憶装置の前記記憶場所の内容を読取り、その際
    に前記データが消去されていなければ、前記消去サイク
    ルの持続時間を増分し、前記記憶場所が消去されるまで
    過程（ａ）から（ｅ）を繰返す過程と； （ｆ）全てのアドレス記憶場所が消去され且つ検査確認
    されるまで過程（ｄ）及び（ｅ）を繰返す過程と；から
    成る前記電気的に消去可能プログラム可能読取り専用記
    憶装置を消去する方法。
  2. （２）シリコン基板上に形成され、それぞれが１つのフ
    ローティングゲートを有する複数個のメモリセルであつ
    て、プログラム命令及び消去命令は、前記メモリセルに
    対し適切な制御信号を発生する命令レジスタにデータと
    して入力される電気的に消去可能プログラム可能読取り
    専用記憶装置において、 （１ａ）第１の書込みサイクルの間にプログラミング設
    定指令を前記命令レジスタに書込む過程と；（１ｂ）デ
    ータがφφに等しい第２の書込みサイクルの間にアドレ
    ス及びデータを前記消去可能プログラム可能読取り専用
    記憶装置にラッチする過程と； （１ｃ）プログラミングサイクルの間に前記消去可能プ
    ログラム可能読取り専用記憶装置をプログラムする過程
    と； （１ｄ）第３の書込みサイクルの間にプログラム検査指
    令を前記命令レジスタに書込む過程と；（１ｅ）過程（
    １ｃ）でデータがプログラムされた記憶場所の内容を検
    査するために、その記憶場所から内容を読取り、その際
    に前記記憶場所がプログラムされていなければ、前記記
    憶場所がプログラムされるまで過程（１ａ）から（１ｅ
    ）を繰返す過程と； （１ｆ）全てのアドレス記憶場所がプログラムされ且つ
    検査確認されるまで、新たなアドレスごとに過程（１ａ
    ）から（１ｅ）を繰返す過程と；から成る前記電気的に
    消去可能プログラム可能読取り専用記憶装置をプログラ
    ムする方法。
  3. （３）シリコン基板上に形成され、それぞれが１つのフ
    ローティングゲートを有する複数個のメモリセルであつ
    て、プログラム命令及び消去命令は、前記メモリセルに
    対し適切な制御信号を発生する命令レジスタにデータと
    して入力される電気的に消去可能プログラム可能読取り
    専用記憶装置において、 （１ａ）第１の書込みサイクルの間に消去設定指令を前
    記命令レジスタに書込む過程と； （１ｂ）第２の書込みサイクルの間に消去指令を前記命
    令レジスタに書込む過程と； （１ｃ）消去サイクルの間に前記メモリセルを消去する
    過程と； （１ｄ）第３の書込みサイクルの間に消去検査指令を前
    記命令レジスタに書込み、前記消去可能プログラム可能
    読取り専用記憶装置の１つの記憶場所をアクセスするた
    めに指定アドレスを提供する過程と； （１ｅ）前記記憶場所が消去されているか否かを判定す
    るために記憶装置の前記記憶場所の内容を読取り、その
    際に前記データが消去されていなければ、前記消去サイ
    クルの持続時間を増分し、前記記憶場所が消去されるま
    で過程（１ａ）から（１ｅ）を繰返す過程と； （１ｆ）全てのアドレス記憶場所が消去され且つ検査確
    認されるまで過程（１ｄ）及び（１ｅ）を繰返す過程と
    ； （２ａ）第１の書込みサイクルの間にプログラミング設
    定指令を前記命令レジスタに書込む過程と；（２ｂ）第
    ２の書込みサイクルの間に前記消去可能プログラム可能
    読取り専用記憶装置にアドレス及びデータをラッチする
    過程と； （２ｃ）プログラミングサイクルの間に前記消去可能プ
    ログラム可能読取り専用記憶装置をプログラムする過程
    と； （２ｄ）第３の書込みサイクルの間にプログラム検査指
    令を前記命令レジスタに書込む過程と；（２ｅ）過程（
    ２ｃ）でデータがプログラムされた記憶場所の内容を検
    査するために、その記憶場所から内容を読取り、その際
    に前記記憶場所がプログラムされていなければ、前記記
    憶場所がプログラムされるまで過程（２ａ）から（２ｅ
    ）を繰返す過程と； （２ｆ）全てのアドレス記憶場所がプログラムされ且つ
    検査確認されるまで新たなアドレスごとに過程（２ａ）
    から（２ｅ）を繰返す過程と；から成る前記消去可能プ
    ログラム可能読取り専用記憶装置を消去し且つプログラ
    ムする方法。
  4. （４）シリコン基板上に形成され、それぞれが１つのフ
    ローティングゲートを有する複数個のメモリセルであつ
    て、プログラム命令及び消去命令は、前記メモリセルに
    対し適切な制御信号を発生する命令レジスタにデータと
    して入力される電気的に消去可能プログラム可能読取り
    専用記憶装置において、 （１ａ）第１の書込みサイクルの間に消去設定指令を前
    記命令レジスタに書込む過程と； （１ｂ）第２の書込みサイクルの間に消去指令を前記命
    令レジスタに書込む過程と； （１ｃ）消去サイクルの間に前記メモリセルを消去する
    過程と： （１ｄ）第３の書込みサイクルの間に消去検査指令を前
    記命令レジスタに書込み、前記消去可能プログラム可能
    読取り専用記憶装置の１つの記憶場所をアクセスするた
    めに指定アドレスを提供する過程と； （１ｅ）前記記憶場所が消去されているか否かを判定す
    るために記憶装置の前記記憶場所の内容を読取り、その
    際に前記データが消去されていなければ、前記消去サイ
    クルの持続時間を増分し、前記記憶場所が消去されるま
    で過程（１ａ）から（１ｅ）を繰返す過程と； （１ｆ）全てのアドレス記憶場所が消去され且つ検査確
    認されるまで過程（１ｄ）及び（１ｅ）を繰返す過程と
    ； （２ａ）第１の書込みサイクルの間に消去設定指令を前
    記命令レジスタに書込む過程と； （２ｂ）第２の書込みサイクルの間に消去指令を前記命
    令レジスタに書込む過程と； （２ｃ）消去サイクルの間に前記メモリセルを消去する
    過程と； （２ｄ）第３の書込みサイクルの間に消去検査指令を前
    記命令レジスタに書込み、前記消去可能プログラム可能
    読取り専用記憶装置の１つの記憶場所をアクセスするた
    めに指定アドレスを提供する過程と； （２ｅ）前記記憶場所が消去されているか否かを判定す
    るために、記憶装置の前記記憶場所の内容を読取り、そ
    の際に前記データが消去されていなければ、前記消去サ
    イクルの持続時間を増分し、前記記憶場所が消去される
    まで過程（２ａ）から（２ｅ）を繰返す過程と； （２ｆ）全てのアドレス記憶場所が消去され且つ検査確
    認されるまで過程（２ｄ）及び（２ｅ）を繰返す過程と
    ； （３ａ）第１の書込みサイクルの間にプログラミング設
    定指令を前記命令レジスタを書込む過程と；（３ｂ）第
    ２の書込みサイクルの間に前記消去可能プログラム可能
    読取り専用記憶装置にアドレス及びデータをラッチする
    過程と； （３ｃ）プログラミングサイクルの間に前記消去可能プ
    ログラム可能読取り専用記憶装置をプログラムする過程
    と； （３ｄ）第３の書込みサイクルの間にプログラム検査指
    令を前記命令レジスタに書込む過程と；（３ｅ）過程（
    ３ｃ）でデータがプログラムされた記憶場所の内容を検
    査するために、その記憶場所から内容を読取り、その際
    に前記記憶場所がプログラムされていなければ、前記記
    憶場所がプログラムされるまで過程（３ａ）から（３ｅ
    ）を繰返す過程と； （３ｆ）全てのアドレス記憶場所がプログラムされ且つ
    検査確認されるまで、新たなアドレスごとに過程（３ａ
    ）から（３ｅ）を繰返す過程と；から成る前記電気的に
    消去可能プログラム可能読取り専用記憶装置を事前条件
    付けし、消去し且つプログラムする方法。
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