JPH0757484A - Ｎｏｒ型不揮発性メモリ制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】書き込みが不十分なセルに対してだけ選択的に
再書き込みし、各セルのスレショールドレベルを揃え
る。 【構成】ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トン
ネル電流を使用してデータの書込みを行う場合、データ
照合後の再書込時にデータ書込みを禁止する反選択電位
が供給される。即ち、再書き込みモードとなったとき、
センスアンプ２０のラッチデータがハイレベルＨである
ために、該当セルの電子がＦＮトンネルして、そのセル
にデータ「０」が書き込まれる。書き込みが充分である
セルはビット線電位ＢＬＲがローレベルＬに落ちている
ので、センスアンプ２０のラッチデータもローレベルＬ
となり、同じワード線に書き込み充分なセルが接続され
ていたとしてもそのセルには再書き込みがなされない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、トンネル電流によっ
てデータの書き込みや消去などが行なわれるＮＯＲ型不
揮発性メモリ制御回路に関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭなどの半導体不
揮発性メモリでは、これに使用される電源電圧の低電圧
化（３．０ボルトあるいは３．３ボルト）に伴って、Ｃ
ＨＥ（Channel Hot Electron）によるデータの書き込み
が限界に近づいている。

【０００３】ＣＨＥによってデータの書き込みを行なう
メモリに代わるものとして、ＦＮトンネル電流（Fowler
-Nordheim Tunneling Current）を使用してデータの書
き込みや消去を電気的に行なうようにした低電圧化が可
能なフラッシュ型の不揮発性メモリ（ＥＥＰＲＯＭ）、
例えばＮＯＲ型の不揮発性メモリが有望になってきてい
る。

【０００４】トンネル電流によってデータの書き込みや
消去を行なう不揮発性メモリでは、データの書き込みや
消去時殆ど電流が流れないため、低電圧の電源電圧若し
くはこれを昇圧した電圧を用いてデータの書き込みや消
去を行なうことができる。

【０００５】

【発明が解決しようとする課題】しかし、ＦＮトンネリ
ングでデータを書き込むため、ＣＨＥによってデータを
書き込む場合に比べてデータの書き込み時間が長くかか
る欠点がある。例えば、ＣＨＥによってデータを書き込
む場合には数１０μsecオーダーであるのに対してＦＮ
トンネリングによるデータの書き込みはｍsecのオーダ
ーになる。

【０００６】この問題を解決するには例えばメモリセル
に設けられたセル選択用のワード線（行線（ロー線）に
対応している）の１本分のデータをラッチしておき、１
本のワード線を単位としてつまり、ページ単位でラッチ
データを書き込めばよい。そうすると、見かけ上１バイ
ト当たりの書き込み時間を短縮できるから、ＣＨＥタイ
プのメモリと比較しても遜色のない書き込み時間となる
からである。

【０００７】このようにページ単位でデータを書き込む
処理を行なうと、今度は以下のような新たな問題が発生
する。まず、データの書き込み後そのデータが正しく書
き込まれたかどうかを判定するためのデータ照合処理い
わゆるベリファイ（verify）処理が行なわれる。

【０００８】ベリファイ処理ではそのワード線に接続さ
れた複数のセルのうち、１個でも書き込み不十分なセル
があると、再度そのワード線に接続された複数のセルの
全てに対してデータの再書き込みを行なう必要がある。
ワード線に接続された複数のセルの書き込み特性は全く
均一ではなく、程度の差はあってもばらついているた
め、再書き込みの回数が多いと、それぞれのセルのスレ
ショールドレベルのばらつきがさらに広がり、ワード線
に接続されたセルのスレショールドレベルの分布が非常
にブロードなものになってしまう。

【０００９】スレショールドレベルがブロードになる
と、データ読み出し時のマージンが広く取れなくなるた
め読み出し制御が難しくなってしまう。

【００１０】そこで、この発明はこのような従来の課題
を解決したものであって、書き込み不十分なセルに対し
てだけ再書き込み処理が行なわれるようにしたＦＮトン
ネル電流を使用してデータの書き込みなどを行なうＮＯ
Ｒ型不揮発性メモリの制御回路を提案するものである。

【００１１】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、ワード線単位でデータの書き
込み及び照合を繰り返し行うようにしたトンネル電流に
よるデータの書き込み及び消去を行うＮＯＲ型不揮発性
メモリの制御回路において、ビット線ごとにセンスアン
プを有するセル制御手段が設けられ、データの書き込み
が充分なセルに対応するビット線には上記セル制御手段
からデータ照合後の再書き込み時にデータ書き込みを禁
止する反選択電位が供給されるようになされたことを特
徴とするものである。

【００１２】

【作用】セルへのデータの書き込みとは、データ「０」
を書き込むこと、つまりプログラムすることであり、デ
ータを書き込むときには図４のセンスアンプ２０におけ
る読み出しセルＲＣ側のラッチレベルがハイレベルＨ
（電源電圧ＳＡＨと同じレベル）となっている。

【００１３】データの書き込みが不十分であるときはセ
ルのＶthがワード線電圧より下がっていないのでセル電
流が流れない。そのため、図６に示すベリファイモード
において、読み出しセルＲＣ側のビット線電位をプリチ
ャージしたのちセル側をアクティブ状態にしてもセル電
流が流れず、ビット線電位はプリチャージ電位を保持す
る。

【００１４】ビット線電位はセンスアンプ２０で増幅さ
れラッチされる。

【００１５】ビット線電位ＢＬＲがハイレベルＨである
ときは、再書き込みモードとなる。このときは図９のよ
うにセンスアンプ２０と該当セルのそれぞれが書き込み
状態に制御される。そうすると、センスアンプ２０のラ
ッチデータがハイレベルＨであるために、該当セルの電
子がＦＮトンネルして、そのセルにデータ「０」が書き
込まれる。

【００１６】書き込みが充分であるセルは、ベリファイ
読み出し時にこれが接続されたビット線電位ＢＬＲがロ
ーレベルＬに落ちているので、センスアンプ２０にラッ
チされるデータもローレベルＬとなり、したがって同じ
ワード線に書き込み充分なセルが接続されていたとして
もそのセルには再書き込みがなされない。

【００１７】このように書き込みが充分なセルに対して
は再書き込み処理がなされないので、各セルのスレショ
ールドレベルが揃い（図１０）、スレショールドレベル
分布がブロードになることはない。

【００１８】

【実施例】続いて、この発明に係るＮＯＲ型不揮発性メ
モリ制御回路の一例を、図面を参照して詳細に説明す
る。

【００１９】図１はこの発明に係るＮＯＲ型不揮発性メ
モリ制御回路（フラッシュメモリ制御回路）１０の一例
を示す要部の構成図である。この構成図はフラッシュメ
モリを機能ブロック化したものである。

【００２０】フラッシュメモリ制御回路１０にあって、
データの構成ビット数に応じた数のセクション化された
メモリ素子アレイ（半導体チップ）１０Ａ，１０Ｂ，・
・・１０Ｎが設けられる。８ビット構成では８個のメモ
リ素子アレイが使用される。

【００２１】メモリ素子アレイ１０Ａ〜１０Ｎは同一構
成であるので、メモリ素子アレイ１０Ａについてその具
体例を説明する。メモリ素子アレイ１０Ａはｐカラム×
ｑローのメモリセルで構成され、この例ではそれらが２
分割されて使用される。例えば１つのメモリ素子アレイ
１０Ａが、（５１２カラム×１０２４ロー）個のメモリ
セルで構成されているときには、２分割されたメモリ素
子アレイ（メモリセル部という）ＭＸ，ＭＹはそれぞれ
（５１２カラム×５１２ロー）のメモリセルで構成され
る。

【００２２】メモリセル部ＭＸ，ＭＹのうち１行分，つ
まり１ワード線分のメモリセル（５１２カラム×１ロ
ー）はダミーセルとして使用され、本例ではメモリセル
部ＭＸにあっては最初の１ワード線分がダミーセル部Ｄ
Ｘとして使用され、他方のメモリセル部ＭＹにあっては
最後の１ワード線分がダミーセル部ＤＹとして使用され
る。

【００２３】メモリセル部ＭＸとＭＹとの間にはセンス
アンプを有するセル制御回路１５がそれぞれのビット線
（カラム線と同じ意味）に対して直列に接続されて構成
される。

【００２４】メモリセル部ＭＸ，ＭＹにはカラムデコー
ダＣＤが共通に設けられると共に、それぞれのメモリセ
ル部ＭＸ，ＭＹに対応してローデコーダＬＤＸ，ＬＤＹ
が設けられる。このローデコーダＬＤＸ，ＬＤＹの一部
はダミーセル部ＤＸ，ＤＹに対するデコーダＤＤＸ，Ｄ
ＤＹとして使用される。セル制御回路１５に接続された
複数の制御線にはセル制御デコーダＳＡＤが共通に設け
られる。セル制御デコーダＳＡＤはデータのＩ／Ｏポー
トとしても機能する。

【００２５】ローデコーダＬＤＸ，ＬＤＹから出力され
た特定のワード線に対する制御信号は複数のメモリ素子
１０Ａ〜１０Ｎに対して共通に使用される。

【００２６】図示はしないが、外部から供給されたアド
レス情報がこれらカラムデコーダＣＤやローデコーダＬ
ＤＸ，ＬＤＹに供給されてロー情報とカラム情報に分解
されてセル制御回路１５とローおよびカラムによって指
定される特定のセルがメモリ制御モードに応じたアクテ
ィブ状態に制御される。

【００２７】このように構成されたフラッシュメモリ制
御回路のうち、セルの構造を図２に示す。同図におい
て、Ｐ型基板１１内に設けられたＮ型領域１２、１３に
よってソース領域とドレイン領域が形成される。Ｎ型領
域１２と１３との間に形成されるチャネルに対向するＰ
型基板１１の上面にはＳｉＯ2などの絶縁層（図示はし
ない）を介して浮遊ゲート（フローティングゲート）Ｆ
Ｇが形成され、さらにその上面に同じく絶縁層を介して
コントロールゲートＣＧが形成されて１つのメモリセル
が構成される。１４は隣接セルとのアイソレーションを
図るための絶縁層である。

【００２８】このセル構造の下でデータの書き込みを説
明する。なお、書き込み対象となるセルは前もって消去
状態（フローティングゲートＦＧに電子が注入されスレ
ショールド電圧Ｖthが高い状態）になっている。 （１）任意のセル（当該セルという）にデータ「０」を
書き込む動作から説明する。当該セルにデータ「０」を
書き込んだ結果、そのセルはプログラム状態にあるとい
う。

【００２９】当該セルをプログラムするには、図２にも
示すように、 ａ．当該セルのワード線の電圧ＶCGを例えば、−１３ボ
ルトに降圧する。 ｂ．当該セルのドレインＤに所定の電圧ＶD（例えば、
５ボルト）を印加する。 ｃ．当該セルのソースＳをオープン若しくは接地する。

【００３０】こうすると、フローティングゲートＦＧと
ドレインＤとの間の電界が大きくなるから、フローティ
ングゲートＦＧに注入されていた電子がドレインＤに向
かってＦＮトンネルし、フローティングゲートＦＧの電
子が減少する。プログラム時間を制御することにより最
終的にフローティングゲートＦＧの電子を空にする。

【００３１】この状態をプログラム状態といい、データ
「０」が当該セルに書き込まれたことになる。電子のＦ
Ｎトンネリングによって当該セルのスレッシュホールド
電圧Ｖthは下がる。 （２）データ「１」を当該セルに書き込んだ結果、その
セルは消去状態にあるという。

【００３２】当該セルへのデータ「１」の書き込みは、
図３にも示すように、 ａ．当該セルのワード線の電圧ＶCGを例えば、−１３ボ
ルトに降圧する。 ｂ．当該セルのドレインＤに所定の電圧ＶD（例えば、
０ボルト）を印加する。 ｃ．当該セルのソースＳをオープン若しくは接地する。

【００３３】このときにはフローティングゲートＦＧと
ドレインＤとの間に印加される電界が電子がＦＮトンネ
ルするには充分な電界レベルとはならないので、フロー
ティングゲートＦＧには電子が蓄積されたままとなる。
この状態を消去状態といい、データ「１」が当該セルに
書き込まれたことになる。電子がＦＮトンネリングされ
ないためスレショールド電圧Ｖthは高い。

【００３４】上述したフラッシュメモリにおいて、デー
タの書き込みや消去などは特定のセルとそのセルが接続
されたビット線さらにはこのビット線に接続されたダミ
ーセルおよびセル制御回路１５を使用して行なわれる。

【００３５】図２に示すセルの記号をＭＯＳトランジス
タと同じ記号で表したとき、セルとこれに関連した回路
図を図４に示す。その構成について同図を参照しながら
説明する。

【００３６】図４において、ＲＣはデコーダによって指
定された特定のメモリセル（以下読み出しセルという）
である。端子２１ａはこの読み出しセルＲＣに接続され
たビット線ＢＬ用のデコーダ端子である。ビット線ＢＬ
にはダミーセルＤＣとセル制御回路１５とが接続され
る。読み出しセルＲＣとしてはメモリセル部ＭＸのもの
を示す。このときダミーセルＤＣとしては他方のメモリ
セル部ＭＹのものが使用される。

【００３７】読み出し側ビット線にはセレクトトランジ
スタＴＳＲを介してダミートランジスタＤｒｃおよび複
数、この例では４個のセルＣｒ1〜Ｃｒ4が接続される。
セレクトトランジスタＴＳＲに接続されるセルの個数は
２のｎ乗個である。

【００３８】ＮＯＲ型フラッシュメモリの場合には直列
接続された４個のセルＣｒ1〜Ｃｒ4とダミーセルＤｒｃ
が図のように互いのドレイン同士およびソース同士が接
続されて構成される。Ｖｓはソースに印加される電圧で
ある。ダミーセルＤＣ側も同じように構成されているの
でその説明は省略する。

【００３９】セル制御回路１５はラッチ型のセンスアン
プ２０を有する。センスアンプ２０は４個のトランジス
タ２１〜２４で構成され、読み出しセルＲＣ側にあって
はトランジスタ２１若しくは２２にデータがラッチされ
る。ダミーセルＤＣ側にあってはトランジスタ２３若し
くは２４にデータがラッチされる。

【００４０】セル制御回路１５はセンスアンプ２０の他
にこのセンスアンプ２０にラッチすべきデータ（書き込
みデータ）を供給するための複数の制御手段（データ取
り込み回路６０など）が設けられているが、それらの構
成などについてはメモリ動作と共に説明することにす
る。

【００４１】データの書き込みについて、図４と図５を
参照して説明する。

【００４２】まずデータラッチ制御信号ＷＤＬＡＴをハ
イレベルにしてトランスファートランジスタ６９，６
９’をそれぞれオンにする。センスアンプ２０の一方の
電源電圧ＳＡＨをハイレベル（例えば３ボルト）に、他
方の電源電圧ＳＡＬをローレベル（例えば０ボルト）に
してセンスアンプ２０をアクティブ状態にする。

【００４３】端子６７のカラム線に供給される制御信号
ＣＯＬ（図５Ａ）をハイレベルにしてデータ取り込み回
路６０をアクティブ状態にして制御トランジスタ６１，
６２のドレイン側に書き込みデータが取り込まれ、取り
込まれたデータがセンスアンプ２０によってラッチされ
る。

【００４４】センスアンプ２０が３．０ボルト若しくは
３．３ボルトよりも高い電圧で動作するときは図５Ｂの
ように当初は３ボルト程度の電圧で駆動し、その後５ボ
ルト程度にレベルシフトすればよい。５ボルト電源発生
のために昇圧回路が必要になる。

【００４５】センスアンプ２０のうち読み出しセルＲＣ
側に設けられたトランジスタ２１若しくは２２にラッチ
された書き込みデータ（ハイレベルＨの電圧若しくはロ
ーレベルＬの電圧）が書き込むべきセル（当該セル）に
対するドレイン電圧として使用される。

【００４６】そのため、書き込みデータが「０」である
ときにセンスアンプ２０でラッチするデータはハイレベ
ルのデータ（データ「１」）でなければならない。つま
り、当該セルにデータ「０」を書き込みたいときにはデ
ータ「１」をラッチしなければならないので、フラッシ
ュメモリのＩＯ端子ピン６４を介して与えられた書き込
みデータ（ＷＤ）はインバータ６５，６６などの手段を
用いて反転され、その反転データがラッチされるように
なされている。

【００４７】書き込みデータのラッチが終了すると、図
５Ｆのように電圧ＳＥＬを与えてセレクトトランジスタ
ＴＳＲをオンにし、また当該セルのワード線に印加され
る電圧が図５Ｅのように所定電圧（−１３ボルト）まで
降圧されて当該セルが書き込みモードにセットされると
共に、ゲート電圧Ｖａ（図５Ｄ）を与えてゲートトラン
ジスタＴａをオンにする。そうすると、当該セルのドレ
インＤにセンスアンプ２０のラッチデータに対応する電
圧が印加される。

【００４８】当該セルにデータ「０」を書き込みたいと
きには、そのときのラッチデータが「１」であるため５
ボルト程度の電圧が当該セルのドレインＤに印加され
る。これによって、ドレインからフローティングゲート
に高電界がかかりフローティングゲートＦＧの電子がＦ
Ｎトンネルしてデータ「０」の書き込みが行われ、当該
セルはプログラム状態となる。

【００４９】当該セルにデータ「１」を書き込みたいと
きは、そのときのラッチデータは「０」であるため０ボ
ルトの電圧がそのドレインＤに印加される。この印加電
圧ではドレインからフローティングゲートへの電界がＦ
Ｎトンネルを引き起こすのに十分な電界より低いため電
子のＦＮトンネルが起こらない。これによって当該セル
は消去状態のままとなる。

【００５０】このようにデータを書き込むときには、書
き込むべきデータを反転し、この反転データをセンスア
ンプ２０でラッチし、ラッチしたこのデータに対応する
電圧を当該セルのドレインに印加すればよい。

【００５１】次に、書き込まれたデータをベリファイす
る動作を図４と図６を参照して説明する。 （１）図６Ｇのようにゲート電圧Ｖａを０ボルトにして
ゲートトランジスタＴａをオフにし、読み出しセルＲＣ
側とセンスアンプ２０側を電気的に切り離す。 （２）ゲートトランジスタＴｃとＴｄにゲート電圧ＶP
ａ，ＶPｂ（何れも３ボルト程度）を与えてビット線Ｂ
Ｌの電位ＢＬＲ，ＢＬＤをプリチャージする（図６
Ａ）。このとき、プリチャージ電圧は読み出しセル側を
ダミーセル側より若干低く設定する。この場合であれば
Ｖ1＜Ｖ2となる。 （３）読み出しセルＲＣ側では、図６Ｂのようにセレク
トトランジスタＴＳＲにセレクト電位ＳＥＬ（３ボルト
程度）と、読み出すべき当該セルＣｒｉ（ｉ＝１〜４）
にワード線電位ＷＬｉ（３ボルト程度）をそれぞれ与え
て当該セルＣｒｉを読み出し状態にセットする。

【００５２】このとき、当該セルＣｒｉがプログラム状
態（データ「０」が書き込まれた状態）にあれば、当該
セルＣｒｉを通してセル電流が流れるのでビット線電位
ＢＬＲはプリチャージ電位より低下する。

【００５３】当該セルＣｒｉが消去状態（データ「１」
が書き込まれた状態）にあれば、当該セルＣｒｉを通し
てセル電流は流れないのでビット線電位ＢＬＲはプリチ
ャージ電位を保持する。 （４）ダミーセルＤＣ側でも、ゲート電圧Ｖｂを０ボル
トにした状態でセレクトトランジスタＴＳＤに制御線電
位ＳＥＬ′とダミートランジスタＤｄｃのワード線電位
ＤＷＬにそれぞれ３ボルト程度の電圧を与える。

【００５４】ダミーセルＤＣ側はプログラム状態若しく
は紫外線消去状態となっているのでダミートランジスタ
Ｄｄｃを通してセル電流が流れ、ダミーセル側のビット
線電位ＤＷＬはプリチャージ電位より降下する。 （５）読み出しセルＲＣ側とダミーセルＤＣ側の制御線
電位ＳＥＬとワード線電位ＷＬｉをそれぞれ０ボルトに
落として、読み出しセルＲＣとダミーセルＤＣをそれぞ
れのビット線ＢＬから切り離して、直前に読み出したデ
ータ（「０」または「１」）に対応するビット線電位を
保持する。 （６）次に、読み出したデータのうち必要なデータに対
するデータ変換を行う。データ変換はデータを再書き込
みするときに必要なデータを外部から供給しないでも、
センスアンプ２０にラッチできるようにするための内部
処理である。

【００５５】そのため、ビット線電位の変換回路３０，
４０が設けられる。これらはそれぞれ直列接続された一
対のトランジスタＴ1，Ｔ2およびＴ3，Ｔ4で構成され、
トランジスタＴ2はダミーセルＤＣ側のデータ線ＤＬＤ
に接続され、他方のトランジスタＴ4は読み出しセルＲ
Ｃ側のデータ線ＤＬＲに接続されている。

【００５６】図６Ｃのように３ボルト程度のゲート電圧
Ｖavを与えてゲートトランジスタＴ1をオンにする。こ
のとき、センスアンプ２０には直前に書き込まれたデー
タがラッチされているので、直前に当該セルＣｒｉに書
き込まれたデータが「０」であるときにはダミーセル側
データ線ＤＬＤのレベルはローレベルである。そのた
め、制御トランジスタＴ2はオフ状態を保持し、読み出
しセルＲＣ側のビット線電位ＢＬＲは読み出し直後の電
位を保持する。

【００５７】これに対して、直前に当該セルＣｒｉに書
き込まれたデータが「１」であるときにはダミーセル側
データ線ＤＬＤのレベルはハイレベルを保持しているた
め、制御トランジスタＴ2がオンして、読み出しセルＲ
Ｃ側のビット線電位ＢＬＲは読み出し直後の電位から０
電位に降下する。

【００５８】このように直前に書き込まれたデータが
「１」であるときには読み出しセルＲＣ側のビット線電
位は０レベルまで落とされるので、ビット線電位をハイ
レベルＨとローレベルＬとして捉えると、ビット線のデ
ータはハイレベルＨからローレベルＬに変換されたこと
になる。

【００５９】当該セルＣｒｉにデータ「０」を書き込ん
だにも拘らずその書き込みが不十分であるときは再度書
き込みが必要になる。そしてこの時の当該セルＣｒｉは
データ「１」が書き込まれたのと同じ状態となるので、
このときビット線電位はプリチャージレベルとなってい
る。

【００６０】なお、「０」のデータが書き込まれたセル
でもベリファイ後にデータの書き込みが充分であると判
定されたときにはセンスアンプ２０にはローレベルがラ
ッチされることになるので、書き込みが充分なセルのと
きもビット線電位は０ボルトになる。

【００６１】これらのことを整理すると、トランジスタ
Ｔ１をオンにしてデータ変換処理を行うときの書き込み
データとビット線電位との関係は図７のようになる。 （７）次に、ゲートトランジスタＴ1をオフにして、セ
ンスアンプ２０の電源電圧ＳＡＨ，ＳＡＬとして同じ電
位（このときは例えば１．５ボルト程度の中間電位）を
与えてセンスアンプ２０にラッチされていたデータを破
棄する（図６Ｄ，Ｅ）。 （８）同時に、プリチャージ回路５０に対して端子３３
から制御電圧Ｖｅを与え、直列接続された一対のトラン
ジスタ５１，５２をオンにして、一対のデータ線ＤＬ
Ｄ，ＤＬＲの電位をプリチャージする。プリチャージ電
圧としてこの例では、ＶCC／２（＝１．５ボルト程度）
を用いている。 （９）ラッチデータを破棄し、データ線ＤＬＤ，ＤＬＲ
をプリチャージした後はゲート電圧Ｖａ，Ｖｂを与えて
ゲートトランジスタＴａ，Ｔｂをそれぞれオンにすると
共に、センスアンプ２０をアクティブ状態にするため電
源電圧ＳＡＨとして３ボルトを、他方の電源電圧ＳＡＬ
として０ボルトを与える。 （１０）そうすると、読み出しセルＲＣ側とダミーセル
ＤＣ側の各ビット線がそれぞれセンスアンプ２０に接続
されたことになるので、センスアンプ２０には両ビット
線の線間電位差（ＢＬＲ−ＢＬＤ）に応じたデータがセ
ンスされて、これがラッチされる。

【００６２】すなわち、当該セルＣｒｉに「０」が書き
込まれ、なおかつプログラム不十分であるときはビット
線の電位ＢＬＲはプリチャージ電位と同電位であり、こ
れはダミーセルＤＣ側の電位ＢＬＤより高いので、この
ときはハイレベルＨがセンスアンプ２０（読み出しセル
ＲＣ側）にラッチされる。

【００６３】これとは反対に、当該セルＣｒｉに「０」
が書き込まれ、プログラム状態にあるときはビット線電
位は０ボルトになっているので、この場合にはローレベ
ルＬがセンスアンプ２０にラッチされる。

【００６４】書き込みデータが「１」のとき、あるいは
前回のベリファイモードでプログラム充分と判定された
ときには、ビット線電位ＢＬＲは本来プリチャージ電位
とほぼ同電位となっているが、例えば書き込みデータが
「１」であると制御トランジスタＴ2がオン状態になっ
ているため、ゲートトランジスタＴ1をオンさせること
によってビット線電位ＢＬＲが０ボルトに落とされてし
まう。このために、この場合もビット線電位ＢＬＲがダ
ミーセルＤＣ側の電位ＢＬＤより低くなって、センスア
ンプ２０にはローレベルＬがラッチされることになる。

【００６５】このようなことから、ベリファイモードで
は当該セルＣｒｉがプログラム不十分なときだけ、読み
出しセルＲＣ側のビット線電位ＢＬＲがダミーセルＤＣ
側のビット線電位ＢＬＤより高くなり、センスアンプ２
０はハイレベルＨをラッチすることになる。このときに
センスアンプ２０にラッチされるローレベルＬの電位が
当該セルに対する反選択電位（再書き込みを禁止するた
めのドレインに対する印加電位）となる。その結果、ベ
リファイモードでは読み出しセルＲＣとラッチデータと
の関係は図８のようになる。

【００６６】ベリファイモードによってプログラム不十
分なセルが発見されたときには、そのセルに対してのみ
再プログラム処理（再書き込み処理）が行われる。この
再プログラムモードでは図９に示すように、対応するセ
ルのワード線電位ＷＬｉを−１３ボルト程度に降圧する
と共に、ゲートトランジスタＴａのみオンにする（Ｖａ
＝７ボルト）。

【００６７】そうすると、センスアンプ２０には上述し
たベリファイ処理によってハイレベル（データ「１」）
がラッチされているため再書き込み用のセルＣｒｉのド
レインＤには５ボルト程度の電圧が印加されることにな
り、これでデータ「０」が再プログラムされる。したが
って再プログラムするための書き込みデータは外部から
その都度再入力する必要はない。

【００６８】プログラム十分と判定されたセルは再プロ
グラム中でも再書き込みがなされないので、スレショー
ルドレベルＶthのシフトはそこで止まる（図１０参
照）。

【００６９】スレショールドレベルＶthの分布から見る
とＦＮトンネルでプログラムしたり消去を行なうこの発
明に係るＮＯＲ型フラッシュメモリでのプログラムは、
チャネル・ホット・エレクトロン（ＣＨＥ）でプログラ
ムするＮＯＲ型フラッシュメモリの消去に相当する。

【００７０】ＣＨＥプログラム方式での消去では短い消
去パルス印加後ベリファイを行ない、１ビットでも消去
不十分なセルがあれば、その消去ブロック全体に対して
再び短い消去パルスを印加して、消去充分なセルに対し
ても消去処理を行なっている。消去ブロック全体に対し
て消去処理を行なうとそれに伴ってそのセルのスレショ
ールドレベルはばらつきを保持したままで下がってくる
から、消去終了後のスレショールドレベルＶth分布は図
１１のようにブロードなものとなる。

【００７１】この発明ではビット毎ベリファイによるＦ
Ｎトンネルプログラム方式であるため、プログラム不十
分なセルに対してのみ再プログラム処理となり、消去十
分なセルに対してはそれ以上プログラムしない。その結
果、プログラムされないセルのスレショールドレベルは
それ以上低下することがないから、プログラム終了後の
スレショールドレベルＶthは各セルともほぼ一定とな
り、その分布は図１０のようにシャープなものとなる。

【００７２】スレショールドレベルの分布をシャープに
できると、アクセスされたセルがプログラム状態にある
か消去状態にあるかの判定レベルとして使用されるこの
スレショールドレベルＶthの上限を広く設定できること
となり、このことは読出しマージンが広くとれることに
なるから、データ読出しのスピードアップを図ることが
できる。

【００７３】プログラム不十分なセルだけ再書き込み処
理が行なわれるため過剰消去状態もなくなる。

【００７４】以上がベリファイモードの詳細である。次
に、当該セルＣｒｉに対する読み出しモードについて図
４および図１２を参照して説明する。 （１）ゲート電圧ＶPａ，ＶPｂを与えてビット線ＢＬを
プリチャージした後、ゲートトランジスタＴｃ，Ｔｄを
オフする。このときプリチャージ電圧Ｖ1とＶ2の関係は
Ｖ1＜Ｖ2である。 （２）読み出しセルＲＣ側ではセレクトトランジスタＴ
ＳＲと読み出すべき当該セルＣｒｉをオンにしてデータ
の読み出し状態とする。ダミーセルＤＣ側ではセレクト
トランジスタＴＳＤとダミートランジスタＤｄｃをオン
にする。 （３）（２）と同時にセンスアンプ２０にラッチされた
データの破棄と、一対のデータ線ＤＬＲ，ＤＬＤのプリ
チャージが行われる。その処理動作は上述したと同様で
あるので詳細は省略する。 （４）次に、読み出しセルＲＣのデータがビット線ＢＬ
上に読み出されたのちゲートトランジスタＴａ，Ｔｂを
共にオンしてセンスアンプ２０とビット線ＢＬを接続す
ると共に、センスアンプ２０をアクティブ状態にして、
ビット線ＢＬに読み出されたデータがセンスアンプ２０
（読み出しセル側）で増幅される。 （５）その後、カラム線電位ＣＯＬを与えればセンスア
ンプ２０にラッチされている読み出しデータがデータ線
ＤＬＲ，ＤＬＤとデータ取り込み回路６０を介してＩＯ
端子６４に導き出すことができる。 （６）必要なカラム線電位ＣＯＬを選択するということ
はページ単位でデータの読み取りが行われることであ
る。例えば１チップのメモリ素子が上述のように（５１
２カラム×１０２４ロー）で構成されているときでは、
１ページが（５１２カラム×１ロー）であるのでページ
単位での読み出しは、カラム線をメモリ素子単位で順次
切り換えてデータ取り込み回路６０を順次アクティブ状
態にすればよい。

【００７５】バイト単位のプログラムにあっては、１ワ
ードライン一度にデータの書き込みが行われるため、デ
ータを書き込むセルにつながっているセンスアンプ以外
のセンスアンプには全てデータ「１」をラッチし、不必
要なセルに対してデータ「０」の書き込みが禁止される
ようにしなければならない。

【００７６】これを達成するためトランジスタＴ7とＴ8
が設けられ、書き込みを行なわないセルを選択するセン
スアンプ２０に対して以下の処理が行なわれる。書き込
むべきデータを特定のセンスアンプにラッチさせる前
に、すべてのセンスアンプが接続された制御線BYTEWDを
ローレベルにして同一制御線上にある全てのトランジス
タＴ8をオフ状態にし、他方の制御線BYTEWをハイレベル
にする。

【００７７】これによって、同一制御線BYTEW上に設け
られたデータ線ＤＬＲ（センスアンプ２０の読み出しセ
ルＲＣ側）をローレベルにラッチできるから、これとは
反対側にあるデータ線ＤＬＤしたがって、ダミーセルＤ
Ｃ側のセンスアンプ２０はハイレベルにラッチされる。

【００７８】ラッチ動作が終了するとトランジスタＴ7
はオフ状態に制御され、その後データを書き込むべきセ
ルに対応したデータ取り込み回路６０がアクティブ状態
にされて書き込みモードとなる。書き込むべきセル以外
はデータ「１」がラッチされているためそのセルはプロ
グラムされることはなく、これによって選択的にセルを
プログラムすることができる。

【００７９】ページ単位のプログラムにあっては、１ペ
ージ分のプログラムが終了したかどうかを判定し、１つ
でもプログラム不十分なセルがあるときはそのセルに対
して再プログラムする必要がある。そのためには、まず
１ページ分のプログラムが終了したかどうかを判定する
必要がある。

【００８０】図４において、７０がこのページプログラ
ム判定回路である。判定回路７０はノアゲート７１と制
御トランジスタ７２で構成され、対応する制御線（ベリ
ファイ線）VERHを用いて初期状態が設定され、別の制御
線（ワードベリファイ線）WVERHのレベルによってプロ
グラム状態が判定される。

【００８１】続いて、このページプログラム判定処理例
を図１３と図１４を参照して説明する。図１３はプログ
ラム不十分なセルがあるときの例であり、図１４は全て
のセルがプログラム充分であるときの例である。 （１）ページプログラム判定処理を行うに当たっては、
まずベリファイ線VERHをハイレベルにしたときに得られ
るノアゲート７１の出力でトランジスタ７２をオフさ
せ、図示しないプリチャージ回路を用いてワードベリフ
ァイ線WVERHをハイレベルにプリチャージする。 （２）プリチャージ後ベリファイ線VERHをローレベルに
する。 （３）読み出しモードでも説明したように、読み出しセ
ルＲＣのプログラムが不十分なときはセンスアンプ２０
の読み出しセルＲＣ側はハイレベルＨがラッチされ、ダ
ミーセルＤＣ側はローレベルＬがラッチされているの
で、プログラム不十分なときはローレベル側のデータ線
ＤＬＤの電位もローレベルＬになっている。

【００８２】そのため、図１３に示すようにベリファイ
線VERHをローレベルＬに落とすと、ノアゲート７１の出
力が１（ハイレベル）になってトランジスタ７２をオン
にする。トランジスタ７２がオン状態になると、ワード
ベリファイ線WVERHは０ボルトになる。

【００８３】これに対して、プログラムが充分であると
き、若しくは書き込まれたデータが「１」であるときに
は、センスアンプ２０のダミーセルＤＣ側はハイレベル
がラッチされ、ノアゲート７１の出力は０（ローレベ
ル）になるためトランジスタ７２はオフし、ワードベリ
ファイ線WVERHのレベルは図１４に示すようにプリチャ
ージ電位を保持する。

【００８４】このように１つのセルでもプログラムが不
十分であるときにはワードベリファイ線WVERHのレベル
はローレベルになっているので、このレベルを判定する
だけでそのワード線に接続された１ページ分（１本のロ
ー線）のセルのプログラム状態を判定できる。プログラ
ム不十分と判定されたときは上述したように、そのワー
ド線に対しては、プログラムモード→ベリファイモード
のシーケンスに遷移する。

【００８５】各セルに対する消去の確認は図４に示すよ
うに、センスアンプ２０における読み出しセルＲＣ側の
データ線ＤＬＲに関連して設けられた消去判定回路８０
によって行なわれる。

【００８６】消去判定回路８０はノアゲート８１と制御
トランジスタ８２で構成され、対応する制御線（ベリフ
ァイ線）VERLを用いて初期状態が設定され、別の制御線
（ワードベリファイ線）WVERLのレベルによって消去状
態が判定される。

【００８７】図１５は消去不十分なセルが１個でも存在
するときの例であり、図１６は全てのセルが消去されて
いるときの例である。図１５および図１６を参照して消
去判定動作を説明する。 （１）読み出しモードが終了した段階では読み出しデー
タに対応したレベルがセンスアンプ２０にラッチされて
いる。 （２）ベリファイ線VERLをハイレベルにし、ノアゲート
８１の出力をローレベルに落としてトランジスタ８２を
オフ状態にする。このとき、図示しないプリチャージ回
路を動作させてワードベリファイ線WVERLをハイレベル
にプリチャージする。 （３）次に、ベリファイ線VERLをローレベルに落とす。 （４）消去が充分なセルはデータ読み出し時セル電流が
ほどんど流れないため、センスアンプ２０にラッチされ
るレベルはハイレベルである。そのため、データ線ＤＬ
Ｒもハイレベルを保持するから消去が充分であるときに
はノアゲート８１の出力はローレベルとなり、プリチャ
ージ後もトランジスタ８２はオフ状態を維持する。した
がってワードベリファイ線WVERLはハイレベルのままで
ある（図１５参照）。

【００８８】これに対して、消去が不十分なセルである
ときは、セル電流が流れるのでセンスアンプ２０にはロ
ーレベルがラッチされているから、そのときのノアゲー
ト８１の出力はハイレベルに反転し、これでトランジス
タ８２がオンとなり、ワードベリファイ線WVERLはプリ
チャージ後ローレベルに反転する（図１６参照）。

【００８９】このようにセルの消去状態が充分か不十分
かによってワードベリファイ線WVERLのレベルが反転す
るから、このレベルを判定するだけで選択されたワード
線上のセルに対する全ての消去が終了したかどうかを判
別できる。

【００９０】図４に示した実施例は書き込み不十分なセ
ルに対する再プログラム処理のとき、ビット線電位変換
回路３０，４０を用いてビット線電位ＢＬＲをローレベ
ルに変換するようにしたが、この変換回路３０，４０を
用いないでも変換処理を行なうことができる。

【００９１】図１７はこの変換回路３０，４０を使用し
ないで変換処理を達成したセル制御回路１５の具体例で
あって、これは図４の構成から変換回路３０，４０を外
したのと全く同じであるので、その説明は割愛する。

【００９２】図１８はこの変換処理の具体例である。上
述したように、プログラムしないセルに対しては、プロ
グラムする前にはセンスアンプ２０にローレベルＬがラ
ッチされているので、プログラム時は当該セルのドレイ
ン電圧は０ボルトであって電子の移動は起きない。この
状態でベリファイのためのデータ読み出しを行なうと、
セル電流が流れないのでビット線電位ＢＬＲはダミーセ
ルＤＣ側のビット線電位ＢＬＤよりも高くなり、センス
アンプ２０にはハイレベル「１」がラッチされることに
なる。そうすると、再プログラム時ドレイン電圧が５ボ
ルト程度になるため当該セルの電子の移動が起き、プロ
グラム状態となってしまう。

【００９３】これを避けるため、図１８に示すようにワ
ード線電位ＷＬｉを印加するまえにプリチャージされた
ビット線電位ＢＬＲが、センスアンプ２０の読み出しセ
ル側の電位と同電位になるようにゲートトランジスタＴ
ａを制御したものである。

【００９４】こうすることによって、例えばセンスアン
プ２０のラッチデータがハイレベルであるときにはゲー
トトランジスタＴａをオンしてもビット線電位ＢＬＲは
変わらない。その後、当該セルを読み出すとセルのプロ
グラム状況に応じてビット線電位ＢＬＲが変化してセル
データの読み出しが行なわれる。

【００９５】センスアンプ２０にラッチされたデータが
ローレベルであるときには、ゲートトランジスタＴａを
オンすることによってビット線電位ＢＬＲは次第に降下
し、最終的にはゼロレベルとなる。

【００９６】図１８のようにビット線電位のプリチャー
ジ後はゲートトランジスタＶａをオンしてビット線電位
ＢＬＲをローレベルＬに落としているので、セルデータ
の読み出しにあって、プログラムされていないセルに関
しては、データ読み出し後でもビット線電位ＢＬＲはロ
ーレベルＬである。

【００９７】その結果、ゲートトランジスタＴａを再度
オンするとセンスアンプ２０にはローレベルのビット線
電位ＢＬＲがラッチされる。これで、再書き込みモード
のときに、プログラムされていないセルが誤ってプログ
ラムされるようなことはなくなる。

【００９８】なお、ゲートトランジスタＴａがオンした
ときにセンスアンプ２０のラッチデータが反転（ローレ
ベルからハイレベルへの反転）しないように、ゲートト
ランジスタＴａのチャネル長はセンスアンプ２０を構成
するＮチャネルトランジスタのチャネル長よりも長くし
てある。

【００９９】この手段に代えてゲート電圧Ｖａを、例え
ば０→Ｖｃｃ／２→Ｖｃｃのように２段階に変化させて
プログラム処理を行なってもよい。

【０１００】上述した実施例で半導体チップ（メモリ素
子）の電源電圧ＶCCが３ボルトあるいは３．３ボルト程
度の低電圧であるが、セルのドレインに印加する電圧と
しては５ボルト程度を必要とするときは、上述したよう
に昇圧回路を設けて５ボルト程度まで電源電圧を昇圧す
ればよい。

【０１０１】センスアンプ２０を動作させるときにはこ
れに接続されるビット線ＢＬの電位差、具体的には読み
出しセルＲＣ側のビット線電位ＢＬＲがダミーセルＤＣ
側のビット線電位ＢＬＤよりも高いときにハイレベルを
ラッチするものであるから、誤動作を避けるため読み出
しセルＲＣ側のプリチャージ電圧はダミーセルＤＣ側の
プリチャージ電圧よりも低めに設定されている。

【０１０２】この手段以外にも例えば読み出しセルＲＣ
側のゲートトランジスタＴａのチャネル幅Ｗをダミーセ
ルＤＣ側のゲートトランジスタＴｂのそれよりも幅広く
することによって同様な電位差を持たせることができ
る。ダミーセルＤＣ側のビット線電位ＢＬＤは、読み出
しセルＲＣ側のハイレベルとローレベルの中間の電位に
設定される。

【０１０３】

【発明の効果】以上のように、この発明に係るＮＯＲ型
不揮発性メモリの制御回路によれば、ＦＮトンネルによ
ってデータの書き込みおよび消去を行なうに際して、デ
ータの書き込み不十分なセルだけに選択的に再書き込み
するようにしたものである。

【０１０４】これによれば、書き込みが充分なセルには
データの再書き込みがなされないから、プログラム終了
後にはレベルの揃ったスレショールド分布となり、読み
出しマージンを広く取れる特徴を有する。

【０１０５】ページ単位のデータ書き込みの他、バイト
単位でのデータ書き込みも可能であるから、データ書き
込みの自由度が増す。

【０１０６】ページ単位でのプログラム判定処理やペー
ジ単位での消去判定処理は非常に簡単であり、その判定
結果によって再書き込みも簡単に行なうことができるな
どの特徴を有する。

【図面の簡単な説明】

【図１】この発明に係るＮＯＲ型不揮発性メモリの制御
回路の一例を示す要部の系統図である。

【図２】セル構造を示す断面図である。

【図３】セル構造を示す断面図である。

【図４】セル制御手段の具体例を示す接続図である。

【図５】データ書き込みモードを説明するための波形図
である。

【図６】ベリファイモードの説明に供する波形図であ
る。

【図７】読み出しセル側ビット線電位関係を説明するた
めの図である。

【図８】ベリファイモード時のラッチデータの関係を示
す図である。

【図９】データ「０」の再書き込みモード説明用の波形
図である。

【図１０】スレショールドレベル分布図である。

【図１１】従来のスレショールドレベル分布図である。

【図１２】読み出しモード説明用波形図である。

【図１３】プログラムベリファイモード説明用波形図で
ある。

【図１４】プログラムベリファイモード説明用波形図で
ある。

【図１５】消去ベリファイモード説明用波形図である。

【図１６】消去ベリファイモード説明用波形図である。

【図１７】この発明の他の実施例を示す系統図である。

【図１８】その動作説明用波形図である。

【符号の説明】

１０ ＮＯＲ型フラッシュメモリ制御回路 １０Ａ〜１０Ｎ メモリ素子アレイ ２０ センスアンプ ３０，４０ ビット線電位変換回路 ５０ プリチャージ回路 ６０ データ取り込み回路 ７０ プログラム判定回路 ８０ 消去判定回路 ＣＤ カラムデコーダ ＤＣ ダミーセル ＤＸ，ＤＹ ダミーセル部 ＬＤＸ，ＬＤＹ ローデコーダ ＭＸ，ＭＹ メモリセル部 ＲＣ 読み出しセル ＳＡ セル制御回路 Ｔａ，Ｔｂ ゲートトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワード線単位でデータの書き込み及び照
   合を繰り返し行うようにしたトンネル電流によるデータ
   の書き込み及び消去を行うＮＯＲ型不揮発性メモリの制
   御回路において、 ビット線ごとにセンスアンプを有するセル制御手段が設
   けられ、 データの書き込みが充分なセルに対応するビット線には
   上記セル制御手段からデータ照合後の再書き込み時にデ
   ータ書き込みを禁止する反選択電位が供給されるように
   なされたことを特徴とするＮＯＲ型不揮発性メモリの制
   御回路。
2. 【請求項２】 バイト単位でデータの書き込み及び照合
   を行うときは、上記セル制御手段からはデータの書き込
   みには使用されないセルに対してデータ書き込みを禁止
   する反選択電位が供給されるようになされたことを特徴
   とする請求項１記載のＮＯＲ型不揮発性メモリ制御回
   路。
3. 【請求項３】 上記セル制御手段はページプログラム判
   定回路を有し、 このページプログラム判定回路には各ページに対応した
   制御線が共通に設けられ、 データ書き込み直後に行われるデータ照合時上記制御線
   に生ずる上記ビット線電位に関連する電位の変化に基づ
   いて上記セルに対するデータの書き込み不充分状態をペ
   ージ単位で判定するようにしたことを特徴とする請求項
   １記載のＮＯＲ型不揮発性メモリ制御回路。
4. 【請求項４】 ページ単位でデータを照合した結果、デ
   ータの書き込みが不充分なセルが存在したときには上記
   セル制御手段の出力に基づいてそのセルだけが再書き込
   みされるようになされたことを特徴とする請求項１記載
   のＮＯＲ型不揮発性メモリ制御回路。