JPH06275086A

JPH06275086A - 不揮発性半導体記憶装置

Info

Publication number: JPH06275086A
Application number: JP6570293A
Authority: JP
Inventors: Tsutomu Inaba; 努稲葉; Yasuhiro Korogi; 泰宏興梠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-24
Filing date: 1993-03-24
Publication date: 1994-09-30

Abstract

(57)【要約】【目的】フラッシュメモリにおいて、アドレス入力ピ
ン２０と／ＷＥピン２１を使用してブロック消去の指定
を行なう。【構成】ライトイネーブル入力ピン（／ＷＥ）２１か
ら入力されたパルス数と、アドレス入力ピン２０より入
力されたブロックアドレスとに基づいて消去ブロックの
選択を行なう消去ブロック制御回路２２を備えている。【効果】ブロック消去の範囲の指定が容易にできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的にブロック消
去可能なフラッシュメモリ等の不揮発性半導体記憶装置
に関するものである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置の構成に
ついて図７、図８及び図９を参照しながら説明する。図
７は、例えば「IEEE Journal of Soiid-State Circuit
s.vol.23.No.5,October 1988.第1157頁〜第1163頁」に
示された従来のフラッシュメモリの構成を示すブロック
図である。また、図８は、図７に示す従来のフラッシュ
メモリのメモリセルの断面を示す図である。さらに、図
９は、図７に示す従来のフラッシュメモリのメモリセル
アレイの構成を示す図である。

【０００３】図７において、従来のフラッシュメモリ
は、メモリセルアレイ１の周辺に、Ｙゲート２と、ソー
ス線スイッチ３と、Ｘデコーダ４と、Ｙデコーダ５とを
備える。Ｘデコーダ４及びＹデコーダ５にはアドレスレ
ジスタ６が接続され、外部からアドレス信号が入力され
る。メモリセルアレイ１にはＹゲート２を介して書込み
回路７とセンスアンプ８とが接続される。書込み回路７
とセンスアンプ８は、入出力バッファ９に接続される。

【０００４】また、図７において、プログラム電圧発生
回路１０とベリファイ電圧発生回路１１とを備え、外部
から供給された電源Ｖｃｃ、Ｖｐｐとは異なる電圧が発
生され、この電圧がＹゲート２とＸデコーダ４などに与
えられる。さらに、外部から入力されたデータにより、
動作モードの設定を行なうコマンドレジスタ１２とコマ
ンドデコーダ１３とを備え、制御回路１４には外部から
制御信号／ＷＥ（ライトイネーブル）、／ＣＥ（チップ
イネーブル）、／ＯＥ（アウトプットイネーブル）が与
えられる。

【０００５】図８において、メモリセル１は、半導体基
板１５上に形成されたフローティングゲート１６とコン
トロールゲート１７とソース拡散領域１８とドレイン拡
散領域１９とを含む。フローティング１６と基板１５と
の間の酸化膜厚はたとえば１００Åぐらいに薄く、トン
ネル現象を利用したフローティングゲート１６の電子の
移動を可能としている。

【０００６】メモリセル１の動作は次のようになる。す
なわち、プログラム時には、ドレイン拡散領域１９に
６．５Ｖ程度のプログラム電圧が与えられ、コントロー
ルゲート１７にはＶｐｐ（１２Ｖ）が与えられ、ソース
拡散領域１８は接地される。このため、メモリセル１が
オンして電流が流れる。このとき、ドレイン拡散領域１
９の近傍で、電子、ホール対が発生する。ホールは基板
１５を通じて接地電位に流れ、電子はチャネル方向に流
れてドレイン拡散領域１８に流れ込む。そして、一部の
電子はフローティングゲート１６とドレイン拡散領域１
９との間の電界で加速されてフローティングゲート１６
に注入される。このようにして、メモリセル１のしきい
値電圧を上げる。これを情報“０”の記録と定義され
る。

【０００７】一方、消去はドレイン拡散領域１９をオー
プンにし、コントロールゲート１７を接地し、ソース拡
散領域１８にＶｐｐを印加して行なわれる。ソース拡散
領域１８とフローティングゲート１６との間の電位差の
ため、トンネル現象が生じ、フローティングゲート１６
中の電子の引き抜きが起こる。このようにして、メモリ
セル１のしきい値が下がる。これを情報“１”の記憶と
定義する。

【０００８】図９において、メモリセルアレイ１は、そ
のドレインがビット線２４に接続され、コントロールゲ
ートがワード線２５に接続されている。ワード線２５は
Ｘデコーダ４に接続され、ビット線２４はＹデコーダ５
の出力がそのゲートに入力されるＹゲート２のトランジ
スタ２６を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ線
２７にはセンスアンプ８および書込み回路７が接続さ
れ、ソース線２８はソース線スイッチ３に接続されてい
る。

【０００９】次に、従来のフラッシュメモリの動作につ
いて図７、図８及び図９を参照しながら説明する。ま
ず、図９に示した点線で囲まれたメモリセルにデータを
書込む場合の動作について説明する。外部から入力され
たデータに応じて、書込み回路７が活性化され、Ｉ／Ｏ
線２７にプログラム電圧が供給される。同時に、アドレ
ス信号によりＹデコーダ５及びＸデコーダ４を介してビ
ット線２４、ワード線２５が選択され、Ｖｐｐが上記メ
モリセルに印加される。ソース線２８はプログラム時に
はソース線スイッチ３により接地される。このようにし
て、図９中の１個のメモリセルのみに電流が流れ、ホッ
トエレクトロンが発生し、そのしきい値電圧が高くな
る。

【００１０】一方、消去は以下のようにして行なわれ
る。まず、Ｘデコーダ４及びＹデコーダ５が非活性化さ
れ、すべてのメモリセルが非選択にされる。すなわち、
各メモリセルのワード線２５が接地され、ドレインはオ
ープンにされる。一方、ソース線２８にはソース線スイ
ッチ３により高電圧が与えられる。このようにして、ト
ンネル現象によりメモリセルアレイ１のしきい値は低い
方にシフトする。ソース線２８は共通であるため、消去
はすべてのメモリセルアレイ１へ一括して行なわれる。

【００１１】次に、読出し動作について説明する。書込
み動作と同様にして、図９の点線で囲まれたメモリセル
の読出しについて説明する。まず、アドレス信号がＹデ
コーダ５とＸデコーダ４とによってデコーダされ、選択
されたビット線２４とワード線２５が“Ｈ”となる。こ
のとき、ソース線２８はソース線スイッチ３によって接
地される。このようにして、メモリセルにデータが書込
まれてそのしきい値が高ければ、メモリセルのコントロ
ールゲート１７にワード線２５から“Ｈ”レベル信号が
与えられてもメモリセルはオンせず、ビット線２４から
ソース線２８に電流は流れない。

【００１２】一方、メモリセルが消去されているときに
は、逆にメモリセルはオンするため、ピット線２４から
ソース線２８に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ８で検出し、読出しデー
タ“１”、“０”が得られる。このようにして、フラッ
シュメモリのデータの読出しがなされる。

【００１３】以上のように、従来のフラッシュメモリ
は、メモリセルアレイ１でソース線２８が束ねられてい
るため、消去は全メモリセルに対して同時に行なわれ
る。このため、全メモリセルの内、例えば１バイトを書
換える時でも、一度、全メモリセルを消去し、新ためて
プログラムする必要があり、わずかな書換えについても
長時間を要したり、余分な書換えストレスが印加される
などの問題があった。このため、消去単位をより小さく
する必要があった。

【００１４】

【発明が解決しようとする課題】上述したような従来の
不揮発性半導体記憶装置では、データを消去する際、１
バイトを書換える時でも、一度、全メモリセルを消去
し、新ためてプログラムする必要があり、わずかな書換
えについても長時間を要したり、余分な書換えストレス
が印加されるという問題点があった。

【００１５】また、ブロック単位で消去できる従来の不
揮発性半導体記憶装置では、消去したいデータが含まれ
ているブロックを指定して消去する必要があり、消去し
たいデータが複数のブロックになった場合、必要なブロ
ックを全部指定しなくてはならず、時間を要するという
問題点があった。

【００１６】この発明は、前述した問題点を解決するた
めになされたもので、短時間で必要なブロックを消去す
ることができる不揮発性半導体記憶装置を得ることを目
的とする。

【００１７】

【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、電気的に書き込み消去可
能な複数のメモリセルと、所定のアドレス入力ピンから
消去開始ブロックを入力し、ライトイネーブル入力ピン
から前記消去開始ブロックから何ブロック消去するかを
入力して所定範囲のブロックを消去する消去ブロック制
御手段とを備えたものである。

【００１８】この発明の請求項２に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去完了ブロック
を入力し、ライトイネーブル入力ピンから先頭ブロック
から前記消去完了ブロックまで消去するか最終ブロック
から前記消去完了ブロックまで消去するかを入力して所
定範囲のブロックを消去する消去ブロック制御手段とを
備えたものである。

【００１９】この発明の請求項３に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去開始ブロック
を入力し、所定のデータ入出力ピンから前記消去開始ブ
ロックから何ブロック消去するかを入力して所定範囲の
ブロックを消去する消去ブロック制御手段とを備えたも
のである。

【００２０】この発明の請求項４に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去完了ブロック
を入力し、所定のデータ入出力ピンから先頭ブロックか
ら前記消去完了ブロックまで消去するか最終ブロックか
ら前記消去完了ブロックまで消去するかを入力して所定
範囲のブロックを消去する消去ブロック制御手段とを備
えたものである。

【００２１】

【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、消去ブロック制御手段によって、所定
のアドレス入力ピンから消去開始ブロックが入力され、
ライトイネーブル入力ピンから前記消去開始ブロックか
ら何ブロック消去するかが入力されて所定範囲のブロッ
クが消去される。

【００２２】この発明の請求項２に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去完了ブロックが入力さ
れ、ライトイネーブル入力ピンから先頭ブロックから前
記消去完了ブロックまで消去するか最終ブロックから前
記消去完了ブロックまで消去するかが入力されて所定範
囲のブロックが消去される。

【００２３】この発明の請求項３に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去開始ブロックが入力さ
れ、所定のデータ入出力ピンから前記消去開始ブロック
から何ブロック消去するかが入力されて所定範囲のブロ
ックが消去される。

【００２４】この発明の請求項４に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去完了ブロックが入力さ
れ、所定のデータ入出力ピンから先頭ブロックから前記
消去完了ブロックまで消去するか最終ブロックから前記
消去完了ブロックまで消去するかが入力されて所定範囲
のブロックが消去される。

【００２５】

【実施例】

実施例１．この発明の実施例１の構成について図１及び
図２を参照しながら説明する。図１は、この発明の実施
例１の構成を示すブロック図であり、メモリセルアレイ
１、Ｙゲート２、Ｘデコーダ４〜制御回路１４は上述し
た従来装置のものと同様である。なお、各図中、同一符
号は同一又は相当部分を示す。また、図２は、この発明
の実施例１のピン配置を示す図である。

【００２６】図１において、２０はアドレス入力ピン
（Ａ₁₄、Ａ₁₅、Ａ₁₆）、２１はライトイネーブル入力ピ
ン（／ＷＥ）、２２はアドレス入力ピン２０及びライト
イネーブル入力ピン２１に接続された消去ブロック制御
回路、２３は消去ブロック制御回路２２に接続されたソ
ース電圧発生回路である。

【００２７】図２において、図上左側にＶ_PPピン、アド
レス入力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₂、Ａ₇、Ａ₆、Ａ₅、
Ａ₄、Ａ₃、Ａ₂、Ａ₁、Ａ₀）、データ入出力ピン（Ｄ₀、
Ｄ₁、Ｄ₂）、グランドピン（ＧＮＤ）が配置され、また
右側にＶ_CCピン、ライトイネーブル入力ピン（／Ｗ
Ｅ）、アドレス入力ピン（Ａ₁₄、Ａ₁₃、Ａ₈、Ａ₉、
Ａ₁₁）、アウトプットイネーブル入力ピン（／ＯＥ）、
アドレス入力ピン（Ａ₁₀）、チップイネーブル入力ピン
（／ＣＥ）、データ入出力ピン（Ｄ₇、Ｄ₆、Ｄ₅、Ｄ₄、
Ｄ₃）がそれぞれ配置されている。

【００２８】この発明の実施例１の動作について図３及
び図４を参照しながら説明する。図３は、この発明の実
施例１のアドレス指定方法を示す図である。また、図４
は、この発明の実施例１の消去開始ブロックと消去完了
ブロックの関係を示す図である。

【００２９】まず、図３に示すＡ〜Ｈまでの８ブロック
に分割したメモリセルにおける、ブロックのアドレス指
定について説明する。この図３において、アドレスは、
Ａ₀〜Ａ₁₆までの１７本のアドレス入力ピンを用いて指
定されるが、Ａ〜Ｈブロックの８個の指定はＡ₁₆、
Ａ₁₅、Ａ₁₄の上位３桁のアドレスに依存しており、Ａ₁₃
〜Ａ₀の下位のアドレスの如何にかかわらず、ブロック
のアドレス指定はアドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０により決定されることになる。

【００３０】最初に、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０を用いて消去を開始するブロックの指定を行
なう。続いて、ライトイネーブル入力ピン（／ＷＥ）２
１よりパルスを入力し、その２つの信号をうけて、消去
ブロック制御回路２２は、どこからどこまでのソース線
２８を高圧にするか指定し、ソース電圧発生回路２３に
よりブロック消去を行なう。アドレス入力ピン（Ａ₁₆、
Ａ₁₅、Ａ₁₄）２０で指定される消去開始ブロックと、ラ
イトイネーブル入力ピン（／ＷＥ）２１から入力される
パルス数（ｎ）によって指定される消去完了ブロックを
図４に示す。

【００３１】例えば、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０から（００１）が入力され、ライトイネーブ
ル入力ピン（／ＷＥ）２１からパルスがｎ＝５個入力さ
れた場合は、消去開始ブロック及び消去完了ブロックが
Ｂ及びＦとなり、ブロックＢからブロックＦまで消去さ
れる。

【００３２】この発明の実施例１は、前述したように、
シリアルにメモリセルアレイ１のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例１に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン２０から入力された
パルスをうけて消去ブロックの選択を行い、／ＷＥピン
２１より入力されたＨ／Ｌ信号をうけて消去ブロックの
選択を行う回路を備えたものである。ブロック消去のた
めにまず所定のアドレス入力ピン２０からアドレスを入
力し消去を開始するアドレスを指定し、次に／ＷＥピン
２１よりパルスを入力し開始アドレスから何ブロック消
去するかを指定する。従って、ブロック消去の範囲の指
定が容易にできる。

【００３３】実施例２．この発明の実施例２の構成につ
いて説明する。この実施例２に係る不揮発性半導体記憶
装置の構成は、図１に示す実施例１と同様のものであ
る。

【００３４】この発明の実施例２の動作について図５を
参照しながら説明する。図５は、この発明の実施例２の
消去開始ブロックと消去完了ブロックの関係を示す図で
ある。

【００３５】まず最初に、アドレス入力ピン（Ａ₁₆、Ａ
₁₅、Ａ₁₄）２０でどのブロックまで消去するのか指定す
る。つまり、消去完了ブロックを指定する。続いて、ラ
イトイネーブル入力ピン（／ＷＥ）２１よりパルスを入
力し、その２つの信号をうけて消去ブロック制御回路２
２は、先頭ブロック（Ａ）から指定ブロックまでのソー
ス線２８を高圧にして消去するのか、最終ブロック
（Ｈ）から指定ブロックまでのソース線２８を高圧にし
て消去するのかについて、ソース電圧発生回路２３を制
御する。アドレス入力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₄）２０に
よって指定される消去完了ブロックと、ライトイネーブ
ル入力ピン（／ＷＥ）２１から入力されるパルス数によ
って指定される消去開始ブロックの関係を図５に示す。

【００３６】例えば、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０から（００１）が入力され、ライトイネーブ
ル入力ピン（／ＷＥ）２１からパルスがｎ＝１個入力さ
れた場合は、消去開始ブロック及び消去完了ブロックが
Ａ及びＢとなり、ブロックＡからブロックＢまで消去さ
れる。また、アドレス入力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₄）２
０から（００１）が入力され、ライトイネーブル入力ピ
ン（／ＷＥ）２１からパルスがｎ＝２個入力された場合
は、消去開始ブロック及び消去完了ブロックがＨ及びＢ
となり、ブロックＨからブロックＢまで消去される。

【００３７】この発明の実施例２は、前述したように、
シリアルにメモリセルアレイ１のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例２に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン２０から入力された
パルスをうけて消去ブロックの選択を行い、／ＷＥピン
２１より入力されたＨ／Ｌ信号をうけて消去ブロックの
選択を行う回路を備えたものである。ブロック消去のた
めにまず所定のアドレス入力ピン２０からアドレスを入
力し消去を完了するアドレスを指定し、次に／ＷＥピン
２１よりパルスを入力し、先頭ブロックから指定ブロッ
クまでを消去するか最終ブロックから指定ブロックまで
を消去するかを決定する。従って、ブロック消去の範囲
の指定が容易にできる。

【００３８】実施例３．この発明の実施例３の構成につ
いて図６を参照しながら説明する。図６は、この発明の
実施例３の構成を示すブロック図であり、メモリセルア
レイ１、Ｙゲート２、Ｘデコーダ４〜制御回路１４は上
述した従来装置のものと同様である。なお、各図中、同
一符号は同一又は相当部分を示す。また、この発明の実
施例３のピン配置は実施例１と同様である。

【００３９】図６において、２０はアドレス入力ピン
（Ａ₁₄、Ａ₁₅、Ａ₁₆）、２２はアドレス入力ピン２０及
びデータ入出力ピン（Ｄ₀）に接続された消去ブロック
制御回路、２３は消去ブロック制御回路２２に接続され
たソース電圧発生回路である。

【００４０】この発明の実施例３の動作について図４を
参照しながら説明する。図４は、この発明の実施例１の
消去開始ブロックと消去完了ブロックの関係を示す図で
あるが、実施例３の消去開始ブロックと消去完了ブロッ
クの関係を示す図でもある。

【００４１】最初に、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０を用いて消去を開始するブロックの指定を行
なう。続いて、データ入出力ピン（Ｄ₀）よりパルスを
入力し、その２つの信号をうけて、消去ブロック制御回
路２２は、どこからどこまでのソース線２８を高圧にす
るか指定し、ソース電圧発生回路２３によりブロック消
去を行なう。アドレス入力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₄）２
０で指定される消去開始ブロックと、データ入出力ピン
（Ｄ₀）から入力されるパルス数（ｎ）によって指定さ
れる消去完了ブロックを図４に示す。

【００４２】例えば、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０から（００１）が入力され、データ入出力ピ
ン（Ｄ₀）からパルスがｎ＝５個入力された場合は、消
去開始ブロック及び消去完了ブロックがＢ及びＦとな
り、ブロックＢからブロックＦまで消去される。

【００４３】この発明の実施例３は、前述したように、
シリアルにメモリセルアレイ１のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例３に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン２０から入力された
パルスをうけて消去ブロックの選択を行い、データ入出
力ピンより入力されたＨ／Ｌ信号をうけて消去ブロック
の選択を行う回路を備えたものである。ブロック消去の
ためにまず所定のアドレス入力ピン２０からアドレスを
入力し消去を開始するアドレスを指定し、次にデータ入
出力ピンよりパルスを入力し開始アドレスから何ブロッ
ク消去するかを指定する。従って、ブロック消去の範囲
の指定が容易にできる。

【００４４】実施例４．この発明の実施例４の構成につ
いて説明する。この実施例４に係る不揮発性半導体記憶
装置の構成は、図６に示す実施例３と同様のものであ
る。

【００４５】この発明の実施例４の動作について図５を
参照しながら説明する。図５は、この発明の実施例２の
消去開始ブロックと消去完了ブロックの関係を示す図で
あるが、この実施例４の消去開始ブロックと消去完了ブ
ロックの関係を示す図でもある。

【００４６】まず最初に、アドレス入力ピン（Ａ₁₆、Ａ
₁₅、Ａ₁₄）２０でどのブロックまで消去するのか指定す
る。つまり、消去完了ブロックを指定する。続いて、デ
ータ入出力ピン（Ｄ₀）よりパルスを入力し、その２つ
の信号をうけて消去ブロック制御回路２２は、先頭ブロ
ック（Ａ）から指定ブロックまでのソース線２８を高圧
にして消去するのか、最終ブロック（Ｈ）から指定ブロ
ックまでのソース線２８を高圧にして消去するのかにつ
いて、ソース電圧発生回路２３を制御する。アドレス入
力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₄）２０によって指定される消
去完了ブロックと、データ入出力ピンから入力されるパ
ルス数によって指定される消去開始ブロックの関係を図
５に示す。

【００４７】例えば、アドレス入力ピン（Ａ₁₆、Ａ₁₅、
Ａ₁₄）２０から（００１）が入力され、データ入出力ピ
ンからパルスがｎ＝１個入力された場合は、消去開始ブ
ロック及び消去完了ブロックがＡ及びＢとなり、ブロッ
クＡからブロックＢまで消去される。また、アドレス入
力ピン（Ａ₁₆、Ａ₁₅、Ａ₁₄）２０から（００１）が入力
され、データ入出力ピンからパルスがｎ＝２個入力され
た場合は、消去開始ブロック及び消去完了ブロックがＨ
及びＢとなり、ブロックＨからブロックＢまで消去され
る。

【００４８】この発明の実施例４は、前述したように、
シリアルにメモリセルアレイ１のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例４に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン２０から入力された
パルスをうけて消去ブロックの選択を行い、データ入出
力ピンより入力されたＨ／Ｌ信号をうけて消去ブロック
の選択を行う回路を備えたものである。ブロック消去の
ためにまず所定のアドレス入力ピン２０からアドレスを
入力し消去を完了するアドレスを指定し、次にデータ入
出力ピンよりパルスを入力し、先頭ブロックから指定ブ
ロックまでを消去するか最終ブロックから指定ブロック
までを消去するかを決定する。従って、ブロック消去の
範囲の指定が容易にできる。

【００４９】

【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、電気的に書き込み
消去可能な複数のメモリセルと、所定のアドレス入力ピ
ンから消去開始ブロックを入力し、ライトイネーブル入
力ピンから前記消去開始ブロックから何ブロック消去す
るかを入力して所定範囲のブロックを消去する消去ブロ
ック制御手段とを備えたので、ブロック消去の指定を容
易にすることができるという効果を奏する。

【００５０】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去完了ブロックを入力し、ライトイネーブル入力
ピンから先頭ブロックから前記消去完了ブロックまで消
去するか最終ブロックから前記消去完了ブロックまで消
去するかを入力して所定範囲のブロックを消去する消去
ブロック制御手段とを備えたので、ブロック消去の指定
を容易にすることができるという効果を奏する。

【００５１】この発明の請求項３に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去開始ブロックを入力し、所定のデータ入出力ピ
ンから前記消去開始ブロックから何ブロック消去するか
を入力して所定範囲のブロックを消去する消去ブロック
制御手段とを備えたので、ブロック消去の指定を容易に
することができるという効果を奏する。

【００５２】この発明の請求項４に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去完了ブロックを入力し、所定のデータ入出力ピ
ンから先頭ブロックから前記消去完了ブロックまで消去
するか最終ブロックから前記消去完了ブロックまで消去
するかを入力して所定範囲のブロックを消去する消去ブ
ロック制御手段とを備えたので、ブロック消去の指定を
容易にすることができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１及び実施例２の構成を示す
ブロック図である。

【図２】この発明の実施例１〜実施例４のピン配置を示
す図である。

【図３】この発明の実施例１〜実施例４のアドレス指定
を示す図である。

【図４】この発明の実施例１及び実施例３の消去開始ブ
ロックと消去完了ブロックの関係を示す図である。

【図５】この発明の実施例２及び実施例４の消去開始ブ
ロックと消去完了ブロックの関係を示す図である。

【図６】この発明の実施例３及び実施例４の構成を示す
図である。

【図７】従来の不揮発性半導体記憶装置の構成を示すブ
ロック図である。

【図８】従来の不揮発性半導体記憶装置のメモリセルの
断面を示す図である。

【図９】従来の不揮発性半導体記憶装置のメモリセル周
辺の回路を示す図である。

【符号の説明】

１メモリセルアレイ２Ｙゲート４Ｘデコーダ５Ｙデコーダ６アドレスレジスタ７書込み回路８センスアンプ９入出力バッファ２０アドレス入力ピン２１ライトイネーブル入力ピン２２消去ブロック制御回路２３ソース電圧発生回路

Claims

【特許請求の範囲】

【請求項１】電気的に書き込み消去可能な複数のメモ
リセルと、所定のアドレス入力ピンから消去開始ブロッ
クを入力し、ライトイネーブル入力ピンから前記消去開
始ブロックから何ブロック消去するかを入力して所定範
囲のブロックを消去する消去ブロック制御手段とを備え
たことを特徴とする不揮発性半導体記憶装置。
【請求項２】電気的に書き込み消去可能な複数のメモ
リセルと、所定のアドレス入力ピンから消去完了ブロッ
クを入力し、ライトイネーブル入力ピンから先頭ブロッ
クから前記消去完了ブロックまで消去するか最終ブロッ
クから前記消去完了ブロックまで消去するかを入力して
所定範囲のブロックを消去する消去ブロック制御手段と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】電気的に書き込み消去可能な複数のメモ
リセルと、所定のアドレス入力ピンから消去開始ブロッ
クを入力し、所定のデータ入出力ピンから前記消去開始
ブロックから何ブロック消去するかを入力して所定範囲
のブロックを消去する消去ブロック制御手段とを備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】電気的に書き込み消去可能な複数のメモ
リセルと、所定のアドレス入力ピンから消去完了ブロッ
クを入力し、所定のデータ入出力ピンから先頭ブロック
から前記消去完了ブロックまで消去するか最終ブロック
から前記消去完了ブロックまで消去するかを入力して所
定範囲のブロックを消去する消去ブロック制御手段とを
備えたことを特徴とする不揮発性半導体記憶装置。