JPH06275086A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH06275086A
JPH06275086A JP6570293A JP6570293A JPH06275086A JP H06275086 A JPH06275086 A JP H06275086A JP 6570293 A JP6570293 A JP 6570293A JP 6570293 A JP6570293 A JP 6570293A JP H06275086 A JPH06275086 A JP H06275086A
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JP6570293A
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Tsutomu Inaba
努 稲葉
Yasuhiro Korogi
泰宏 興梠
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 フラッシュメモリにおいて、アドレス入力ピ
ン20と/WEピン21を使用してブロック消去の指定
を行なう。 【構成】 ライトイネーブル入力ピン(/WE)21か
ら入力されたパルス数と、アドレス入力ピン20より入
力されたブロックアドレスとに基づいて消去ブロックの
選択を行なう消去ブロック制御回路22を備えている。 【効果】 ブロック消去の範囲の指定が容易にできる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、電気的にブロック消
去可能なフラッシュメモリ等の不揮発性半導体記憶装置
に関するものである。
【0002】
【従来の技術】従来の不揮発性半導体記憶装置の構成に
ついて図7、図8及び図9を参照しながら説明する。図
7は、例えば「IEEE Journal of Soiid-State Circuit
s.vol.23.No.5,October 1988.第1157頁〜第1163頁」に
示された従来のフラッシュメモリの構成を示すブロック
図である。また、図8は、図7に示す従来のフラッシュ
メモリのメモリセルの断面を示す図である。さらに、図
9は、図7に示す従来のフラッシュメモリのメモリセル
アレイの構成を示す図である。
【0003】図7において、従来のフラッシュメモリ
は、メモリセルアレイ1の周辺に、Yゲート2と、ソー
ス線スイッチ3と、Xデコーダ4と、Yデコーダ5とを
備える。Xデコーダ4及びYデコーダ5にはアドレスレ
ジスタ6が接続され、外部からアドレス信号が入力され
る。メモリセルアレイ1にはYゲート2を介して書込み
回路7とセンスアンプ8とが接続される。書込み回路7
とセンスアンプ8は、入出力バッファ9に接続される。
【0004】また、図7において、プログラム電圧発生
回路10とベリファイ電圧発生回路11とを備え、外部
から供給された電源Vcc、Vppとは異なる電圧が発
生され、この電圧がYゲート2とXデコーダ4などに与
えられる。さらに、外部から入力されたデータにより、
動作モードの設定を行なうコマンドレジスタ12とコマ
ンドデコーダ13とを備え、制御回路14には外部から
制御信号/WE(ライトイネーブル)、/CE(チップ
イネーブル)、/OE(アウトプットイネーブル)が与
えられる。
【0005】図8において、メモリセル1は、半導体基
板15上に形成されたフローティングゲート16とコン
トロールゲート17とソース拡散領域18とドレイン拡
散領域19とを含む。フローティング16と基板15と
の間の酸化膜厚はたとえば100Åぐらいに薄く、トン
ネル現象を利用したフローティングゲート16の電子の
移動を可能としている。
【0006】メモリセル1の動作は次のようになる。す
なわち、プログラム時には、ドレイン拡散領域19に
6.5V程度のプログラム電圧が与えられ、コントロー
ルゲート17にはVpp(12V)が与えられ、ソース
拡散領域18は接地される。このため、メモリセル1が
オンして電流が流れる。このとき、ドレイン拡散領域1
9の近傍で、電子、ホール対が発生する。ホールは基板
15を通じて接地電位に流れ、電子はチャネル方向に流
れてドレイン拡散領域18に流れ込む。そして、一部の
電子はフローティングゲート16とドレイン拡散領域1
9との間の電界で加速されてフローティングゲート16
に注入される。このようにして、メモリセル1のしきい
値電圧を上げる。これを情報“0”の記録と定義され
る。
【0007】一方、消去はドレイン拡散領域19をオー
プンにし、コントロールゲート17を接地し、ソース拡
散領域18にVppを印加して行なわれる。ソース拡散
領域18とフローティングゲート16との間の電位差の
ため、トンネル現象が生じ、フローティングゲート16
中の電子の引き抜きが起こる。このようにして、メモリ
セル1のしきい値が下がる。これを情報“1”の記憶と
定義する。
【0008】図9において、メモリセルアレイ1は、そ
のドレインがビット線24に接続され、コントロールゲ
ートがワード線25に接続されている。ワード線25は
Xデコーダ4に接続され、ビット線24はYデコーダ5
の出力がそのゲートに入力されるYゲート2のトランジ
スタ26を介してI/O線27に接続される。I/O線
27にはセンスアンプ8および書込み回路7が接続さ
れ、ソース線28はソース線スイッチ3に接続されてい
る。
【0009】次に、従来のフラッシュメモリの動作につ
いて図7、図8及び図9を参照しながら説明する。ま
ず、図9に示した点線で囲まれたメモリセルにデータを
書込む場合の動作について説明する。外部から入力され
たデータに応じて、書込み回路7が活性化され、I/O
線27にプログラム電圧が供給される。同時に、アドレ
ス信号によりYデコーダ5及びXデコーダ4を介してビ
ット線24、ワード線25が選択され、Vppが上記メ
モリセルに印加される。ソース線28はプログラム時に
はソース線スイッチ3により接地される。このようにし
て、図9中の1個のメモリセルのみに電流が流れ、ホッ
トエレクトロンが発生し、そのしきい値電圧が高くな
る。
【0010】一方、消去は以下のようにして行なわれ
る。まず、Xデコーダ4及びYデコーダ5が非活性化さ
れ、すべてのメモリセルが非選択にされる。すなわち、
各メモリセルのワード線25が接地され、ドレインはオ
ープンにされる。一方、ソース線28にはソース線スイ
ッチ3により高電圧が与えられる。このようにして、ト
ンネル現象によりメモリセルアレイ1のしきい値は低い
方にシフトする。ソース線28は共通であるため、消去
はすべてのメモリセルアレイ1へ一括して行なわれる。
【0011】次に、読出し動作について説明する。書込
み動作と同様にして、図9の点線で囲まれたメモリセル
の読出しについて説明する。まず、アドレス信号がYデ
コーダ5とXデコーダ4とによってデコーダされ、選択
されたビット線24とワード線25が“H”となる。こ
のとき、ソース線28はソース線スイッチ3によって接
地される。このようにして、メモリセルにデータが書込
まれてそのしきい値が高ければ、メモリセルのコントロ
ールゲート17にワード線25から“H”レベル信号が
与えられてもメモリセルはオンせず、ビット線24から
ソース線28に電流は流れない。
【0012】一方、メモリセルが消去されているときに
は、逆にメモリセルはオンするため、ピット線24から
ソース線28に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ8で検出し、読出しデー
タ“1”、“0”が得られる。このようにして、フラッ
シュメモリのデータの読出しがなされる。
【0013】以上のように、従来のフラッシュメモリ
は、メモリセルアレイ1でソース線28が束ねられてい
るため、消去は全メモリセルに対して同時に行なわれ
る。このため、全メモリセルの内、例えば1バイトを書
換える時でも、一度、全メモリセルを消去し、新ためて
プログラムする必要があり、わずかな書換えについても
長時間を要したり、余分な書換えストレスが印加される
などの問題があった。このため、消去単位をより小さく
する必要があった。
【0014】
【発明が解決しようとする課題】上述したような従来の
不揮発性半導体記憶装置では、データを消去する際、1
バイトを書換える時でも、一度、全メモリセルを消去
し、新ためてプログラムする必要があり、わずかな書換
えについても長時間を要したり、余分な書換えストレス
が印加されるという問題点があった。
【0015】また、ブロック単位で消去できる従来の不
揮発性半導体記憶装置では、消去したいデータが含まれ
ているブロックを指定して消去する必要があり、消去し
たいデータが複数のブロックになった場合、必要なブロ
ックを全部指定しなくてはならず、時間を要するという
問題点があった。
【0016】この発明は、前述した問題点を解決するた
めになされたもので、短時間で必要なブロックを消去す
ることができる不揮発性半導体記憶装置を得ることを目
的とする。
【0017】
【課題を解決するための手段】この発明の請求項1に係
る不揮発性半導体記憶装置は、電気的に書き込み消去可
能な複数のメモリセルと、所定のアドレス入力ピンから
消去開始ブロックを入力し、ライトイネーブル入力ピン
から前記消去開始ブロックから何ブロック消去するかを
入力して所定範囲のブロックを消去する消去ブロック制
御手段とを備えたものである。
【0018】この発明の請求項2に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去完了ブロック
を入力し、ライトイネーブル入力ピンから先頭ブロック
から前記消去完了ブロックまで消去するか最終ブロック
から前記消去完了ブロックまで消去するかを入力して所
定範囲のブロックを消去する消去ブロック制御手段とを
備えたものである。
【0019】この発明の請求項3に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去開始ブロック
を入力し、所定のデータ入出力ピンから前記消去開始ブ
ロックから何ブロック消去するかを入力して所定範囲の
ブロックを消去する消去ブロック制御手段とを備えたも
のである。
【0020】この発明の請求項4に係る不揮発性半導体
記憶装置は、電気的に書き込み消去可能な複数のメモリ
セルと、所定のアドレス入力ピンから消去完了ブロック
を入力し、所定のデータ入出力ピンから先頭ブロックか
ら前記消去完了ブロックまで消去するか最終ブロックか
ら前記消去完了ブロックまで消去するかを入力して所定
範囲のブロックを消去する消去ブロック制御手段とを備
えたものである。
【0021】
【作用】この発明の請求項1に係る不揮発性半導体記憶
装置においては、消去ブロック制御手段によって、所定
のアドレス入力ピンから消去開始ブロックが入力され、
ライトイネーブル入力ピンから前記消去開始ブロックか
ら何ブロック消去するかが入力されて所定範囲のブロッ
クが消去される。
【0022】この発明の請求項2に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去完了ブロックが入力さ
れ、ライトイネーブル入力ピンから先頭ブロックから前
記消去完了ブロックまで消去するか最終ブロックから前
記消去完了ブロックまで消去するかが入力されて所定範
囲のブロックが消去される。
【0023】この発明の請求項3に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去開始ブロックが入力さ
れ、所定のデータ入出力ピンから前記消去開始ブロック
から何ブロック消去するかが入力されて所定範囲のブロ
ックが消去される。
【0024】この発明の請求項4に係る不揮発性半導体
記憶装置においては、消去ブロック制御手段によって、
所定のアドレス入力ピンから消去完了ブロックが入力さ
れ、所定のデータ入出力ピンから先頭ブロックから前記
消去完了ブロックまで消去するか最終ブロックから前記
消去完了ブロックまで消去するかが入力されて所定範囲
のブロックが消去される。
【0025】
【実施例】
実施例1.この発明の実施例1の構成について図1及び
図2を参照しながら説明する。図1は、この発明の実施
例1の構成を示すブロック図であり、メモリセルアレイ
1、Yゲート2、Xデコーダ4〜制御回路14は上述し
た従来装置のものと同様である。なお、各図中、同一符
号は同一又は相当部分を示す。また、図2は、この発明
の実施例1のピン配置を示す図である。
【0026】図1において、20はアドレス入力ピン
(A14、A15、A16)、21はライトイネーブル入力ピ
ン(/WE)、22はアドレス入力ピン20及びライト
イネーブル入力ピン21に接続された消去ブロック制御
回路、23は消去ブロック制御回路22に接続されたソ
ース電圧発生回路である。
【0027】図2において、図上左側にVPPピン、アド
レス入力ピン(A16、A15、A12、A7、A6、A5
4、A3、A2、A1、A0)、データ入出力ピン(D0
1、D2)、グランドピン(GND)が配置され、また
右側にVCCピン、ライトイネーブル入力ピン(/W
E)、アドレス入力ピン(A14、A13、A8、A9
11)、アウトプットイネーブル入力ピン(/OE)、
アドレス入力ピン(A10)、チップイネーブル入力ピン
(/CE)、データ入出力ピン(D7、D6、D5、D4
3)がそれぞれ配置されている。
【0028】この発明の実施例1の動作について図3及
び図4を参照しながら説明する。図3は、この発明の実
施例1のアドレス指定方法を示す図である。また、図4
は、この発明の実施例1の消去開始ブロックと消去完了
ブロックの関係を示す図である。
【0029】まず、図3に示すA〜Hまでの8ブロック
に分割したメモリセルにおける、ブロックのアドレス指
定について説明する。この図3において、アドレスは、
0〜A16までの17本のアドレス入力ピンを用いて指
定されるが、A〜Hブロックの8個の指定はA16
15、A14の上位3桁のアドレスに依存しており、A13
〜A0の下位のアドレスの如何にかかわらず、ブロック
のアドレス指定はアドレス入力ピン(A16、A15
14)20により決定されることになる。
【0030】最初に、アドレス入力ピン(A16、A15
14)20を用いて消去を開始するブロックの指定を行
なう。続いて、ライトイネーブル入力ピン(/WE)2
1よりパルスを入力し、その2つの信号をうけて、消去
ブロック制御回路22は、どこからどこまでのソース線
28を高圧にするか指定し、ソース電圧発生回路23に
よりブロック消去を行なう。アドレス入力ピン(A16
15、A14)20で指定される消去開始ブロックと、ラ
イトイネーブル入力ピン(/WE)21から入力される
パルス数(n)によって指定される消去完了ブロックを
図4に示す。
【0031】例えば、アドレス入力ピン(A16、A15
14)20から(001)が入力され、ライトイネーブ
ル入力ピン(/WE)21からパルスがn=5個入力さ
れた場合は、消去開始ブロック及び消去完了ブロックが
B及びFとなり、ブロックBからブロックFまで消去さ
れる。
【0032】この発明の実施例1は、前述したように、
シリアルにメモリセルアレイ1のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例1に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン20から入力された
パルスをうけて消去ブロックの選択を行い、/WEピン
21より入力されたH/L信号をうけて消去ブロックの
選択を行う回路を備えたものである。ブロック消去のた
めにまず所定のアドレス入力ピン20からアドレスを入
力し消去を開始するアドレスを指定し、次に/WEピン
21よりパルスを入力し開始アドレスから何ブロック消
去するかを指定する。従って、ブロック消去の範囲の指
定が容易にできる。
【0033】実施例2.この発明の実施例2の構成につ
いて説明する。この実施例2に係る不揮発性半導体記憶
装置の構成は、図1に示す実施例1と同様のものであ
る。
【0034】この発明の実施例2の動作について図5を
参照しながら説明する。図5は、この発明の実施例2の
消去開始ブロックと消去完了ブロックの関係を示す図で
ある。
【0035】まず最初に、アドレス入力ピン(A16、A
15、A14)20でどのブロックまで消去するのか指定す
る。つまり、消去完了ブロックを指定する。続いて、ラ
イトイネーブル入力ピン(/WE)21よりパルスを入
力し、その2つの信号をうけて消去ブロック制御回路2
2は、先頭ブロック(A)から指定ブロックまでのソー
ス線28を高圧にして消去するのか、最終ブロック
(H)から指定ブロックまでのソース線28を高圧にし
て消去するのかについて、ソース電圧発生回路23を制
御する。アドレス入力ピン(A16、A15、A14)20に
よって指定される消去完了ブロックと、ライトイネーブ
ル入力ピン(/WE)21から入力されるパルス数によ
って指定される消去開始ブロックの関係を図5に示す。
【0036】例えば、アドレス入力ピン(A16、A15
14)20から(001)が入力され、ライトイネーブ
ル入力ピン(/WE)21からパルスがn=1個入力さ
れた場合は、消去開始ブロック及び消去完了ブロックが
A及びBとなり、ブロックAからブロックBまで消去さ
れる。また、アドレス入力ピン(A16、A15、A14)2
0から(001)が入力され、ライトイネーブル入力ピ
ン(/WE)21からパルスがn=2個入力された場合
は、消去開始ブロック及び消去完了ブロックがH及びB
となり、ブロックHからブロックBまで消去される。
【0037】この発明の実施例2は、前述したように、
シリアルにメモリセルアレイ1のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例2に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン20から入力された
パルスをうけて消去ブロックの選択を行い、/WEピン
21より入力されたH/L信号をうけて消去ブロックの
選択を行う回路を備えたものである。ブロック消去のた
めにまず所定のアドレス入力ピン20からアドレスを入
力し消去を完了するアドレスを指定し、次に/WEピン
21よりパルスを入力し、先頭ブロックから指定ブロッ
クまでを消去するか最終ブロックから指定ブロックまで
を消去するかを決定する。従って、ブロック消去の範囲
の指定が容易にできる。
【0038】実施例3.この発明の実施例3の構成につ
いて図6を参照しながら説明する。図6は、この発明の
実施例3の構成を示すブロック図であり、メモリセルア
レイ1、Yゲート2、Xデコーダ4〜制御回路14は上
述した従来装置のものと同様である。なお、各図中、同
一符号は同一又は相当部分を示す。また、この発明の実
施例3のピン配置は実施例1と同様である。
【0039】図6において、20はアドレス入力ピン
(A14、A15、A16)、22はアドレス入力ピン20及
びデータ入出力ピン(D0)に接続された消去ブロック
制御回路、23は消去ブロック制御回路22に接続され
たソース電圧発生回路である。
【0040】この発明の実施例3の動作について図4を
参照しながら説明する。図4は、この発明の実施例1の
消去開始ブロックと消去完了ブロックの関係を示す図で
あるが、実施例3の消去開始ブロックと消去完了ブロッ
クの関係を示す図でもある。
【0041】最初に、アドレス入力ピン(A16、A15
14)20を用いて消去を開始するブロックの指定を行
なう。続いて、データ入出力ピン(D0)よりパルスを
入力し、その2つの信号をうけて、消去ブロック制御回
路22は、どこからどこまでのソース線28を高圧にす
るか指定し、ソース電圧発生回路23によりブロック消
去を行なう。アドレス入力ピン(A16、A15、A14)2
0で指定される消去開始ブロックと、データ入出力ピン
(D0)から入力されるパルス数(n)によって指定さ
れる消去完了ブロックを図4に示す。
【0042】例えば、アドレス入力ピン(A16、A15
14)20から(001)が入力され、データ入出力ピ
ン(D0)からパルスがn=5個入力された場合は、消
去開始ブロック及び消去完了ブロックがB及びFとな
り、ブロックBからブロックFまで消去される。
【0043】この発明の実施例3は、前述したように、
シリアルにメモリセルアレイ1のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例3に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン20から入力された
パルスをうけて消去ブロックの選択を行い、データ入出
力ピンより入力されたH/L信号をうけて消去ブロック
の選択を行う回路を備えたものである。ブロック消去の
ためにまず所定のアドレス入力ピン20からアドレスを
入力し消去を開始するアドレスを指定し、次にデータ入
出力ピンよりパルスを入力し開始アドレスから何ブロッ
ク消去するかを指定する。従って、ブロック消去の範囲
の指定が容易にできる。
【0044】実施例4.この発明の実施例4の構成につ
いて説明する。この実施例4に係る不揮発性半導体記憶
装置の構成は、図6に示す実施例3と同様のものであ
る。
【0045】この発明の実施例4の動作について図5を
参照しながら説明する。図5は、この発明の実施例2の
消去開始ブロックと消去完了ブロックの関係を示す図で
あるが、この実施例4の消去開始ブロックと消去完了ブ
ロックの関係を示す図でもある。
【0046】まず最初に、アドレス入力ピン(A16、A
15、A14)20でどのブロックまで消去するのか指定す
る。つまり、消去完了ブロックを指定する。続いて、デ
ータ入出力ピン(D0)よりパルスを入力し、その2つ
の信号をうけて消去ブロック制御回路22は、先頭ブロ
ック(A)から指定ブロックまでのソース線28を高圧
にして消去するのか、最終ブロック(H)から指定ブロ
ックまでのソース線28を高圧にして消去するのかにつ
いて、ソース電圧発生回路23を制御する。アドレス入
力ピン(A16、A15、A14)20によって指定される消
去完了ブロックと、データ入出力ピンから入力されるパ
ルス数によって指定される消去開始ブロックの関係を図
5に示す。
【0047】例えば、アドレス入力ピン(A16、A15
14)20から(001)が入力され、データ入出力ピ
ンからパルスがn=1個入力された場合は、消去開始ブ
ロック及び消去完了ブロックがA及びBとなり、ブロッ
クAからブロックBまで消去される。また、アドレス入
力ピン(A16、A15、A14)20から(001)が入力
され、データ入出力ピンからパルスがn=2個入力され
た場合は、消去開始ブロック及び消去完了ブロックがH
及びBとなり、ブロックHからブロックBまで消去され
る。
【0048】この発明の実施例4は、前述したように、
シリアルにメモリセルアレイ1のブロックの消去を行う
時に限り、消去を開始するブロックの指定と消去を終了
するブロックの指定をすることにより、その間にはさま
れたブロックはすべて消去することができるものを提供
することにある。この実施例4に係る不揮発性半導体記
憶装置は、所定のアドレス入力ピン20から入力された
パルスをうけて消去ブロックの選択を行い、データ入出
力ピンより入力されたH/L信号をうけて消去ブロック
の選択を行う回路を備えたものである。ブロック消去の
ためにまず所定のアドレス入力ピン20からアドレスを
入力し消去を完了するアドレスを指定し、次にデータ入
出力ピンよりパルスを入力し、先頭ブロックから指定ブ
ロックまでを消去するか最終ブロックから指定ブロック
までを消去するかを決定する。従って、ブロック消去の
範囲の指定が容易にできる。
【0049】
【発明の効果】この発明の請求項1に係る不揮発性半導
体記憶装置は、以上説明したとおり、電気的に書き込み
消去可能な複数のメモリセルと、所定のアドレス入力ピ
ンから消去開始ブロックを入力し、ライトイネーブル入
力ピンから前記消去開始ブロックから何ブロック消去す
るかを入力して所定範囲のブロックを消去する消去ブロ
ック制御手段とを備えたので、ブロック消去の指定を容
易にすることができるという効果を奏する。
【0050】この発明の請求項2に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去完了ブロックを入力し、ライトイネーブル入力
ピンから先頭ブロックから前記消去完了ブロックまで消
去するか最終ブロックから前記消去完了ブロックまで消
去するかを入力して所定範囲のブロックを消去する消去
ブロック制御手段とを備えたので、ブロック消去の指定
を容易にすることができるという効果を奏する。
【0051】この発明の請求項3に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去開始ブロックを入力し、所定のデータ入出力ピ
ンから前記消去開始ブロックから何ブロック消去するか
を入力して所定範囲のブロックを消去する消去ブロック
制御手段とを備えたので、ブロック消去の指定を容易に
することができるという効果を奏する。
【0052】この発明の請求項4に係る不揮発性半導体
記憶装置は、以上説明したとおり、電気的に書き込み消
去可能な複数のメモリセルと、所定のアドレス入力ピン
から消去完了ブロックを入力し、所定のデータ入出力ピ
ンから先頭ブロックから前記消去完了ブロックまで消去
するか最終ブロックから前記消去完了ブロックまで消去
するかを入力して所定範囲のブロックを消去する消去ブ
ロック制御手段とを備えたので、ブロック消去の指定を
容易にすることができるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施例1及び実施例2の構成を示す
ブロック図である。
【図2】この発明の実施例1〜実施例4のピン配置を示
す図である。
【図3】この発明の実施例1〜実施例4のアドレス指定
を示す図である。
【図4】この発明の実施例1及び実施例3の消去開始ブ
ロックと消去完了ブロックの関係を示す図である。
【図5】この発明の実施例2及び実施例4の消去開始ブ
ロックと消去完了ブロックの関係を示す図である。
【図6】この発明の実施例3及び実施例4の構成を示す
図である。
【図7】従来の不揮発性半導体記憶装置の構成を示すブ
ロック図である。
【図8】従来の不揮発性半導体記憶装置のメモリセルの
断面を示す図である。
【図9】従来の不揮発性半導体記憶装置のメモリセル周
辺の回路を示す図である。
【符号の説明】
1 メモリセルアレイ 2 Yゲート 4 Xデコーダ 5 Yデコーダ 6 アドレスレジスタ 7 書込み回路 8 センスアンプ 9 入出力バッファ 20 アドレス入力ピン 21 ライトイネーブル入力ピン 22 消去ブロック制御回路 23 ソース電圧発生回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 電気的に書き込み消去可能な複数のメモ
    リセルと、所定のアドレス入力ピンから消去開始ブロッ
    クを入力し、ライトイネーブル入力ピンから前記消去開
    始ブロックから何ブロック消去するかを入力して所定範
    囲のブロックを消去する消去ブロック制御手段とを備え
    たことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項2】 電気的に書き込み消去可能な複数のメモ
    リセルと、所定のアドレス入力ピンから消去完了ブロッ
    クを入力し、ライトイネーブル入力ピンから先頭ブロッ
    クから前記消去完了ブロックまで消去するか最終ブロッ
    クから前記消去完了ブロックまで消去するかを入力して
    所定範囲のブロックを消去する消去ブロック制御手段と
    を備えたことを特徴とする不揮発性半導体記憶装置。
  3. 【請求項3】 電気的に書き込み消去可能な複数のメモ
    リセルと、所定のアドレス入力ピンから消去開始ブロッ
    クを入力し、所定のデータ入出力ピンから前記消去開始
    ブロックから何ブロック消去するかを入力して所定範囲
    のブロックを消去する消去ブロック制御手段とを備えた
    ことを特徴とする不揮発性半導体記憶装置。
  4. 【請求項4】 電気的に書き込み消去可能な複数のメモ
    リセルと、所定のアドレス入力ピンから消去完了ブロッ
    クを入力し、所定のデータ入出力ピンから先頭ブロック
    から前記消去完了ブロックまで消去するか最終ブロック
    から前記消去完了ブロックまで消去するかを入力して所
    定範囲のブロックを消去する消去ブロック制御手段とを
    備えたことを特徴とする不揮発性半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008090995A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc フラッシュメモリ装置及びその消去方法
JP2010520571A (ja) * 2007-03-07 2010-06-10 モサイド・テクノロジーズ・インコーポレーテッド フラッシュメモリ向け部分ブロック消去アーキテクチャ

Cited By (3)

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