JPH1092186A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 3.3V等の低電圧外部単一電源動作の不揮発性
半導体記憶装置すなわちトンネル現象を用いた書換え方
式の多値不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルのしきい値電圧状態としてグ
レイコードの４状態を定義し、トンネル消去動作によ
り、最も高いしきい値電圧状態"00"とする。アドレス入
力とともに下位ビットデータ対して"00"または"01"にト
ンネル書込みする。アドレス入力とともに上位ビットデ
ータに対して、"10"と"11"をトンネル書込みする。 【効果】 ２値データの4値変換に必要な変換回路や付
加的なラッチ回路を設ける必要がなくなり、メモリチッ
プ面積が低減できるとともに、変換時間を必要としな
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書き換え機
能を備え、高速動作と大容量化が可能な１つの記憶セル
に多値の記憶情報を蓄える半導体記憶装置に関する。

【０００２】

【従来の技術】フラッシュメモリ等の名称で知られる不
揮発性半導体記憶装置では、１つのトランジスタで１ビ
ットの情報の記憶が可能であり、ダイナミックRAMに比
べて高集積性に優れており、大容量データ保存用のファ
イル用途へと応用範囲が広がりつつある。集積度の向上
はメモリセルを形成するための微細加工技術の進歩によ
り支えられ、メモリセル面積の低減により総ビット数が
増加しても前世代と同等のチップ面積を実現してきた。

【０００３】従来の不揮発性半導体記憶装置として例え
ば特開平6-77437がある。この不揮発性半導体記憶装置
では浮遊ゲートにおける電子の有無により情報の記憶を
行っている。情報の書込みは、浮遊ゲートから電子を放
出することにより行われ、具体的には浮遊ゲートから薄
いゲート絶縁膜を介してドレイン端子へ電子をトンネル
現象により放出している。情報の消去は、浮遊ゲートへ
電子を注入することにより行われ、具体的にはドレイン
端子からソース端子にわたるチャネル領域上の薄い絶縁
膜を介して、浮遊ゲートへ電子をトンネル現象により基
板側より注入している。書込み／消去の両動作ともに、
ゲート絶縁膜を介した電子のトンネル現象により達成さ
れているため、書込み／消去の消費電流が低減され、3.
3Vの外部単一電源によりメモリチップ駆動が可能となっ
ていた。また、低消費電流ゆえに、シリコン基板内に不
純物層により形成された拡散層をメモリセルの接続に用
いることが可能となり、メモリセル接続部の面積が小さ
くでき、低コスト化に寄与できるという特徴を備えてい
た。

【０００４】この不揮発性半導体記憶装置を大容量デー
タ保存用のファイル用途へ応用するためには、現状の固
体記憶装置（ハードディスク）に匹敵する書込み／消去
速度を実現しなければならない。トンネル現象を用いた
書込み／消去動作には各々平均して1ミリ秒／回かか
る。そこで、複数個（例えば512バイト）のメモリセル
を一括して書込みないしは消去して、ビット当たりの書
込み／消去動作の高速化を実現してきた。

【０００５】今般、不揮発性半導体記憶装置に要求され
るメモリ総ビット数が増加に対し、加工技術の追従が困
難になりつつあり、加工技術に依存しないビット数増加
の手法が必要となってきた。この方法として多値メモリ
または多値方式と呼ばれる、１個のメモリセルに２ビッ
ト以上の情報を記憶する多値化の方法が提案されてい
る。多値とは２より多い数の論理レベル（例えば電圧）
を指し、現在の主流である０と１からなる２値論理レベ
ルと区別される。例えば、アイ・イー・イー・イーの国
際固体素子会議95年のダイジェスト132ページ(1995 IEE
E InternationalSolid-State Circuits Conference Dig
est of Technical Papers, pp.132-133)に記載されてい
る論文においては、16メガビットのNOR型メモリセルを
用いて32メガビットの情報を記憶する方法が述べられて
いる。ここでは、メモリセルのしきい値電圧を４状態設
定できるようにし、いずれの状態にあるかを外部のセン
スアンプにより認識することにより、１個のメモリセル
から２ビットの情報を読出すことができる。

【０００６】上記論文では、ホットエレクトロン書込み
法を用いて浮遊ゲート中に電子を注入し、しきい値電圧
の低い消去状態から、しきい値電圧の高い所望の多値の
状態を作り出している。そして電圧の異なる４個のしき
い値電圧状態に対して高電圧側から順にＢＣＤコード
（すなわち00, 01, 10, 11)を割り当て２ビットの情報
を記憶する。読出し動作では、ワード線に所定の電圧を
加え、メモリセルを流れる電流の大小をセンスアンプに
より検出し、４状態のいずれの状態であるかという情報
を２つのラッチ回路に保持し、その結果を演算処理して
２ビットの情報として外部に出力するという方式が採用
されていた。

【０００７】また、特開平5-174584に示されるように、
多値化された不揮発性半導体記憶装置においては、情報
の書込み動作において、２ビットの入力情報を一旦ラッ
チ回路等に格納し、しきい値電圧を所望の値に設定する
ために４値の情報に変換する機能を備えていた。なお、
上記従来技術では、一個のメモリセルないしは複数個の
メモリセルからなるメモリセル群（セクタまたはペー
ジ）には不揮発性半導体記憶装置に入力される１つの行
アドレスが割り当てられていた。

【０００８】

【発明が解決しようとする課題】上記、多値化の可能性
が示されているNOR型メモリセルは、ホットエレクトロ
ン書込み法によりデータの書込みを行っている。すなわ
ち、メモリセルに大電流を流して浮遊ゲートに電子を注
入しているので、3.3V等の低電圧外部単一電源動作が困
難であった。低電圧外部単一電源動作の不揮発性半導体
記憶装置の低コスト化を実現するためには、トンネル現
象を用いた書込み方式で動作する不揮発性半導体記憶装
置に多値方式を適用することが必要となった。

【０００９】多値メモリはメモリの内部動作としては４
値等の複数論理レベルを使用するが、広く利用されてい
る通常のデジタル装置との整合性をとるためには装置の
インターフェースを０と１を基本レベルとする２値の論
理レベルで行う必要がある。多値の書込みおよび読出し
動作では、例えば１ビットのデータを入力端子から２個
取り込んで２ビットとした後4値に変換し、変換データ
をメモリセルに記憶させたり、4値のメモリセル中のデ
ータを２値に変換して１ビットのデータ２個からなるデ
ータ列として外部に出力することになる。上記従来の多
値NOR型メモリセルでは、ホットエレクトロン書込み法
ゆえに、書込み単位が8ビットないしは16ビット単位で
あり、データ変換に必要な回路の規模が小さくオンチッ
プ上での変換が可能であった。しかし、トンネル現象を
用いた書換え方式では、書込み動作が例えば512バイト
のメモリセルに対して一括動作となるため、1024バイト
の入力データに対して、一旦、入力データを３回の書込
みデータに変換する回路ならびに変換時間が必要になる
とともに、メモリチップ上に変換データを蓄えなければ
ならなかった。すなわち、読出し時間が長くなり、さら
に付加的なラッチ回路を数キロバイト分用意するため、
メモリチップの面積増加が課題となっていた。

【００１０】すなわち、トンネル現象を用いた書換え方
式の不揮発性半導体記憶装置では、多値化により微細加
工技術に依らないビット数の増加が可能になるものの、
書込みや読出し動作においてデータの再変換を行うため
の時間が増加すること、また、変換回路や変換データを
蓄えるためのラッチ回路をメモリチップ内に設けるなど
のメモリチップ面積の増大等の課題があった。

【００１１】本発明の目的は、トンネル現象を用いた書
換え方式の不揮発性半導体記憶装置において、書込み時
間や読出し時間の増大、さらに回路の増大をまねくこと
なく、ビット数の増加が可能となる多値不揮発性半導体
記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】まず、本願の特徴を表す書き込み動作によ
り発明の概要を説明すれば、データ線とワード線の交差
点に設けられ、そのしきい値電圧の変化により情報を記
憶する不揮発性のメモリセルと、ｎビットのデータを１
ビットづつ前記ビット線から前記メモリセルに入力する
ための１ビットを保持するラッチ回路とを備えた不揮発
性半導体装置であって、前記メモリセルにｎビット（ｎ
は２以上の整数）のデータを記憶するためにＫ個（Ｋは
２のｎ乗）のしきい値電圧レベルを設け、前記Ｋ個のし
きい値電圧レベルのうち電圧が最大または最小のしきい
値電圧を消去状態とするとともに、前記消去状態を始点
として前記Ｋ個のしきい値電圧レベルにｎビットのグレ
ーコードを順次割り当て、前記メモリセルに前記ｎビッ
トのデータを書き込む際に、前記メモリセルを前記消去
状態とする動作と、前記ｎビットのデータを１ビットづ
つ前記ラッチ回路に入力し、順次前記メモリセルに重ね
書きすることを特徴とする。

【００１４】また、本願発明は、ワード線と、前記ワー
ド線に交差するｍ本（ｍは任意の整数）のビット線と、
前記ワード線と前記ｍ本のビット線の交点に設けられ、
しきい値電圧を変化させることにより情報を記憶する不
揮発性のｍ個のメモリセルと、前記ビット線のそれぞれ
に対応して設けられそれぞれが１ビットのデータを記憶
するｍ個のラッチ回路と、前記ｍ個のラッチ回路のそれ
ぞれにｍビットのシリアルデータを入力回路とを有する
不揮発性半導体装置において、前記メモリセルのそれぞ
れにｎビット（ｎは２以上の整数）のデータを記憶する
ためにＫ個（Ｋは２のｎ乗）のしきい値電圧レベルを設
け、前記Ｋ個のしきい値電圧レベルのうち電圧が最大ま
たは最小のしきい値電圧を消去状態と規定するととも
に、前記消去状態を始点として前記Ｋ個のしきい値電圧
レベルにｎビットのグレーコード列を順次割り当て、前
記ｍ個のメモリセルにｍ・ｎビットのデータを書き込む
際に、前記ｍ個のメモリセルを一斉に前記消去状態と
し、ｍビットの第１のシリアルデータを前記ｍ個のラッ
チ回路に入力し、前記ラッチ回路のデータに従ってそれ
ぞれ対応する前記ｍ個のメモリセルに一斉に書き込み、
ｍビットの第２シリアルデータから第ｎシリアルデータ
を前記ｍ個のラッチ回路に順次に入力し、前記ラッチ回
路のデータに従ってそれぞれ対応する前記ｍ個のメモリ
セルに順次重ね書きする動作を有することを特徴とす
る。

【００１５】上記の半導体記憶装置は更に、前記ワード
線と実質的に平行に配置され前記ｍ本のビット線と交差
する複数の第２ワード線と、前記複数の第２ワード線と
前記ｍ本のビット線の交点に設けられしきい値電圧を変
化させることにより情報を記憶する不揮発性の複数の第
２メモリセルとを有し、前記ビット線の延在する方向に
配置される前記メモリセルと前記第２メモリセルは、そ
のソース及びドレインがそれぞれ共通接続されてなるこ
とを特徴とする。

【００１６】上記の半導体記憶装置は更に、前記ワード
線に接続され、しきい値電圧を変化させることにより情
報を記憶する不揮発性の情報管理メモリセルを有し、前
記情報管理メモリセルは前記ｍ個のメモリセルに前記ｎ
ビットのデータを書き込む際に書き込まれたビット数を
保持することを特徴とする。

【００１７】上記構成を２ビットのデータを記憶する構
成として具体化すれば、上記の半導体記憶装置で、前記
ｎの値を２、前記Ｋの値を４とすると共に第１状態を前
記始点とし、それに続く第２状態、第３状態、及び第４
状態の４個のしきい値電圧レベルを設定し、前記メモリ
セルに第１ビット及び第２ビットからなる２ビットのデ
ータを書き込む際に、前記メモリセルのしきい値電圧を
電圧を前記第１状態とする消去動作と、前記第１ビット
を前記ラッチ回路に入力し、前記第１ビットのデータに
従って前記メモリセルのしきい値電圧レベルを第１状態
又は第２状態のいずれかにする第１の書き込み動作と、
前記第２ビットを前記ラッチ回路に入力し、前記第２ビ
ットのデータに従って、前記第１の書き込み動作で第１
状態とされた時には前記第１状態または前記第４状態の
いずれかにする第２の書き込み動作と、前記第１の書き
込み動作で第２状態とされた時には前記メモリセルのし
きい値電圧を前記第２状態または第３状態のいずれかに
する第３の書き込み動作とを有することとなる。

【００１８】また、書き込み動作により本願発明の概要
を説明すれば、ワード線とビット線の交点に設けられ、
しきい値電圧を変化させることにより情報を記憶する不
揮発性のメモリセルと、前記ビット線に対応して設けら
れ前記ビット線の電位を検出し１ビットのデータを記憶
するラッチ回路とを備える不揮発性半導体装置であっ
て、前記メモリセルは、ｎビットの情報を保持するため
にＫ個（Ｋは２のｎ乗）のしきい値電圧レベルが設定さ
れ、前記Ｋ個のしきい値電圧レベルのうち電圧が最大ま
たは最小のしきい値電圧を消去状態とするとともに、前
記消去状態を始点として前記Ｋ個のしきい値電圧レベル
にｎビットのグレーコードを順次割り当て、前記メモリ
セルに記憶された任意の第ｊ番目のビット（１≦ｊ≦
ｎ）は、（２の（ｊ−１）乗）回のしきい値判定動作に
より読み出されることを特徴とする。

【００１９】上記の構成を２ビットのデータが記憶され
た構成として具体化すれば、前記ｎの値を２、前記Ｋの
値を４とすると共に第１状態を前記始点とし、それに続
く第２状態、第３状態、及び第４状態の４個のしきい値
電圧レベルを設定し、前記メモリセルに記憶された第１
ビット及び第２ビットからなる２ビットのデータを読み
出す際に、前記第１ビットは、１回のしきい値電圧判定
動作で前記ラッチ回路にその値が保持され、前記第２ビ
ットは、２回のしきい値電圧判定動作で前記ラッチ回路
にその値が保持されることを特徴とする。

【００２０】前記メモリセルは、浮遊ゲートを有するメ
モリセルトランジスタであり、前記トランジスタのしき
い値電圧は、トンネル現象を用いて前記浮遊ゲートの電
荷の出し入れをすることにより制御される。

【００２１】上述した発明の構成をより具体化すれば以
下の通りである。ここでは、４値のしきい値電圧制御が
可能なメモリセルについて説明するが、２のn乗値のし
きい値電圧制御が可能なメモリセルについても同様であ
ることはいうまでもない。また、電圧条件としてその一
例を示すが、これも正電圧に限らず負電圧から正電圧の
広い領域にわたり、多値のしきい値電圧を設定すること
もできる。

【００２２】半導体記憶装置（メモリチップ）には、チ
ップ選択信号、書込み動作制御信号、消去動作制御信
号、アドレス、データを入力するピンが接続されてい
る。

【００２３】アドレスは、少なくとも１本のワード線を
選択する成分と、メモリセルのしきい値電圧状態を選択
する成分からなり、ビット線を選択する成分を加えるこ
ともできる。

【００２４】データ入力ピンには入力回路を介してデー
タの保持が可能なバッファ回路が接続され、シリアル入
力されたデータが一時蓄積される。

【００２５】メモリアレイでは、制御ゲート、浮遊ゲー
ト、ゲート絶縁膜、層間絶縁膜、ドレイン端子、及びソ
ース端子からなるメモリセルをマトリックス状に配置
し、行方向に連続した複数個のメモリセルの制御ゲート
をワード線により接続し、列方向に連続した複数個のメ
モリセルのドレイン端子をビット線に、ソース端子をソ
ース線により接続し、相異なるソース線が第１のMOSト
ランジスタを介して共通ソース線に接続されている。

【００２６】各ビット線にはフリップフロップからなる
ラッチ回路の出力が第２のMOSトランジスタを介して接
続され、上記ラッチ回路の同出力が第３のMOSトランジ
スタのゲート端子に接続され、第３のMOSトランジスタ
のソース端子がビット線に接続され、第３のMOSトラン
ジスタのドレイン端子は第４のMOSトランジスタを介し
て書込み動作用電源に接続されている。また、ラッチ回
路の同出力が第５のMOSトランジスタのゲート端子に接
続され、他方の出力がMOSトランジスタ系を介して入出
力端子およびバッファ回路メモリに接続されている。

【００２７】メモリセルのしきい値電圧を制御するため
の基準電圧を4種類備え、第１の電圧でメモリセルが消
去状態であることを検証し、第２から第４の電圧で書込
みとなる３状態の検証を行う。また、読出しのための基
準電源を３種類備えている。

【００２８】メモリセルデータの書換え動作は以下の方
法による。

【００２９】消去動作は、少なくとも１本のワード線に
接続された複数個のメモリセルに対して一括して行われ
る。行アドレスにより選択されたワード線に例えば16V
の電圧を加え、他の端子を接地状態として、基板よりゲ
ート絶縁膜を介して浮遊ゲートに電子を注入し、メモリ
セルのしきい値電圧を４V以上とする。

【００３０】メモリセルへのデータの書込み動作は上位
ビット、下位ビット各々独立して行うことができ、必ず
下位のビットより書込む。メモリセルのしきい値電圧Vt
hとデータの関係は例えば以下のとおりとする。Vthが4V
以上を"00"、3から3.5Vを"01"、2から2.5Vを"11"、１か
ら1.5Vを"10"とする。すなわち、グレイコード構造をな
している。

【００３１】書込み動作は、少なくとも１本のワード線
に接続された複数個のメモリセルに対して同時に行われ
る。まず、行アドレス入力とともに、下位ビットに相当
するデータがバッファ回路を介して各メモリセルに対応
するラッチ回路に転送される。ラッチ回路中のデータに
従い、ビット線に４Vまたは０Vの電圧が与えられる。選
択されたワード線に-9.5Vの電圧が加えられる。ビット
線すなわちドレイン端子に例えば4Vが加えられたメモリ
セルにおいてのみ、浮遊ゲートから電子がドレイン端子
に引き抜かれ、メモリセルのしきい値電圧を3から3.5V
の範囲に低下させることができる。これにより、上位ビ
ットは"0"で下位ビットが"0"または"1"の状態"00"また
は"01"にメモリセルが書き込まれる。

【００３２】また、上位ビットに対しては、アドレス入
力とともに、上位ビットに相当するデータがバッファ回
路と各ラッチ回路に転送される。上位ビットに対するデ
ータの書き込みは２回に分割される。まず、"00"を"10"
にする動作と、"01"を"11"とする動作である。このため
に、バッファ回路に上位ビットに対するデータを保持
し、ラッチ回路中のデータを書換える動作を行う。

【００３３】"00"を"10"にする動作では、ラッチ回路中
のデータ("1"または"0")に従ってビット線を１Vまたは
０Vにプリチャージし、選択されたワード線に3.8Vを加
える。ここで、ラッチ回路中のデータが"1"に限って説
明すると、"01"のメモリセル（しきい値電圧が3から3.5
V）ではビット線の電荷が引き抜かれてビット線電圧が
０Vとなるが、"00"のメモリセルに対応するビット線の
電圧は１Vに保持される。このビット線電圧にしたがっ
てラッチ回路のデータを書換える。すなわち、上位ビッ
トに対するデータが"1"かつ対応するメモリセルが"00"
のラッチ回路にのみ"1"が保持され、その他のラッチ回
路のデータは"0"となる。上記書き換えられたラッチ回
路データを用いて、下位ビットと同様の書込み動作を行
い、メモリセルのしきい値電圧を1から1.5Vの範囲に低
下させることができる。これにより、上位ビットは"1"
で下位ビットが"0"の状態"10"にメモリセルが書き込ま
れる。

【００３４】続いて"01"を"11"にする動作では、まずラ
ッチ回路にバッファ回路中のデータを転送する。ラッチ
回路中のデータ("1"または"0")に従ってビット線を１V
または０Vにプリチャージし、選択されたワード線に2.8
Vを加える。上記と同様に、"01"のメモリセル（しきい
値電圧が3から3.5V）に対応するビット線の電圧のみが
１Vに保持される。このビット線電圧にしたがってラッ
チ回路のデータを書換える。すなわち、上位ビットに対
するデータが"1"かつ対応するメモリセルが"01"のラッ
チ回路にのみ"1"が保持され、その他のラッチ回路のデ
ータは"0"となる。上記書き換えられたラッチ回路デー
タを用いて、下位ビットと同様の書込み動作を行い、メ
モリセルのしきい値電圧を2から2.5Vの範囲に低下させ
ることができる。これにより、上位ビットは"1"で下位
ビットが"1"の状態"11"にメモリセルが書き込まれる。

【００３５】上記手法により、４値のしきい値電圧状態
にメモリセルを書き込むことができる。

【００３６】

【発明の実施の形態】

＜実施例１＞本発明の第１の実施例を図１から図13およ
び図21、図22を用いて説明する。

【００３７】図１に本発明の多値半導体記憶装置（メモ
リチップ）の構成を示す。同図の各ブロックを構成する
回路素子は、特に制限されないが、公知のＣＭＯＳ（相
補型ＭＯＳ）や不揮発性半導体素子の集積回路技術によ
って、単結晶シリコンのような１個の半導体基板上に形
成される。

【００３８】以下に示す具体例は、メモリセル数64メガ
ビットで各メモリセルが４値記憶を行い、128メガビッ
トの記憶容量を備えたメモリチップを実現する例を示し
たものである。本発明はこれに限らず、４値を超えた多
値記憶やメモリセル数の増加に適用できることは言うま
でもない。

【００３９】メモリチップCHIPには、チップ選択信号、
書込み動作制御信号、消去動作制御信号等の制御信号系
CTRLが制御回路CNTRLに入力され、アドレスADが入力バ
ッファ回路（図中には記載せず）を介して入力され、そ
の一部である行アドレスAxが行デコーダXDECに、残りの
アドレスAbが制御回路CNTRLに入力される。入力された
制御信号により制御回路内のステータスを示す各レジス
タ(例えば書込み制御WEN、消去制御EEN、多値ビット制
御MBCなど)がセットされる。メモリセル数64メガビット
では、１本のワード線上に4K個のメモリセルおよび数バ
イト分の管理用のメモリセルが接続され、16K本のワー
ド線が存在する。したがって、行デコーダXDECには14ビ
ット分のアドレス信号が入力され、制御回路CNTRLにメ
モリセルの上位ビットまたは下位ビット選択用の1ビッ
ト分のアドレス信号が入力されている。本実施例では、
列アドレスは制御回路中のカウンタ回路を用いて内部発
生し、列デコーダYDECに送られるが、列アドレスを外部
より入力してもよい。

【００４０】一方、２値の信号であるデータDATAは入出
力回路I／Oおよび列デコーダを介してバッファ回路BUF
に接続されている。バッファ回路BUFは制御回路CNTRLか
らの信号を受け、ラッチ回路LATCHへのデータ転送やラ
ッチ回路LATCHからの出力を列デコーダYDECに転送する
働きを備えている。データは基本的に内部発生された列
アドレスに従い、シリアルデータ入出力されている。デ
ータ入出力系は、必要に応じて複数の入出力端子を設け
て複数のシリアルデータを並列に処理する構成にしても
良い。

【００４１】また、チップには低電圧入力端子から3.3V
のVcc電源が入力され、電源制御系CPCを介して、Vccや
内部昇圧された高電圧電源Vpp、内部降圧された負電圧
電源Vnnがチップ内部に供給されている。この電源は、
制御回路CNTRLからの制御信号により制御されている。
また、Vssは、通常0Vの基準電位である。

【００４２】図２にメモリアレイMEMARRAY周辺の構成の
要部を示す。メモリアレイMEMARRAYでは、図４で後述す
るメモリセル（M11,M12,M21,M22等）をマトリックス状
に配置し、行方向に連続した複数個のメモリセルの制御
ゲートをワード線（W1, W2等）により接続し、列方向に
連続した複数個のメモリセルのドレイン端子をローカル
ビット線（LB1, LB2等）に、ソース端子をローカルソー
ス線（LS1, LS2等）により接続し、相異なるローカルソ
ース線がMOSトランジスタ(SS11,SS12,SS21,SS22)を介し
て共通ソース線Vssに接続されている。ローカルビット
線もMOSトランジスタ(SD11,SD12,SD21,SD22)を介して各
々ビット線（B1,B2）に接続されている。この図に示す
様にビット線方向に配置される複数のメモリセルのソー
ス及びドレインのそれぞれが共通接続されたメモリセル
アレイの形態は、代表的にはＮＯＲ型のセル構成と呼ば
れる。ＮＯＲ型は更に詳細には、共通接地型、仮想接地
型、ＡＮＤ型の分類がなされている。セル構成の詳細に
ついては電子情報通信学会誌Vol.79, No.5, pp.469-48
4, (1996)に記載される。

【００４３】行デコーダXDECは、ワード線に高電圧を与
えるための電圧変換回路XDEC1,XDEC2とMOSトランジスタ
を駆動するための制御回路SGDEC1,SGDEC2からなり、高
電圧系Vpp、低電圧系Vcc、負電圧系Vnnが供給されると
ともに、行アドレスAxにより、ワード線選択信号WSELや
ブロック選択信号BSELが与えられる。

【００４４】ここでは、各ビット線および共通ソース線
との分離に用いられている各MOSトランジスタにより分
割された複数個のメモリセルを単位としてブロックBL1,
BL2が形成されている。これは、不揮発性メモリ特有の
現象であるディスターブ特性を改善するための手法であ
る。また、上記構成では、ローカルソース線をビット線
やブロック毎に共通ソース線から分離しているが、これ
を共通配線で直接接続しても、本発明の多値技術を用い
る上で何ら支障はない。

【００４５】ディスチャージ／プリチャージ回路DCPC
は、、各ビット線毎に、電荷引抜き／一括電圧供給用の
制御信号DDCに接続されたMOSトランジスタQD1,QD2が設
けられ、ビット線から電荷を引き抜く際にはVS1=0Vとさ
れ、ビット線をプリチャージするにはVS1に所定の電圧
（通常1V)を印加する。また、書込み／消去しきい値電
圧制御回路YD-CNTRLを介してラッチ回路L1,L2に接続さ
れている。ラッチ回路群LATCHの各ビット線は、転送制
御信号ＢＴで制御されるスイッチＭＯＳトランジスタＱ
１５、Ｑ１６を介してバッファ回路群BUFに接続されて
いる。ラッチ回路は特に制限されないが交差結合された
CMOSインバータであり、それぞれ１ビットのデータを保
持できる。また、ラッチ回路L1,L2はメモリセルからの
データの読み出し時には、読み出し電圧を増幅して保持
するセンスアンプとしても動作する。バッファ回路BU1,
BU2もラッチ回路と同じ回路で構成される。外部からの
２値データ列は共通入出力線I/Oから供給され、列デコ
ーダYDECにより順次スイッチＭＯＳトランジスタ(Q16,Q
26)をオンすることでバッファ回路にシリアルデータが
読み込まれる。外部への２値データ列の出力は逆の手順
で行われる。

【００４６】しきい値電圧制御回路YD-CNTRLは、各ラッ
チ回路の情報にしたがって各ビット線の電圧を制御し、
さらに書込み／消去の完了を判定するための少なくとも
４つのMOSトランジスタから成り立っている。各ラッチ
回路の情報にしたがって制御され電圧VP1をビット線に
与えるためのMOSトランジスタQ11,Q21、電圧VP1の供給
を制御する信号PCを受けて動作するMOSトランジスタQ1
2,Q22、また、ビット線電圧とラッチ回路を切り離すた
めの制御信号TRを受けて動作するMOSトランジスタQ13,Q
23、さらに、ラッチ回路の情報を検出する信号AZL,AZに
接続された、書込み／消去の完了を検出するためのMOS
トランジスタQ14,Q24がある。電圧VP1は図示しない内部
電源回路（図１のCNTRLに内蔵される）により形成さ
れ、図３に後述する読み出し時のプリチャージ電圧Vp
c、及び書き込み時の第１から第３のドレイン電圧Vd1〜
Vd3をメモリセルに与えるものである。

【００４７】図３を用いて上記に示した回路構成により
達成される本実施例の多値化技術の詳細を以下に示す。
この図で縦軸の度数はメモリセルのしきい値電圧のメモ
リ装置全体にわたる分布を表している。図３(a)の従来
の２値の不揮発性半導体記憶装置では、例えば3.3Vの低
電圧読出し動作に対して、"0"をしきい値電圧4V以上の
状態、"1"をしきい値電圧2V以下の状態として、メモリ
セル電流の差で情報の読出しを行っていた。

【００４８】これに対して本実施例では、図３(b)に示
すように、しきい値電圧が4V以上、3から3.5Vを、2から
2.5V、及び１から1.5Vに対して第１から第４のそれぞれ
が幅を持ったしきい値電圧レベル（Vt1〜Vt4)を設定
し、１つのメモリセルで４値すなわち２ビット分の情報
の記憶を可能としている。一般に、１つのメモリセルに
ｎビット（多値として定義するときはｎは２以上の整
数）のデータを保持するためにはＫ個（Ｋは２のｎ乗）
のしきい値電圧レベルが設けられる。

【００４９】この図には後に詳細に説明するが、読み書
きの際にメモリセルの制御ゲートに印加する電圧Vcg
（この電圧はワード線電圧と読み換えられる）と、ドレ
インに印加する電圧Vd（この電圧はビット線電圧と読み
換えられる）を示した。消去時には消去電圧Vera(16V)
を印加し、しきい値電圧をVt1にする。消去の検証時に
は消去検証電圧Vv1(4V)を使用する。書き込み時には書
き込み電圧Vwri（-9.5V)を印加して消去状態Vt1からし
きい値電圧を低下させた後、しきい値レベルVt2〜Vt4へ
の各々に書き込まれたことを検証するための書き込み検
証電圧Vv2〜Vv4(3.5V,2.5V,1.5V)を印加する。また、読
み出し時には４個のしきい値電圧レベルを判定するため
に第１から第３の読み出し電圧Vr1〜Vr3(3.8V,2.8V,1.
8)を使用する。

【００５０】図３(b)の特徴の一つは、通常のＢＣＤコ
ードではなく、Vt1〜Vt4に00, 01, 11, 10からなる２ビ
ットのグレーコードを割り当てたことである。グレーコ
ードはこの数値例に限定されることはなく、グレーコー
ドの定義に従って隣接する数値の変化ビットが１つだけ
となる符号であればよい。このようなグレーコードの割
り当てにより図２で示したYD-CNTRL、LATCH、BUFの簡略
な回路により、２値と多値の相互変換をしながら読み出
しと書き込みができるようになる。読出しを例として説
明すれば、各ビットの上位と下位ビットを個々に読み出
すことができる。図中に示すように、上位ビットについ
てはVr2でのしきい値判定で"1","0"の判断が可能であ
り、下位ビットについてはVr3とVr1の２回のしきい値判
定で"1","0"の判断が可能となる。これは、図２に示し
た回路を用いることにより初めて実現することができ
る。通常のＢＣＤコードを割り当てた時には、上位ビッ
トの読み出しは同じであるが、上位を読まずに下位ビッ
トだけを独立に読むためには３回のしきい値判定が必要
となる。すなわちＢＣＤコードを割り当てた時には２ビ
ットを同時に読み出した方が効率が良いため２ビットを
一時的に保持するラッチとその変換回路が必要となり、
本願と比べると回路規模が増大する。

【００５１】４値以上の構成に関しても例えば図３(c)
の８値に示すように、同様の３ビットのグレーコードの
割り当てにより、以下の書込み／読出し方式の採用が可
能である。この図で上位、中位、下位ビットをビット番
号としてそれぞれ第１、第２、第３ビットとすると、そ
れぞれ１回、２回、４回のしきい値判定動作で読み出せ
る。しかも第１から第３ビットはそれぞれ読み出したい
ビットだけを独立に読み出すことができる。このときビ
ット番号をｊ（ｊ＝１、２、３）とすると読み出しのた
めのしきい値判定回数は、（２の（ｊ−１）乗）とな
る。このことは、一般にｎビットのグレーコードに拡張
される。

【００５２】以下、図４、図５を使って、メモリセルに
データを書き込むための前提となる消去動作について説
明する。消去動作は、少なくとも１本のワード線に接続
された複数個のメモリセルに対して一括して行われる。
例えば、ワード線には4Kビットのメモリセルが接続され
ているので、５１２バイトのメモリセルを一括して消去
することができる。

【００５３】図４（ａ）は図２のM11等のメモリセルの
断面図であり、制御ゲート、浮遊ゲート、ゲート絶縁
膜、層間絶縁膜、ソース及びドレインを有するメモリセ
ルトランジスタである。このメモリセルトランジスタ
は、浮遊ゲートの電荷量によりそのしきい電圧が変化す
る。浮遊ゲートの電荷は、メモリ装置の電源を遮断して
も保持されるために不揮発性メモリとなる。このメモリ
セルの消去特性を図４（ｂ）に示す。制御ゲート電圧Vc
g、ソース電圧Vs、ドレイン電圧Vd、基板電圧Ｖｓｕｂ
それぞれ１６Ｖ，０Ｖ，０Ｖ，０Ｖを印加したときの電
圧印加時間としきい電圧との関係を示しており、所定の
時間電圧を印加すればこの実施例で消去状態とするしき
い値電圧が４Ｖ以上の状態となることがわかる。横軸の
時間は対数目盛であり、しきい値電を４Ｖ以上にする時
間は、初期のしきい値電圧に対する消去時間の変化は小
さい。

【００５４】図５（ａ）に、一つのワード線に接続され
た４個のメモリセル（M11〜M14)と対応するYD-CNTRLの
主要回路を示す。この図は、最終的に４値データすなわ
ち"00"、"01"、"10"、"11"の消去、書き込み、読み出し
を例示すためであり、実際には例えば５１２バイト分の
メモリセルがある。このYD-CNTRLの単位回路は、ラッチ
回路中の情報を一括判定する回路（図２のＱ14等）を省
略し、３つのMOSトランジスタ（図２のＱ11、Ｑ12、Ｑ1
3等）を示している。なお、ローカルビット線に接続す
るためのMOSトランジスタ（図２のＳＤ11等）も省略し
ているが、ブロック選択がなされ所定のローカルビット
線はビット線に接続されているものとしている。またメ
モリセルのソース側はVss（通常は基準電位０Ｖ）に接
続されているものとする（図２のＳＳ11、ＳＳ１２等は
オン状態にある）。回路図の上には各メモリセルのしき
い値電圧の状態を示している。図５（ａ）ではM11〜M14
のそれぞれに"10"、"11"、"01"、"00"が書き込まれてい
たものを、一括して全て消去状態"00"のしきい値とする
様子を示している。

【００５５】図５（ｂ）のタイミングチャートを用いて
消去手順を説明する。まず、ビット線プリチャージ／デ
ィスチャージ信号DDCをオンにし、ビット線をここでは
接地状態とする。行アドレスにより選択されたワード線
に例えば16Vの電圧を加え、メモリセルのチャネルと制
御ゲート間に高電圧を与え、基板よりゲート絶縁膜を介
して浮遊ゲートに電子を注入し、メモリセルのしきい値
電圧を４V以上とする。図４（ｂ）に示すように、約１
ミリ秒でメモリセルのしきい値電圧を４Vにすることが
できる。本消去動作出は、便宜上、ワード線に16Vを与
えたが、ビット線に-4Vの負電圧を与えることにより、
ワード線電圧を12Vに低下させることが可能である。消
去動作後のメモリセルのしきい値電圧状態を判定する動
作を消去ベリファイと呼ぶ。消去ベリファイは、図５
（ｂ）のタイムチャート後半に示すように、VS1として1
Vを与え(記載せず)DDCを再度オンとし、ビット線に読出
し電圧１Vを出力し、ワード線に４Vを加える。この時、
メモリセルのしきい値電圧状態により、ビット線電圧が
０Vないしは１Vになり、TRをオンとして、ラッチ回路の
データを"1"または"0"とする。ワード線上のメモリセル
がすべて消去されれば、ラッチ回路中のデータが"１"と
なるので、これを判定することにより、消去動作の終点
を判断することが可能である。もし、消去が完了してい
ないときには再度消去動作と消去ベリファイ動作を繰り
返す。

【００５６】以下、メモリセルへのデータの書込み動作
を説明する。書き込み手順は下位ビットの書き込みと
（図６、図１０、図２１）と、上位ビットの書き込み
（図７、図８、図１１）の２段階に大別される。メモリ
セルの書き込み特性は図９に従う。メモリセルへのデー
タの書込み動作は、消去状態にあるメモリセルに対して
上位、下位ビット各々独立して行うことができ、必ず下
位のビットより書込む。下位ビットを書き込んだ後に、
上位ビットを同じメモリセルに書き込むことを重ね書き
と呼ぶことにする。また、書込み動作は、少なくとも１
本のワード線に接続された複数個のメモリセルに対して
同時に行われる。

【００５７】まず下位ビットの書き込みから説明をす
る。図６(a)は前述の消去状態にあるメモリセルに対し
て入出力回路I／Oからデータがバッファ回路BUFにデー
タが転送され、スイッチBTを介してラッチ回路LATCHに
データが転送された様子を示している。アドレス入力と
ともに、下位ビットに相当するデータ（ここでは0110）
がバッファ回路を介して各メモリセルに対応するラッチ
回路に転送される。ここでTRはオフ状態である。

【００５８】続いて、図６(ｂ)に示すように、ラッチ回
路中のデータに従い、ビット線に3.5Vまたは０Vの電圧
が与えられる。ここで、図21に示すようにPCはオン状
態、TRはオフ状態であり、ラッチ回路LATCH内の情報に
従い、VP1と各ビット線との間にあるMOSトランジスタが
オン状態となり、所望の電圧がビット線に与えられる。
また、選択されたワード線に-9.5Vの電圧が加えられ
る。ビット線すなわちドレイン端子に3.5Vが加えられた
メモリセルにおいてのみ、浮遊ゲートから電子がドレイ
ン端子に引き抜かれ、図９に示すVd=3.5Vの特性にした
がって、メモリセルのしきい値電圧を3から3.5Vの範囲
に約１ミリ秒で低下させることができる。上記書込み動
作を所定の時間行った後、ラッチ回路内データに従いビ
ット線に1V、ワード線に3.5Vを加え、メモリセルにデー
タが書込まれたかを確認する。もし、メモリセルのしき
い値電圧が3.5Vより高ければ、ビット線の電圧が１Vに
保たれるので、この情報をラッチ回路に戻し、ラッチ回
路に１を書込む。一方、メモリセルのしきい値電圧が3.
5V以下になっていれば、ビット線の電圧が０Vとなるの
で、この情報をラッチ回路に戻し、ラッチ回路に０を書
込む。ラッチ回路内のデータのすべてが０となるまで、
上記書き込み動作を繰り返す。このシーケンスを図１０
に示す。上記検証動作により、しきい値電圧が3.5Vに達
したメモリセルから順次書込み動作を終えるため、ワー
ド線上の4Kビットのメモリセルのしきい値電圧ばらつき
を0.5V以内と最小限にとどめることが可能となってい
る。

【００５９】以上に示した下位ビットの書込み動作によ
り、上位ビットは"0"で下位ビットが"0"または"1"の状
態すなわち"00"または"01"にメモリセルが書込まれる。
なお、この下位ビットの書込み動作時に、書込み動作が
行われたワード線上の管理用のメモリセルの少なくとも
１ビットに"01"を同時に書込む。図２においては記載さ
れていないが、この管理用のメモリセルのデータを読み
出すことにより、対象となるワード線の書込み状態すな
わち上位及び下位ビットともに消去状態("00")か、下位
ビットのみが書込まれているか("01")、上位及び下位ビ
ットの両者とも書込み状態にあるか("11")を判定するこ
とができる。

【００６０】次に、上位ビットの書込み方法について述
べる。上位ビットに対するデータの書き込みは２回に分
割される。まず、"00"を"10"にする動作（図７）と、"0
1"を"11"とする動作（図８）である。このために、バッ
ファ回路に上位ビットに対するデータを保持することが
必要になる。

【００６１】まず、図７(a)に示すように、アドレス入
力とともに、上位ビットに相当するデータをバッファ回
路BUFと各ラッチ回路LATCHに転送する。"00"を"10"にす
る第１の書込み動作を行う前に、前処理として図７(c)
に示すように、"00"を"10"に書き換えるべきメモリセル
を特定する。まず、ＴＲをオフしたまま、VP1を1Vと
し、ＰＣを所定期間オンにする。するとラッチ回路のデ
ータ("1"または"0")に従ってVP1とビット線の接続を制
御するＭＯＳトランジスタのオンオフが決まるので、ラ
ッチ回路のデータに応じてビット線に1Vないしは0Vがプ
リチャージされる。次に、ワード線Ｗに読み出し電圧3.
8Vを所定期間印加すると、この読み出し電圧よりしきい
値の低いM12とM13だけがオンとなるが、M12のプリチャ
ージ電圧は0Vなので変化せず、M13はプリチャージ電圧1
Vなのでビット線の電荷が引き抜かれてビット線電圧が
０Vとなる。他のM11とM14のメモリセルはしきい値が読
み出し電圧より大きいのでオンしないのでビット線にそ
れぞれのプリチャージ電圧が保持される。更に、ＴＲを
所定期間オンして各ビット線電圧にしたがってラッチ回
路のデータを書換える。すなわち、上位ビットに対する
データが"1"かつ対応するメモリセルが"00"のラッチ回
路にのみ"1"が保持され、その他のラッチ回路のデータ
は"0"(図７(b)のラッチ回路のデータ)となる。これによ
り、第１の書込み動作に対する前処理が完了する。この
前処理は、本願の特徴であり、新たに書き込むべきデー
タによるビット線のプリチャージ電位と、既にメモリセ
ルに書き込まれているデータとのビット線上での演算に
より、所定の条件のメモリセル（ここでは下位ビットが
0で上位ビットが1となるべきメモリセル）を特定するこ
とが簡単な回路で実現できる。

【００６２】上記書き換えられたラッチ回路データを用
いて、下位ビットと同様の書込み動作を行う。図７(b)
に示すように、ワード線に-9.5Vを加え、ビット線に
は、各々のラッチ回路中のデータに従い、4Vまたは0Vを
加える。図９に示すように、メモリセルのしきい値電圧
を1から1.5Vの範囲に約１ミリ秒で低下させることがで
きる。この書込み動作の後、前述のように、ワード線電
圧1.5Vで書込み状態を検証し、書込み完了のメモリセル
に対応するラッチ回路のデータを"0"に書き換える。す
べてのラッチ回路中のデータが"0"になるまで、上記第
１の書込み動作を繰り返す。この書込み動作により、、
上位ビットは"1"で下位ビットが"0"の状態"10"にメモリ
セルが書込まれる。

【００６３】続いて"01"を"11"にする第２の書込み動作
について説明する。まずラッチ回路LATCHにバッファ回
路BUF中のデータをBTをオンとすることにより転送す
る。図８(a)に示すとおり、ラッチ回路中のデータ("1"
または"0")に従ってビット線を１Vまたは０Vにプリチャ
ージし、選択されたワード線に2.8Vを加える。前述と同
様に、"01"のメモリセル（しきい値電圧が3から3.5V）
に対応するビット線の電圧のみが１Vに保持される。す
なわち、第３番目のビット線の電圧のみが１Vとなり、
他のビット線の電圧が０Vになる。このビット線電圧に
したがってラッチ回路のデータを書換える。上位ビット
に対するデータが"1"かつ対応するメモリセルが"01"の
ラッチ回路にのみ"1"が保持され、その他のラッチ回路
のデータは"0"(図８(b)のラッチ回路のデータ)となる。

【００６４】上記書き換えられたラッチ回路データを用
いて、前述と同様の書込み動作を行う。ワード線には-
9.5Vを加え、ビット線には、ラッチ回路中のデータに従
い、0Vまたは4.5Vの電圧を加える。図９に示されるよう
に、メモリセルのしきい値電圧を2から2.5Vの範囲に低
下させることができる。これにより、上位ビットは"1"
で下位ビットが"1"の状態"11"にメモリセルが書き込ま
れる。この場合も、メモリセルにデータが書込まれたか
を検証するために、ワード線に2.5Vを加え、ビット線に
ラッチ回路のデータに従い、0Vまたは1Vを加える。書込
みが完了し、しきい値電圧が2.5V以下になれば、ビット
線電圧が0Vとなり、ラッチ回路のデータが書換えられ
る。すべてのラッチ回路中のデータが"0"になるまで、
上記第２の書込み動作を繰り返す。この書込み動作によ
り、、上位ビットは"1"で下位ビットが"１"の状態"1１"
にメモリセルが書込まれる。

【００６５】上記手法により、４値のしきい値電圧状態
にメモリセルを書き込むことができる。この上位ビット
への書込み方法のシーケンスを図１１に示す。図１１
（ａ）（ｂ）はそれぞれ図７の上位データ書き込み１
と、図８の上位データ書き込み２に対応する。なお、上
記第１の実施例中記載の電圧は、その一例を示したにす
ぎず、４値のしきい値電圧の設定にあわせて変更できる
ことはいうまでもない。

【００６６】上記に示した上位ビット及び下位ビットの
書込み法において、書き込み検証動作を行わせると書込
みの各３値に対してメモリセル毎に所望の書込みのしき
い値電圧に到達した時点で、書込み動作を完了させるこ
とができるため、各しきい値電圧分布の幅を0.5V以下に
抑えることが可能となり、良好な多値の不揮発性半導体
装置を提供することが可能となっている。

【００６７】以下に、上位ビットの読み出しと（図１
２）、下位ビット（図１３、及び図２２）の読出し方法
について説明する。読み出しにおいては上位と下位の各
ビットの読み出し順序の制限はなく各々独立に読み出す
ことができる。

【００６８】上位ビットの読出し方法を図12に示す。ま
ず、図２に示したDCPCを用いて、VS1を1VとしDDCを所定
の期間オンして全ビット一括でビット線に1Vを加える。
また、ワード線の電圧を2.8Vとする。これにより、しき
い値電圧の高い２値に相当するメモリセルにつながれた
ビット線の電圧のみが1Vに保持され、その他のビット線
の電圧は0Vとなる。更にTRを所定期間オン状態とし、ラ
ッチ回路LATCHに読み出す。ラッチ回路の出力をバッフ
ァ回路BUFを介して入出力回路にデータを転送すること
により、上位ビットの出力が可能になる。このように、
上位ビットについては、１回の読出し動作でデータの読
出しを行うことができる。バッファ回路に転送された11
00の様な上位データ列は、シリアルに入出力線I/Oを経
て順次データ入出力端子から出力される。バッファ回路
にある全てのデータが出力された後、ラッチ回路とバッ
ファ回路の内容をリセットして上位ビットの読み出しが
完了する。

【００６９】下位ビットの読出し方法を図13と図22に示
す。まず、DCPCを用いて、全ビット一括でビット線に1V
を加え、ワード線には3.8Ｖを加える。これにより、し
きい値電圧が4Ｖ以上のメモリセルに対するビット線の
電圧のみが１Ｖに保持され、他のビット線の電圧は０Ｖ
となる。図22に示すように、TRをオン状態とし、ビット
線電圧の各状態をラッチ回路LATCHに読み出す。図13に
示すように、TRをオフとし、再度、DCPCを用いて、全ビ
ット一括でビット線に1Vを加え、ワード線には1.8Ｖを
加える。この時、しきい値電圧が1から1.5Ｖのメモリセ
ルに対するビット線の電圧のみが0Ｖとなり、他のビッ
ト線の電圧は１Ｖに保たれる。ここで、図13(c)に示す
ように、VP1を接地状態とし、PCをオン状態としてラッ
チ回路内のデータにしたがって、ビット線電圧の引き抜
きを行う。その結果、ラッチ回路内のデータが１であ
る、しきい値電圧が4Ｖ以上のメモリセルに対応するビ
ット線の電圧が０Ｖとなる。ここで、ワード線電圧とPC
の与え方についての順序の規定はない。この状態で、TR
をオンとすることにより、メモリセルのしきい値電圧が
4Ｖ以上、3から3.5Ｖ、2から2.5Ｖ、1から1.5Ｖに対応
するラッチ回路のデータが０、１、１、０となる。ラッ
チ回路の出力をバッファ回路BUFを介して入出力回路に
データを転送することにより、下位ビットの出力が可能
になる。このように、下位ビットについては、２回の読
出し動作でデータの読出しを行うことができる。

【００７０】本発明の第１の実施例では、上位ビットの
読出しに必要なファーストアクセス時間が約５マイクロ
秒と２値の不揮発性メモリと同等にできる。また、下位
ビットの読出し時間も約８マイクロ秒程度であり、大容
量記憶装置としては充分な実用速度を保つことが可能と
なる。また、書込みや読出し時における２値と４値間の
変換のための論理回路や付加的なラッチ回路を必要とし
ないため、メモリチップのチップ面積の低減が可能とな
る。さらに、上記のように、上位ビットの読出しと下位
ビットの読出しを各々独立に行うことができ、上位ビッ
トと下位ビットを相異なるアドレスに割り振ることが可
能となる。

【００７１】なお、書き込み動作に関しては、必ず下位
ビットより書き込むことが必要となるが、上位ビットと
下位ビットを相異なるアドレスに割り振った場合、たと
えば、下位ビットを行アドレスのLSBの"0"に対応させ、
上位ビットをLSBの"1"に対応させると、行アドレスのLS
Bが"0"から書き込むことが必要になる。これは、多値不
揮発性半導体記憶装置を用いるシステムのコントローラ
が常に行アドレスのLSB"0"から書き込むことを認識して
もよいが、本多値不揮発性半導体記憶装置内部に、アド
レス変換回路を設けることにより、順序立てを不要とす
ることができる。すなわち、上記多値不揮発性半導体記
憶装置として、行アドレスにより選択されたワード線に
接続されたデータ記憶用のメモリセルに対して、情報管
理用のメモリセルを同一行アドレスにより選択できるワ
ード線上に複数個設けておき、そのうちの１つにデータ
記憶用のメモリセルが消去状態にあるときには"00"を記
憶させる。これにより、書込み時において、外部コント
ローラよりある行アドレスが入力された場合、LSBを除
く行アドレスに対応するワード線の情報管理用のメモリ
セルを最初に読出し、"00"ならば、その行アドレスはLS
Bが"0"から書き込まなければならないことがわかる。も
し、外部コントローラからの行アドレスのLSBが"1"の場
合には、情報管理用のメモリセルにも"01"を記憶させ、
そのワード線のLSBが反転していることを記憶させる。
読出し動作においても、情報管理用のメモリセルを最初
にアクセスしLSBの何れを読み出せばよいかを判定す
る。これにより、下位と上位の書き込み順序の制約を回
避することができる。

【００７２】＜実施例２＞本発明の第２の実施例を図14
を用いて説明する。第１の実施例では、NOR型接続で、
トンネル書き込み／消去方式を用いたメモリセルの多値
化方式を示した。ここでは、NAND型接続のメモリセルに
多値化方式を採用する手法について説明する。まず、NA
ND型メモリセルアレイは、直列に接続された複数のメモ
リセルトランジスタのソースドレイン経路がビット線方
向となり、それぞれのメモリセルトランジスタのゲート
にはアドレスの異なるワード線が接続される構造を持
つ。NAND型メモリセルを使用しても図２に示した回路に
おいて、メモリアレイMEMARRAY部を置き換えれば良く、
周辺の回路構成に大きな変更はない。

【００７３】図14(a)に４値の定義を示すがこの限りで
はない。負電圧状態を消去状態とし"11"を割り当てる。
しきい値電圧が0.5Vから1Ｖを"10"、1.5Ｖから2Ｖを"0
0"、2.5Ｖから3Ｖを"01"とする。

【００７４】第１の実施例と同様に、下位ビットから書
込み、続いて上位ビットの書込みを行う。図14(b)に、
本発明の第１の実施例の書込み手順を示す。これに対し
て、NAND型にした場合の書込み手順を図14(c)に示す。

【００７５】下位ビットの書込みは以下の手順で行う。
まず、ラッチ回路LATCHにデータを転送し、ラッチ回路
のデータが１の場合にはビット線に8Ｖの高電圧を加
え、０の場合にはビット線に０Ｖを加える。選択された
ワード線に１８Ｖを加えることにより、ラッチ回路のデ
ータが０に対応するメモリセルにのみ、選択的に電子が
注入される。これにより、しきい値電圧が0.5Vから1Ｖ
である"10"のメモリセルを得ることができる。

【００７６】上位ビットの書込みは以下の手順で行う。
バッファ回路BUFおよびラッチ回路LATCHにデータを転送
する。全ビット線をVccにプリチャージ(図２のDCPCを逆
に用いてVS1=Vccとすることにより同様の機能を達成す
ることが可能)し、ワード線を０Ｖとする。これによ
り、メモリセルの状態が"11"に対するビット線の電圧が
０Ｖとなる。そこで、ラッチ回路のデータに従い、VP1
に接続される回路を用いてビット線に再度プリチャージ
を行う。この時、前述のプリチャージにより充電されて
いるビット線はVccに保たれている。その結果、メモリ
セルの状態が"11"かつラッチ回路のデータが0に対応す
るビット線のみが0V、他のビット線がVccとなる。TRを
オンすることにより、ビット線電圧の状態でラッチ回路
のデータを書き換える。この書き換えられたデータを用
いてビット線に8Ｖないしは0Ｖを加え、ワード線に18Ｖ
を加えることにより、上位ビットの第１の書込み動作を
行う。これにより、メモリセルのしきい値電圧を2.5か
ら3Ｖの間に上昇させて"01"データの書込みが完了す
る。

【００７７】続いて、再度、バッファ回路BUFからラッ
チ回路に書込みデータを転送する。前述と同様に、全ビ
ット線をVccにプリチャージし、ワード線を1.8Vとし
て、"01"に対応するビット線の電圧のみをVccとし、他
のビット線の電圧を0Ｖにする。さらに、ラッチ回路の
データにしたがってビット線を再度プリチャージするこ
とにより、メモリセルが"10"かつラッチ回路のデータが
０に対応するビット線のみ０Ｖになり、他のビット線を
Vccになる。TRをオンすることにより、ビット線電圧の
状態でラッチ回路のデータを書き換える。この書き換え
られたデータを用いてビット線に8Ｖないしは0Ｖを加
え、ワード線に18Ｖを加えることにより、上位ビットの
第２の書込み動作を行う。これにより、メモリセルのし
きい値電圧を1.5から2Ｖの間に上昇させて"00"データの
書込みが完了する。

【００７８】第１の実施例の多値不揮発性半導体記憶装
置における書込みと上記NAND型多値不揮発性半導体記憶
装置における書込みにおいて、上位ビットに対する書込
み順序を図15(a)、(b)から図14(b)、(c)に示すように変
更してもよい。

【００７９】以上、NAND型接続のメモリセルに関して
も、上位ビットと下位ビットを独立に書き込むことがで
きる。また、従来のホットエレクトロン書込み法を用い
たNOR型メモリセルも、消去状態がしきい値電圧の低い
側に設定されており、絶対値を除けばNANDのしきい値電
圧設定と同様であることがわかる。すなわち、図３(b)
において、ビットの設定をしきい値電圧の低い側より"0
0"、"01"、"11"、"10"とし、ホットエレクトロン書込み
に必要なビット線電圧設定用のラッチ回路に、図14(c)
にしたがったデータを蓄えればよい。まず、下位書込み
に対しては、書込みビットに対して"1"、非書込みビッ
トに対して"0"とし、これに対してたとえば5Vないしは0
Vを与える。上位ビットも同様であり、しきい値電圧書
込み深さに応じて、書込み時のビット線電圧を変えると
効率良く書き込むことができる。このように本発明は、
第１の実施例に示されたトンネル書換え方式のメモリセ
ルやNAND型のメモリセルだけでなく、従来のNOR型メモ
リセルに対しても適用可能である。したがって、第１の
実施例に示されたように、上位ビットと下位ビットに異
なる行アドレスを与えることができ、２値-４値変換回
路を敢えて設ける必要のないことが明らかである。

【００８０】＜実施例３＞以下、図１６から図１９によ
り、本発明の第３の実施例であるメモリアレイ、ラッチ
回路、バッファ回路の構成及び配置法について説明す
る。

【００８１】実施例３を説明する前に、図16に示す本発
明の第1の実施例を説明する。(a)に示すように、不揮発
性半導体記憶装置には、メモリアレイMEMARRAY、ラッチ
回路LATCH、バッファ回路BUF、および行デコーダXDECが
備えられている。メモリアレイMEMARRAYは、アドレス入
力Aaにより選択された少なくとも１本のワード線状に接
続されたメモリセルが4Kビットすなわち512バイト分あ
り、行方向のアドレス（一般にワード線の本数）が16K
本ある。ラッチ回路LATCHならびにバッファ回路BUFは、
4Kビット(512バイト)分の長さを持つ。まず、アドレスA
aと下位ビットに相当する512バイト分のデータBaが入力
される。(b)に示すように、所定のワード線上のメモリ
セルに下位ビットの書込み動作が行われる。(c)では、
上位ビットのアドレス入力Abおよびそれに対応する512
バイト分のデータBbが入力される。ここでは、Aa とAb
により同一のワード線が選択される場合を示している。
(d)では、上位ビットに対応する第１の書込み動作が行
われる。この図では、バッファ回路BUFからラッチ回路L
ATCHへの転送と、前述の書込み動作を示している。(e)
では、上位ビットに対応する第２の書込み動作が行われ
る。この図では、バッファ回路BUFからラッチ回路LATCH
への２度目のデータ転送と、前述の書込み動作を示して
いる。このように、第１の実施例では、入力されるデー
タの長さが512バイトであり、対するワード線上のメモ
リセルの数が4Ｋ個ｘ２ビット、すなわち、1Ｋバイトで
ある。消去単位が書込み単位の２倍となっている。

【００８２】図17に示す第３の実施例においても、(a)
から(d)の動作は図16と同様である。第３の実施例で
は、不揮発性半導体記憶装置には、メモリアレイMEMARR
AY、ラッチ回路LATCH、および行デコーダXDECが備えら
れているが、付加的なバッファ回路BUFは備えられてい
ない。ここでは、ワード線に接続されるメモリセルの数
を2Ｋ個と2Ｋ個に分割し、それぞれが異なるアドレスを
持っている。ラッチ回路LATCHの長さは2Ｋ(256バイト)
x 2 である。(a)では、アドレス入力とともに、512バイ
ト分のデータが入力される。ここで、先頭の256バイト
分のデータを書込みが行われるメモリアレイMEMARRAY1
に対応するラッチ回路LATCHに転送し、残りの256バイト
を、他方のメモリアレイMEMARRAY2に対応するラッチ回
路に転送する。(b)では、先頭の256バイトを下位ビット
と考えて、メモリアレイへの書込みを実行する。(c)で
は。、残りの256バイトを上位ビットと考え、書込みが
行われるメモリアレイMEMARRAY1に対応するラッチ回路L
ATCHに転送し、第１の書込みを行う。(d)では、上位ビ
ットに対する第２の書込みのため、再度ラッチ回路間で
データを転送し、書込みを実行する。本実施例では、入
力データが512バイトであり、対するメモリセルの総容
量が256バイトｘ２で、512バイト分となる。すなわち、
書込み単位と消去単位が等しくできる。さらに、付加的
なバッファ回路BUFが不要となり、チップ面積が低減で
きるという特徴を有している。

【００８３】図18に示す他の実施例では、図16と同様の
構成となっているが、入力データの転送経路が第１の実
施例と異なる。(a)では、アドレス入力とともに、1Ｋバ
イト分のデータが入力される。ここで、先頭の512バイ
ト分のデータをラッチ回路LATCHに転送し、残りの512バ
イトを、バッファ回路BUFに転送する。(b)では、先頭の
512バイトを下位ビットと考えて、メモリアレイへの書
込みを実行する。(c)では。、残りの512バイトを上位ビ
ットと考え、バッファ回路BUFからラッチ回路LATCHに転
送し、第１の書込みを行う。(d)では、上位ビットに対
する第２の書込みのため、バッファ回路BUFからラッチ
回路LATCHにデータを転送し、書込みを実行する。本実
施例では、入力データが1Ｋバイトであり、対するメモ
リセルの総容量が512バイトｘ２で、1Ｋバイト分とな
る。すなわち、書込み単位と消去単位が等しくできる。

【００８４】以上、本発明では図17の実施例を除いて、
ラッチ回路とバッファ回路を必要とするが、これらの配
置は図19に示す手法をとると、メモリチップ面積を更に
低減できる。

【００８５】図１９(a)は図１に示したブロック図と同
様に、メモリアレイ6の片側にラッチ回路8とバッファ回
路7を設けている。ラッチ回路8とバッファ回路7を各ビ
ット毎に最短距離で並べることができるので、データの
一括転送が可能となり、転送をチップ内部の１クロック
で完了させることができる。また、図１９(b)はラッチ
回路8とバッファ回路7をメモリアレイ6の両側に配置し
たものである。メモリアレイ6内のビット線を介して両
者が電気的に接続されているので、動作上は図１９(a)
と同等である。図１９(c)は２分割されたメモリアレイ1
2の中にラッチ回路14を配置し、その両側にラッチ回路1
4の1/2の容量のバッファ回路を配置している。センスア
ンプとして機能するラッチ回路14を中に配置しているた
め、差動センスアンプのダミービット線の形成が容易で
あり、メモリアレイ12内のビット線を介してラッチ回路
14とバッファ回路13が電気的に接続されているので、や
はり、動作上は図１９(a)と同等である。

【００８６】＜実施例４＞以上説明してきた本発明の各
実施例では、４値のしきい値電圧範囲に対する多値不揮
発性半導体記憶装置について主に説明したが、本方式は
４値に限られるものではなく、８値、16値へも容易に展
開可能である。図３(c)に示した８値すなわち３ビット
分の記憶が可能な多値メモリについて、図20に書込み方
法を示している。各しきい値電圧範囲は、トンネル書込
み時の書込み時間を短くすることにより、狭くすること
ができ、その幅を0.3Ｖにできる。例えば、"100"を0.5
から0.8Ｖ、"101"を1.2から1.5Ｖ、"111"を1.9から2.2
Ｖ、"110"を2.6から2.9Ｖ、"010"を3.3から3.6Ｖ、"01
1"を4.0から4.3Ｖ、"001"を4.7から5.0Ｖ、"000"を5.4
Ｖ以上とする。消去状態は"000"で、最も高いしきい値
電圧状態とする。

【００８７】下位ビットへの書込みは、"000"から"001"
への１回、中位ビットへの書込みは、"000"から"010"
と"001"から"011"への２回、上位ビットへの書込みは、
図中に示すように、しきい値電圧の高い側より４回書込
み動作を行うことにより達成される。読出しは以下の手
順となる。上位ビットに対しては、ワード線に3.1Ｖを
加えることにより１回の読出し動作で、データを外部に
出力できる。中位ビットに関しては、ワード線に4.5Ｖ
と1.7Ｖの電圧を２回に分けて加え、２回の読出し動作
を行うことにより、データを外部に出力できる。下位ビ
ットに関しては、ワード線に5.2Ｖ、3.8Ｖ、2.4Ｖと1.0
Ｖの電圧を４回に分けて加え、４回の読出し動作を行う
ことにより、データを外部に出力できる。

【００８８】このように、２のn乗個の電圧範囲に分割
されたｎビット分のメモリセルへのデータの書込みは、
mビット（m≦n）めの情報が、（２の（ｎ-m）乗）回の
トンネル書込み動作で達成され、任意のmビット（m≦
n）めの情報が、高々（（２のm乗）-１）回の読み出し
動作により取り出すことが可能であり、各ビットに独立
な行アドレスを割り当てることができる。

【００８９】上記図20の実施例では、１つのメモリセル
に、３ビット分の情報蓄積が可能であり、64Mビット分
の数のメモリセルにより192Ｍビットの容量を持つメモ
リチップを実現することができる。この８値の実施例で
は書き込みや読み出しの手順は４値に比べると増加する
が、それを実現する回路はYD-CNTRL,LATCH,BUF等の図２
に示した回路がそのまま利用でき、さらに２値−多値変
換回路の面積の低減効率が高い。

【００９０】以上本願発明者等によってなされた発明を
実施例に基づき具体的に示したが、この発明は上記実施
例に限定されるものではなく、その要旨を変更しない範
囲で変更可能である。即ち各実施例はそれぞれに組み合
わせることができる。

【００９１】

【発明の効果】本発明により、3.3V等の低電圧外部単一
電源動作の不揮発性半導体記憶装置すなわちトンネル現
象を用いた書換え方式の不揮発性半導体記憶装置の多値
が可能となり、微細化に依存せずメモリチップのビット
数の増加が可能となった。

【００９２】特に、従来必要であった多値の書込みおよ
び読出し動作における、２値データの4値変換に必要な
変換回路や付加的なラッチ回路を設ける必要がなくな
り、メモリチップ面積が低減できるとともに、変換時間
を必要としない。

【００９３】また、各メモリセルに相異なる複数個の行
アドレスを定義することができ、本方式を用いることに
より、８値以上の多値時においても、２値メモリと同様
に、行アドレス空間を単に３倍、４倍と広げるだけで、
従来の２値の不揮発性半導体記憶装置を代替することが
できる。

【図面の簡単な説明】

【図１】本発明の多値不揮発性半導体記憶装置の全体構
成を示す図。

【図２】本発明の多値不揮発性半導体記憶装置のメモリ
アレイまわりの回路構成を示す図。

【図３】メモリセルしきい値電圧の定義を示す図。

【図４】メモリセルの断面構造及び消去特性を示す図。

【図５】第１の実施例における消去方法を示す図。

【図６】第１の実施例における下位データの書込みの方
法を示す第１の図。

【図７】第１の実施例における上位データの書込みの方
法を示す第２の図。

【図８】第１の実施例における上位データの書込みの方
法を示す第３の図。

【図９】メモリセルの書込み特性を示す図。

【図１０】第１の実施例における下位ビットの書込みの
シーケンスを示す図。

【図１１】第１の実施例における上位ビットの書込みの
シーケンスを示す図。

【図１２】第１の実施例における下位データの読出しの
方法を示す図。

【図１３】第１の実施例における上位データの読出しの
方法を示す図。

【図１４】第２の実施例におけるメモリセルしきい値電
圧の定義および書込み方法を示す図。

【図１５】第２の実施例におけるメモリセルへの多値書
込みの異なる方法を示す図。

【図１６】第１の実施例の多値不揮発性半導体記憶装置
のデータの流れを示す図。

【図１７】第３の実施例の多値不揮発性半導体記憶装置
のデータの流れを示す図。

【図１８】第３の実施例の多値不揮発性半導体記憶装置
のデータの流れを示す図。

【図１９】ラッチ回路及びバッファ回路のメモリチップ
内での配置を示す図。

【図２０】第４の実施例による８値のしきい値電圧を持
つ多値不揮発性半導体記憶装置の書込み方法を示す図。

【図２１】下位データの書込みに対するタイミングを示
す図。

【図２２】下位データの読み出しに対するタイミングを
示す図である。

【符号の説明】

1...メモリチップ、5、11...行デコーダ、6、12...メモ
リアレイ、7、13...バッファ回路、8、14...ラッチ回路
である。

Claims (11)

【特許請求の範囲】
1. 【請求項１】データ線とワード線の交差点に設けられ、
   そのしきい値電圧の変化により情報を記憶する不揮発性
   のメモリセルと、 ｎビットのデータを１ビットづつ前記ビット線から前記
   メモリセルに入力するための１ビットを保持するラッチ
   回路とを有し、 前記メモリセルにｎビット（ｎは２以上の整数）のデー
   タを記憶するためにＫ個（Ｋは２のｎ乗）のしきい値電
   圧レベルを設け、 前記Ｋ個のしきい値電圧レベルのうち電圧が最大または
   最小のしきい値電圧を消去状態とするとともに、前記消
   去状態を始点として前記Ｋ個のしきい値電圧レベルにｎ
   ビットのグレーコードを順次割り当て、 前記メモリセルに前記ｎビットのデータを書き込む際
   に、 前記メモリセルを前記消去状態とする動作と、 前記ｎビットのデータを１ビットづつ前記ラッチ回路に
   入力し、順次前記メモリセルに重ね書きすることを特徴
   とする半導体記憶装置。
2. 【請求項２】請求項１に記載の半導体記憶装置であっ
   て、 前記ｎの値を２、前記Ｋの値を４とすると共に第１状態
   を前記始点とし、それに続く第２状態、第３状態、及び
   第４状態の４個のしきい値電圧レベルを設定し、 前記メモリセルに第１ビット及び第２ビットからなる２
   ビットのデータを書き込む際に、 前記メモリセルのしきい値電圧を電圧を前記第１状態と
   する消去動作と、 前記第１ビットを前記ラッチ回路に入力し、前記第１ビ
   ットのデータに従って前記メモリセルのしきい値電圧レ
   ベルを第１状態又は第２状態のいずれかにする第１の書
   き込み動作と、 前記第２ビットを前記ラッチ回路に入力し、前記第２ビ
   ットのデータに従って、前記第１の書き込み動作で第１
   状態とされた時には前記第１状態または前記第４状態の
   いずれかにする第２の書き込み動作と、前記第１の書き
   込み動作で第２状態とされた時には前記メモリセルのし
   きい値電圧を前記第２状態または第３状態のいずれかに
   する第３の書き込み動作とを有することを特徴とする半
   導体記憶装置。
3. 【請求項３】請求項２に記載の半導体記憶装置であっ
   て、 前記メモリセルは、浮遊ゲートを有するメモリセルトラ
   ンジスタであり、 前記トランジスタのしきい値電圧は、トンネル現象を用
   いて前記浮遊ゲートの電荷の出し入れをすることにより
   制御されることを特徴とする半導体記憶装置。
4. 【請求項４】ワード線と、 前記ワード線に交差するｍ本（ｍは任意の整数）のビッ
   ト線と、 前記ワード線と前記ｍ本のビット線の交点に設けられ、
   しきい値電圧を変化させることにより情報を記憶する不
   揮発性のｍ個のメモリセルと、 前記ビット線のそれぞれに対応して設けられそれぞれが
   １ビットのデータを記憶するｍ個のラッチ回路と、 前記ｍ個のラッチ回路のそれぞれにｍビットのシリアル
   データを入力回路とを有し、 前記メモリセルのそれぞれにｎビット（ｎは２以上の整
   数）のデータを記憶するためにＫ個（Ｋは２のｎ乗）の
   しきい値電圧レベルを設け、 前記Ｋ個のしきい値電圧レベルのうち電圧が最大または
   最小のしきい値電圧を消去状態と規定するとともに、前
   記消去状態を始点として前記Ｋ個のしきい値電圧レベル
   にｎビットのグレーコード列を順次割り当て、 前記ｍ個のメモリセルにｍ・ｎビットのデータを書き込
   む際に、 前記ｍ個のメモリセルを一斉に前記消去状態とし、 ｍビットの第１のシリアルデータを前記ｍ個のラッチ回
   路に入力し、前記ラッチ回路のデータに従ってそれぞれ
   対応する前記ｍ個のメモリセルに一斉に書き込み、 ｍビットの第２シリアルデータから第ｎシリアルデータ
   を前記ｍ個のラッチ回路に順次に入力し、前記ラッチ回
   路のデータに従ってそれぞれ対応する前記ｍ個のメモリ
   セルに順次重ね書きする動作を有することを特徴とする
   半導体記憶装置。
5. 【請求項５】請求項４に記載の半導体記憶装置は更に、 前記ワード線と実質的に平行に配置され前記ｍ本のビッ
   ト線と交差する複数の第２ワード線と、 前記複数の第２ワード線と前記ｍ本のビット線の交点に
   設けられしきい値電圧を変化させることにより情報を記
   憶する不揮発性の複数の第２メモリセルとを有し、 前記ビット線の延在する方向に配置される前記メモリセ
   ルと前記第２メモリセルは、そのソース及びドレインが
   それぞれ共通接続されてなることを特徴とする半導体記
   憶装置。
6. 【請求項６】請求項５に記載の半導体記憶装置であっ
   て、 前記メモリセルは、浮遊ゲートを有するメモリセルトラ
   ンジスタであり、 前記トランジスタのしきい値電圧は、トンネル現象を用
   いて前記浮遊ゲートの電荷の出し入れをすることにより
   制御されることを特徴とする半導体記憶装置。
7. 【請求項７】請求項４に記載の半導体記憶装置は更に、 前記ワード線に接続され、しきい値電圧を変化させるこ
   とにより情報を記憶する不揮発性の情報管理メモリセル
   を有し、 前記情報管理メモリセルは前記ｍ個のメモリセルに前記
   ｎビットのデータを書き込む際に書き込まれたビット数
   を保持することを特徴とする半導体記憶装置。
8. 【請求項８】請求項７に記載の半導体記憶装置であっ
   て、 前記メモリセルは、浮遊ゲートを有するメモリセルトラ
   ンジスタであり、 前記トランジスタのしきい値電圧は、トンネル現象を用
   いて前記浮遊ゲートの電荷の出し入れをすることにより
   制御されることを特徴とする半導体記憶装置。
9. 【請求項９】ワード線とビット線の交点に設けられ、し
   きい値電圧を変化させることにより情報を記憶する不揮
   発性のメモリセルと、 前記ビット線に対応して設けられ前記ビット線の電位を
   検出し１ビットのデータを記憶するラッチ回路とを備
   え、 前記メモリセルは、ｎビットの情報を保持するためにＫ
   個（Ｋは２のｎ乗）のしきい値電圧レベルが設定され、 前記Ｋ個のしきい値電圧レベルのうち電圧が最大または
   最小のしきい値電圧を消去状態とするとともに、前記消
   去状態を始点として前記Ｋ個のしきい値電圧レベルにｎ
   ビットのグレーコードを順次割り当て、 前記メモリセルに記憶された任意の第ｊ番目のビット
   （１≦ｊ≦ｎ）は、（２の（ｊ−１）乗）回のしきい値
   判定動作により読み出されることを特徴とする半導体記
   憶装置。
10. 【請求項１０】請求項９に記載の半導体記憶装置であっ
    て、 前記ｎの値を２、前記Ｋの値を４とすると共に第１状態
    を前記始点とし、それに続く第２状態、第３状態、及び
    第４状態の４個のしきい値電圧レベルを設定し、 前記メモリセルに記憶された第１ビット及び第２ビット
    からなる２ビットのデータを読み出す際に、 前記第１ビットは、１回のしきい値電圧判定動作で前記
    ラッチ回路にその値が保持され、 前記第２ビットは、２回のしきい値電圧判定動作で前記
    ラッチ回路にその値が保持されることを特徴とする半導
    体記憶装置。
11. 【請求項１１】請求項１０に記載の半導体記憶装置であ
    って、 前記メモリセルは、浮遊ゲートを有するトランジスタで
    あり、 前記トランジスタのしきい値電圧は、トンネル現象を用
    いて前記浮遊ゲートの電荷の出し入れをすることにより
    制御されることを特徴とする半導体記憶装置。