JP4876522B2

JP4876522B2 - 不揮発性半導体記憶装置

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Inventors: 康司作井; 一弘鈴木
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Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関するものである。

半導体記憶装置の一つとして、電気的書き換えを可能としたフラッシュメモリが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセルブロックを構成するＮＡＮＤ型フラッシュメモリは、高集積化ができるものとして注目されている。

ＮＡＮＤ型フラッシュメモリの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルユニットを構成する。このようなＮＡＮＤセルユニットがマトリックス状に配列されてメモリセルアレイが構成される。

メモリセルアレイの列方向に並ぶＮＡＮＤセルユニットの一端側のメモリセルのドレインはそれぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側のメモリセルのソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。
メモリセルトランジスタのワード線および選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続されている。

このようなＮＡＮＤ型フラッシュメモリは、たとえば次のような非特許文献１，２により知られている。

非特許文献１には、ＮＡＮＤ型フラッシュメモリの動作が説明されているが、以下に、その内容を図１および図２に関連付けて説明する。

図１は、ＮＡＮＤ型フラッシュメモリのメモリアレイの構成例を示す回路図である。また、図２は、ＮＡＮＤ型フラッシュメモリの消去、読み出し、書き込み動作のバイアス状態を示す図である。

図１のＮＡＮＤ型フラッシュメモリは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・に接続された複数のメモリセルユニット１−０、１−１、１−２、・・がアレイ状に配列されてメモリセルアレイ２が形成されている。
メモリセルユニット１（−０，−１，−２，・・）は、選択ゲートトランジスタＳ１、Ｓ２に挟まれて、複数（図１の例では３）のメモリセルＭが直列に接続された構成となっている。各メモリセルＭのゲート電極はワード線ＷＬ０、ＷＬ１、ＷＬ２に接続されている。また、選択ゲートトランジスタＳ１のゲート電極はビット線側選択ゲート線ＳＳＬに接続され、選択ゲートトランジスタＳ２のゲート電極はソース側の選択ゲート線ＧＳＬに接続されている。
図１においては、ワード線ＷＬ１が選択ワード線であり、ワード線ＷＬ０、ＷＬ２が非選択ワード線である場合を例として示している。
K.-D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov. 1995. Y. Iwata et al., "A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM," IEEE J. Solid-State Circuits, vol.30, pp.1157-1164, Nov. 1995. J. F. Dickson, "On-chip high-voltage generation in MNOS integrated circuits using an improved voltage multiplier technique," IEEE J. Solid-State Circuits, vol.SC-11, pp.374-378, June 1976.

このようなＮＡＮＤ型フラッシュメモリにおける低消費電力化に対する不利益に関して以下に説明する。

近年、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器の需要が急激に高まっている。
特にシリコン・オーディオは、ＣＤ、ＭＤのものより、またＨＤＤ内蔵のものより小型で低消費電力のため、携帯音楽プレーヤーの中でも若年層を中心として、急激に普及しつつある。このような携帯音楽プレーヤーでは、充電型電池若しくは乾電池で何時間連続動作が可能かどうかが重要な差異化技術となっている。
なかでも、好きな音楽を録音したり、不必要な音楽を消したりする動作、すなわち、ＮＡＮＤ型フラッシュメモリへの書き換え動作に関しては、バッテリィーに頼らず、ＡＣ電源のある自宅等で行うユーザーが多く、好きな音楽を聴く動作、すなわち、ＮＡＮＤ型フラッシュメモリからの読み出し動作に関しては、バッテリィーに頼って、戸外で音楽を楽しむユーザーが多い。
このため、ＮＡＮＤ型フラッシュメモリの低消費電力化に関しては、セット機器設計者の立場からは、その書き換え時の低消費電力化よりも読み出し時の低消費電力化がより重要になっている。

一方、前述したようにＮＡＮＤ型フラッシュメモリの読み出し動作時に選択ブロック（ＮＡＮＤ列）内の選択ワード線を０Ｖにする以外、選択ゲート線ＳＳＬ、ＧＳＬおよび選択ブロック内の非選択ワード線にはパス電圧であるＶｒｅａｄ＝４．５Ｖが入力される。これは、書き込み後のメモリセルトランジスタのしきい値電圧分布の上限を４．５Ｖまで許しているため、全ての非選択セルはパス・トランジスタとして働かせるためには、４．５Ｖを非選択ワード線に入力しなくてはならないからである。

しかし、現在ＮＡＮＤ型フラッシュメモリは外部入力として３．３Ｖ単一電源であり、また携帯電話用のＮＡＮＤ型フラッシュメモリは１．８Ｖ単一電源となっている。
このため、ＮＡＮＤ型フラッシュメモリチップ内に搭載された昇圧回路によって、外部からの供給電圧の３．３Ｖから、たとえば、書き換えに必要な２０Ｖや読み出しに必要な４．５Ｖを生成している。そして、読み出し動作時には、４．５Ｖ以上を生成する昇圧回路は動作し続ける。
このため、読み出し時の平均電流２０ｍＡの内、約８０％の１６ｍＡ以上がこの読み出し用の昇圧回路によって消費される。したがって、読み出し時の低消費電力化を書き換え時よりも重視するセット機器設計者にとっては、ＮＡＮＤ型フラッシュメモリのこの読み出し時の消費電力が問題になっており、バッテリィー寿命という製品の差異化技術に直結する大きな問題となっている。
なお、昇圧回路は、たとえば非特許文献３に開示された回路が知られている。

本発明の目的は、読み出し時の低消費電力化が可能な不揮発性半導体記憶装置を提供することにある。

本発明の第１の観点の不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルトランジスタを複数個直列接続した少なくとも一つのＮＡＮＤ型メモリセルユニットを含むメモリセルアレイと、上記複数のメモリセルトランジスタの制御端子に接続される複数の制御ゲート線と、上記メモリセルユニットが接続されるビット線と、上記制御ゲート線を選択する手段と、上記ビット線を選択する手段と、駆動電圧を対応する上記制御ゲート線に供給するための複数の駆動電圧供給線と、上記複数の駆動電圧供給線と対応する制御ゲート線を選択信号に応じて接続する、ゲートへの印加電圧よりしきい値電圧分降圧した駆動電圧を転送する転送ゲートと、外部入力の単一電源端子と、外部入力の接地電位端子と、上記外部入力の単一電源電圧以上の電圧が出力可能な昇圧回路と、を有し、上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値で定義される場合には、論理「１」を記憶するメモリセルトランジスタのしきい値電圧は、上記接地電圧よりも低く設定され、一方、論理「０」を記憶するメモリセルトランジスタのしきい値電圧は、上記接地電圧よりも高く、かつ上記外部入力の単一電源電圧よりも低く設定され、上記昇圧回路は、消去動作時に入力される消去信号に応答して単一電源電圧より高電圧の消去電圧を生成し、書き込み動作時に入力される書き込み信号に応答して単一電源電圧より高電圧の書き込み電圧を生成するとともに、少なくとも２値高速モードと２値パワーダウンモードのいずれかを示すモード信号を受けて、上記モード信号が２値高速モードを示しているときは、上記転送ゲートのゲートに供給するための、単一電源電圧より上記転送ゲートのしきい値電圧分高い電圧を生成し、当該生成した電圧の上記選択信号を出力し、上記モード信号が２値パワーダウンモードを示しているときは、昇圧動作を行わず、上記２値パワーダウンモード時において、上記メモリセルの記憶データを読み出す際に上記制御ゲート線には、上記外部入力の単一電源電圧以下が印加され、上記転送ゲートのゲートには少なくとも上記外部入力単一電源電圧が印加される。

好適には、上記２値パワーダウンモード時において、上記選択信号は、読み出し開始時に上記外部入力の単一電源電圧に設定され、上記駆動電圧供給線に供給される駆動電圧が単一電源電圧に立ち上がったときに自己昇圧される。

好適には、上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値、若しくは論理「１１」、論理「１０」、論理「０１」および論理「００」の少なくとも４値、若しくはそれ以上の論理値で定義でき、上記不揮発性半導体記憶装置は、上記モード信号を含む外部入力コマンドにより、上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値、若しくは論理「１１」、論理「１０」、論理「０１」および論理「００」の少なくとも４値、若しくはそれ以上の論理値を選択できる。

好適には、上記ＮＡＮＤ型メモリセルユニットは、一端側が第１の選択ゲートトランジスタを介して上記ビット線に接続され、他端側が第２の選択ゲートトランジスタを介してソース線に接続され、上記第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に接続され、上記第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に接続され、上記２値高速モードおよび上記２値パワーダウンモードにおいて、選択されたメモリセルトランジスタの記憶データを読み出す際に、選択されたメモリセルトランジスタが接続された上記制御ゲート線および上記ソース線に接地電圧が印加され、非選択メモリセルトランジスタが接続された上記制御ゲート線、上記第１の選択ゲート線および上記第２の選択ゲートに外部入力の単一電源電圧または当該単一電源電圧により低い電圧が印加される。

好適には、複数のビット線を有し、上記ＮＡＮＤ型メモリセルユニットは、一端側が第１の選択ゲートトランジスタを介して上記ビット線に接続され、他端側が第２の選択ゲートトランジスタを介してソース線に接続され、上記第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に接続され、上記第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に接続され、選択されたメモリセルトランジスタにデータを書き込む際に、書き込みを行うメモリセルトランジスタを有するメモリセルユニットが接続されたビット線に接地電圧、書き込みを禁止すべきメモリセルトランジスタを有するメモリセルユニットが接続されたビット線に電源電圧が印加され、上記書き込みを行うメモリセルトランジスタが接続された上記制御ゲート線に上記昇圧回路で生成された書き込み電圧が印加され、選択されていないメモリセルトランジスタが接続された他の行の上記制御ゲート線に上記昇圧回路で生成され、上記書き込み電圧より低く上記単一電源電圧より高い中間電圧が印加され、上記第１の選択ゲート線に外部入力の単一電源電圧が印加され、上記第２の選択ゲート線に接地電圧が印加される。

本発明によれば、たとえばメモリセルトランジスタの記憶データが、論理「１」および論理「０」の２値で定義される場合には、論理「１」を記憶するメモリセルトランジスタのしきい値電圧は、接地電圧よりも低く設定される。一方、論理「０」を記憶するメモリセルトランジスタのしきい値電圧は、接地電圧よりも高く、かつ外部入力の単一電源電圧よりも低く設定される。これにより、外部供給電圧以下での読み出しを可能とさせ、読み出し動作時に昇圧回路を動作させずに低消費電力化を実現させることにある。

本発明によれば、読み出し時の低消費電力化が可能であるという利点がある。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図３は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

ＮＡＮＤ型フラッシュメモリ１０は、図３に示すように、メモリセルアレイ１１、ロウデコーダ１２、ページバッファ回路１３、カラムデコーダ１４、昇圧回路１５、およびセレクタ等の周辺回路１６を有する。
ＮＡＮＤ型フラッシュメモリ１０においては、メモリセルアレイ１１の一側部にロウデコーダ１２が配置され、他の一側部にページバッファ回路１３、カラムデコーダ１４が配置され、それらを取り囲むように昇圧回路１５と周辺回路１６が配設されている。また、このフラッシュメモリチップは、外部入力の単一電源端子１７と、外部入力の接地電位端子１８と、が備えられている。

図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリの１ブロックにおけるメモリセルアレイおよびロウデコーダを示す図である。

メモリセルアレイ１１は、図４に示すように、直列に接続された複数、たとえば１６個のメモリセルトランジスタＭ０〜Ｍ１５およびその両端に直列に接続された２個の選択ゲートトランジスタＳＴ０，ＳＴ１により構成されたメモリセルユニット（メモリセルユニット）ＭＣＵＴ００，ＭＣＵＴ０１，ＭＣＵＴ０４２２３がマトリクス状に配置されている。
なお、図４では、図面の簡単化にため、１行４２２４列の４２２４個のメモリセルユニットＭＣＵＴ００〜ＭＣＵＴ０４２２３が配列された１行のブロックＢＬＫ０のみについて示しているが、実際には、ブロックＢＬＫ０と同様の構成を有する複数（ｍ個）のブロックＢＬＫ１〜ＢＬＫｍがさらに配列される。
また、図４の例では、ビット線本数は、通常５１２バイトに予備の１６バイトを加えた５２８バイト、つまり４２２４本としている。

また、メモリセルトランジスタは浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。
また、メモリセルトランジスタはトンネル電流で書き換え可能なメモリセルである。

メモリセルユニットＭＣＵＴ００のメモリセルトランジスタＭ０のドレインに接続された選択ゲートトランジスタＳＴ０がビット線ＢＬ０に接続され、メモリセルユニットＭＣＵＴ０１のメモリセルトランジスタＭ０のドレインに接続された選択ゲートトランジスタＳＴ０がビット線ＢＬ１に接続され、同様にして、メモリセルユニットＭＣＵＴ０４２２３のメモリセルトランジスタＭ０のドレインに接続された選択ゲートトランジスタＳＴ０がビット線ＢＬ４２２３に接続されている。
また、各メモリセルユニットＭＣＵＴ００〜０４２２３のメモリセルトランジスタＭ１５のソースが接続された選択ゲートトランジスタＳＴ１が共通のソース線ＳＲＬに接続されている。

また、同一行に配置されたメモリセルユニットＭＣＵＴ００，ＭＣＵＴ０１〜ＭＣＵＴ０４２２３のメモリセルトランジスタのゲート電極が共通のワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳＴ０のゲート電極が共通の選択ゲート線ＳＳＬに接続され、選択ゲートトランジスタＳＴ１のゲート電極が共通の選択ゲート線ＧＳＬに接続されている。

ロウデコーダ１２は、ブロックアドレスデコーダ１９により導通状態が制御される転送ゲート群１２１、図示しないワード線デコーダから供給されるワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬを有している。
なお、図４では、図面の簡単化にため、ブロックＢＬＫ０に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。

ロウデコーダ１２は、ワード線（制御ゲート線）を選択する機能を有し、読み出し（リードという場合もある）、書き込み（ライト、あるいはプログラムという場合もある）、あるいは消去（イレーズ）の動作を示すコントロール信号に応じて、アドレスレジスタに保持されたアドレスから動作に応じて昇圧回路１５により昇圧されたあるいは昇圧せれていない電源電圧Ｖｃｃまたはそれ以下の駆動電圧が駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬに供給する。

転送ゲート群１２１は、転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０により構成されている。
転送ゲート群１２１は、ブロックアドレスデコーダ１９でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号ＢＳＥＬによって導通状態に保持させる。
具体的には、ブロックＢＬＫ０がアドレス指定されていた場合、各転送ゲートＴＷ０〜ＴＷ１５は、それぞれブロックアドレスデコーダ１９の出力信号ＢＳＥＬ０に応じてワード線ＷＬ０〜ＷＬ１５と駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５とを作動的に接続し、転送ゲートＴＤ０，ＴＳ０は同じくブロックアドレスデコーダ１９の出力信号ＢＳＥＬ０に応じて選択ゲート線ＳＳＬ，ＧＳＬと駆動電圧供給線ＶＳＳＬ，ＶＧＳＬとを作動的に接続する。

ブロックアドレスデコーダ１９は、図示しないアドレスレジスタの保持されたアドレスからブロックアドレスをデコードし、デコードしたブロックアドレスに応答して、ロウデコーダ１２の対応するブロックの選択ゲート線およびワード線を駆動するための転送ゲート群１２１を選択信号（ブロックセレクト信号）ＢＳＥＬによって導通状態に保持させる。

ページバッファ回路１３は、メモリセルアレイ１１からのリードデータ（読み出しデータ）あるいはメモリセルアレイ１１へのライトデータ（書き込みデータ）をページ単位でラッチする。

カラムデコーダ１４は、ビット線を選択する機能を有し、カラムコントロール信号に応じてページバッファ回路１３にラッチされたリードデータの外部への転送、あるいはライトデータのページバッファ回路１３への転送等を行う。

昇圧回路１５は、図５に示すように、イレーズ（消去）動作時にイレーズ（消去）信号ΦE、若しくはプログラム（書き込み）動作時にプログラム（書き込み）信号ΦPが入力され、それぞれ電源電圧Ｖｃｃより高電圧のイレーズ（消去）電圧VE、若しくはプログラム（書き込み）電圧VPを生成する。
本第１の実施形態の昇圧回路１５は、リード（読み出し）動作用の昇圧系は備えていない。したがって、リード動作時には、外部入力の単一電源端子１７を通して供給される単一電源電圧Ｖｃｃまたはそれより低くかつ接地電圧より高い電圧がロウデコーダ１２のワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬに供給される。

本実施形態においては、メモリセルアレイ１１のメモリセルトランジスタＭの記憶データは、論理「１」および論理「０」の２値で定義される場合には、論理「１」を記憶するメモリセルトランジスタのしきい値電圧は、接地電圧よりも低く設定され、一方、論理「０」を記憶するメモリセルトランジスタＭのしきい値電圧は、接地電圧よりも高く、かつ外部入力の単一電源電圧Ｖｃｃまたはそれよりも低く設定される。

図６は、論理「０」となる書き込み後のメモリセルトランジスタのしきい値分布および論理「１」となる消去後のメモリセルトランジスタのしきい値分布を示す図である。

本実施形態においては、メモリセルトランジスタＭの記憶データは、論理「１」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも低く設定され、一方、論理「０」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも高く、かつ外部入力の単一電源電圧Ｖｃｃ、たとえば３．３Ｖまたは３．３Ｖよりも低く設定される。

図７は、本実施形態における読み出し動作時のワード線の印加電圧を示す図である。

選択メモリセルが接続されたワード線に０Ｖを印加する以外は、ビット線側およびソース線側の選択ゲートトランジスタのゲート、選択ＮＡＮＤセルユニット内の非選択ワード線全てに外部入力の単一電源電圧３．３Ｖ、若しくはそれ以下の電圧が印加される。
選択メモリセルトランジスタのしきい値電圧Ｖｔｈによって、図８に示すように、セル電流が流れるか否かが決まり、論理「０」と「１」の記憶データの判定が下る。

論理「０」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも高く、かつ外部入力の単一電源電圧３．３Ｖよりも低く書き込まれる必要があるが、その手法としては、本実施形態においては多値ＮＡＮＤ型フラッシュメモリの書き込み技術と同様にする。
すなわち、書き込みの際のワード線への書き込み電圧のステップ幅ΔＶｐｐをより細かく、たとえば、２値書き込みでは、ΔＶｐｐ＝０．５Ｖ程度であったものを、本実施形態ではΔＶｐｐ＝０．１Ｖ〜０．２Ｖとして、少し書き込みを行ったら、ベリファイ読み出しを行うというように書き込みサイクルを細かに制御すれば良い。

多値ＮＡＮＤ型フラッシュメモリの関連技術に関しては、以下の非特許文献４および非特許文献５に開示されている。
（非特許文献４）T. Hara et al., “A 146mm² 8Gb NAND Flash Memory in 70nm CMOS,” in ISSCC'05, Session2.1, Feb. 2005.
（非特許文献５）D-S. Byeon et al., “An 8Gb Multi-Level NAND Flash Memory in a 63nm CMOS Process,” in ISSCC'05, Session2.2, Feb. 2005.

図９は、図４に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データリード時の各駆動線のバイアス条件を示す図である。

図９においては、選択されたブロック（Selected Block）および非選択ブロック（Un Selected Block）を示している。
この例では、ビット線は読み出し時にビット線シールド技術が使われており、偶数/奇数のビット線が交互に読み出される技術が用いられている場合を示している。なお、ビット線シールド技術の関連技術としては、特許文献１に開示されている。
（特許文献１）K. Sakui et al., “Non-volatile Semiconductor Memory Devices,” in USP5,453,955, Sept. 25, 1995.

図１０（Ａ）〜（Ｄ）は図９において、読み出し動作時の主要ノードのタイミング図を示している。

読み出し動作では、選択ブロックＢＬＫ０内の選択ワード線ＷＬ１に接地電圧ＶＳＳ＝０Ｖ、そして、選択ブロック内のその他のワード線ＷＬ０、ＷＬ２〜ＷＬ１５およびビット線側およびソース線側の選択ゲートトランジスタＳＴ０，ＳＴ１が接続された選択ゲート線ＳＳ、ＧＳには、外部入力の単一電源電圧Ｖｃｃ＝３．３Ｖが入力されれば良い。
したがって、図１０（Ａ）〜（Ｄ）に示すように、ワード線用転送ゲートＴＷ０〜ＴＷ１５を駆動するブロック選択信号ＢＳＥＬを読み出し開始時にまず電源電圧Ｖｃｃ＝３．３Ｖに予備充電しておく。
次に、駆動電圧供給線ＶＣＧ０、ＶＣＧ２〜ＶＣＧ１５および駆動電圧供給線ＶＳＳＬ，ＶＧＳＬに印加するワード線選択信号Ｓ０、Ｓ２〜Ｓ１５およびビット線側およびソース線側の選択ゲートトランジスタの選択信号ＳＳおよびＧＳが接地電圧Ｖｓｓ＝０Ｖから電源電圧Ｖｃｃ＝３．３Ｖに立ち上げられる。これに伴い、自己昇圧（Intrinsic Boot-Strap）によって、ＢＳＥＬ＞Ｖｃｃ＋Ｖｔｈ（＝３．３Ｖ＋１Ｖ）に自己昇圧され、選択ブロック内のその他のワード線ＷＬ０、ＷＬ２〜ＷＬ１５およびビット線側およびソース線側の選択ゲートトランジスタＳＴ０、ＳＴ１が接続された選択ゲート線ＳＳＬ、ＧＳＬには、外部入力の単一電源電圧Ｖｃｃ＝３．３Ｖが供給される。また、ソース線ＳＲＬには接地電圧０Ｖが供給される。
この際、しきい値Ｖｔｈは、ワード線用転送ゲートのしきい値電圧を示し、約１Ｖ程度である。

以上のように読み出し動作時に本実施形態のＮＡＮＤ型フラッシュメモリにおいては、昇圧回路を動作させること無く、低消費電力で読出しが行われる。ただし、ここで定義する、昇圧回路には自己昇圧（Intrinsic Boot-Strap）は含まれない。

したがって、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器において、ユーザーがたとえばバッテリィーに頼って戸外で音楽を楽しむ場合、すなわち、ＮＡＮＤ型フラッシュメモリからの読み出し動作に関しては、昇圧回路を用いずに外部入力の単一電源電圧Ｖｃｃを用いることからＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器のバッテリー寿命を延ばすことができる。

また、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器においては好きな音楽を録音したり、不必要な音楽を消したりする動作、すなわち、ＮＡＮＤ型フラッシュメモリへの書き換え動作に関しては、バッテリィーに頼らず、ＡＣ電源のある自宅等で行うユーザーが多いことから、昇圧回路１５が用いられる。

本実施形態において、ブロックＢＬＫ０のメモリセルユニットＭＣＵＴ００（〜ＭＣＵＴ０４２２３）のメモリセルトランジスタＭ１へのデータの書き込みは以下のように行われる。

書き込み時には、図１１に示すように、昇圧回路１５により駆動電圧供給線ＶＣＧ１に高電圧、たとえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０，ＶＣＧ２〜ＶＣＧ１５に中間電圧（たとえば１０Ｖ）、駆動電圧供給線ＶＳＳＬに電源電圧ＶＣＣ（たとえば３．３Ｖ）、駆動電圧供給線ＶＧＳLに接地電圧ＧＮＤ（０Ｖ）が供給される。
また、書き込みを行うべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き込みを禁止すべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３が接続されたビット線ＢＬ１〜ＢＬ４２２３に電源電圧Ｖｃｃが印加される。
そして、ロウデコーダ１２のブロックＢＬＫ０に対応する部分にのみ、ブロックアドレスデコーダ１９の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルで出力される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群１２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、選択ワード線ＷＬ１に書き込み電圧２０Ｖが、非選択のワード線ＷＬ０、ＷＬ２〜ＷＬ１５にパス電圧（中間電圧）Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。

これにより、メモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３の選択ゲートトランジスタＳＴ０がカットオフ状態となり、書き込みを禁止すべきメモリセルトランジスタが接続されたメモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３のチャネル部はフローティング状態となる。その結果、これらのチャネル部の電位は、主として非選択ワード線に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングによりブーストされ、書き込み禁止電圧まで上昇し、メモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３のメモリセルトランジスタＭ１へのデータ書き込みが禁止される。
一方、書き込みをすべきメモリセルトランジスタが接続されたメモリセルユニットＭＣＵＴ００のチャネル部は接地電圧ＶＳＳ（０Ｖ）に設定され、選択ワード線ＷＬ１に印加された書き込み電圧２０Ｖとの電位差により、メモリセルトランジスタＭ１へのデータの書き込みがなされ、しきい値電圧が正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。

以上説明したように、本第１の実施形態によれば、ＮＡＮＤ型フラッシュメモリの読み出し時に昇圧回路を動作させる必要がなく、本来平均電流として２０ｍＡ必要だった消費電流が約1/5の４ｍＡに削減可能となる。この結果、読み出し動作におけるバッテリィー寿命が５倍と飛躍的に延び、セット機器設計者にとって差異化技術になることは言うまでもなく、また、エンドユーザーにとっても消費電力を抑えられ、結果的には、地球のエネルギー資源の削減に繋がる。

＜第２実施形態＞
図１２は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

本第２の実施形態のＮＡＮＤ型フラッシュメモリ１０Ａが第１の実施形態のＮＡＮＤ型フラッシュメモリ１０と異なる点は、外部入力コマンド２０が入力されると、そのコマンドの値によって、基本的にメモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値、若しくは論理「１１」、論理「１０」、論理「０１」および論理「００」の少なくとも４値、若しくはそれ以上の論理値を選択できるようにしたことにある。
たとえば、外部入力コマンド２０の所定の１ビットが「０」の場合には記憶データは２値、「１」の場合には記憶データは多値として形成される。

図１３はＮＡＮＤ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。

図１３において、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの分布頻度をそれぞれ表している。
また、１個のメモリトランジスタに記録するデータを構成する２ビットデータの内容は、〔ＩＯ_n+1 ，ＩＯ_n 〕で表され、〔ＩＯ_n+1 ，ＩＯ_n 〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，０〕の４状態が存在する。すなわち、データ「０（論理００）」、データ「１（論理０１）」、データ「２（論理１０）」、データ「３（論理１１）」の４状態が存在する。

１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合、たとえば以下のように行われる。
４値に対応する場合、たとえばパージバッファ回路１３Ａに２つのラッチ回路Ｑ１，Ｑ２が設けられる。
そして、４値の書き込みは３ステップで行われ、各ステップでページ単位に書き込みを行うすべてのセルが書き込み十分と判断された段階で次のステップに移行する。

まず、ラッチ回路Ｑ１に格納されているデータによって書き込みが行われ、次にラッチ回路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書き込みが行われる。
ここで書き込みデータが（Ｑ２，Ｑ１）＝（１，０）の場合は、たとえばラッチ回路Ｑ１は書き込み十分となると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書き込みデータとしても使用する必要があるため第１ステップで書き込み十分となっても“０”から“１”に反転しない（できない）。
各ステップでの書き込み終了判定は、注目するラッチデータ（Ｑ２またはＱ１）が全て“１”となった段階でそのステップの書き込み終了と判定する。
書き込みデータ（Ｑ２，Ｑ１）＝（０，０）のセルは、第１ステップでのラッチ回路Ｑ１の反転は起こらないことから終了判定は行われない。

次に、読み出し動作について説明する。
まず、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧をＶＷＬ００(たとえば２．４Ｖ)として読み出しが行われる。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より高ければセル電流が流れないことによりビット線電圧はプリチャージ電圧を保持し、ハイがセンスされる。一方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より低ければセル電流が流れることによりビット線電圧は降下し、ローがセンスされる。
次に、ワード線電圧ＶＷＬ０１（たとえば１．２Ｖ）で読み出しが行われ、最後にワード線電圧０Ｖで読み出しが行われる。

また、本第２の実施形態においては、記憶データが２値の場合の読み出し（リード）モードとして、２値高速モードと２値パワーダウンモードとを有する。
したがって、本第２の実施形態に係る昇圧回路１５Ａは、読み出し用昇圧回路を備えており、図１４に示すように、昇圧回路１５Ａにモード信号ＭＯＤが入力される。

２値パワーダウンモードは、第１の実施形態で説明したように、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器において、ユーザーがたとえばバッテリィーに頼って戸外で音楽を楽しむ場合に有効である。
また、２値高速モードは、たとえばユーザーがバッテリィーに頼らず、ＡＣ電源のある自宅等で音楽再生を行う場合に有効である。なお、バッテリーに頼った再生動作時も２値高速モードを選択することは可能である。

たとえばモード信号ＭＯＤは２ビットにより構成され、その２ビットが、「００」の場合「２値パワーダウンモード」、「０１」の場合「２値高速モード」、「１０」の場合「多値モード」として認識される。
「２値パワーダウンモード」の場合は、ブロックセレクト信号ＢＳＥＬはＶｃｃに設定し、次の段階でセレクト信号がＶＳＳ＝０Ｖから電源電圧Ｖｃｃ（３．３Ｖ）に立ち上がったときに自己昇圧でブロックセレクト信号ＢＳＥＬをＶｃｃ＋Ｖｔｈ（３．３Ｖ＋１Ｖ）以上となるようにしている。
この場合、書き込みのしきい値をＶｃｃ−Ｖｔｈにして、ワード線電圧をＶｃｃするような構成として説明したが、たとえば書き込みしきい値をＶｃｃ程度としておき、ワード線をブートストラップにより２Ｖｃｃ−Ｖｔｈとなるように構成することも可能である。ブートストラップ機能を用いた方が、より確実に読み出しを行うことができる。

「２値パワーダウンモード」と「多値モード」の読み出し動作についてはすでに説明したので個々ではその説明は省略する。

「２値高速モード」におけるＮＡＮＤ型フラッシュメモリの読み出し動作時には、選択ブロック内の選択ワード線に０Ｖが印加され、それ以外、選択ゲート線ＳＳＬ、ＧＳＬおよび選択ブロック内の非選択ワード線にはパス電圧であるＶｒｅａｄ＝３．３Ｖが印加される。
そして、本実施形態の「２値高速モード」の場合、ブロックセレクト信号ＢＳＥＬをＶｃｃ＋Ｖｔｈ（３．３Ｖ＋１Ｖ）以上となるように昇圧回路１５Ａで昇圧して出力する。したがって、選択ゲート線ＳＳＬ、ＧＳＬおよび選択ブロック内の非選択ワード線にはパス電圧（選択信号）であるＶｒｅａｄ＝３．３Ｖをブロックセレクト信号ＢＳＥＬと並行して出力することができることから、「２値パワーダウンモード」に比べて高速読み出しを実現できる。

この場合、読み出し動作時に昇圧動作を伴うことから、「２値パワーダウンモード」に比べて多少の電力消費の増加があるが、転送ゲートのＭＯＳトランジスタのしきい値Ｖｔｈ（１Ｖ）程度であり、本来の４．５Ｖに比べて昇圧すべき範囲も小さいことから、バッテリー消費の影響を最小限に抑えることができる。

本第２の実施形態によれば、上述した第１の実施形態と同様に効果を得ることができる。
すなわち、ＮＡＮＤ型フラッシュメモリの読み出し時に昇圧回路を動作させる必要がなく、従来平均電流として２０ｍＡ必要だった消費電流が約1/5の４ｍＡに削減可能となる。この結果、読み出し動作におけるバッテリィー寿命が５倍と飛躍的に延び、セット機器設計者にとって差異化技術になることは言うまでもなく、また、エンドユーザーにとっても消費電力を抑えられ、結果的には、地球のエネルギー資源の削減に繋がる。

さらに、本第２の実施形態によれば、外部コマンドにより記録形態を２値または４値等の多値として選択することができることから、記録すべきデータの大きさに応じた使用を任意に選択することが可能である。
また、読み出しモードとしても、多値モードとともに、「２値パワーダウンモード」と「２値高速モード」を任意に選択することができることから、バッテリーの残量、あるいは戸外と自宅等の屋内において使用する場合に、有効である。

ＮＡＮＤ型フラッシュメモリのメモリアレイの構成例を示す回路図である。ＮＡＮＤ型フラッシュメモリの消去、読み出し、書き込み動作のバイアス状態を示す図である。本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリの１ブロックにおけるメモリセルアレイおよびロウデコーダを示す図である。本実施形態の昇圧回路の昇圧すべき電圧について説明するための図である。論理「０」となる書き込み後のメモリセルトランジスタのしきい値分布および論理「１」となる消去後のメモリセルトランジスタのしきい値分布を示す図である。本実施形態における読み出し動作時のワード線の印加電圧を示す図である。メモリセルトランジスタのセル電流について説明するための図である。図４に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データリード時の各駆動線のバイアス条件を示す図である。読み出し動作を説明するためのタイミングチャートである。図４に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データライト時の各駆動線のバイアス条件を示す図である。本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。ＮＡＮＤ型フラッシュメモリにおいて、１個のメモリトランジスタに２ビットからなり４値をとるデータを記録する場合の、しきい値電圧Ｖｔｈレベルとデータ内容との関係を示す図である。本第２の実施形態のモード信号が入力される昇圧回路を示す図である。

符号の説明

１０，１０Ａ・・・ＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）、１１・・・メモリセルアレイ、１２・・・ロウデコーダ、１３・・・ページバッファ回路、１４・・・カラムデコーダ、１５，１５Ａ・・・昇圧回路、１６・・・周辺回路、１７・・・外部入力の単一電源端子、１８・・・外部入力の接地電位端子、１９・・・ブロックアドレスデコーダ。

Claims

電気的に書き換え可能な不揮発性メモリセルトランジスタを複数個直列接続した少なくとも一つのＮＡＮＤ型メモリセルユニットを含むメモリセルアレイと、
上記複数のメモリセルトランジスタの制御端子に接続される複数の制御ゲート線と、
上記メモリセルユニットが接続されるビット線と、
上記制御ゲート線を選択する手段と、
上記ビット線を選択する手段と、
駆動電圧を対応する上記制御ゲート線に供給するための複数の駆動電圧供給線と、
上記複数の駆動電圧供給線と対応する制御ゲート線を選択信号に応じて接続する、ゲートへの印加電圧よりしきい値電圧分降圧した駆動電圧を転送する転送ゲートと、
外部入力の単一電源端子と、
外部入力の接地電位端子と、
上記外部入力の単一電源電圧以上の電圧が出力可能な昇圧回路と、を有し、
上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値で定義される場合には、論理「１」を記憶するメモリセルトランジスタのしきい値電圧は、上記接地電圧よりも低く設定され、一方、論理「０」を記憶するメモリセルトランジスタのしきい値電圧は、上記接地電圧よりも高く、かつ上記外部入力の単一電源電圧よりも低く設定され、
上記昇圧回路は、
消去動作時に入力される消去信号に応答して単一電源電圧より高電圧の消去電圧を生成し、書き込み動作時に入力される書き込み信号に応答して単一電源電圧より高電圧の書き込み電圧を生成するとともに、
少なくとも２値高速モードと２値パワーダウンモードのいずれかを示すモード信号を受けて、
上記モード信号が２値高速モードを示しているときは、上記転送ゲートのゲートに供給するための、単一電源電圧より上記転送ゲートのしきい値電圧分高い電圧を生成し、当該生成した電圧の上記選択信号を出力し、
上記モード信号が２値パワーダウンモードを示しているときは、昇圧動作を行わず、
上記２値パワーダウンモード時において、
上記メモリセルの記憶データを読み出す際に上記制御ゲート線には、上記外部入力の単一電源電圧以下が印加され、上記転送ゲートのゲートには少なくとも上記外部入力単一電源電圧が印加される
不揮発性半導体記憶装置。
上記２値パワーダウンモード時において、
上記選択信号は、読み出し開始時に上記外部入力の単一電源電圧に設定され、上記駆動電圧供給線に供給される駆動電圧が単一電源電圧に立ち上がったときに自己昇圧される
請求項１記載の不揮発性半導体記憶装置。
上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値、若しくは論理「１１」、論理「１０」、論理「０１」および論理「００」の少なくとも４値、若しくはそれ以上の論理値で定義でき、
上記不揮発性半導体記憶装置は、上記モード信号を含む外部入力コマンドにより、上記メモリセルトランジスタの記憶データは、論理「１」および論理「０」の２値、若しくは論理「１１」、論理「１０」、論理「０１」および論理「００」の少なくとも４値、若しくはそれ以上の論理値を選択できる
請求項１または２記載の不揮発性半導体記憶装置。
上記ＮＡＮＤ型メモリセルユニットは、
一端側が第１の選択ゲートトランジスタを介して上記ビット線に接続され、
他端側が第２の選択ゲートトランジスタを介してソース線に接続され、
上記第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に接続され、上記第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に接続され、
上記２値高速モードおよび上記２値パワーダウンモードにおいて、
選択されたメモリセルトランジスタの記憶データを読み出す際に、選択されたメモリセルトランジスタが接続された上記制御ゲート線および上記ソース線に接地電圧が印加され、非選択メモリセルトランジスタが接続された上記制御ゲート線、上記第１の選択ゲート線および上記第２の選択ゲートに外部入力の単一電源電圧または当該単一電源電圧により低い電圧が印加される
請求項１から３のいずれか一に記載の不揮発性半導体記憶装置。
複数のビット線を有し、
上記ＮＡＮＤ型メモリセルユニットは、
一端側が第１の選択ゲートトランジスタを介して上記ビット線に接続され、
他端側が第２の選択ゲートトランジスタを介してソース線に接続され、
上記第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に接続され、上記第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に接続され、
選択されたメモリセルトランジスタにデータを書き込む際に、
書き込みを行うメモリセルトランジスタを有するメモリセルユニットが接続されたビット線に接地電圧、書き込みを禁止すべきメモリセルトランジスタを有するメモリセルユニットが接続されたビット線に電源電圧が印加され、
上記書き込みを行うメモリセルトランジスタが接続された上記制御ゲート線に上記昇圧回路で生成された書き込み電圧が印加され、選択されていないメモリセルトランジスタが接続された他の行の上記制御ゲート線に上記昇圧回路で生成され、上記書き込み電圧より低く上記単一電源電圧より高い中間電圧が印加され、上記第１の選択ゲート線に外部入力の単一電源電圧が印加され、上記第２の選択ゲート線に接地電圧が印加される
請求項１から４のいずれか一に記載の不揮発性半導体記憶装置。