JP3200012B2 - 記憶システム - Google Patents

記憶システム

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JP3200012B2
JP3200012B2 JP9862896A JP9862896A JP3200012B2 JP 3200012 B2 JP3200012 B2 JP 3200012B2 JP 9862896 A JP9862896 A JP 9862896A JP 9862896 A JP9862896 A JP 9862896A JP 3200012 B2 JP3200012 B2 JP 3200012B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶システム、例
えば電気的書き換え可能な多値記憶不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）によって構成される記憶システム
に関する。
【０００２】
【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置（ＥＥＰＲＯＭ）の１つとしてＮＡＮＤセ
ル型ＥＥＰＲＯＭが提案されている。
【０００３】このＥＥＰＲＯＭは、電荷蓄積層としての
例えば浮遊ゲートと制御ゲートが積層されたｎチャネル
ＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソー
ス、ドレインを隣接するもの同士で共有する形で直列接
続し、これを１単位としてビット線に接続するものであ
る。
【０００４】図３６は、メモリセルアレイの１つのＮＡ
ＮＤセル部分を示す図で、（ａ）図は平面図、（ｂ）図
は等価回路図である。図３７は断面図で、（ａ）図は図
３６（ａ）中のＡ−Ａ’線に沿う断面図、（ｂ）図は図
３６（ａ）中のＢ−Ｂ’線に沿う断面図である。
【０００５】ｐ型シリコン基板（又はｐ型ウエル）１１
には、素子分離酸化膜１２で囲まれた素子領域が設けら
れている。素子領域にはＮＡＮＤセルが形成され、ＮＡ
ＮＤセルが複数集まることで、メモリセルアレイが形成
されている。
【０００６】図３６および図３７を参照し、１つのＮＡ
ＮＤセルに着目して説明する。
【０００７】図３６および図３７に示す装置では、８個
のメモリセルＭ１〜Ｍ８が直列に接続されて１つのＮＡ
ＮＤセルを構成している。メモリセルはそれぞれ、基板
１１の上に、ゲート絶縁膜１３を介して形成された浮遊
ゲート１４（１４-1、１４-2、…、１４-8）を有してい
る。浮遊ゲート１４の上には、第２のゲート絶縁膜１５
を介して制御ゲート１６が形成されている。メモリセル
のソース、ドレインであるｎ型拡散層１９はそれぞれ、
隣接するメモリセルどうしで共有される。これにより、
８個のメモリセルは、互いに直列に接続される。
【０００８】ＮＡＮＤセルのドレイン側、ソース側には
各々、メモリセルの浮遊ゲート１４-1〜１４-8、制御ゲ
ート１６-1〜１６-8と同時に形成された第１の選択ゲー
ト１４-9、１６-9、及び第２の選択ゲート１４-10 、１
６-10 が設けられている。メモリセルなどの素子が形成
された基板１１の上方は、ＣＶＤ酸化膜１７により覆わ
れている。ＣＶＤ酸化膜１７の上には、ビット線１８が
配設されている。ＮＡＮＤセルの制御ゲート１６は行方
向に連続して形成され、行方向に隣接するＮＡＮＤセル
どうしで共通とされて、ワード線（制御ゲートＣＧ１、
ＣＧ２、…、ＣＧ８）として機能する。選択ゲート１４
-9、１６-9、および１４-10 、１６-10はそれぞれ、制
御ゲート１６-1〜１６-8と同様に行方向に連続して形成
され、行方向に隣接したＮＡＮＤセルどうしで共通とさ
れて、選択ゲートＳＧ１、ＳＧ２として機能する。
【０００９】図３８は、上記ＮＡＮＤセルがマトリクス
状に配列されたメモリセルアレイの等価回路図である。
【００１０】図３８に示すように、ソース線は、コンタ
クトを介して、アルミニウムや、導電性のポリシリコン
などから構成されている基準電位配線に接続される。ソ
ース線と基準電位配線とのコンタクトは、例えば６４本
のビット線ごとに、１箇所設けられる。基準電位配線
は、例えば動作モードに応じてソース線に与える電位を
制御する、図示せぬ周辺回路に接続されている。
【００１１】制御ゲートＣＧ１、ＣＧ２、…、第１、第
２の選択ゲートＳＧ１、ＳＧ２は、行方向に連続的に配
設される。通常、制御ゲートにつながるメモリセルの集
合を、ページ（１ページ）と呼び、１組のドレイン側
（第１の選択ゲート）およびソース側（第２の選択ゲー
ト）の選択ゲートによって挟まれた上記ページの集合
を、ＮＡＮＤブロック（１ＮＡＮＤブロック）、又はブ
ロック（１ブロック）と呼ぶ。１ページは、例えば２５
６バイト（２５６×８）個のメモリセルから構成され
る。１ページ分のメモリセルは、ほぼ同時に書き込みが
行われる。１ブロックは例えば２０４８バイト（２０４
８×８）個のメモリセルから構成される。１ブロック分
のメモリセルは、ほぼ同時に消去される。
【００１２】ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通
りである。
【００１３】データ書き込みは、ビット線から遠い方の
メモリセルから順に行われる。
【００１４】選択されたメモリセルの制御ゲートには、
昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）を印加
し、他の非選択メモリセルの制御ゲート、および第１の
選択ゲートにはそれぞれ、中間電位（＝１０Ｖ程度）を
印加し、ビット線には、データに応じて、０Ｖ（“０”
書き込み）、又は中間電位（“１”書き込み）を印加す
る。このとき、ビット線の電位は、選択されているメモ
リセルに伝達される。データが“０”の時は、選択され
ているメモリセルの浮遊ゲートと基板との間に、高い電
圧がかかり、基板から浮遊ゲートに、電子がトンネル注
入され、しきい値電圧が正方向に移動する。データが”
１”の時は、しきい値電圧は変化しない。データ消去
は、ブロック単位で、ほぼ同時に行われる。
【００１５】すなわち、消去を行うブロックに含まれて
いる全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型シ
リコン基板（またはｐ型ウェルおよびｎ型基板）に、昇
圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。一
方、消去を行わないブロックに含まれている制御ゲー
ト、選択ゲートには、上記昇圧電位ＶppE を印加する。
これにより、消去が行われるブロックのメモリセルにお
いて、浮遊ゲートに蓄積されていた電子がｐ型シリコン
基板（またはウェル）に放出され、しきい値電圧が、負
の方向に移動する。
【００１６】データ読み出し動作は、ビット線をプリチ
ャージした後、ビット線をフローティングとし、選択さ
れたメモリセルの制御ゲートを０Ｖ、それ以外のメモリ
セルの制御ゲート、選択ゲートを電源電圧Ｖcc（たとえ
ば３Ｖ）、ソース線を０Ｖとして、選択されているメモ
リセルで、電流が流れるか否かをビット線に検出するこ
とにより、行われる。すなわち、メモリセルに書き込ま
れたデータが”０”（メモリセルのしきい値Ｖth＞０）
ならばメモリセルはオフになるので、ビット線はプリチ
ャージ電位を保つが、”１”（メモリセルのしきい値Ｖ
th＜０）ならばメモリセルは、オンしてビット線はプリ
チャージ電位からΔＶだけ下がる。これらのビット線電
位を、センスアンプで検出することによって、メモリセ
ルのデータが読み出される。
【００１７】さらに最近では、ＥＥＰＲＯＭの大容量化
を実現する手法の１つとして、１個のセルに３値以上の
情報を記憶させる、多値記憶セルが知られている（例え
ば特開平７−９３９７９号、特開平７−１６１８５２
号）。
【００１８】図３９は、一つのメモリセルに、４つの書
き込み状態を設けることによって、４値を記憶する場合
の、メモリセルのしきい値電圧と、４つの書き込み状態
（４値データ“０”、“１”、“２”、“３”）との関
係を示す図である。
【００１９】データ“０”の状態は、消去後の状態と同
じで、例えば負のしきい値を持つ。データ“１”の状態
は、例えば０．５Ｖから０．８Ｖの間のしきい値を持
つ。データ“２”の状態は、例えば１．５Ｖから１．８
Ｖの間のしきい値を持つ。データ“３”の状態は、例え
ば２．５Ｖから２．８Ｖの間のしきい値を持つ。
【００２０】したがって、メモリセルＭの制御ゲートＣ
Ｇに、読み出し電圧VCG2R を印加して、メモリセルが
“ＯＮ”か“ＯＦＦ”かで、メモリセルのデータが
「“０”、“１”のいずれかか、“２”、“３”のいず
れかか」を検出できる。続けて、読み出し電圧VCG3R 、
VCG1R を印加することでメモリセルのデータが完全に検
出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例
えばそれぞれ０Ｖ、１Ｖ、２Ｖとされる。
【００２１】また、電圧VCG1V 、VCG2V 、VCG3V は、ベ
リファイ電圧と呼ばれ、データ書き込み時には、これら
ベリファイ電圧を制御ゲートに印加してメモリセルＭの
状態を検出し、十分に書き込みが行われたか否かをチェ
ックする。ベリファイ電圧VCG1V 、VCG2V 、VCG3V は、
例えばそれぞれ０．５Ｖ、１．５Ｖ、２．５Ｖとされ
る。
【００２２】
【発明が解決しようとする課題】フラッシュメモリで
は、書き換え回数に、２値メモリセルで、例えば１００
万回の制限がある。この書き換え回数の制限は、例えば
書き込み状態のメモリセルのフローティングゲートから
基板に、フローティングゲートに蓄えた電子がリークす
ることにより生じる。図３９のデータ“１”の状態のメ
モリセルから、電子がリークすることにより、メモリセ
ルがデータ“０”の状態になると、書き込みデータが破
壊されたことになる。
【００２３】メモリセルに多値データを蓄えると、状態
間の電圧差（例えば図３９の“３”状態と“２”状態の
間の電圧差）が小さくなる。その結果、わずかな量の電
子が基板にリークしても、データが、“３”の状態か
ら、“２”の状態に変わってしまう。また、メモリセル
を多値化すると、しきい値が最も大きい状態（図３９で
は“３”状態）のしきい値が大きくなるので、フローテ
ィングゲートと基板との間の電界が大きくなる。その結
果、フローティングゲートからの電子のリーク量が大き
くなる。
【００２４】以上の事情から、メモリセルを多値化する
ほど信頼性、特にデータの書き換え回数に対する信頼性
が悪化し、書き換え回数の制限値が減少し、例えば５０
万回になる。結果として、装置の耐久性（装置の寿命）
が損なわれている。
【００２５】従来のメモリーカード（例えばN.Niijima
; IBM J.RES.DEVELOP.VOL.39 NO.5SEPTEMBER 1995）で
は、ブロック毎に書き換え回数を記録し、書き換え回数
が、例えば１００万回を超えた場合には、該ブロックを
使用しないようにしている。しかしながら、この方式で
も、多値記憶化すればするほど、メモリーカードの使用
回数は、２値記憶のときよりも減少する。
【００２６】この発明は、上記の事情に鑑みて為された
もので、その目的は、多値記憶のメモリセルを含みなが
らも、特に書き換えに関する耐久性に富む記憶システム
を提供することにある。
【００２７】また、他の目的は、上記目的を達成する記
憶システムに必要な、幾つかの新規なシステム要素を含
んだ記憶システムを提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、ｎ値（ｎは３以上の自然数）を記憶
するメモリセルを含む記憶部を有する記憶システムであ
って、所定の書き換え回数までは、前記メモリセルをｎ
値記憶のメモリセルとして動作させ、前記所定の書き換
え回数以後は、前記メモリセルをｍ値記憶（ｍはｎ未満
の自然数）のメモリセルとして動作させることを特徴と
する。
【００２９】また、ｎ値（ｎは３以上の自然数）を記憶
するメモリセルを含む記憶部を有する記憶システムであ
って、所定の書き換え回数までは、前記メモリセルをｎ
値記憶のメモリセルとして動作させ、前記所定の書き換
え回数以後は、前記メモリセルを２値記憶のメモリセル
として動作させることを特徴とする。
【００３０】また、ｎ値（ｎは３以上の自然数）を記憶
するメモリセルを含む記憶部を有する記憶システムであ
って、第ｎの書き換え回数までは、前記メモリセルをｎ
値記憶のメモリセルとして動作させ、第ｎの書き換え回
数以後、第（ｎ−１）の書き換え回数までは、前記メモ
リセルを（ｎ−１）値記憶のメモリセルとして動作さ
せ、第（ｉ＋１）の書き換え回数以後、第ｉ（ｉは２以
上の自然数）の書き換え回数までは、前記メモリセルを
ｉ値記憶のメモリセルとして動作させることを特徴とす
る。
【００３１】また、前記メモリセルにおける、ｎ値記憶
から、ｍ値記憶、２値記憶もしくは（ｎ−１）値記憶へ
の変更、または（ｉ＋１）値記憶から、ｉ値記憶への変
更を、前記記憶部を包含するメモリチップ単位で行うこ
とを特徴とする。
【００３２】また、前記記憶部は、所定の数の前記メモ
リセルから構成され、データの書き込み、またはデータ
の消去を一括して行う単位となるメモリセルブロックを
含み、前記メモリセルにおける、ｎ値記憶から、ｍ値記
憶、２値記憶もしくは（ｎ−１）値記憶への変更、また
は（ｉ＋１）値記憶から、ｉ値記憶への変更を、前記メ
モリセルブロック単位で行うことを特徴とする。
【００３３】また、前記メモリセルが、ｍ値記憶、２値
記憶、（ｎ−１）値記憶およびｉ値記憶のいずれかに変
更された後、ｍ値記憶、２値記憶、（ｎ−１）値記憶お
よびｉ値記憶それぞれにおける書き換え回数が制限回数
に達した後は、前記メモリセルを使用しないことを特徴
とする。
【００３４】また、前記メモリセルが、ｍ値記憶、２値
記憶、（ｎ−１）値記憶およびｉ値記憶のいずれかに変
更された後、ｍ値記憶、２値記憶、（ｎ−１）値記憶お
よびｉ値記憶それぞれにおける書き換え回数が制限回数
に達した後は、前記メモリセルにデータの書き込み、お
よびデータの消去をしないことを特徴とする。
【００３５】
【００３６】
【００３７】また、ｎ値（ｎは３以上の自然数）を記憶
するメモリセルを含む記憶部を有し、前記メモリセルへ
のデータの書き込みまたは消去に際して、前記メモリセ
ルに対するデータの書き込み動作または消去動作、およ
び前記データのメモリセルへの書き込まれ状態または消
去状態を検出するベリファイリード動作を繰り返す記憶
システムであって、前記書き込み動作または消去動作と
ベリファイリード動作との繰り返し回数であるベリファ
イ数をモニタし、このベリファイ数が所定の回数に達し
た後、前記メモリセルにおけるｎ値記憶から、ｍ値記
憶、２値記憶もしくは（ｎ−１）値記憶への変更、また
は（ｉ＋１）値記憶から、ｉ値記憶への変更を行うこと
を特徴とする。
【００３８】
【００３９】
【００４０】
【発明の実施の形態】以下、この発明の実施の形態を、
多値NAND型フラッシュメモリを、例にとって説明する。
【００４１】図１〜図３はそれぞれ、この発明の第１の
実施の形態に係る多値NAND型フラッシュメモリの各記憶
モードごとの、しきい値電圧と多値データとの関係を示
す図である。
【００４２】図１には、４値動作モードのときの、しき
い値電圧と４値データとの関係の一つの例が、図２
（ａ）〜（ｃ）には、３値動作モードのときの、しきい
値電圧と３値データとの関係の三つの例が、図３
（ａ）、（ｂ）には、２値動作モードのときの、しきい
値電圧と２値データとの関係の二つの例がそれぞれ示さ
れている。
【００４３】図１〜図３の各図において、“０”は消去
状態、“１”、“２”、“３”はそれぞれ書き込み状態
である。多値NAND型フラッシュメモリのチップ内部の動
作（書き込み、読み出し、消去など）は、特開平７−９
３９７９号、特開平７−１６１８５２号、特願平７−２
９５１３７号、特願平８−６１４４３号、特願平８−６
１４４５号などに記されているとうりである。
【００４４】上述したように、ＥＥＰＲＯＭの分野にお
いては、多値化すればするほど、書き換え可能な回数が
減少する。例えば図１に示すような４値の記憶状態をと
る４値セルでは５０万回、図２に示すような３値の記憶
状態をとる３値セルでは８０万回、図３に示すような２
値の記憶状態をとる２値セルでは１００万回がそれぞ
れ、書き換え可能な範囲である。
【００４５】この発明によると、まず、５０万回の書き
換えが行われるまでは、メモリセルを図１に示すような
記憶状態をとる４値セルとして使用する。５０万回の書
き換えが行われた後、８０万回の書き換えが行われるま
では、図２（ａ）〜（ｃ）に示すような３値セルとして
使用する。８０万回の書き換え以降では、図３に示すよ
うな２値セルとして使用する。
【００４６】また、装置の動作の方法を簡略化するため
に、５０万回の書き換えが行われるまでは、４値セルと
して使用し、５０万回の書き換えが行われた後、２値セ
ルとして使用するようにしても良い。
【００４７】このように、４値セルとしての書き換え回
数の限度を超えた場合には、３値セル、あるいは２値セ
ルとして使用することにより、フラッシュメモリの使用
回数を、増やすことができる。したがって、従来の多値
記憶のフラッシュメモリよりも、特に書き換えに関する
耐久性が向上する。
【００４８】上記の耐久性は、フラッシュメモリ単体、
つまりチップの耐久性として向上することはもちろんの
こと、このフラッシュメモリを様々なメモリ装置（例え
ばメモリカードなど）の中に組み込むことで、該メモリ
装置の、耐久性についても、向上する。
【００４９】メモリセルを４値として動作させるか、あ
るいは３値として動作させるか、あるいは２値として動
作させるかは、チップの外部から、フラッシュメモリに
コマンドを入力することによって制御しても良い。つま
り、フラッシュメモリ内部の動作モードとして４値用の
書き込み動作モード（または動作方法）／読み出し動作
モード（または動作方法）、３値用の書き込み動作モー
ド（または動作方法）／読み出し動作モード（または動
作方法）、２値用の書き込み動作モード（または動作方
法）／読み出し動作モード（または動作方法）をそれぞ
れ持たせ、これらの動作モード（または動作方法）のい
ずれかを、コマンドの入力によって選び、それぞれの動
作を制御しても良い。
【００５０】あるいはメモリセルを４値として動作させ
るか、あるいは３値として動作させるか、あるいは２値
として動作させるかを、フラッシュメモリを制御するコ
ントローラから入力する書き込みデータによって制御す
るようにしても良い。つまり、フラッシュメモリの内部
動作は変えずに、外部から入力する書き込みデータを、
４値、３値、２値と順次、あるいは４値、２値と制御す
る。つまり、４値セルとして動作させるときには
「“０”、“１”、“２”、“３”」の４値を入力し、
３値セルとして動作させるときには「“０”、“１”、
“２”」の３値を入力し、２値セルとして動作させると
きには、「“０”、“１”」の２値を入力するように、
それぞれの入力データ値を制御しても良い。
【００５１】また、２値セルとしての書き換え回数の限
度を超えた場合には、該セルは使用しないようにしても
良い。
【００５２】また、２値セルとしての書き換え回数の限
度を超えた場合には、該セルには、データの書き込み、
あるいはデータの消去をしないようにしても良い。この
場合には、該セルは、書き換えが行われないだけである
ので、ＲＯＭとして使用することが可能である。なお、
ＲＯＭとして使用されたときには、セルの、特にトンネ
ル酸化膜の劣化の度合いが、記憶保持期間を左右する。
しかしながら、書き換え回数が限度に達したとしても、
通常、セルには、ＲＯＭとして耐えるだけの信頼性が充
分に残っている。なぜならば、書き換え回数の限度は、
トンネル酸化膜が使用に耐えられなくなるまでに、ある
程度のマージンを見込んで設定されているためである。
【００５３】次に、この発明の第２の実施の形態に係る
記憶システムについて説明する。
【００５４】図４は、第２の実施の形態に係るフラッシ
ュメモリの構成図である。
【００５５】図４に示すように、コントローラ１００
は、ｋ個（ｋは自然数）の多値NAND型フラッシュメモリ
のチップ１０１-1〜１０１-kの動作を制御する。
【００５６】図５は、図４に示す多値NAND型フラッシュ
メモリのチップ１０１の構成図である。図４に示すチッ
プ１０１には複数のメモリセルが含まれていて、これら
メモリセルはそれぞれ、第１の実施の形態で説明したも
のと同様に、多値記憶レベルに応じたしきい値電圧分布
を持つ。しきい値電圧分布は、例えば図１〜図３と同様
なものであり、図１〜図３に示すように、“０”が消去
状態、“１”、“２”、“３”が書き込み状態である。
【００５７】多値NAND型フラッシュメモリのチップ内部
の動作（書き込み、読み出し、消去など）は、特開平７
−９３９７９号、特開平７−１６１８５２号、特願平７
−２９５１３７号、特願平８−６１４４３号、特願平８
−６１４４５号などに記されているとうりである。
【００５８】同時に書き込みを行う単位である１ページ
は、５２８バイト個のメモリセルで構成され、そのうち
例えば５１２バイト個のメモリセルがデータ領域、残り
の１６バイト個のメモリセルが論理アドレスと物理アド
レスの対応を示すアドレス変換テーブルや、誤り訂正コ
ード（Error Correcting Code : ECC)を記憶する。
【００５９】図５では、１つのチップは、５１２ブロッ
クから構成され、同時に消去を行う単位である１ブロッ
クは１６ページで構成される。例えば先頭ブロックＢｌ
ｏｃｋ０はシステム領域として使用する。つまり、Ｂｌ
ｏｃｋ０には各ブロックの書き換え回数やどのブロック
が壊れているか、あるいはブロック・シークエンス番号
Ｓを記憶しておけばよい。以下では、書き換え回数を記
憶する部分を書き換え回数記録領域と呼ぶ。ブロック・
シークエンス番号Ｓなどの説明の詳細は公知例N.Niijim
a ; IBM J.RES.DEVELOP.VOL.39 NO.5 SEPTEMBER 1995に
記されている。この場合、書き込み・消去を繰り返す毎
に、書き換え回数が記憶されている先頭ブロックの書き
換えが起こる。このように、システムブロックでは書き
換えが頻繁に行われるので、システム領域のメモリセル
の寿命が他のデータ領域のメモリセルの寿命よりも短く
なることがある。
【００６０】図６は、第２の実施の形態の変形に係る記
憶システムの構成図である。
【００６１】上記のように、システム領域のメモリセル
の寿命が他のデータ領域のメモリセルの寿命よりも短く
なる場合には、図６に示すように、書き換え回数記録領
域などのシステム領域を記憶するＤＲＡＭ１０２を備え
ても良い。電源投入時（動作時）にフラッシュメモリの
システム領域のデータを読み出してＤＲＡＭに蓄える。
その後、データの書き込み、消去、書き換え等にはシス
テム領域の書き換えが生じるが、この時には、ＤＲＡＭ
に蓄えられたシステム領域を書き換えれば良い。ＤＲＡ
Ｍ上のシステム領域のデータに基づいて、電源をオフ
時、あるいは一定時間毎にフラッシュメモリのシステム
領域のデータを書き換えれば良い。
【００６２】このように、動作時のシステム領域の書き
換えは、ＤＲＡＭ内のデータに対して行うことにより、
フラッシュメモリ内のシステム領域が頻繁に書き換えら
れることが防がれる。
【００６３】また、データの書き込み、消去、書き換え
時にアドレス変換テーブルの書き換えが必要な場合に
は、アドレス変換テーブルの内容も、ＤＲＡＭに蓄え、
書き換えもＤＲＡＭ内で行えばよい。
【００６４】この実施の形態では、４値フラッシュメモ
リを例にとり、説明を行う。例えば図１のような４値メ
モリセルでは５０万回、図３（ａ）、（ｂ）のような２
値メモリセルでは、１００万回書き換え可能とする。
【００６５】この実施の形態によると、まず、５０万回
書き換えが行われるまでは、メモリセルを図１（ａ）の
ような４値セルとして４値モードで使用する。各ブロッ
クの書き換え回数は、電源オフ時にはフラッシュメモリ
上のシステム領域の書き換え回数記録領域に、電源投入
時（動作時）にはＤＲＡＭの書き換え回数記録領域に蓄
える。
【００６６】５０万回書き替えた後では、図３（ａ）、
（ｂ）のように、２値セルとして２値モードで使用す
る。４値モードと２値モードの切り換えは、１ページ単
位、あるいは１ブロック単位で行っても良いし、複数の
ブロック単位で行っても良いし、チップ単位で行っても
良い。各ページ、各ブロック、あるいは各チップが２値
モードであるか、あるいは４値モードであるかを保持す
るレベル記憶手段は、電源オフ時にはフラッシュメモリ
のシステム領域に、動作モードに関する情報を記憶し、
電源投入時（動作時）にはＤＲＡＭに蓄えれば良い。そ
して、電源投入時に、レベル記憶手段を読み出すことに
より、メモリセルを何値で動作させるかを決めることが
できる。
【００６７】このように、４値セルとしての書き換え回
数の限度を超えた場合には２値セルとして使用する事に
より、フラッシュメモリの使用回数を増加することがで
きる。
【００６８】メモリセルを４値として動作させるか、あ
るいは２値として動作させるかは、コントローラ１００
からフラッシュメモリにコマンドを入力することによっ
て制御しても良い。つまり、フラッシュメモリ内部の動
作モードとして４値用の書き込み動作モード（または動
作方法）／読み出し動作モード（または動作方法）、２
値用の書き込み動作モード（または動作方法）／読み出
し動作モード（または動作方法）を持たせ、これらの動
作モード（または動作方法）のいずれかを、コマンドの
入力によって選び、それぞれの動作を制御しても良い。
【００６９】あるいはメモリセルを４値として動作させ
るか、あるいは２値として動作させるかを、フラッシュ
メモリを制御するコントローラ１００から入力する書き
込みデータによって制御するようにしても良い。つま
り、フラッシュメモリの内部動作は変えずに、外部から
入力する書き込みデータを４値、２値と制御する。つま
り、４値セルとして動作させるときには「“０”、
“１”、“２”、“３”」の４値を入力し、２値セルと
して動作させるときには、「“０”、“１”」の２値を
入力するように、それぞれの入力データ値を制御しても
良い。
【００７０】また、４値モードと２値モードとで、１ペ
ージ内のデータ領域のメモリセル数を変更しても良い
し、変更しなくても良い。４値モードでも２値モードで
も、５２８バイト個のメモリセルのうち、例えば５１２
バイト個のメモリセルがデータ領域、残りの１６バイト
個のメモリセルが論理アドレスと物理アドレスの対応を
示すアドレス変換テーブルや、誤り訂正コード（ECC)を
記憶してもよい。あるいは４値モードと２値モードと
で、アドレス変換テーブルやECC の領域を最適化しても
良い。例えば４値モードではアドレス変換テーブルやEC
C の領域が１６バイト個のメモリセルを用いていたのに
対し、２値モードでは２４バイト個のメモリセルを用い
ても良いし、８バイト個のメモリセルを用いても良い。
いずれの場合でも、アドレス変換テーブルやECC の領域
以外をデータ領域として用いれば良い。
【００７１】書き換え回数記録領域は、それぞれのブロ
ックが書き換えられる毎にデータが更新されるので、こ
の書き換え回数記録領域をモニタすることにより、メモ
リセルが何値で動作するかを決定すればよい。つまり、
書き換え前にＤＲＡＭ内の書き換え回数記録領域を読み
出して、書き込みを行うブロックの書き換え回数が５０
万回以下の場合には、そのブロックを４値セルとして書
き込む。書き換え回数が５０万回を超える場合には、Ｄ
ＲＡＭ内のレベル記憶手段の内容を、この実施の形態で
は４値セルではなく２値セルであると、変更し、そのブ
ロックを、２値セルとして書き込む。また、１００万回
を超える場合には、そのブロックを使用しない、あるい
は書き込みまたは消去をしないようにしても良い。
【００７２】第２の実施の形態では、例えば各ブロック
単位で書き換え回数を記録し、各ブロック単位で何値で
動作するかを決めている。また、何値で動作するか決め
る単位は、ブロックに限らず、例えば複数のブロックで
１つの書き換え回数記録領域を設け、複数のブロック単
位で何値で動作するかを決めても良い。あるいはフラッ
シュメモリチップ１つにつき、１つの書き換え回数記録
領域を設け、チップ単位で何値で動作するかを決めても
良い。さらにページ単位で、書き換え回数をモニタし、
各ページ単位で何値で動作するかを決めても良い。
【００７３】第２の実施の形態では、書き換え回数をモ
ニタすることにより、何値メモリセルとして動作するか
を決めているが、例えば出荷してからの時間をモニタす
ることにより、何値メモリセルとして動作するかを決め
てもよい。
【００７４】次に、この発明の第３の実施の形態に係る
記憶システムについて説明する。
【００７５】以下、この発明に係る幾つかの記憶システ
ムを挙げ、これらを第３の実施の形態に係る記憶システ
ムとして説明する。
【００７６】図７は、第３の実施の形態に係る第１の記
憶システムの動作フローを示す図である。
【００７７】第１の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図７に示す
ように、メモリセルが所定の書き換え回数（たとえば５
０万回）まではｎ値のメモリセルとして動作する。それ
以後は、ｍ値（ｍはｎ未満の自然数）のメモリセルとし
て動作する、記憶システムである。
【００７８】書き換え回数は、第２の実施の形態によっ
て説明したように、各ブロック、あるいは各チップの書
き換え回数記憶領域に記録し、この書き換え回数記憶領
域をモニタすることにより、何値メモリセルで動作する
かを決めればよい。
【００７９】図８は、第３の実施の形態に係る第２の記
憶システムの動作フローを示す図である。
【００８０】第２の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図８に示す
ように、メモリセルが所定の書き換え回数まではｎ値の
メモリセルとして動作する。それ以後は、２値のメモリ
セルとして動作する、記憶システムである。
【００８１】図９は、第３の実施の形態に係る第３の記
憶システムの動作フローを示す図である。
【００８２】第３の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図９に示す
ように、メモリセルが第ｎの書き換え回数まではｎ値の
メモリセルとして動作し、第（ｎ−１）の書き換え回数
までは、メモリセルは（ｎ−１）値として動作し、第ｉ
（ｉは２以上の自然数）の書き換え回数までは、メモリ
セルはｉ値として動作する、記憶システムである。
【００８３】なお、ここでは、それぞれｎ値セル、（ｎ
−１）値セル、ｉ値セルとしての書き換え回数の制限値
と対応して設定される所定の書き換え回数を、第ｎの書
き換え回数、第（ｎ−１）の書き換え回数、第ｉの書き
換え回数と定義しており、以下についても全く同様に定
義するものとする。
【００８４】第４の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、半導体記憶
装置において、該メモリセルが何値のデータを保持して
いるかを記憶する、レベル記憶手段を有する、記憶シス
テムである。
【００８５】上記レベル記憶手段は、例えばフラッシュ
メモリチップの最初のブロック、例えば図５に示したＢ
ｌｏｃｋ０に、その記憶内容を記憶させておけば良い。
【００８６】あるいは上記レベル記憶手段を電源投入時
に読み出し、図６に示したＤＲＡＭ１０２に、その記憶
内容を記憶させておいても良い。そして、例えば４値メ
モリセルとして動作していたものが、書き換え回数記憶
領域を読み出すことにより書き換え回数が５０万回に達
したことが判定されると、レベル記憶手段の内容を変更
し、以後は２値メモリセルとして動作すればよい。以後
は、レベル記憶手段を読み出すことにより、２値セルと
して書き込みを行う。すなわち、ここでは、電源投入時
などに、レベル記憶手段を読み出すことで、メモリセル
を何値で動作させるかを、随時決めることができる。
【００８７】第５の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含み、所定の数のメモリセ
ルがメモリセルブロックを構成し、該メモリセルブロッ
ク単位で書き込み、または消去を行う半導体記憶装置で
あって、該メモリセルブロック内のメモリセルは所定の
書き換え回数まではｎ値のメモリセルとして動作する。
それ以後は、該メモリセルブロック内のすべてのメモリ
セルがｍ値（ｍはｎ未満の自然数）のメモリセルとして
動作する、記憶システムである。
【００８８】また、第５の記憶システムは、各メモリセ
ルブロック毎に、該メモリセルブロックの書き換え回数
を記憶する書き換え回数記憶領域を有している。該メモ
リセルブロックが何値メモリセルで動作するかは、この
書き換え回数記憶領域に記憶された書き換え回数に応じ
て、決めればよい。
【００８９】なお、ここでのメモリセルブロックとは、
１本のドレイン側選択ゲートと、１本のソース側選択ゲ
ートに挟まれたページの集合である、所謂ブロックに制
限されるものではなく、単にデータの書き込み、または
消去が同時に行われるメモリセル群を示すものである。
例えばＮＡＮＤ型ＥＥＰＲＯＭでは、通常、上述したよ
うなページ単位で書き込みが行われ、また、ブロック単
位で消去が行われるので、この場合は、これらのペー
ジ、またはブロックが、ここでのメモリセルブロックに
相当する。
【００９０】第６の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む半導体記憶装置であっ
て、メモリセルが所定の書き換え回数まではｎ値のメモ
リセルとして動作する。それ以後は、該メモリセルが含
まれるチップ内のすべてのメモリセルがｍ値（ｍはｎ未
満の自然数）のメモリセルとして動作する、記憶システ
ムである。
【００９１】また、第６の記憶システムは、各チップ毎
に該チップの書き換え回数を記憶する書き換え回数記憶
領域を有する。該チップが何値メモリセルで動作するか
は、この書き換え回数記憶領域に記憶された書き換え回
数に応じて決めればよい。
【００９２】図１０は、第３の実施の形態に係る第７の
記憶システムの動作フローを示す図である。
【００９３】第７の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図１０に示
すように、メモリセルが第ｎの書き換え回数まではｎ値
のメモリセルとして動作し、第ｍの書き換え回数まで
は、ｍ値（ｍはｎ未満の自然数）のメモリセルとして動
作し、それ以後は、該メモリセルを使用しない、記憶シ
ステムである。
【００９４】図１１は、第３の実施の形態に係る第８の
記憶システムの動作フローを示す図である。
【００９５】第８の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図１１に示
すように、メモリセルが第ｎの書き換え回数まではｎ値
のメモリセルとして動作し、第２の書き換え回数まで
は、２値のメモリセルとして動作し、それ以後は、該メ
モリセルを使用しない、記憶システムである。
【００９６】図１２は、第３の実施の形態に係る第９の
記憶システムの動作フローを示す図である。
【００９７】第９の記憶システムは、ｎ値（ｎは３以上
の自然数で、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図１２に示
すように、メモリセルが第ｎの書き換え回数まではｎ値
のメモリセルとして動作し、第（ｎ−１）の書き換え回
数まではメモリセルは（ｎ−１）値として動作し、以降
順次、第ｉ（ｉは２以上の自然数）の書き換え回数まで
はメモリセルはｉ値として動作する。その後、第２の書
き換え回数に達した後は、該メモリセルは使用しない、
記憶システムである。
【００９８】図１３は、第３の実施の形態に係る第１０
の記憶システムの動作フローを示す図である。
【００９９】第１０の記憶システムは、ｎ値（ｎは３以
上の自然数で、例えば３あるいは４あるいは８あるいは
１６）を記憶するメモリセルを含む。そして、図１３に
示すように、メモリセルが第ｎの書き換え回数まではｎ
値のメモリセルとして動作し、第ｍの書き換え回数まで
は、ｍ値（ｍはｎ未満の自然数）のメモリセルとして動
作し、それ以後は、該メモリセルのデータを消去または
書き込みしない、記憶システムである。
【０１００】図１４は、第３の実施の形態に係る第１１
の記憶システムの動作フローを示す図である。
【０１０１】第１１の記憶システムは、ｎ値（ｎは３以
上の自然数で、例えば３あるいは４あるいは８あるいは
１６）を記憶するメモリセルを含む。そして、図１４に
示すように、メモリセルが第ｎの書き換え回数まではｎ
値のメモリセルとして動作し、第２の書き換え回数まで
は、２値のメモリセルとして動作し、それ以後は、該メ
モリセルのデータを消去または書き込みしない、記憶シ
ステムである。
【０１０２】図１５は、第３の実施の形態に係る第１２
の記憶システムの動作フローを示す図である。
【０１０３】第１２の記憶システムは、ｎ値（ｎは３以
上の自然数で、例えば３あるいは４あるいは８あるいは
１６）を記憶するメモリセルを含む。そして、図１５に
示すように、メモリセルが第ｎの書き換え回数まではｎ
値のメモリセルとして動作し、第（ｎ−１）の書き換え
回数まではメモリセルは（ｎ−１）値として動作し、以
降順次、第ｉ（ｉは２以上の自然数）の書き換え回数ま
ではメモリセルはｉ値として動作する。その後、第２の
書き換え回数に達した後は、該メモリセルのデータを消
去または書き込みしない、記憶システムである。
【０１０４】図１６は、第３の実施の形態に係る第１３
の記憶システムの動作フローを示す図である。
【０１０５】第１３の記憶システムは、ｎ値（ｎは３以
上の自然数、例えば３あるいは４あるいは８あるいは１
６）を記憶するメモリセルを含む。そして、図１６に示
すように、メモリセルが第ｎの書き換え回数まではｎ値
のメモリセルとして動作し、第（ｎ−１）の書き換え回
数まではメモリセルは（ｎ−１）値として動作し、以降
順次、第ｉ（ｉは３以上の自然数）の書き換え回数まで
はメモリセルはｉ値として動作する。そして、第３の書
き換え回数までは３値として動作した後、第２の書き換
え回数に達するまでは２値として使う。その後、第２の
書き換え回数以後は、該メモリセルのデータを消去また
は書き込みをしなくてもよいし、該メモリセルを使用し
なくてもよい。
【０１０６】次に、この発明の第４の実施の形態に係る
多値NAND型フラッシュメモリについて説明する。
【０１０７】第４の実施の形態に係るフラッシュメモリ
では、フラッシュメモリが何値で動作するかを、チップ
外部からのコマンドを入力することによって制御する。
以下、より具体的な４値NAND型フラッシュメモリを例に
とり、説明する。
【０１０８】第４の実施の形態では、フラッシュメモリ
内部の動作モードとして４値用の書き込み、読み出し方
法と、２値用の書き込み、読み出し方法がある。４値用
の書き込み、読み出しを行うか、２値用の書き込み、読
み出しを行うかはチップ外部のコントローラからのコマ
ンドで制御する。
【０１０９】以下では、４値用の書き込み、読み出し方
法と、２値用の書き込み、読み出し方法についてそれぞ
れ説明する。消去は４値メモリセルの場合も、２値メモ
リセルの場合も、従来の２値NANDフラッシュメモリと同
様にブロック単位、あるいは、チップ単位で行われる。
【０１１０】［１］４値メモリセルとして動作する場合 図１７は、この発明の第４の実施の形態に係る多値記憶
式ＥＥＰＲＯＭの構成を示す構成図である。
【０１１１】図１７には、多値記憶式ＥＥＰＲＯＭの構
成が示されている。メモリセルがマトリクス状に配置さ
れて構成されるメモリセルアレイ１に対して、メモリセ
ルを選択したり、制御ゲートに書き込み電圧および読み
出し電圧を印加する制御ゲート・選択ゲート駆動回路２
が設けられる。制御ゲート・選択ゲート駆動回路２は、
アドレスバッファ５に接続されていて、アドレスバッフ
ァ５からのアドレス信号を受ける。データ回路３は、書
き込みデータを保持したり、メモリセルのデータを読み
出したりするための回路である。データ回路３は、デー
タ入出力バッファ４に接続されていて、アドレスバッフ
ァ５からのアドレス信号を受ける。データ入出力バッフ
ァ４は、ＥＥＰＲＯＭ外部とのデータ入出力制御を行
う。
【０１１２】図１８は、図１７に示すメモリセルアレイ
１、およびデータ回路３の構成を示す構成図である。
【０１１３】図１８に示すように、ＮＡＮＤ型セルは、
メモリセルＭ１〜Ｍ４が直列に接続されることで構成さ
れている。ＮＡＮＤ型セルの両端は、選択トランジスタ
Ｓ１、Ｓ２を介して、それぞれビット線ＢＬ、ソース線
Ｖｓに接続される。制御ゲートＣＧを共有するメモリセ
ルＭ群は、“ページ”と呼ばれる単位を形成し、同時に
データ書き込み・読み出しが為される。また、４本の制
御ゲートＣＧ１〜ＣＧ４に繋がるメモリセル群でブロッ
クを形成する。“ページ”、“ブロック”は制御ゲート
・選択ゲート駆動回路２によって選択される。各ビット
線ＢＬ0 〜ＢＬm には、データ回路３-0〜３-mが接続さ
れ、対応するメモリセルへの書き込みデータを一時的に
記憶したりする。
【０１１４】図１９は、メモリセルＭに４つの書き込み
状態をもうけることによって４値記憶する場合の、メモ
リセルＭのしきい値電圧と４つの書き込み状態（４値デ
ータ“０”、“１”、“２”、“３”）の関係を示す図
である。
【０１１５】図１９に示すように、データ“０”の状態
は、データを消去した後の状態と同じで、例えば負のし
きい値を持つ。データ“１”の状態は、例えば０．５Ｖ
から０．８Ｖの間のしきい値を持つ。データ“２”の状
態は、例えば１．５Ｖから１．８Ｖの間のしきい値を持
つ。データ“３”の状態は、例えば２．５Ｖから２．８
Ｖの間のしきい値を持つ。メモリセルＭの制御ゲートＣ
Ｇに、読み出し電圧VCG2R を印加して、メモリセルが
“ＯＮ”か“ＯＦＦ”かでメモリセルのデータが
「“０”、“１”のいずれかか、“２”、“３”のいず
れかか」を検出できる。続けて、読み出し電圧VCG3R 、
VCG1R を印加することでメモリセルのデータが完全に検
出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例
えばそれぞれ０Ｖ、１Ｖ、２Ｖとされる。電圧VCG1V 、
VCG2V 、VCG3V はベリファイ電圧と呼ばれ、データ書き
込み時には、これらベリファイ電圧を制御ゲートに印加
してメモリセルＭの状態を検出し、十分書き込みが行わ
れたか否かをチェックする。ベリファイ電圧VCG1V 、VC
G2V 、VCG3V は、例えばそれぞれ０．５Ｖ、１．５Ｖ、
２．５Ｖとされる。
【０１１６】図２０は、図１７に示すメモリセルアレイ
１、およびデータ回路３の回路図である。
【０１１７】図２０に示すように、データ回路３には、
第１のフリップ・フロップＦＦ１と、第２のフリップ・
フロップＦＦ２とが含まれている。この実施の形態にお
ける第１のフリップ・フロップＦＦ１は、ｎチャネルＭ
ＯＳトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３と、ｐ
チャネルＭＯＳトランジスタＱｐ９、Ｑｐ１０、Ｑｐ１
１とで構成されており、所謂クロスカップル型ラッチ回
路と呼ばれる回路となっている。また、第２のフリップ
・フロップＦＦ２も同様に、ｎチャネルＭＯＳトランジ
スタＱｎ２９、Ｑｎ３０、Ｑｎ３１と、ｐチャネルＭＯ
ＳトランジスタＱｐ１６、Ｑｐ１７、Ｑｐ１８とで構成
され、所謂クロスカップル型ラッチ回路と呼ばれる回路
となっている。フリップ・フロップＦＦ１、ＦＦ２には
それぞれ、書き込み／読み出しデータがラッチされる。
また、これらフリップ・フロップＦＦ１、ＦＦ２はそれ
ぞれ、ビット線ＢＬａ、あるいはビット線ＢＬｂの電位
を増幅、即ちデータを増幅するセンスアンプとしても動
作する。 フリップ・フロップＦＦ１、ＦＦ２は、
「“０”書き込みをするか、“１”書き込みをするか、
“２”書き込みをするか、“３”書き込みをするか」を
書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、“１”の情報を保持
しているか、“２”の情報を保持しているか、“３”の
情報を保持しているか」を、読み出しデータ情報として
センスしラッチする。
【０１１８】データ入出力線ＩＯＡ、ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
ｎ２８、Ｑｎ２７を介して接続される。データ入出力線
ＩＯＣ、ＩＯＤとフリップ・フロップＦＦ２は、ｎチャ
ネルＭＯＳトランジスタＱｎ３５、Ｑｎ３６を介して接
続される。データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、Ｉ
ＯＤは、図１７中のデータ入出力バッファ４にも接続さ
れる。
【０１１９】ｎチャネルＭＯＳトランジスタＱｎ２７、
Ｑｎ２８、Ｑｎ３５、Ｑｎ３６のゲートは、ＮＡＮＤ論
理回路Ｇ２とインバータＩ４で構成されるカラムアドレ
スデコーダの出力に接続される。ｎチャネルＭＯＳトラ
ンジスタＱｎ２６、Ｑｎ３４は、それぞれフリップ・フ
ロップＦＦ１、ＦＦ２を信号ＥＣＨ１、ＥＣＨ２が
“Ｈ”となってイコライズする。ｎチャネルＭＯＳトラ
ンジスタＱｎ２４、Ｑｎ３２は、フリップ・フロップＦ
Ｆ１、ＦＦ２とＭＯＳキャパシタＱｄ１の接続を制御す
る。ｎチャネルＭＯＳトランジスタＱｎ２５、Ｑｎ３３
は、フリップ・フロップＦＦ１、ＦＦ２とＭＯＳキャパ
シタＱｄ２の接続を制御する。
【０１２０】ｐチャネルＭＯＳトランジスタＱｐ１２
Ｃ、Ｑｐ１３Ｃで構成される回路は、活性化信号ＶＲＦ
ＹＢＡＣによって、フリップ・フロップＦＦ１のデータ
に応じて、ＭＯＳキャパシタＱｄ１のゲート電圧を変更
する。ｐチャネルＭＯＳトランジスタＱｐ１４Ｃ、Ｑｐ
１５Ｃで構成される回路は、活性化信号ＶＲＦＹＢＢＣ
によって、フリップ・フロップＦＦ１のデータに応じ
て、ＭＯＳキャパシタＱｄ２のゲート電圧を変更する。
ｐチャネルＭＯＳトランジスタＱｐ１２Ｃ、Ｑｐ１９
Ｃ、Ｑｐ２０Ｃで構成される回路は、活性化信号ＶＲＦ
ＹＢＡ２Ｃによって、フリップ・フロップＦＦ１および
ＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ１のゲ
ート電圧を変更する。ｐチャネルＭＯＳトランジスタＱ
ｐ１４Ｃ、Ｑｐ２１Ｃ、Ｑｐ２２Ｃで構成される回路
は、活性化信号ＶＲＦＹＢＢ２Ｃによって、フリップ・
フロップＦＦ１およびＦＦ２のデータに応じて、ＭＯＳ
キャパシタＱｄ２のゲート電圧を変更する。
【０１２１】ｎチャネルＭＯＳトランジスタＱｎ１Ｃ、
Ｑｎ２Ｃで構成される回路は、活性化信号ＶＲＦＹＢＡ
１Ｃによって、フリップ・フロップＦＦ２のデータに応
じて、ＭＯＳキャパシタＱｄ１のゲート電圧を変更す
る。ｎチャネルＭＯＳトランジスタＱｎ３Ｃ、Ｑｎ４Ｃ
で構成される回路は、活性化信号ＶＲＦＹＢＢ１Ｃによ
って、フリップ・フロップＦＦ２のデータに応じて、Ｍ
ＯＳキャパシタＱｄ２のゲート電圧を変更する。
【０１２２】ＭＯＳキャパシタＱｄ１、Ｑｄ２は、ディ
プリーション型ｎチャネルＭＯＳトランジスタで構成さ
れ、ビット線容量より十分小さくされる。ｎチャネルＭ
ＯＳトランジスタＱｎ３７は、信号ＰＲＥＡによってＭ
ＯＳキャパシタＱｄ１を電圧ＶＡに充電する。ｎチャネ
ルＭＯＳトランジスタＱｎ３８は、信号ＰＲＥＢによっ
てＭＯＳキャパシタＱｄ２を電圧ＶＢに充電する。ｎチ
ャネルＭＯＳトランジスタＱｎ３９、Ｑｎ４０は、信号
ＢＬＣＡ、ＢＬＣＢによって、データ回路３とビット線
ＢＬａ、ＢＬｂの接続をそれぞれ制御する。ｎチャネル
ＭＯＳトランジスタＱｎ３７、Ｑｎ３８で構成される回
路はビット線電圧制御回路を兼ねる。
【０１２３】次に、図２０に示すように構成されている
データ回路３を備えるフラッシュメモリ（ＥＥＰＲＯ
Ｍ）の動作を、タイミング図にしたがって説明する。以
下では制御ゲートＣＧ２Ａが選択されている場合を示
す。
【０１２４】＜読み出し動作＞図２１は、読み出し動作
のときのタイミング図である。以下、図２１にしたがっ
て、読み出し動作を説明する。
【０１２５】図２１に示すように、まず、時刻ｔ１ＲＣ
に、電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとな
って、ビット線ＢＬａ、ＢＬｂの電位はそれぞれ、１．
８Ｖ、１．５Ｖになる。さらに、信号ＢＬＣＡ、ＢＬＣ
Ｂがそれぞれ“Ｌ”レベルとなって、ビット線ＢＬａと
ＭＯＳキャパシタＱｄ１、およびビット線ＢＬｂとＭＯ
ＳキャパシタＱｄ２は切り離され、ビット線ＢＬａ、Ｂ
Ｌｂはフローティングとなる。また、信号ＰＲＥＡ、Ｐ
ＲＥＢがそれぞれ“Ｌ”レベルとなって、ＭＯＳキャパ
シタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ
２はフローティング状態になる。
【０１２６】続いて、時刻ｔ２ＲＣに、制御ゲート・選
択ゲート駆動回路２によって選択されたブロックの、選
択された制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲート
ＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、
ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのし
きい値が０Ｖ以下なら、ビット線電圧は１．５Ｖより低
くなる。選択されたメモリセルのしきい値が０Ｖ以上な
ら、ビット線電圧は１．８Ｖのままとなる。
【０１２７】この後、時刻ｔ３ＲＣに、信号ＢＬＣＡ、
ＢＬＣＢがそれぞれ“Ｈ”レベルとなり、ビット線のデ
ータがＭＯＳキャパシタＱｄ１，Ｑｄ２に転送される。
その後、再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット
線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。さ
らに、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｌ”レベ
ル、“Ｈ”レベルとなって、フリップ・フロップＦＦ１
が非活性化され、さらに、信号ＥＣＨ１が“Ｈ”レベル
となって、フリップ・フロップＦＦ１の２つの入出力端
子（ノードＮ３Ｃ、Ｎ４Ｃ）は互いにイコライズされ
る。さらに、この後、信号ＲＶ１Ａ、ＲＶ１Ｂがそれぞ
れ“Ｈ”レベルとなる。
【０１２８】続いて、時刻ｔ４ＲＣに、再度、信号ＳＡ
Ｎ１、ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベル
となることで、ノードＮ１の電圧が、フリップ・フロッ
プＦＦ１によってセンスされ、そして、フリップ・フロ
ップＦＦ１にラッチされる。これにより、「メモリセル
のデータが“０”か、あるいは“１”または“２”また
は“３”か」が、フリップ・フロップＦＦ１によってセ
ンスされ、その情報がラッチされる。なお、選択された
制御ゲートＣＧ２Ａは、１Ｖにされている。この結果、
選択されたメモリセルのしきい値が１Ｖ以下なら、ビッ
ト線電圧は１．５Ｖより低くなる。選択されたメモリセ
ルのしきい値が１Ｖ以上なら、ビット線電圧は１．８Ｖ
のままとなる。
【０１２９】続いて、時刻ｔ５ＲＣに、信号ＰＲＥＡ、
ＰＲＥＢがそれぞれ“Ｈ”レベルとなって、ＭＯＳキャ
パシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、
Ｎ２はそれぞれ１．８Ｖ、１．５Ｖになる。この後、信
号ＰＲＥＡ、ＰＲＥＢがそれぞれ“Ｌ”レベルとなっ
て、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であ
るノードＮ１、Ｎ２はフローティング状態になる。
【０１３０】この後、時刻ｔ６ＲＣに、信号ＢＬＣＡ、
ＢＬＣＢがそれぞれ“Ｈ”レベルとされる。再度、信号
ＢＬＣＡ、ＢＬＣＢがそれぞれ“Ｌ”レベルとなって、
ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線Ｂ
ＬｂとＭＯＳキャパシタＱｄ２は切り離される。この
後、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”レベル、
“Ｈ”レベルとなって、フリップ・フロップＦＦ２が非
活性化され、さらに信号ＥＣＨ２が“Ｈ”となって、フ
リップ・フロップＦＦ２の２つの入出力端子（ノードＮ
５Ｃ、Ｎ６Ｃ）は互いにイコライズされる。この後、信
号ＲＶ２Ａ、ＲＶ２Ｂがそれぞれ“Ｈ”レベルとなる。
【０１３１】続いて、時刻ｔ７ＲＣに、再度、信号ＳＡ
Ｎ２、ＳＡＰ２がそれぞれ“Ｈ”レベル、“Ｌ”レベル
となることで、ノードＮ１の電圧が、フリップ・フロッ
プＦＦ２によってセンスされ、そして、フリップ・フロ
ップＦＦ２にラッチされる。これにより、「メモリセル
のデータが“０”または“１”か、あるいは“２”また
は“３”か」がフリップ・フロップＦＦ２によってセン
スされ、その情報はラッチされる。この時のフリップフ
ロップＦＦ１、ＦＦ２のノードＮ３Ｃ、Ｎ５Ｃの電位の
関係は、図２２に示すような関係となる。
【０１３２】最後に、メモリセルに書き込まれたデータ
が「“２”または“３”か」がセンスされる。選択され
た制御ゲートＣＧ２Ａが２Ｖにされている。選択された
メモリセルのしきい値が２Ｖ以下なら、ビット線電圧は
１．５Ｖより低くなる。選択されたメモリセルのしきい
値が２Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。
【０１３３】この後、時刻ｔ８ＲＣに、信号ＰＲＥＡ、
ＰＲＥＢがそれぞれ“Ｈ”レベルとなって、ＭＯＳキャ
パシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、
Ｎ２はそれぞれ１．８Ｖ、１．５Ｖになる。さらに、信
号ＰＲＥＡ、ＰＲＥＢがそれぞれ“Ｌ”レベルとなっ
て、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であ
るノードＮ１、Ｎ２はフローティング状態になる。
【０１３４】この後、時刻ｔ１０ＲＣに、信号ＢＬＣ
Ａ、ＢＬＣＢがそれぞれ“Ｈ”レベルとされる。その
後、再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”レベルとな
って、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビッ
ト線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。
【０１３５】ＭＯＳキャパシタのデータをセンスするに
先立ち、時刻ｔ１１ＲＣに、信号ＶＲＦＹＢＡ２Ｃが０
Ｖになる。図２２からわかるように、ノードＮ５Ｃが
“Lowlevel ”およびノードＮ３Ｃが“High level”
（つまりノードＮ４Ｃが“Low level ”）になるのは
“１”データの場合のみである。したがって、“１”デ
ータの場合のみ、ｐチャネルＭＯＳトランジスタＱｐ１
２Ｃ，Ｑｐ１９Ｃ，Ｑｐ２０Ｃがオンし、ノードＮ１が
ＶＣＣになる。その後、信号ＳＡＮ１、ＳＡＰ１がそれ
ぞれ“Ｌ”レベル、“Ｈ”レベルとなって、フリップ・
フロップＦＦ１が非活性化され、信号ＥＣＨ１が“Ｈ”
となってイコライズされる。この後、信号ＲＶ１Ａ、Ｒ
Ｖ１Ｂがそれぞれ“Ｈ”レベルとなる。
【０１３６】時刻ｔ１２ＲＣに、再度、信号ＳＡＮ１、
ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベルとなる
ことで、ノードＮ１の電圧が、フリップ・フロップＦＦ
１にセンスされ、そして、ラッチされる。これにより、
「メモリセルのデータが“２”か“３”か」が、フリッ
プ・フロップＦＦ１によってセンスされ、その情報がラ
ッチされる。
【０１３７】以上の読み出し動作の結果、４値のデータ
が図２３に示すように、フリップフロップＦＦ１、ＦＦ
２にラッチされる。図中の各データのしきい値分布は、
次のとうりである。
【０１３８】 データ“０”・・・しきい値：０Ｖ以下 データ“１”・・・しきい値：0.5V以上0.8V以下 データ“２”・・・しきい値：1.5V以上1.8V以下 データ“３”・・・しきい値：2.5V以上2.8V以下 読み出し中、信号ＶＲＦＹＢＡＣ、ＶＲＦＹＢＢＣはと
もに“Ｈ”レベル、信号ＶＲＦＹＢＡ１Ｃ，ＶＲＦＹＢ
Ｂ１Ｃはともに“Ｌ”レベルである。また、電圧Ｖｓは
０Ｖとする。
【０１３９】カラムアドレスデコーダに入力されるカラ
ム活性化信号ＣＥＮＢが“Ｈ”レベルとなると、アドレ
ス信号によって選択されたデータ回路３に保持されてい
るデータが、データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、
ＩＯＤに出力され、データ入出力バッファ４を介してＥ
ＥＰＲＯＭ外部へ出力される。
【０１４０】メモリセルに記憶されているデータ、しき
い値、データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ
に読み出し後に出力されるレベルの関係は、図２３に示
すような関係となる。
【０１４１】チップ外部への出力データは、データ入出
力バッファ４でデータ入力線ＩＯＡ、ＩＯＢ、ＩＯＣ、
ＩＯＤに出力された信号をもとに変換したものであって
もよい。
【０１４２】＜書き込み動作＞まず、書き込みデータが
フリップフロップＦＦ１，ＦＦ２にロードされる。その
後、“１”データ、“２”データおよび“３”データが
ほぼ同時に書き込まれる。そして“１”データ、“２”
データ、“３”データが十分に書き込まれたかを調べる
ベリファイリードが行われ、書き込み不十分のメモリセ
ルがある場合には、再書き込みが行われる。すべてのメ
モリセルが十分に書き込まれることを、書き込み終了検
知回路が検知することにより書き込みが終了する。
【０１４３】以下では、まず、プログラムについて説明
し、次にベリファイリードについて説明する。
【０１４４】(1) プログラム 書き込み動作前に、入力された２ビット分のデータは、
データ入出力バッファ４で変換されて、データ回路３に
入力される。４値データとデータ入出力線ＩＯＡ、ＩＯ
Ｂ、ＩＯＣ、ＩＯＤの関係は図２４に示すような関係と
なる。
【０１４５】変換された４値データは、カラム活性化信
号ＣＥＮＢが“Ｈ”レベルで、アドレス信号で指定され
たカラム番地のデータ回路３に転送される。
【０１４６】図２５は、書き込み動作のときのタイミン
グ図である。以下、図２５にしたがって、書き込み動作
を説明する。
【０１４７】図２５に示すように、まず、時刻ｔ１Ｓ
に、電圧ＶＡがビット線書き込み制御電圧１Ｖとなっ
て、ビット線ＢＬａが１Ｖとされる。ｎチャネルＭＯＳ
トランジスタＱｎ３９のしきい値分の電圧降下分が問題
になるときは、信号ＢＬＣＡを昇圧すればよい。続い
て、信号ＰＲＥＡが“Ｌ”レベルとなって、ビット線Ｂ
Ｌａがフローティングにされる。
【０１４８】次に、時刻ｔ２Ｓに、信号ＲＶ２Ａが１．
５Ｖとされる。これによって、データ“１”または
“３”が保持されているデータ回路からは、ビット線制
御電圧０Ｖが、ビット線ＢＬａに印加される。ｎチャネ
ルＭＯＳトランジスタＱｎ３２のしきい値を１Ｖとする
と、“０”または“２”書き込み時にはｎチャネルＭＯ
ＳトランジスタＱｎ３２は“ＯＦＦ”、“１”または
“３”書き込み時には“ＯＮ”となる。
【０１４９】その後、時刻ｔ３Ｓに、信号ＶＲＦＹＢＡ
Ｃが０Ｖになり、データ“０”またはデータ“１”が保
持されているデータ回路からは、ビット線書き込み制御
電圧ＶＣＣが、ビット線ＢＬａに出力される。
【０１５０】そして、時刻ｔ４Ｓに、信号ＶＲＦＹＢＡ
２Ｃが０Ｖになり、データ“１”が保持されているデー
タ回路からは、端子Ｖ１を介して、ビット線“１”書き
込み電位２Ｖがビット線ＢＬａに出力される。
【０１５１】その結果、“０”書き込みするビット線は
ＶＣＣ、“１”書き込みするビット線は２Ｖ，“２”書
き込みするビット線は１Ｖ，“３”書き込みするビット
線は０Ｖになる。また、時刻ｔ１Ｓ〜ｔ４Ｓでは、制御
ゲート・選択ゲート駆動回路２によって、選択されたブ
ロックの選択ゲートＳＧ１Ａ、制御ゲートＣＧ１Ａ〜Ｃ
Ｇ４ＡがＶＣＣとなっている。また、選択ゲートＳＧ２
Ａは０Ｖである。
【０１５２】次に、時刻ｔ５ｓに、選択された制御ゲー
トＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非選択制
御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａが電圧ＶＭ（例
えば１０Ｖ）となる。データ“３”が保持されているデ
ータ回路に対応するメモリセルでは、０Ｖのチャネル電
位と制御ゲートのＶＰＰの電位差によって、浮遊ゲート
に電子が注入され、メモリセルのしきい値が上昇する。
データ“２”が保持されているデータ回路に対応するメ
モリセルでは、１Ｖのチャネル電位と制御ゲートのＶＰ
Ｐの電位差によって、浮遊ゲートに電子が注入され、メ
モリセルのしきい値が上昇する。データ“１”が保持さ
れているデータ回路に対応するメモリセルでは、２Ｖの
チャネル電位と制御ゲートのＶＰＰの電位差によって、
浮遊ゲートに電子が注入され、メモリセルのしきい値が
上昇する。“２”書き込みの場合のチャネル電位を１
Ｖ、“１”書き込みの場合のチャネル電位を２Ｖにして
いるのは、電子の注入量を“３”データ書き込みの場
合、“２”書き込みの場合、“１”書き込みの場合の順
番で少なくするためである。データ“０”が保持されて
いるデータ回路に対応するメモリセルでは、チャネル電
位と制御ゲートのＶＰＰの電位差が小さいため、実効的
には浮遊ゲートに電子は注入されない。よって、メモリ
セルのしきい値は変動しない。書き込み動作中、信号Ｓ
ＡＮ１、ＳＡＮ２、ＰＲＥＢ、ＢＬＣＢは“Ｈ”レベ
ル、信号ＳＡＰ１、ＳＡＰ２、ＶＲＦＹＢＡ１Ｃ、ＲＶ
１Ａ、ＲＶ１Ｂ、ＲＶ２Ｂ、ＥＣＨ１、ＥＣＨ２は
“Ｌ”レベル、電圧ＶＢは０Ｖである。
【０１５３】(2) ベリファイリード 書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望のしきい値に達
していれば、データ回路のデータを“０”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して、再度、書き込み動作を行う。書き
込み動作と書き込みベリファイは、全ての“１”書き込
みするメモリセル、“２”書き込みするメモリセルおよ
び“３”書き込みするメモリセルが所望のしきい値に達
するまで繰り返される。
【０１５４】図２６および図２７はそれぞれ、書き込み
ベリファイ動作のときのタイミング図である。なお、図
２６および図２７はそれぞれ、時間的に連続した図面で
ある。図２６の紙面右側に、信号波形の端部に付されて
いる数字１〜３２は、図２７の紙面左側に、信号波形の
端部に付されている数字１〜３２につながっていること
を示している。以下、図２６および図２７にしたがっ
て、書き込みベリファイ動作を説明する。
【０１５５】まず、“１”書き込みするメモリセルが、
所定のしきい値に達しているかを検出する。
【０１５６】図２６に示すように、まず、時刻ｔ１ＹＣ
に、電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとな
って、ビット線ＢＬａ、ＢＬｂはそれぞれ、１．８Ｖ、
１．５Ｖになる。さらに、信号ＢＬＣＡ、ＢＬＣＢがそ
れぞれ“Ｌ”レベルとなって、ビット線ＢＬａとＭＯＳ
キャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタ
Ｑｄ２は切り離され、ビット線ＢＬａ、ＢＬｂはフロー
ティングとなる。また、信号ＰＲＥＡ、ＰＲＥＢがそれ
ぞれ“Ｌ”レベルとなって、ＭＯＳキャパシタＱｄ１、
Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフローテ
ィング状態になる。
【０１５７】続いて、時刻ｔ２ＹＣに、制御ゲート・選
択ゲート駆動回路２によって選択されたブロックの選択
された制御ゲートＣＧ２Ａは０．５Ｖ、非選択制御ゲー
トＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１
Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセル
のしきい値が０．５Ｖ以下なら、ビット線電圧は１．５
Ｖより低くなる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。
【０１５８】この後、時刻ｔ３ＹＣに、信号ＢＬＣＡ、
ＢＬＣＢがそれぞれ“Ｈ”レベルとされ、ビット線の電
位がノードＮ１、Ｎ２に転送される。その後、信号ＢＬ
ＣＡ、ＢＬＣＢがそれぞれ“Ｌ”レベルとなって、ビッ
ト線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂ
とＭＯＳキャパシタＱｄ２は切り離される。
【０１５９】この後、時刻ｔ４ＹＣに、信号ＲＶ１Ａが
１．５Ｖになり、“２”書き込みの場合および“３”書
き込みの場合には、ノードＮ１が０Ｖに放電される。
【０１６０】続いて、時刻ｔ５ＹＣに、信号ＶＲＦＹＢ
Ａ１Ｃが“Ｈ”レベルとなると、“０”または“２”書
き込みデータが保持されているデータ回路では、ｎチャ
ネルＭＯＳトランジスタＱｎ２が“ＯＮ”であり、ノー
ドＮ１はＶＣＣとなる。その結果、ノードＮ１は“０”
書き込みまたは“２”書き込みの場合にはＶＣＣ，
“３”書き込みの場合には０Ｖになる。この後、信号Ｓ
ＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”レベル、“Ｈ”レベ
ルとなって、フリップ・フロップＦＦ２が非活性化さ
れ、信号ＥＣＨ２が“Ｈ”となって、フリップ・フロッ
プＦＦ２の２つの入出力端子（ノードＮ５Ｃ、Ｎ６Ｃ）
は互いにイコライズされる。この後、信号ＲＶ２Ａ、Ｒ
Ｖ２Ｂがそれぞれ“Ｈ”レベルとなる。
【０１６１】この後、時刻ｔ６ＹＣに、再度、信号ＳＡ
Ｎ２、ＳＡＰ２がそれぞれ“Ｈ”レベル、“Ｌ”レベル
となることで、ノードＮ１の電圧がセンスされ、ラッチ
される。これにより、“１”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分に“１”書き込み状態となったか否かを検出する。メ
モリセルのデータが“１”であれば、フリップ・フロッ
プＦＦ２でノードＮ１の電圧をセンスし、ラッチするこ
とで書き込みデータは“０”に変更される。反対に、メ
モリセルのデータが“１”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスし、ラッチする
ことで書き込みデータは“１”に保持される。“０”ま
たは“２”または“３”書き込みデータを保持している
データ回路の書き込みデータは変更されない。なお、選
択された制御ゲートは１．５Ｖにされている。選択され
たメモリセルのしきい値が１．５Ｖ以下なら、ビット線
電圧は１．５Ｖより低くなる。選択されたメモリセルの
しきい値が１．５Ｖ以上なら、ビット線電圧は１．８Ｖ
のままとなる。
【０１６２】続いて、時刻ｔ７ＹＣに、信号ＰＲＥＡ，
ＰＲＥＢがそれぞれＶＣＣになり、ノードＮ１、Ｎ２が
それぞれ１．８Ｖ、１．５Ｖになった後、フローティン
グになる。
【０１６３】この後、図２７に示すように、時刻ｔ８Ｙ
Ｃに、信号ＢＬＣＡ、ＢＬＣＢがそれぞれ“Ｈ”レベル
とされ、ビット線の電位がＮ１、Ｎ２に転送される。そ
の後、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビッ
ト線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂ
とＭＯＳキャパシタＱｄ２は切り離される。
【０１６４】この後、時刻ｔ９ＹＣに、信号ＲＶ２Ａ
が、例えばＶＣＣ以下の１．５Ｖとされる。ｎチャネル
ＭＯＳトランジスタＱｎ３２のしきい値が１Ｖの場合、
“３”書き込みデータが保持されているデータ回路で
は、ｎチャネルＭＯＳトランジスタＱｎ３２は“ＯＮ”
で、ノードＮ１は０Ｖとなる。“２”書き込みデータが
保持されているデータ回路で、メモリセルが十分に
“２”書き込みされている場合には、ｎチャネルＭＯＳ
トランジスタＱｎ３２は“ＯＦＦ”で、ノードＮ１は
１．５Ｖ以上に保たれる。“２”書き込み不十分の場合
には、ノードＮ１は１．５Ｖ以下である。
【０１６５】この後、時刻ｔ１０ＹＣに、信号ＶＲＦＹ
ＢＡＣが“Ｌ”レベルとなると、“０”または“１”書
き込みデータが保持されているデータ回路では、ｐチャ
ネルＭＯＳトランジスタＱｐ１３Ｃが“ＯＮ”し、ノー
ドＮ１はＶＣＣとなる。さらに、信号ＳＡＮ１、ＳＡＰ
１がそれぞれ“Ｌ”レベル、“Ｈ”レベルとなって、フ
リップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１
が“Ｈ”レベルとなって、フリップ・フロップＦＦ１の
２つの入出力端子（ノードＮ３Ｃ、Ｎ４Ｃ）が互いにイ
コライズされる。この後、信号ＲＶ１Ａ、ＲＶ１Ｂがそ
れぞれ“Ｈ”レベルとなる。
【０１６６】この後、時刻ｔ１１ＹＣに、再度、信号Ｓ
ＡＮ１、ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベ
ルとなることで、ノードＮ１の電圧がセンスされ、ラッ
チされる。これにより、“２”書き込みデータを保持し
ているデータ回路のみ、対応するメモリセルのデータが
十分に“２”書き込み状態となったか否かを検出する。
メモリセルのデータが“２”であれば、フリップ・フロ
ップＦＦ１でノードＮ１の電圧をセンスし、ラッチする
ことで書き込みデータは“０”に変更される。反対に、
メモリセルのデータが“２”でなければ、フリップ・フ
ロップＦＦ１でノードＮ１の電圧をセンスし、ラッチす
ることで書き込みデータは“２”に保持される。“０”
または“１”または“３”書き込みデータを保持してい
るデータ回路の書き込みデータは変更されない。なお、
選択された制御ゲートは２．５Ｖにされている。選択さ
れたメモリセルのしきい値が２．５Ｖ以下なら、ビット
線電圧は１．５Ｖより低くなる。選択されたメモリセル
のしきい値が２．５Ｖ以上なら、ビット線電圧は１．８
Ｖのままとなる。
【０１６７】この後、時刻ｔ１２ＹＣに、信号ＢＬＣ
Ａ、ＢＬＣＢがそれぞれ“Ｈ”レベルとされ、ビット線
の電位がＮ１、Ｎ２に転送される。その後、再度、信号
ＢＬＣＡ、ＢＬＣＢがそれぞれ“Ｌ”レベルとなって、
ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線Ｂ
ＬｂとＭＯＳキャパシタＱｄ２は切り離される。
【０１６８】この後、時刻ｔ１３ＹＣに、信号ＶＲＦＹ
ＢＡＣが“Ｌ”レベルとなると、“０”または“１”書
き込みデータが保持されているデータ回路、および
“２”書き込みが十分に行われたデータ回路では、ｐチ
ャネルＭＯＳトランジスタＱｐ１３Ｃが“ＯＮ”し、ノ
ードＮ１はＶＣＣとなる。さらに、信号ＳＡＮ１、ＳＡ
Ｐ１がそれぞれ“Ｌ”レベル、“Ｈ”レベルとなって、
フリップ・フロップＦＦ１が非活性化され、信号ＥＣＨ
１が“Ｈ”レベルとなって、フリップ・フロップＦＦ１
の２つの入出力端子（ノードＮ３Ｃ、Ｎ４Ｃ）が互いに
イコライズされる。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが
それぞれ“Ｈ”レベルとなる。
【０１６９】この後、時刻ｔ１４ＹＣに、信号ＳＡＮ
１、ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベルと
なることで、ノードＮ１の電圧がセンスされ、ラッチさ
れる。この後、図２７に示されるように、上述したよう
な書き込みデータの変換が、さらに行われる。
【０１７０】次いで、時刻ｔ１５ＹＣに、信号ＢＬＣ
Ａ、ＢＬＣＢがそれぞれ“Ｈ”レベルとされ、ビット線
の電位がＮ１、Ｎ２に転送される。その後、再度、信号
ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａ
とＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキ
ャパシタＱｄ２は切り離される。
【０１７１】この後、時刻ｔ１６ＹＣに、信号ＶＲＦＹ
ＢＡ１Ｃが“Ｈ”レベルとなると、“０”または“２”
書き込みデータが保持されているデータ回路、および
“１”書き込み十分のデータ回路では、ｎチャネルＭＯ
ＳトランジスタＱｎ２Ｃが“ＯＮ”し、ノードＮ１はＶ
ＣＣとなる。さらに、信号ＳＡＮ２、ＳＡＰ２がそれぞ
れ“Ｌ”レベル、“Ｈ”レベルとなって、フリップ・フ
ロップＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”レ
ベルとなって、フリップ・フロップＦＦ２の２つの入出
力端子（ノードＮ５Ｃ、Ｎ６Ｃ）が互いにイコライズさ
れる。この後、信号ＲＶ２Ａ、ＲＶ２Ｂがそれぞれ
“Ｈ”レベルとなる。
【０１７２】この後、時刻ｔ１７ＹＣに、信号ＳＡＮ
２、ＳＡＰ２がそれぞれ“Ｈ”レベル、“Ｌ”レベルと
なることで、ノードＮ１の電圧がセンスされ、ラッチさ
れる。この実施の形態では、時刻ｔ１６ＹＣに、信号Ｖ
ＲＦＹＢＡ１ＣをＶＣＣにすることにより、“０”書き
込み、および“２”書き込みする場合のＭＯＳキャパシ
タＱｄ１のノードＮ１を、ノードＮ２の電位（１．５
Ｖ）よりも高くなるように充電している。時刻ｔ１６Ｙ
Ｃに、信号ＲＶ２Ｂを、例えば１．５Ｖにしても良い。
この場合、“０”書き込み、または“２”書き込みの場
合には、ノードＮ６Ｃが０ＶなのでｎチャネルＭＯＳト
ランジスタＱｎ３３がオンし、ノードＮ２は０Ｖにな
る。一方、“１”または“３”書き込みの場合には、ノ
ードＮ６ＣがＶＣＣ、ノードＮ２が１．５Ｖなので、ｎ
チャネルＭＯＳトランジスタＱｎ３３はオフし、ノード
Ｎ２は１．５Ｖに保たれる。時刻ｔ１６ＹＣに、信号Ｖ
ＲＦＹＢＡ１ＣをＶＣＣにして行う、“０”書き込み、
および“２”書き込みする場合の、ノードＮ１への充電
は、ノードＮ２の電位（０Ｖ）よりも大きければよいの
で、ノードＮ１の充電は、例えば０．５Ｖ程度の低い電
圧でよい。
【０１７３】以上のようにして、“３”書き込みデータ
を保持しているデータ回路のみ、対応するメモリセルの
データが十分に“３”書き込み状態となったか否かを検
出する。メモリセルのデータが“３”であれば、フリッ
プ・フロップＦＦ１、ＦＦ２でノードＮ１の電圧をセン
スし、ラッチすることで、書き込みデータは“０”に変
更される。メモリセルのデータが“３”でなければ、フ
リップ・フロップＦＦ１、ＦＦ２でノードＮ１の電圧を
センスし、ラッチすることで、書き込みデータは“３”
に保持される。“０”または“１”または“２”書き込
みデータを保持しているデータ回路の書き込みデータは
変更されない。
【０１７４】書き込みベリファイ中、信号ＶＲＦＹＢＢ
Ｃは“Ｈ”、信号ＶＲＦＹＢＢ１Ｃは“Ｌ”、電圧Ｖｓ
は０Ｖとする。
【０１７５】選択されたメモリセルの全てが、所望のし
きい値に達していれば、データ回路のデータは“０”デ
ータになる。つまり、書き込みが終了すると、ノードＮ
４Ｃ、Ｎ６Ｃが“Ｌ”レベルになる。これを検出するこ
とにより、選択されたメモリセルの全てが、所望のしき
い値に達したか否かがわかる。書き込み終了の検出は、
例えば、図２０に示されている、ノードＮ４Ｃにゲート
を接続した書き込み終了一括検知トランジスタＱｎ５
Ｃ、およびノードＮ６Ｃにゲートを接続した書き込み終
了一括検知トランジスタＱｎ６Ｃを用いればよい。
【０１７６】ベリファイリード後、まず、端子ＶＲＴＣ
を、例えばＶＣＣにプリチャージする。書き込みが不十
分なメモリセルが１つでもあると、そのデータ回路のノ
ードＮ４ＣまたはＮ６Ｃの少なくとも一方は“Ｈ”レベ
ルなので、ｎチャネルＭＯＳトランジスタＱｎ５Ｃおよ
びＱｎ６Ｃの少なくとも１つはオンし、端子ＶＲＴＣの
電位は、プリチャージ電位から低下する。全てのメモリ
セルが十分に書き込まれると、データ回路３-0、３-1、
…、３-m-1、３-mのノードＮ４Ｃ、Ｎ６Ｃが“Ｌ”レベ
ルになる。その結果、全てのデータ回路内のｎチャネル
ＭＯＳトランジスタＱｎ５ＣおよびＱｎ６Ｃがオフにな
るので、端子ＶＲＴＣの電位は、プリチャージ電位を保
つ。
【０１７７】［２］２値メモリセルとして動作する場合 メモリセルが２値セルとして動作する場合の書き込み、
読み出し手順を、以下に説明する。読み出し、書き込み
データを制御する回路は、４値セルとして動作する場合
と同様に、図２０に示される回路である。
【０１７８】＜書き込み動作＞ (1) プログラム 書き込み動作前に、入力されたデータは、データ入出力
バッファ４を経て、データ回路３に入力される。データ
は、カラム活性化信号ＣＥＮＢが“Ｈ”レベルで、ＩＯ
Ａ、ＩＯＢを介してフリップ・フロップＦＦ１に入力さ
れる。
【０１７９】図２８は、メモリセルＭに２つの書き込み
状態をもうけることによって２値記憶する場合の、メモ
リセルＭのしきい値電圧と２つの書き込み状態（２値デ
ータ“０”、“１”）の関係を示す図である。また、図
２９は、書き込みデータと、フリップ・フロップＦＦ１
のノードＮ３Ｃ、Ｎ４Ｃとの関係を示す図である。ま
た、図３０は、書き込み動作のときのタイミング図であ
る。以下、図３０にしたがって、書き込み動作を説明す
る。
【０１８０】図３０に示すように、まず、時刻ｔ１Ｓ
に、信号ＶＲＦＹＢＡＣが０Ｖになり、データ“０”が
保持されているデータ回路からは、ビット線書き込み制
御電圧ＶＣＣがビット線ＢＬａに出力される。
【０１８１】その後、時刻ｔ２Ｓに、信号ＲＶ１ＡがＶ
ＣＣになることにより、データ“１”が保持されている
データ回路からは、電圧０Ｖがビット線に出力される。
【０１８２】その結果、“０”書き込みするビット線は
ＶＣＣ、“１”書き込みするビット線は０Ｖになる。ま
た、時刻ｔ１Ｓに、制御ゲート・選択ゲート駆動回路２
によって、選択されたブロックの選択ゲートＳＧ１Ａ、
制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶＣＣとされる。選択
ゲートＳＧ２Ａは０Ｖである。
【０１８３】次に、時刻ｔ３Ｓに、選択された制御ゲー
トＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非選択制
御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａが電圧ＶＭ（例
えば１０Ｖ）となる。データ“１”が保持されているデ
ータ回路に対応するメモリセルでは、０Ｖのチャネル電
位と制御ゲートのＶＰＰの電位差によって、浮遊ゲート
に電子が注入され、メモリセルのしきい値が上昇する。
データ“０”が保持されているデータ回路に対応するメ
モリセルでは、選択ゲートＳＧ１Ａがオフになるので、
メモリセルのチャネルはフローティングになる。その結
果、メモリセルのチャネルは制御ゲートとの間の容量結
合により、８Ｖ程度になる。データ“０”を書き込むメ
モリセルではチャネルが８Ｖ、制御ゲートが２０Ｖなの
で、メモリセルへの電子の注入は行われず、消去状態
（“０”）を保つ。書き込み動作中、信号ＳＡＮ１、Ｓ
ＡＮ２、ＰＲＥＢ、ＢＬＣＢ、ＶＲＦＹＢＡ２Ｃは
“Ｈ”レベル、信号ＳＡＰ１、ＳＡＰ２、ＶＲＦＹＢＡ
１Ｃ、ＲＶ１Ｂ、ＲＶ２Ｂ、ＥＣＨ１、ＥＣＨ２は
“Ｌ”レベル、電圧ＶＢは０Ｖである。
【０１８４】(2) ベリファイリード 書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望のしきい値に達
していれば、データ回路のデータを“０”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して、再度、書き込み動作を行う。書き
込み動作と書き込みベリファイは、全ての“１”書き込
みするメモリセルが所望のしきい値に達するまで繰り返
される。図３１は、書き込みベリファイ動作のときのタ
イミング図である。
【０１８５】以下、図２０に示す回路図と、図３１に示
すタイミング図とを用いて、書き込みベリファイ動作を
説明する。
【０１８６】図３１に示すように、まず、時刻ｔ１ＹＣ
に、電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとな
って、ビット線ＢＬａ、ＢＬｂはそれぞれ、１．８Ｖ、
１．５Ｖになる。さらに、信号ＢＬＣＡ、ＢＬＣＢがそ
れぞれ“Ｌ”レベルとなって、ビット線ＢＬａとＭＯＳ
キャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタ
Ｑｄ２は切り離され、ビット線ＢＬａ、ＢＬｂはフロー
ティングとなる。また、信号ＰＲＥＡ、ＰＲＥＢがそれ
ぞれ“Ｌ”レベルとなって、ＭＯＳキャパシタＱｄ１、
Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフローテ
ィング状態になる。
【０１８７】続いて、時刻ｔ２ＹＣに、制御ゲート・選
択ゲート駆動回路２によって選択されたブロックの選択
された制御ゲートＣＧ２Ａは０．５Ｖ、非選択制御ゲー
トＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１
Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセル
のしきい値が０．５Ｖ以下なら、ビット線電圧は１．５
Ｖより低くなる。選択されたメモリセルのしきい値が
０．５Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。
【０１８８】この後、時刻ｔ３ＹＣに、信号ＢＬＣＡ、
ＢＬＣＢがそれぞれ“Ｈ”レベルとされ、ビット線の電
位がノードＮ１、Ｎ２に転送される。その後、信号ＢＬ
ＣＡ、ＢＬＣＢがそれぞれ“Ｌ”レベルとなって、ビッ
ト線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂ
とＭＯＳキャパシタＱｄ２は切り離される。
【０１８９】この後、時刻ｔ４ＹＣに、信号ＶＲＦＹＢ
ＡＣが“Ｌ”となると、“０”書き込みデータが保持さ
れているデータ回路では、ｐチャネルＭＯＳトランジス
タＱｐ１２Ｃが“ＯＮ”であり、ノードＮ１はＶＣＣと
なる。その結果、ノードＮ１は“０”書き込みの場合に
はＶＣＣになる。“１”書き込みの場合には、ｐチャネ
ルＭＯＳトランジスタＱｐ１２Ｃが“ＯＦＦ”する。つ
まり、“１”書き込みが十分に行われた場合には、Ｎ１
はＶＣＣになり、“１”書き込みが不十分の場合には、
Ｎ１は０Ｖになる。その後、信号ＳＡＮ１、ＳＡＰ１が
それぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦ
Ｆ１が非活性化され、信号ＥＣＨ１が“Ｈ”となって、
フリップ・フロップＦＦ１の２つの入出力端子（ノード
Ｎ３Ｃ、Ｎ４Ｃ）は互いにイコライズされる。この後、
信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。
【０１９０】この後、時刻ｔ５ＹＣに、再度、信号ＳＡ
Ｎ１、ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベル
となることで、ノードＮ１の電圧がセンスされ、ラッチ
される。これにより、“１”書き込みデータを保持して
いるデータ回路のみ、対応するメモリセルのデータが十
分に“１”書き込み状態となったか否かを検出する。メ
モリセルのデータが“１”であれば、フリップ・フロッ
プＦＦ１でノードＮ１の電圧をセンスし、ラッチするこ
とで書き込みデータは“０”に変更される。反対に、メ
モリセルのデータが“１”でなければ、フリップ・フロ
ップＦＦ１でノードＮ１の電圧をセンスし、ラッチする
ことで書き込みデータは“１”に保持される。“０”書
き込みデータを保持しているデータ回路の書き込みデー
タは変更されない。
【０１９１】選択されたメモリセルの全てが、所望のし
きい値に達していれば、データ回路のノードＮ４Ｃが
“Ｌ”になる。これを検出することにより、全ての選択
されたメモリセルが所望のしきい値に達したか否かがわ
かる。書き込み終了の検出は、例えば、図２０に示され
ている、ノードＮ４Ｃにゲートを接続した書き込み終了
一括検知トランジスタＱｎ５Ｃを用いればよい。
【０１９２】ベリファイリード後、まず、端子ＶＲＴＣ
を、例えばＶＣＣにプリチャージする。書き込みが不十
分なメモリセルが１つでもあると、そのデータ回路のノ
ードＮ４Ｃは“Ｈ”なので、ｎチャネルＭＯＳトランジ
スタＱｎ５Ｃはオンし、端子ＶＲＴＣの電位は、プリチ
ャージ電位から低下する。全てのメモリセルが十分に書
き込まれると、データ回路３-0、３-1、…、３-m-1、３
-mのノードＮ４Ｃが、全て“Ｌ”レベルになる。その結
果、全てのデータ回路内のｎチャネルＭＯＳトランジス
タＱｎ５Ｃがオフになるので、端子ＶＲＴＣの電位は、
プリチャージ電位を保ち、書き込み終了が検知される。
【０１９３】＜読み出し動作＞読み出し動作では、
「“０”または“１”か」が読み出される。
【０１９４】図３２は、読み出し動作のときのタイミン
グ図である。以下、図３２にしたがって、読み出し動作
を説明する。
【０１９５】図３２に示すように、まず、時刻ｔ１ＲＤ
に、電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとな
って、ビット線ＢＬａ、ＢＬｂの電位はそれぞれ、１．
８Ｖ、１．５Ｖになる。さらに、信号ＢＬＣＡ、ＢＬＣ
Ｂがそれぞれ“Ｌ”レベルとなって、ビット線ＢＬａと
ＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャ
パシタＱｄ２は切り離され、ビット線ＢＬａ、ＢＬｂは
フローティングとなる。また、信号ＰＲＥＡ、ＰＲＥＢ
がそれぞれ“Ｌ”レベルとなって、ＭＯＳキャパシタＱ
ｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフ
ローティング状態になる。
【０１９６】続いて、制御ゲート・選択ゲート駆動回路
２によって選択されたブロックの選択された制御ゲート
ＣＧ２Ａは０Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３
Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣ
にされる。選択されたメモリセルのしきい値が０Ｖ以下
なら、ビット線電圧は１．５Ｖより低くなる。選択され
たメモリセルのしきい値が０Ｖ以上なら、ビット線電圧
は１．８Ｖのままとなる。
【０１９７】この後、時刻ｔ２ＲＤに、信号ＢＬＣＡ、
ＢＬＣＢがそれぞれ“Ｈ”レベルとなり、ビット線のデ
ータがＭＯＳキャパシタＱｄ１，Ｑｄ２に転送される。
その後、再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット
線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。さ
らに、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｌ”レベ
ル、“Ｈ”レベルとなって、フリップ・フロップＦＦ１
が非活性化され、信号ＥＣＨ１が“Ｈ”となって、フリ
ップ・フロップＦＦ１の２つの入出力端子（ノードＮ３
Ｃ、Ｎ４Ｃ）は互いにイコライズされる。さらに、この
後、信号ＲＶ１Ａ、ＲＶ１Ｂがそれぞれ“Ｈ”レベルと
なる。
【０１９８】続いて、時刻ｔ３ＲＤに、再度、信号ＳＡ
Ｎ１、ＳＡＰ１がそれぞれ“Ｈ”レベル、“Ｌ”レベル
となることで、ノードＮ１の電圧が、フリップ・フロッ
プＦＦ１によってセンスされ、そして、フリップ・フロ
ップＦＦ１にラッチされる。これにより、「メモリセル
のデータが“０”か、あるいは“１”か」が、フリップ
・フロップＦＦ１によってセンスされ、その情報がラッ
チされる。
【０１９９】次に、この発明の第５の実施の形態に係る
記憶システムについて説明する。
【０２００】上記第１〜第４の実施の形態により説明し
た記憶システムでは、メモリセルの性能（何値メモリセ
ルとして使用するか）を、メモリセルの書き換え回数を
モニタする、あるいはメモリセルの使用時間をモニタす
ることにより、判定していた。しかし、モニタの仕方
は、上記の方法に限られるものではない。
【０２０１】この第５の実施の形態に係る記憶システム
では、上記メモリセルの性能切り換えの判定に、特に有
効である、新規なモニタの仕方、および新規なモニタの
仕方を含む記憶システムを提供する。
【０２０２】図３３は、第５の実施の形態に係る第１の
記憶システムの動作フローを示す図である。
【０２０３】図３３に示すように、第１の記憶システム
は、書き込みのベリファイ数、すなわち、書き込み・ベ
リファイリードサイクル数をモニタする。もちろん、書
き込みのベリファイ回数に限らず、消去のベリファイ数
をモニタするようにしても良い。
【０２０４】すなわち、ＮＡＮＤ型ＥＥＰＲＯＭでは、
書き込み、消去に際して、プログラムパルスを印加した
後に、書き込み、あるいは消去が十分に行われたかを調
べるベリファイリードを行う。そして、書き込み、ある
いは消去が不十分なメモリセルがある場合には、再書き
込み、再消去を行う。ここで、使用当初には、メモリセ
ルは、例えば３回の書き込み・ベリファイリードサイク
ルによって、十分に書き込まれたとする。一方、書き換
えの回数が多くなるにつれて、メモリセルのトンネル酸
化膜に電子がトラップされ、書き込みにくくなる。その
結果、例えば書き込み・ベリファイリードサイクル数
が、４回、５回、６回と多くなる。したがって、例えば
書き込み・ベリファイリードサイクル数が、所定の回数
（例えば５回）までは図１に示すように、４値メモリセ
ルとして動作させ、上記所定の回数以後の書き込み時に
は、３値メモリセルとして動作させれば良い。３値メモ
リセルとして動作される場合も、書き換え回数が増加す
るにしたがって、書き込み・ベリファイリードサイクル
数が増えてくるので、所定の回数（例えば７回、あるい
は５回、あるいは４回）になったところで、以後の書き
込み時には、２値メモリセルとして動作されても良い。
同様に、２値メモリセルの書き込み・ベリファイリード
サイクル数が、所定の回数に達した場合は、以後は、そ
のメモリセルを使用しなくても良いし、あるいは以後は
書き込み・消去をしないようにしても良い。
【０２０５】このように、書き込み・ベリファイリード
サイクル数を検出し、この検出結果から、メモリセルの
劣化の度合いを把握することができる。したがって、書
き込み・ベリファイリードサイクル数が、所定の回数に
達したか否かを判定することで、第１〜第４の実施の形
態のように、メモリセルに蓄える情報の数を変更するこ
とができる。このようなモニタの仕方は、第１〜第４の
実施の形態により説明した記憶システム、あるいは多値
記憶フラッシュメモリに使用することができる。
【０２０６】例えばメモリセルを、まず、４値メモリセ
ルとして使用し、書き込み・ベリファイリードサイクル
数が、所定のサイクル数に達した後は、２値セルとして
使用しても良い。
【０２０７】また、第５の実施の形態に係る記憶システ
ムが含む新規なモニタ方法は、多値メモリセルだけでな
く、２値メモリセルにおいても有効である。
【０２０８】図３４は、第５の実施の形態に係る第２の
記憶システムの動作フローを示す図である。
【０２０９】図３４に示すように、書き込み・ベリファ
イリードサイクル数が、所定の回数までは、２値メモリ
セルとして使用し、所定の回数を超えた後は、このメモ
リセルを使用しないようにする。あるいは所定の回数を
超えた後、このメモリセルに書き込み、消去を行わない
ようにしても良い。
【０２１０】また、ＮＡＮＤ型ＥＥＰＲＯＭでは、例え
ば１６ページで１ブロックを形成するが、それぞれのペ
ージ毎に書き込み・ベリファイリードサイクル数を検出
することにより、何値のメモリセルとして動作させるか
を、各ページ毎に決めても良い。
【０２１１】また、何値のメモリセルとして動作させる
かは、各ブロック毎に行っても良いし、各チップ毎に行
っても良い。つまり、あるブロックを構成する１６ペー
ジのうち、１つのページでも４値メモリセルとして動作
させる書き込み・ベリファイリードサイクル数が所定の
回数を超えた場合には、このページが含まれているブロ
ックのメモリセルを、以後の書き込みでは、例えば２値
セルとして動作させても良い。もちろん、チップを構成
する複数のページのうち、１つのページでも、４値メモ
リセルとして動作させる書き込み・ベリファイリードサ
イクル数が所定の回数を超えた場合には、このページが
含まれているチップの全てのメモリセルを、以後の書き
込みでは、例えば２値セルとして動作させても良い。
【０２１２】さらには、ページを細分化したメモリセル
ブロック単位で、何値のメモリセルとして動作させるか
を決めても良く、動作を制御することが可能でさえあれ
ば、同ページ内に、動作モードが異なるメモリセルが存
在していても構わない。すなわち、メモリセルに蓄える
情報の数を変更する単位は、特に限定されるものではな
く、上述したようなページ単位、ブロック単位、チップ
単位の他、様々な変形が可能である。
【０２１３】また、書き込み・ベリファイリードサイク
ル数ではなく、消去・ベリファイリードサイクル数を検
出することにより、メモリセルに蓄える情報値の数を変
えても良い。
【０２１４】さらに、書き込み・ベリファイリードサイ
クル数、あるいは消去・ベリファイリードのサイクル数
は、チップ内に設けられているカウンタ回路に記憶、ま
たはカウントし、該カウンタ回路の情報をチップに出力
しても良い。
【０２１５】図３５は、第５の実施の形態に係る第３の
記憶システムの動作フローを示す図である。
【０２１６】図３５に示すように、書き込み・ベリファ
イリードサイクル数（あるいは消去・ベリファイリード
サイクル数）を検出することにより、書き込み（あるい
は消去）電圧を変更するようにしても良い。例えば２値
メモリセルを例にとって説明すると、サイクル数が４回
になるまでは、書き込み電圧の初期値は１６Ｖである。
書き換え回数が増加するにつれて、書き込み、消去がし
にくくなるので、サイクル数が増加する。サイクル数が
４回を超えると、書き込み電圧の初期値を１７Ｖにす
る。書き換え回数が、さらに増加して、書き込み電圧の
初期値が１７Ｖでもサイクル数が４回を超える場合に
は、書き込み電圧の初期値を１８Ｖに増加させれば良
い。
【０２１７】また、上記サイクル数が、所定の回数を超
えると、書き込み電圧だけでなく、消去電圧の初期値を
高くしても良い。もちろん、消去・ベリファイリードサ
イクル数を検出することにより、消去電圧、あるいは書
き込み電圧を変えても良い。このように、書き込み・ベ
リファイリードサイクル数、または消去・ベリファイリ
ードサイクル数をモニタすることは、書き換え回数をモ
ニタする場合と同様に、何値メモリセルとして動作させ
るかを決めることができるばかりでなく、広くメモリセ
ルの性能を判定するうえで、非常に有効である。
【０２１８】以上、説明した第１〜第５の実施の形態で
は、多値半導体記憶装置を用いた記憶システムにおい
て、書き換え回数が増加するに従い、１つのメモリセル
に蓄える情報（値）の数を減らす。例えば４値メモリセ
ルにおいて、書き換え回数が５０万回までは４値メモリ
セルとして動作し、それ以降は２値メモリセルとして動
作する。これにより、記憶システム全体の書き換え回数
を、従来よりも多くすることができる。
【０２１９】なお、この発明が適用できるのは、ＮＡＮ
Ｄ型ＥＥＰＲＯＭや、ＮＯＲ型フラッシュメモリのみな
らず、ＡＮＤ型（K.Kume et al. ;IEDM Tech. Dig., De
c. 1992, pp.991-993 ）や、ＤＩＮＯＲ型（S.Kobayash
i et al. ;ISSCC Tech. Dig., 1995, pp.122）、や仮想
グランド型アレイ（R.Cemea et al. ;ISSCC Tech. Di
g., 1995, pp.126）でもよい。
【０２２０】また、多値ＤＲＡＭや多値マスクＲＯＭあ
るいは多値ＳＲＡＭでも、もちろん良い。
【０２２１】また、この発明が適用できるのは、３値メ
モリセル、あるいは４値メモリセルに限らず、もちろん
５値メモリセル、あるいは８値メモリセル、あるいは１
６値メモリセルなどでも、有効である。
【０２２２】
【発明の効果】以上、説明したように、この発明によれ
ば、多値記憶のメモリセルを含みながらも、特に書き換
えに関する耐久性に富む記憶システム、およびこの記憶
システムに特に必要な、新規なシステム要素を含んだ記
憶システムを提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施の形態に係る多値
NAND型フラッシュメモリのしきい値電圧と４値データと
の関係を示す図。
【図２】図２（ａ）、（ｂ）、（ｃ）はそれぞれこの発
明の第１の実施の形態に係る多値NAND型フラッシュメモ
リのしきい値電圧と３値データとの関係を示す図。
【図３】図３（ａ）、（ｂ）はそれぞれこの発明の第１
の実施の形態に係る多値NAND型フラッシュメモリのしき
い値電圧と２値データとの関係を示す図。
【図４】図４はこの発明の第２の実施の形態に係るフラ
ッシュメモリの構成図。
【図５】図５は図４に示すフラッシュメモリのチップの
構成図。
【図６】図６はこの発明の第２の実施の形態の変形に係
る記憶システムの構成図。
【図７】図７はこの発明の第３の実施の形態に係る第１
の記憶システムの動作フローを示す図。
【図８】図８はこの発明の第３の実施の形態に係る第２
の記憶システムの動作フローを示す図。
【図９】図９はこの発明の第３の実施の形態に係る第３
の記憶システムの動作フローを示す図。
【図１０】図１０はこの発明の第３の実施の形態に係る
第７の記憶システムの動作フローを示す図。
【図１１】図１１はこの発明の第３の実施の形態に係る
第８の記憶システムの動作フローを示す図。
【図１２】図１２はこの発明の第３の実施の形態に係る
第９の記憶システムの動作フローを示す図。
【図１３】図１３はこの発明の第３の実施の形態に係る
第１０の記憶システムの動作フローを示す図。
【図１４】図１４はこの発明の第３の実施の形態に係る
第１１の記憶システムの動作フローを示す図。
【図１５】図１５はこの発明の第３の実施の形態に係る
第１２の記憶システムの動作フローを示す図。
【図１６】図１６はこの発明の第３の実施の形態に係る
第１３の記憶システムの動作フローを示す図。
【図１７】図１７はこの発明の第４の実施の形態に係る
多値記憶式ＥＥＰＲＯＭの構成を示す構成図。
【図１８】図１８は図１７に示すメモリセルアレイおよ
びデータ回路の構成を示す構成図。
【図１９】図１９はこの発明の第４の実施の形態に係る
多値記憶式ＥＥＰＲＯＭのしきい値電圧と４値データと
の関係を示す図。
【図２０】図２０は図１７に示すメモリセルアレイおよ
びデータ回路の回路図。
【図２１】図２１は読み出し動作のときのタイミング
図。
【図２２】図２２はフリップ・フロップのノードの電位
と４値データとの関係を示す図。
【図２３】図２３はフリップ・フロップのノードの電位
と４値データとの関係を示す図。
【図２４】図２４はフリップ・フロップのノードの電位
と４値データとの関係を示す図。
【図２５】図２５は書き込み動作のときのタイミング
図。
【図２６】図２６は書き込みベリファイ動作のときのタ
イミング図。
【図２７】図２７は書き込みベリファイ動作のときのタ
イミング図。
【図２８】図２８はこの発明の第４の実施の形態に係る
多値記憶式ＥＥＰＲＯＭのしきい値電圧と２値データと
の関係を示す図。
【図２９】図２９はフリップ・フロップのノードの電位
と２値データとの関係を示す図。
【図３０】図３０は書き込み動作のときのタイミング
図。
【図３１】図３１は書き込みベリファイ動作のときのタ
イミング図。
【図３２】図３２は読み出し動作のときのタイミング
図。
【図３３】図３３はこの発明の第５の実施の形態に係る
第１の記憶システムの動作フローを示す図。
【図３４】図３４はこの発明の第５の実施の形態に係る
第２の記憶システムの動作フローを示す図。
【図３５】図３５はこの発明の第５の実施の形態に係る
第３の記憶システムの動作フローを示す図。
【図３６】図３６はメモリセルアレイのＮＡＮＤセル部
分を示す図で（ａ）図は平面図、（ｂ）図は等価回路
図。
【図３７】図３７は断面図で（ａ）図は図３６（ａ）中
のＡ−Ａ’線に沿う断面図（ｂ）図は図３６（ａ）中の
Ｂ−Ｂ’線に沿う断面図。
【図３８】図３８はＮＡＮＤセルがマトリクス状に配列
されたメモリセルアレイの等価回路図。
【図３９】図３９はメモリセルのしきい値電圧と４値デ
ータとの関係を示す図。
【符号の説明】
１ ・・・メモリセルアレイ、 ２ ・・・制御ゲート・選択ゲート駆動回路、 ３ ・・・データ回路、 ４ ・・・データ入出力バッファ、 ５ ・・・アドレスバッファ、 ６ ・・・データ制御回路、 Ｍ ・・・メモリセル、 Ｓ ・・・選択トランジスタ、 ＳＧ・・・選択ゲート、 ＣＧ・・・制御ゲート、 ＢＬ・・・ビット線、 Ｑｎ・・・ｎチャネルＭＯＳトランジスタ、 Ｑｐ・・・ｐチャネルＭＯＳトランジスタ、 Ｑｄ・・・ディプリーション型ｎチャネルＭＯＳトラン
ジスタ、 ＦＦ・・・フリップ・フロップ、 Ｉ ・・・インバータ、 Ｇ ・・・ＮＡＮＤ論理回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−309890（ＪＰ，Ａ) 特開 平５−81148（ＪＰ，Ａ) 特開 平２−220297（ＪＰ，Ａ) 特開 平６−52694（ＪＰ，Ａ) 特開 昭60−15896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎ値（ｎは３以上の自然数）を記憶する
    メモリセルを含む記憶部を有する記憶システムであっ
    て、 所定の書き換え回数までは、前記メモリセルをｎ値記憶
    のメモリセルとして動作させ、前記所定の書き換え回数
    以後は、前記メモリセルをｍ値記憶（ｍはｎ未満の自然
    数）のメモリセルとして動作させることを特徴とする記
    憶システム。
  2. 【請求項２】 ｎ値（ｎは３以上の自然数）を記憶する
    メモリセルを含む記憶部を有する記憶システムであっ
    て、 所定の書き換え回数までは、前記メモリセルをｎ値記憶
    のメモリセルとして動作させ、前記所定の書き換え回数
    以後は、前記メモリセルを２値記憶のメモリセルとして
    動作させることを特徴とする記憶システム。
  3. 【請求項３】 ｎ値（ｎは３以上の自然数）を記憶する
    メモリセルを含む記憶部を有する記憶システムであっ
    て、 第ｎの書き換え回数までは、前記メモリセルをｎ値記憶
    のメモリセルとして動作させ、第ｎの書き換え回数以
    後、第（ｎ−１）の書き換え回数までは、前記メモリセ
    ルを（ｎ−１）値記憶のメモリセルとして動作させ、第
    （ｉ＋１）の書き換え回数以後、第ｉ（ｉは２以上の自
    然数）の書き換え回数までは、前記メモリセルをｉ値記
    憶のメモリセルとして動作させることを特徴とする記憶
    システム。
  4. 【請求項４】 前記メモリセルにおける、ｎ値記憶か
    ら、ｍ値記憶、２値記憶もしくは（ｎ−１）値記憶への
    変更、または（ｉ＋１）値記憶から、ｉ値記憶への変更
    を、前記記憶部を包含するメモリチップ単位で行うこと
    を特徴とする請求項１乃至請求項３いずれか一項に記載
    の記憶システム。
  5. 【請求項５】 前記記憶部は、所定の数の前記メモリセ
    ルから構成され、データの書き込み、またはデータの消
    去を一括して行う単位となるメモリセルブロックを含
    み、 前記メモリセルにおける、ｎ値記憶から、ｍ値記憶、２
    値記憶もしくは（ｎ−１）値記憶への変更、または（ｉ
    ＋１）値記憶から、ｉ値記憶への変更を、前記メモリセ
    ルブロック単位で行うことを特徴とする請求項１乃至請
    求項３いずれか一項に記載の記憶システム。
  6. 【請求項６】 前記メモリセルが、ｍ値記憶、２値記
    憶、（ｎ−１）値記憶およびｉ値記憶のいずれかに変更
    された後、ｍ値記憶、２値記憶、（ｎ−１）値記憶およ
    びｉ値記憶それぞれにおける書き換え回数が制限回数に
    達した後は、前記メモリセルを使用しないことを特徴と
    する請求項１乃至請求項５いずれか一項に記載の記憶シ
    ステム。
  7. 【請求項７】 前記メモリセルが、ｍ値記憶、２値記
    憶、（ｎ−１）値記憶およびｉ値記憶のいずれかに変更
    された後、ｍ値記憶、２値記憶、（ｎ−１）値記憶およ
    びｉ値記憶それぞれにおける書き換え回数が制限回数に
    達した後は、前記メモリセルにデータの書き込み、およ
    びデータの消去をしないことを特徴とする請求項１乃至
    請求項５いずれか一項に記載の記憶システム。
  8. 【請求項８】 ｎ値（ｎは３以上の自然数）を記憶する
    メモリセルを含む記憶部を有し、前記メモリセルへのデ
    ータの書き込みまたは消去に際して、前記メモリセルに
    対するデータの書き込み動作または消去動作、および前
    記データのメモリセルへの書き込まれ状態または消去状
    態を検出するベリファイリード動作を繰り返す記憶シス
    テムであって、 前記書き込み動作または消去動作とベリファイリード動
    作との繰り返し回数であるベリファイ数をモニタし、こ
    のベリファイ数が所定の回数に達した後、前記メモリセ
    ルにおけるｎ値記憶から、ｍ値記憶、２値記憶もしくは
    （ｎ−１）値記憶への変更、または（ｉ＋１）値記憶か
    ら、ｉ値記憶への変更を行うことを特徴とする請求項１
    乃至請求項３いずれか一項に記載の記憶システム。
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