JP3590270B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば電気的に書き換え可能な半導体記憶装置に係わり、特に、1つのメモリセルに多値を記憶することが可能な半導体記憶装置に関する。
【0002】
【従来の技術】
近年、電気的に書き換え可能とした不揮発性半導体記憶装置の1つとしてNANDセル型EEPROMが提案されている。このNANDセル型EEPROMは、複数のメモリセルのソース、ドレインを隣接するもの同士で共有して直列接続し、これを1単位としてビット線に接続するものである。各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたnチャネルMOSFET構造とされている。
【0003】
図31(a)(b)はメモリセルアレイの1つのNANDセル部分の平面図と等価回路図である。図32(a)は図31(a)に示す32a−32a線に沿った断面図であり、図32(b)は図31(a)に示す32b−32b線に沿った断面図である。
【0004】
P型基板71内にはN型ウェル71aが形成され、このN型ウェル71a内にP型ウェル71bが形成されている。メモリセルはP型ウェル71bに形成されている。素子分離酸化膜72で囲まれたP型ウエル71b内には、複数のNANDセルからなるメモリセルアレイが形成されている。この例において、1つのNANDセルは、8個のメモリセルM1〜M8が直列接続されて構成されている。各メモリセルにおいて、浮遊ゲート74(741 、742 …748 )はP型ウエル71bにゲート絶縁膜73を介して形成されている。これらのメモリセルのソース、ドレインとしてのn型拡散層79は、隣接するもの同士が直列接続されている。
【0005】
NANDセルのドレイン側、ソース側には第1の選択ゲート749 、769 及び第2の選択ゲート7410、7610が設けられている。各第1の選択ゲート749 、769 及び第2の選択ゲート7410、7610はメモリセルの浮遊ゲート74(741 …748 )、制御ゲート76(761 …768 )と同時に形成される。なお、第1の選択ゲート749 、769 及び第2の選択ゲート7410、7610はともに、図示せぬ所望の部分で1層目と2層目が導通接続されている。素子が形成された基板はCVD酸化膜77により覆われ、この上にビット線78が配設される。NANDセルの制御ゲート761 、762 …768 (CG1 、CG2 …CG8 )は、ワード線とされる。選択ゲート749 、769 及び7410、7610(SG1 、SG2 )はそれぞれ行方向に配置され、選択ゲート線とされる。
【0006】
図33は、上記構成のNANDセルをマトリクス状に配列したメモリセルアレイの等価回路を示している。この例において、ソース線は例えば64本のビット線毎に1箇所、コンタクトを介してアルミニウムや、ポリシリコン等からなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第1、第2の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートが共通に接続されたメモリセルの集合を1ページと呼び、ドレイン側(第1の選択ゲート)とソース側(第2の選択ゲート)の1組の選択ゲートの間に配置されたページの集合を1NANDブロック、又は単に1ブロックと呼ぶ。1ページは例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルはほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルはほぼ同時に消去される。
【0007】
NANDセル型EEPROMの書き込み動作は次の通りである。ビット線には書き込みデータに応じて0V、又は電源電圧Vccを印加する。データ“0”を書き込む場合を“0”書き込みと呼び、この場合、ビット線の電位は電源電圧0Vである。また、データ“1”を書き込む場合を“1”書き込みと呼び、この場合、ビット線の電位はVccである。NANDセルをビット線に接続する選択ゲートには電源電圧Vccが供給され、ソース線に接続する選択ゲートには接地電位0Vが供給される。このとき、“0”書き込みのセルのチャネルにはビット線から0Vが伝送され、“1”書き込みのセルはビット線に接続された選択ゲートがオフとなるため、“1”書き込みをするメモリセルのチャネルの電位はVcc−Vthsg(Vthsgは選択ゲートの閾値電圧)となり、フローティングになる。あるいは、書き込みを行うメモリセルよりもビット線側のメモリセルの閾値が正電圧Vthcellを有する場合、メモリセルのチャネルはVcc−Vthcellになる。
【0008】
その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpgm(=20V程度)が印加され、他の非選択メモリセルの制御ゲートには中間電位Vpass(=10V程度)が印加される。その結果、“0”書き込みの時は、チャネルの電位が0Vであるため選択メモリセルの浮遊ゲートとチャネル間に高電圧が印加される。このため、チャネルから浮遊ゲートに電子がF−Nトンネリングにより注入され、選択メモリセルの閾値電圧が正方向に移動する。“1”書き込みの時は、フローティング状態のチャネルの電位は制御ゲートとの容量結合によって6V程度となるため、チャネルから浮遊ゲートに電子が注入されない。
【0009】
従来のNAND型フラッシュメモリの書き込み動作では、書き込みパルスの印加後に書き込みが十分に行われたかどうかを調べるベリファイリードを行う。このベリファイリードで書き込みが不十分と検知されたメモリセルに対してのみ再書き込みが行われる。
【0010】
データ消去は、ブロック単位でほぼ同時に行われる。すなわち、消去するブロックの全ての制御ゲートを0Vとし、セルが形成されるPウエル及びNウエルに昇圧された昇圧電位Vera (20V程度)を印加する。消去を行わないブロックの制御ゲートはフローティング状態からPウエルとの間の容量結合で昇圧電圧Vera に昇圧される。これにより消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動する。消去を行わないブロックでは制御ゲート、Pウエルとも昇圧電位Vera であるため消去は行われない。
【0011】
データの読み出し動作は、先ず、ビット線を電源電圧Vccにプリチャージした後、フローティングとする。この状態において、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート、選択ゲートをそれぞれ例えば3.5V、ソース線を0Vとし、選択されたメモリセルに電流が流れるか否かをビット線の電位の変化として検出する。すなわち、メモリセルにデータ“0”(メモリセルの閾値Vth>0)が書き込まれている場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、データ“1”(メモリセルの閾値Vth<0)が書き込まれている場合、メモリセルはオンするためビット線はプリチャージ電位からΔVだけ下がる。これらビット線電位の変化をセンスアンプにより検出することによって、メモリセルのデータが読み出される。
【0012】
ところで、EEPROMの大容量化が求められており、それを実現する手法の1つとして、1個のセルに3値以上の情報を記憶させる多値記憶セルが知られている(例えば特開平7−93979、特願平5−311732)。
【0013】
【発明が解決しようとする課題】
しかし、メモリセルを多値化するに従い、記憶容量が増える反面、複数のデータを識別可能とするために、各データの閾値電圧を高精度に制御する必要がある。このため、書き込みに要する時間が長くなるという問題がある。
【0014】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは書き込み時間を短縮することが可能な半導体記憶装置を提供しようとするものである。
【0015】
【課題を解決するための手段】
本発明は、上記課題を解決するため、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、前記メモリセルを“1”状態又は“5”状態にし、前記メモリセルが“1”状態又は“5”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、前記メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、前記メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、前記メモリセルを“1”状態又は“2”状態又は“3”状態又は“4”状態又は“5”状態又は“6”状態又は“7”状態又は“8”状態にする。
【0016】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、第1の書き込みデータが第1の論理の場合には前記メモリセルを“1”状態にし、第1の書き込みデータが第2の論理の場合には前記メモリセルは“5”状態にし、前記メモリセルが“1”状態又は“5”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、第2の書き込みデータが第3の論理の場合には前記メモリセルを“1”状態又は“5”状態とし、第2の書き込みデータが第4の論理の場合には“1”状態の前記メモリセルを“3”状態にし、“5”状態の前記メモリセルを“7”状態にし、前記メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、第3の書き込みデータが第5の論理の場合には前記メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、第3の書き込みデータが第6の論理の場合には“1”状態の前記メモリセルを“2”状態にし、“3”状態の前記メモリセルを“4”状態にし、“5”状態の前記メモリセルを“6”状態にし、“7”状態の前記メモリセルを“8”状態にする。
【0017】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“B”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、前記メモリセルを“B”状態又は“C”状態(CはC>Bを満たす整数)にし、前記メモリセルが“B”状態又は“C”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態(D、EはE>C>D>Bを満たす整数)にし、前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態又は“F”状態又は“G”状態又は“H”状態又は“I”状態(F、G、H、IはI>E>H>C>G>D>F>Bを満たす整数)にする。
【0018】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“B”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、第1の書き込みデータが第1の論理の場合には前記メモリセルを“B”状態にし、第1の書き込みデータが第2の論理の場合には前記メモリセルは“C”状態(CはC>Bを満たす整数)にし、前記メモリセルが“B”状態又は“C”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、第2の書き込みデータが第3の論理の場合には前記メモリセルを“B”状態又は“C”状態にし、第2の書き込みデータが第4の論理の場合には“B”状態の前記メモリセルを“D”状態にし、“C”状態の前記メモリセルを“E”状態(D、EはE>C>D>Bを満たす整数)にし、前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、第3の書き込みデータが第5の論理の場合には前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態にし、第3の書き込みデータが第6の論理の場合には“B”状態の前記メモリセルを“F”状態にし、“D”状態のメモリセルを“G”状態にし、“C”状態の前記メモリセルを“H”状態にし、“E”状態の前記メモリセルを“I”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする。
【0020】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、第1の書き込みデータが第1の論理の場合には前記メモリセルを“1”状態にし、第1の書き込みデータが第2の論理の場合には前記メモリセルは“2m-1 +1”状態(mは自然数で、“2 m-1 +1”はn以下の自然数)にし、前記メモリセルが“1”状態又は“2m-1 +1”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、第2の書き込みデータが第3の論理の場合には前記メモリセルを“1”状態又は“2m-1 +1”状態にし、第2の書き込みデータが第4の論理の場合には“1”状態の前記メモリセルを“2m-2 +1”状態にし、“2m-1 +1”状態の前記メモリセルを“2m-1 +2m-2 +1”状態にし、前記メモリセルが“1”状態又は“2m-2 +1”状態又は“2m-1 +1”状態又は“2m-1 +2m-2 +1”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、第3の書き込みデータが第5の論理の場合には前記メモリセルを“1”状態又は“2m-2 +1”状態又は“2m-1 +1”状態又は“2m-1 +2m-2 +1”にし、第3の書き込みデータが第6の論理の場合には“1”状態の前記メモリセルを“2m-3 +1”状態にし、“2m-2 +1”状態の前記メモリセルを“2m-2 +2m-3 +1”状態にし、“2m-1 +1”状態の前記メモリセルを“2m-1 +2m-3 +1”状態にし、“2m-1 +2m-2 +1”状態の前記メモリセルを“2m-1 +2m-2 +2m-3 +1”状態(“2 m-1 +2 m-2 +2 m-3 +1”はn以下の自然数)にする。
【0021】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態(B,C、D、EはE>C>D>Bを満たす整数)を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態又は“F”状態又は“G”状態又は“H”状態又は“I”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする。
【0022】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、書き込みデータが第1の論理の場合には前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態にし、書き込みデータが第2の論理の場合には“B”状態の前記メモリセルを“F”状態にし、“D”状態の前記メモリセルを“G”状態にし、“C”状態の前記メモリセルを“H”状態にし、“E”状態の前記メモリセルを“F”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする。
【0024】
また、本発明の半導体記憶装置は、“1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルにおいて、前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、前記データ回路の動作を制御する制御回路とを具備し、前記制御回路は、前記メモリセルが“1”状態又は“2k-3 +1”状態又は“2k-1 +1”状態又は“2k-3 +2k-2 +1”状態(kは自然数で、“2 k-3 +2 k-2 +1”はn以下の自然数)を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、書き込みデータが第1の論理の場合には前記メモリセルを“1”状態又は“2k-2 +1”状態又は“2k-1 +1”状態又は“2k-1 +2k-2 +1”にし、書き込みデータが第2の論理の場合には“1”状態の前記メモリセルを“2k-3 +1”状態にし、“2k-2 +1”状態の前記メモリセルを“2k-2 +2k-3 +1”状態にし、“2k-1 +1”状態の前記メモリセルを“2k-1 +2k-3 +1”状態にし、“2k-1 +2k-2 +1”状態の前記メモリセルを“2k-1 +2k-2 +2k-3 +1”状態(“2 k-1 +2 k-2 +2 k-3 +1”はn以下の自然数)にする。
【0025】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【0026】
図1は、本発明に係わる半導体記憶装置のブロック図を示している。メモリセルアレイ1には図示せぬ複数のメモリセルがマトリクス状に配置されている。このメモリセルアレイ1には、制御ゲート・選択ゲート駆動回路2、データ回路群7が接続されている。前記制御ゲート・選択ゲート駆動回路2にはアドレスバッファ3、書き込み電圧発生回路4、ベリファイ電圧発生回路5、読み出し電圧発生回路6が接続されている。前記アドレスバッファ3はアドレス信号を受け、制御ゲート・選択ゲート駆動回路2及びデータ回路群7にアドレス信号を供給する。前記書き込み電圧発生回路4はデータの書き込み時に所定の書き込み電圧を発生する。前記ベリファイ電圧発生回路5はベリファイ時に所定のベリファイ電圧を発生する。前記読み出し電圧発生回路6はデータの読み出し時に所定の読み出し電圧を発生する。前記制御ゲート・選択ゲート駆動回路2はアドレスバッファ3からのアドレス信号を受け、メモリセルを選択する。さらに、制御ゲート・選択ゲート駆動回路2はデータの書き込み時に、前記書き込み電圧発回路4から供給される書き込み電圧を前記選択したメモリセルの制御ゲートに供給し、データの読み出し時に前記読み出し電圧発生回路6から供給される読み出し電圧を選択したメモリセルに供給する。さらに、ベリファイ時に前記ベリファイ電圧発生回路4から供給されるベリファイ電圧を選択したメモリセルに供給する。
【0027】
前記データ回路群7には、データ入出力バッファ8が接続されている。データ入出力バッファ8は、チップ外部とのデータの入出力制御を行う。データ回路群7は後述するように複数のデータ回路を有している。このデータ回路群7はアドレスバッファ3からのアドレス信号を受けるとともに、データ入出力バッファ8から供給される書き込みデータを保持したり、メモリセルから読み出されたデータを保持する。制御回路9はこの半導体記憶装置全体の動作を制御する。この制御回路9は、書き込み時、読み出し時、ベリファイ時に前記制御ゲート・選択ゲート駆動回路2、書き込み電圧発生回路4、ベリファイ電圧発生回路5、読み出し電圧発生回路6、データ回路群7の動作を制御する。
【0028】
本発明では、1つのメモリセルに複数ページのデータが記憶される。例えば8値メモリセルの場合には1つのメモリセルが3ページに分けられている。つまり、1つのメモリセルに記憶される3ページのデータは3つのロウアドレスに相当する。次に、これについて説明する。
【0029】
図2は、1つのワード線WL1に接続されるメモリセルMC1〜MC128と、これらメモリセルMC1〜MC128に書き込まれるデータ群を表している。128ビットの書き込みデータ群、A0乃至A127はメモリセルMC1からMC128内の第1のページに書き込まれる。次の128ビットの書き込みデータ群、B0乃至B127はメモリセルMC1からMC128内の第2のページに書き込まれる。さらに、128ビットの書き込みデータ群、C0乃至C127はメモリセルMCl からMC128内の第3のページに書き込まれる。
【0030】
図3、図4は、メモリセルの書き込み、読み出し動作を示している。図3、図4において、メモリセルMC1、MC2、MC3…MC127、MC128は、ワード線WL1をゲート電極として共有する。各メモリセルMC1、MC2、MC3…MC127、MC128は、第1乃至第128のビット線を介して第1乃至第128のデータ回路に接続されている。
【0031】
<書き込み>
図3は、書き込み動作を説明する図である。まず、第1ページ目の書き込みについて説明する。第1ページ目の書き込みデータのうち、データA0が第1のデータ回路7−1にラッチされ、データA1が第2のデータ回路7−2にラッチされる。同様に、データA126 が第127のデータ回路7−127に、データA127 が第128のデータ回路7−128にラッチされる。各データ回路にラッチしたデータに従って、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127,MC128に第1ページの書き込みが行われる。
【0032】
次に、第2ページ目の書き込みについて説明する。データB0が第1のデータ回路7−1にラッチされ、データB1が第2のデータ回路7−2にラッチされる。同様に、データB126 が第127のデータ回路7−127に、データB127 が第128のデータ回路7−128にラッチされる。第2ページの書き込みデータB0乃至B127 を第1のデータ回路7−1から第128のデータ回路7−128にラッチしている間に、メモリセルに書き込まれた第1ページのデータA0乃至A127 を第1のデータ回路7−1から第128のデータ回路7−128に読み出し、保持する。この後、各データ回路にラッチした第1ページのデータA0からA127 及び第2ページの書き込みデータB0乃至B127 に従って、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127 ,MC128 に第2ページの書き込みが行われる。
【0033】
次に、第3ページ目の書き込み動作について説明する。この場合、データC0が第1のデータ回路7−1にラッチされ、データC1が第2のデータ回路7−1にラッチされる。同様にデータC126 が第127のデータ回路7−127に、データC127 が第128のデータ回路7−128にラッチされる。第3ページの書き込みデータC0乃至C127 を第1のデータ回路7−1から第128のデータ回路7−128にラッチしている間に、メモリセルに書き込まれた第1ページのデータA0乃至A127 、及び第2ページのデータB0乃至B127 を第1のデータ回路7−1乃至第128のデータ回路7−128に読み出し、保持する。この後、各データ回路にラッチした第1ページのデータA0乃至A127 及び第2ページのデータB0乃至B127 、さらに、書き込みデータC0乃至C127 に従って、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127 ,MC128 に第3ページの書き込みが行われる。すなわち、メモリセルMC1〜MC128 に3ページ分のデータが書き込まれたこととなる。より詳細な書き込み動作については後述する。
【0034】
<読み出し>
図4は、読み出し動作を示している。まず、第1ページ目の読み出し動作について説明する。メモリセルMC1からデータA0が第1のデータ回路7−1に読み出され、メモリセルMC2からデータA1が第2のデータ回路7−2に読み出される。同様に、メモリセルMC127からデータA126 が第127のデータ回路7−127に、メモリセルMC128からデータA127 が第128のデータ回路7−128にラッチされる。以上のように、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127,MC128の第1ページのデータが各データ回路7−1〜7−128に読み出される。
【0035】
次に、第2ページ目の読み出し動作について説明する。メモリセルMC1からデータB0が第1のデータ回路7−1に読み出され、メモリセルMC2からデータB1が第2のデータ回路7−2に読み出される。同様に、メモリセル127からデータB126 が第127のデータ回路7−127に、メモリセル128からデータB127 が第128のデータ回路7−128に読み出される。以上のように、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127,MC128の第2ページのデータが各データ回路7−1〜7−128に読み出される。
【0036】
次に、第3ページ目の読み出し動作について説明する。メモリセルMC1からデータC0が第1のデータ回路7−1に読み出され、メモリセルMC2からデータC1が第2のデータ回路7−2に読み出される。同様に、メモリセル127からデータC126 が第127のデータ回路7−127に、メモリセル128からデータC127 が第128のデータ回路7−128に読み出される。以上のように、ワード線WL1を共有する、MC1,MC2,MC3,…,MC127,MC128の第3ページのデータが各データ回路7−1〜7−128に読み出される。
【0037】
図5は、図1、図3、図4に示すメモリセルアレイ1とデータ回路群7との関係の一例を示している。メモリセルMC11〜MC18が直列に接続されNAND型セルを構成している。NAND型セルの両端は、選択トランジスタS1,S2を介して、それぞれビット線BL1A〜BL128A、ソース線Vsに接続されている。また、8本の制御ゲートCG1〜CG8(ワード線WL1〜WL8)に接続されるメモリセル群でブロックを形成する。“ページ”及び“ブロック”は前記制御ゲート・選択ゲート駆動回路2によって選択される。各ビット線BL1A〜BL128Aは、第1乃至第128のデータ回路7− 1〜7− 128に接続され、これらデータ回路7− 1〜7− 128は対応するメモリセルへの書き込みデータを一時的に記憶する。この実施の形態はオープン・ビット線配置であるため、第1乃至第128のデータ回路7− 1〜7− 128にはビット線BL1B〜BL128Bも接続される。
【0038】
図6は、データ回路群7を構成する一つのデータ回路を示している。第1乃至第128のデータ回路7− 1〜7− 128は全て同一構成であるため、第1のデータ回路7−1について説明する。この第1のデータ回路7−1は、第1乃至第3のラッチ回路7a、7b、7cを有している。第1乃至第3のラッチ回路7a、7b、7cはビット線BL1A、BL1Bに接続されるとともに、I/O線を介して前記データ入出力バッファ8に接続される。尚、図6において、第1乃至第3のラッチ回路7a、7b、7cは1本のI/O線を共有しているが、各ラッチ回路に別々のI/O線を接続してもよい。すなわち、例えば3つのI/O線を設け、各I/O線を第1乃至第3のラッチ回路7a、7b、7cにそれぞれ接続してもよい。
【0039】
次に、図7、図8を参照して1つのメモリセルに対する具体的な書き込み動作について説明する。メモリセルは図5に示すNAND型メモリセルと同様の構成とする。尚、図5以降において、ワード線WL1に接続されるメモリセルMC1はMC11と記す。また、図7(a)(b)(c)において、“1”は消去状態を示している。
【0040】
<第1の書き込み動作>
第1の書き込み動作について、図7(a)に示したメモリセルの閾値の変化を参照して説明する。
【0041】
入力データは図6に示す第1のラッチ回路7aに供給され、ビット線に所定の電圧が供給される。例えば入力データが“1”の場合、ビット線は電源電圧Vccとなり、書き込み非選択状態に設定される。入力データが“0”の場合、ビット線は0Vとなり、選択されたメモリセルのチャネルは0Vに設定される。例えば図5に示すメモリセルM13にデータを書き込む場合、選択されたワード線WL3はVpgm (例えば20V)、選択ワード線の両隣のワード線WL2、WL4(図示せず)は0Vに設定される。その他のワード線WL1、WL5(図示せず)…8はVpass(例えば10V)に設定される。書き込み非選択の場合、M12、M14がオフするため、M13のチャネルはWL3との間の容量結合で8V程度まで上昇する。その結果、書き込み非選択の場合、フローティングゲートヘの電子の注入が防止される。このように選択ワード線の両隣のワード線を接地するローカル・セルフ・ブースト方式の書き込み方式は公知例T.S.Jung et al., ISSCC Tech. Dig. P.32−33, 1996と同様である。
【0042】
上記ローカル・セルフ・ブースト方式の書き込み方式により、誤書き込みを生じない高信頼性を有する書き込みを実現できる。ローカル・セルフ・ブースト方式を用いる場合、公知例M. Ohkawa, et al., ISSCC, pp. 36−37, 1996に記されているようなビット線に例えば1Vを印加して複数のセルを同時に書き込むことはできない。これは、例えば図5に示すメモリセルM13を書き込む場合には、M12のゲートWL2を0Vにするため、ビット線を1Vにした場合にM12がオフし、ビット線電位をM13のチャネルに転送できないからである。
【0043】
書き込み非選択のメモリセルは消去状態(“1”状態)を保持する。入力データが“0”の場合には図7に示すようにメモリセルは“5”状態に書き込まれる。すなわち、第1の書き込み動作終了後、メモリセルの閾値は“1”又は“5”の状態となっている。
【0044】
<第2の書き込み動作>
次に、図7(b)を参照して第2の書き込み動作について説明する。
【0045】
入力データは図6に示す第1のラッチ回路7aに供給される。このときメモリセルのデータが読み出され、第2のラッチ回路7bに供給される。入力データが“1”の場合、ビット線は電源電圧Vccとなり、書き込み非選択状態に設定される。この時、図7に示すようにメモリセルは第1の書き込み動作後の状態、つまり、“1”状態又は“5”状態を保持する。入力データが“0”の場合、ビット線は0Vとなり、選択されたメモリセルのチャネルは0Vに設定され、書き込みが行われる。先ず最初に“1”状態のセルは“3”状態に書き込まれる。その後、第1の書き込み動作後に“5”状態のセルは“7”状態に書き込まれる。すなわち、第2の書き込み動作終了後、メモリセルの閾値は、“1”又は“3”又は“5”又は“7”の状態となっている。
【0046】
<第3の書き込み動作>
次に、図7(c)を参照して第3の書き込み動作について説明する。
【0047】
入力データは図6の第1のラッチ回路7aに供給される。このときメモリセルのデータが読み出され、第2および第3のラッチ回路7b、7cにそれぞれ供給される。入力データが“1”の場合、ビット線はVccとなり、書き込み非選択状態に設定される。この時、図7に示すようにメモリセルは第2の書き込み動作後の状態、つまり、“1”又は“3”又は“5”又は“7”状態を保持する。入力データが“0”の場合、ビット線は0Vとなり、選択されたメモリセルのチャネルは0Vに設定され、書き込みが行われる。先ず最初に第2の書き込み動作後に“1”状態のセルは“2”状態に書き込まれる。次に、第2の書き込み動作後に“3”状態のセルは“4”状態に書き込まれる。最後に、第2の書き込み動作後に“5”状態のセルは“6”状態に書き込まれ、“7”状態のセルは“8”状態に書き込まれる。すなわち、第3の書き込み動作終了後、メモリセルの閾値は、“1”乃至“8”のいずれかの状態となっている。
【0048】
図8に上記説明した本発明の書き込みデータと閾値分布の関係を示す。すなわち、例えば第1ページ、第2ページ、第3ページのデータが全て“0”である場合、このセルの閾値は“8”状態となり、第1ページ、第2ページ、第3ページのデータが全て“1”である場合、このセルの閾値は“1”状態となる。閾値が“1”状態のセルと“8”状態のセルの間に位置する各セルの書き込みデータと閾値の関係は、図8に示す通りである。
【0049】
本発明では各書き込み動作終了後に、書き込みが十分に行われたかどうかを調べるべリファイリードを行い、書き込みが不十分のメモリセルにのみ再度書き込みを行う。書き込み電圧Vpgm は書き込みサイクル毎にΔVppずつ上昇される。すなわち、この書き込み電圧Vpgm はΔVppずつ上昇される階段状の電圧である。
【0050】
以下において、本発明の書き込み時間を見積もる。“1”、“2”…“7”、“8”状態の間の閾値電圧の間隔をΔVthw とする。
【0051】
<第1の書き込み動作における書き込み時間>
“1”状態から“5”状態に書き込まれる場合の閾値電圧の変動は4×ΔVthw であるため、書き込み時間T1は
T1=4×ΔVthw /ΔVpp
となる。
【0052】
<第2の書き込み動作における書き込み時間>
先ず、“1”状態から“3”状態に書き込まれる。この場合の閾値電圧の変動は2×ΔVthw であるため、“1”から“3”への書き込みの時間は2×ΔVthw /ΔVppである。引き続き、“5”状態から“7”状態に書き込まれる。この場合の閾値電圧の変動は2×ΔVthw であるため、“5”から“7”への書き込み時間は、2×ΔVthw /ΔVppである。したがって、第2の書き込みのトータルの書き込み時間T2は
T2=4×ΔVthw /ΔVpp
となる。
【0053】
<第3の書き込み動作における書き込み時間>
先ず、“1”状態から“2”状態に書き込まれる。この場合の閾値電圧の変動はΔVthw であるため、“1”から“2”への書き込みの時間はΔVthw /ΔVppである。引き続き、“3”状態から“4”状態に書き込まれる。この場合の閾値電圧の変動はΔVthw であるため、“3”から“4”への書き込みの時間はΔVthw /ΔVppである。次に、“5”状態から“6”状態に書き込まれる。この場合の閾値電圧の変動はΔVthw であるため、“5”から“6”への書き込みの時間はΔVthw /ΔVppである。最後に“7”態から“8”状態に書き込まれる。この場合の閾値電圧の変動はΔVthw であるため、“7”から“8”への書き込みの時間はΔVthw /ΔVppである。したがって、第3の書き込みのトータルの書き込み時間T3は
T3=4×ΔVthw /ΔVpp
となる。
【0054】
このように、第1、2、3の書き込み・べリファイサイクル数はほぼ同様に行うことができる。
【0055】
一方、図9は、特願平8−98627号に記載された多値半導体記憶装置の書き込み動作を示している。以下に、この装置の書き込み時間と本発明とを比較して説明する。
【0056】
<第1の書き込み動作における書き込み時間>
図9(a)に示すように、第1、第2の論理レベルのデータ“1”、“0”が入力され、これらデータに応じてセルの閾値が設定される。このうち、第2の論理レベルのデータ“0”の場合、“1”状態から“2”状態に書き込まれる。“1”状態から“2”状態に書き込まれる場合の閾値電圧の変動はΔVthw である。このため、書き込み時間T1は
T1=ΔVthw /ΔVpp
となる。
【0057】
<第2の書き込み動作における書き込み時間>
図9(b)に示すように、第3の論理レベルのデータ“1”が入力された場合、セルの閾値の状態は第1の書き込み状態から変化しない。一方、第4の論理レベルのデータ“0”が入力された場合、第1の書き込み状態から閾値が変化される。すなわち、最初の書き込みにおいて、“1”状態のセルは“3”状態に書き込まれる。この場合の閾値電圧の変動は2×ΔVthw であるため、“1”から“3”への書き込みの時間は2×ΔVthw /ΔVppである。引き続き、“2”状態のセルは“4”状態に書き込まれる。この場合の閾値電圧の変動は2×ΔVthw であるため、“2”状態から“4”状態への書き込みの時間は2×ΔVthw /ΔVppである。したがって、第2の書き込みのトータルの書き込み時間T2は
T2=4×ΔVthw /ΔVpp
となる。
【0058】
<第3の書き込みの書き込み時間>
図9(c)に示すように、第5の論理レベルのデータ“1”が入力された場合、セルの閾値の状態は第2の書き込み状態から変化しない。一方、第6の論理レベルのデータ“0”が入力された場合、第2の書き込み状態から閾値が変化される。すなわち、最初の書き込みでは“1”状態のセルは“5”状態に書き込まれる。この場合の閾値電圧の変動は4×ΔVthw であるため、“1”状態から“5”状態への書き込みの時間は4×ΔVthw /ΔVppである。引き続き、“2”状態のセルは“6”状態に書き込まれる。この場合の閾値電圧の変動は4×ΔVthw であるため、“2”状態から“6”状態への書き込みの時間は4×ΔVthw /ΔVppである。次に、“3”状態のセルは“7”状態に書き込まれる。この場合の閾値電圧の変動は4×ΔVthw であるため、“3”状態から“7”状態への書き込みの時間は4×ΔVthw /ΔVppである。最後に“4”状態のセルは“8”状態に書き込まれる。この場合の閾値電圧の変動は4×ΔVthw であるため、“4”状態から“8”状態への書き込みの時間は4×ΔVthw /ΔVppである。したがって、第3の書き込みのトータルの書き込み時間T3は
T2=16×ΔVthw /ΔVpp
となる。
【0059】
このように、従来の半導体記憶装置の書き込み方法によれば、第1の書き込みは高速に行われるが、第3の書き込みでは多くの書き込み・べリファイサイクル数を必要とするので、書き込みが遅い。チップとしての書き込み時間は最も遅い第3の書き込み時間に設定される。このため、このチップが接続される例えばマイクロコンピュータは、第3の書き込み時間に相当する書き込み時間を設定しなければならない。したがって、マイクロコンピュータを含むシステムの処理速度を高速化することが困難であった。
【0060】
これに対し、本発明の閾値分布によれば、第1、第2、第3の書き込みで書き込み・べリファイサイクル数をほぼ同じにすることができ、書き込みが高速化される。このため、このチップが接続されるマイクロコンピュータの動作速度も高速化できる。
【0061】
本発明において、第1、第2、第3の書き込みで書き込みのステップアップ電圧ΔVppを変えてもよい。実際の書き込みでは第3の書き込み後に行われるベリファイリードの数が一番多く、次に第2の書き込み、第1の書き込みである。つまり、第3の書き込みでは、“8”、“6”、“4”のベリファイが必要であるのに対して、第2の書き込みでは“3”、“7”のベリファイのみでよい。その結果、ΔVppが同じ場合には第3の書き込みが一番長く、次に第2の書き込みが長く、第1の書き込みが一番短い。第1の書き込み時のステップアップ幅をΔVpp1、第2の書き込み時のステップアップ幅をΔVpp2、第3の書き込み時のステップアップ幅をΔVpp3とする。ΔVpp1<ΔVpp2<ΔVpp3とすることにより、第1、第2、第3の書き込み時間をほぼ同様とすることができ、書き込みを高速化できる。この時、(“5”状態の閾値分布幅)<(“3”、“7”状態の閾値分布幅)<(“2”、“4”、“6”、“8”状態の閾値分布幅)となる。
【0062】
消去は従来技術において説明した2値メモリセルと同様である。
【0063】
また、メモリセルユニットは1個又は複数個のメモリセル、及び0個又は1個又は複数個の選択トランジスタとしてのMOSトランジスタにより構成されている。
【0064】
図10は、メモリセルユニットの例を示している。図10(a)はいわゆるNAND型EEPROM又はNAND型マスクROMである。図10(b)は図10(a)の選択トランジスタとしての2個のMOSトランジスタを、互いに閾値が異なるエンハンスメントタイプ(E−type :閾値が正)とイントリンシックタイプ(I−type :閾値がゼロ)のMOSトランジスタで構成した場合である。図10(c)は選択トランジスタとしてのMOSトランジスタを3個設けた場合のNAND型不揮発性メモリの一例を示している。図10(d)は選択トランジスタとして、エンハンスメントタイプと、デプレションタイプ(D−type :閾値が負)のMOSトランジスタを2個ずつ4個設けた場合のNAND型不揮発性メモリの一例である。
【0065】
さらに、本発明はフラッシュメモリに限らず、図11乃至図13に示すマスクROM、EPROM等などに適用することも可能である。
【0066】
図11(a)はNOR型EEPROM又はNOR型マスクROMである。図11(b)(c)はNOR型不揮発性メモリに選択トランジスタとしてのMOSトランジスタを1個或いは2個設けた場合の一例である。
【0067】
図12(a)はソース及びドレインを複数個のメモリセルで共有して、メモリセルが並列接続されたものである。図12(b)は複数個のメモリセルを並列接続したものに、選択トランジスタとしてのMOSトランジスタを1個接続したもの(公知例 Onoda,H.,et al.,IEDM Tech.Dig,1992,p.599 )である。図12(c)は複数個のメモリセルを並列接続したものに、選択MOSトランジスタを2個接続したもの(公知例 Kume,H.,et al,.IEDM Tech.Dig 、1992,p991、Hisamune,Y.,et al.,IEDM Tech.Dig,1992,p19 )である。図13は複数のメモリセルを並列に接続した別の例である(公知例 Bergemont,A.,et al,.IEDM Tech.Dig,1993,p15 )。
【0068】
(第2の実施の形態)
本発明は8値メモリセルに限定されるものではない。図14は16値メモリセルの書き込み動作を示している。図14において、“1”は消去状態である。
【0069】
この場合、各データ回路は、図15に示すように例えば第1、第2、第3、第4のラッチ回路7a〜7dから構成されればよい。ここでは、第1のデータ回路7−1のみを示しているが、他のデータ回路の構成も、図15と同様である。尚、図15において、第1乃至第4のラッチ回路7a〜7dは、1本のI/O線を共有しているが、これに限定されるものではない。すなわち、例えば4本のI/O線を設け、これらI/O線を第1乃至第4のラッチ回路7a〜7dにそれぞれ接続してもよい。
【0070】
図14、図15を参照して書き込み動作について説明する。先ず、第1の書き込み動作において、第1の書き込みデータはI/O線から第1のラッチ回路7aに供給される。データ回路の各ラッチ回路に保持される第1の書き込みデータに応じてメモリセルの閾値の状態が変化する。書き込みデータが“0”の場合、メモリセルは“9”に書き込まれ、書き込みデータが“1”の場合、メモリセルは“1”状態を保持する。
【0071】
第2の書き込み動作では、データ回路内の第1のラッチ回路7aに第2の書き込みデータがI/O線を介して供給される。第2のラッチ回路7bは書き込みを行うメモリセルから読み出された第1の書き込みデータを保持する。この後、データ回路に保持された2ビットのデータに基づいて書き込みが行われる。第2の書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“9”状態を保持する。第2の書き込みデータが“0”の場合、“1”状態のメモリセルは“5”状態に書き込まれ、“9”状態のメモリセルは“13”に書き込まれる。
【0072】
第3の書き込み動作では、データ回路内の第1のラッチ回路7aに第3の書き込みデータがI/O線を介して供給される。第2、第3のラッチ回路7b、7cは書き込みを行うメモリセルから読み出された第1、第2の書き込みデータをそれぞれ保持する。この後、データ回路内の第1乃至第3のラッチ回路7a、7b、7cに保持された3ビットのデータに基づいて書き込みが行われる。第3の書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“5”又は“9”又は“13”状態を保つ。第3の書き込みデータが“0”の場合、“1”状態のメモリセルは“3”状態に書き込まれ、“5”状態のメモリセルは“7”に書き込まれ、“9”状態のメモリセルは“11”に書き込まれ、“13”状態のメモリセルは“15”に書き込まれる。
【0073】
第4の書き込み動作では、データ回路内の第1のラッチ回路7aに第4の書き込みデータがI/O線を介して供給される。第2、第3、第4のラッチ回路7b、7c、7dは書き込みを行うメモリセルから読み出された第1、第2、第3の書き込みデータを保持する。この後、データ回路の第1乃至第4のラッチ回路7a〜7dに保持された4ビットのデータに基づいて書き込みが行われる。第4の書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“3”又は“5”又は“7”又は“9”又は“11”又は“13”又は“15”状態を保つ。第4の書き込みデータが“0”の場合、“1”状態のメモリセルは“2”状態に書き込まれ、“3”状態のメモリセルは“4”に書き込まれ、“5”状態のメモリセルは“6”に書き込まれ、“7”状態のメモリセルは“8”に書き込まれ、“9”状態のメモリセルは“10”に書き込まれ、“11”状態のメモリセルは“12”に書き込まれ、“13”状態のメモリセルは“14”に書き込まれ、“15”状態のメモリセルは“16”状態に書き込まれる。
【0074】
図16は第2の実施の形態におけるメモリセルの閾値とデータの関係を示している。図16の見方は図8と同様である。
【0075】
上記第2の実施の形態によれば、16値のメモリセルに対して高速にデータを書き込むことができる。
【0076】
(第3の実施の形態)
図17は、一般の2m (mは2以上の整数)値メモリセルの書き込み動作を示している。図17において、“1”は消去状態である。この場合、データ回路は図18に示すように、例えば第1、第2、第3…第mのラッチ回路71− 1、71− 2〜71− mにより構成される。図18は第1のラッチ回路7−1のみを示しているが、その他のラッチ回路も同様の構成とされている。尚、図18において、I/O線は第1、第2、第3…第mのラッチ回路71− 1、71− 2〜71− mに共有したが、これに限定されるものではない。すなわち、例えばm本のI/O線を設け、これらI/O線を第1、第2、第3…第mのラッチ回路71− 1、71− 2〜71− mにそれぞれ接続してもよい。
【0077】
図17、図18を参照して書き込み動作について説明する。先ず、第1の書き込み動作において、第1の書き込みデータはI/O線を介して第1のラッチ回路71− 1に供給される。データ回路に保持された第1の書き込みデータに応じて、書き込みデータが“0”の場合、メモリセルは“2m−1 +1”状態に書き込まれ、書き込みデータが“1”場合、メモリセルは“1”状態を保持する。
【0078】
第2の書き込み動作では、データ回路内の第1のラッチ回路71− 1に第2の書き込みデータがI/O線を介して供給される。第2のラッチ回路71− 2は書き込みを行うメモリセルから読み出された第1の書き込みデータを保持する。この後、データ回路に保持された2ビットのデータに基づいて書き込みが行われる。第2の書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“2m−1 +1”状態を保つ。第2の書き込みデータが“0”の場合、“1”状態のメモリセルは‘2m−2 +1”状態に書き込まれ、“2m−1 +1”状態のメモリセルは“2m−1 +2m−2 +1”状態に書き込まれる。
【0079】
第3の書き込み動作では、データ回路内の第1のラッチ回路71− 1に第3の書き込みデータがI/O線を介して供給される。第2、第3のラッチ回路71− 2、71− 3(図示せず)は書き込みを行うメモリセルから読み出された第1、第2の書き込みデータを保持する。この後、データ回路に保持された3ビットのデータに基づいて書き込みが行われる。第3の書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“2m−2 +1”又は“2m−1 +1”又は“2m−1 +2m−2 +1”状態を保つ。第3の書き込みデータが“0”の場合、“1”状態のメモリセルは“2m−3 +1”状態に書き込まれ、“2m−2 +1”状態のメモリセルは“2m−2 +2m−3 +1”に書き込まれ、“2m−1 +1”状態のメモリセルは“2m−1 +2m−3 +1”に書き込まれ、“2m−1 +2m−2 +1”状態のメモリセルは“2m−1 +2m−2 +2m−3 +1”に書き込まれる。
【0080】
第4の書き込み動作では、データ回路内の第1のラッチ回路71− 1に第4の書き込みデータがI/O線を介して供給される。第2、第3…第mのラッチ回路71− 271− 3〜71− mは書き込みを行うメモリセルから読み出された第1、第2…第(m−1)の書き込みデータを保持する。この後、データ回路に保持されたmビットのデータに基づいて書き込みが行われる。第mの書き込みデータが“1”の場合、ビット線は書き込み非選択状態に設定され、メモリセルは“1”又は“3”又は“5”又は…“2m −3”又は“2m −1”状態を保つ。第mの書き込みデータが“0”の場合、“1”状態のメモリセルは“2”状態に書き込まれ、“3”状態のメモリセルは“4”に書き込まれ、“5”状態のメモリセルは“6”に書き込まれ、…“2m −3”状態のメモリセルは“2m −2”に書き込まれ、“2m −1”状態のメモリセルは““2m ”に書き込まれる。
【0081】
図19は第3の実施の形態における閾値分布とデータの関係を示している。図19の見方は図8と同様である。
【0082】
上記第3の実施の形態によれば、2m 値メモリセルに対して高速にデータを書き込むことができる。
【0083】
図20は、データ回路の一例を示している。このデータ回路は、理解を容易化するため、2個のラッチ回路の場合を示している。4値以上のデータを記憶する場合は、この回路にさらにラッチ回路が付加される。この回路を用いて、2ページ、4値の書き込みと、書き込みベリファイ動作について説明する。以下の説明はセルフ・ブースト方式の書き込み方式である。
【0084】
メモリセルの書き込み状態と閾値の関係は、図21に示すようである。ここで、電圧VCG1R ,VCG2R ,VCG3R は読み出し電圧であり、例えばそれぞれ0V,1V,2Vとされる。電圧VCG1V ,VCG2V ,VCG3V はベリファイ電圧であり、データ書き込み時にはこれらベリファイ電圧を制御ゲートに印加してメモリセルの状態を検出し、十分書き込みが行われたか否かをチェックする。ベリファイ電圧VCG1V ,VCG2V ,VCG3V は例えばそれぞれ0.5V,1.5V,2.5Vとされる。
【0085】
図20において、2個のラッチ回路はフリップ・フロップFF1、FF2により構成される。これらフリップ・フロップFF1、FF2はセンスアンプとしても動作する。フリップ・フロップFF1はnチャネルMOSトランジスタQn21 ,Qn22 ,Qn23 とpチャネルMOSトランジスタQp9,Qp10 ,Qp11 により構成される。フリップ・フロップFF2はnチャネルMOSトランジスタQn29 ,Qn30 ,Qn31 とpチャネルMOSトランジスタQp16 ,Qp17 ,Qp18 により構成される。
【0086】
フリップ・フロップFF1,FF2は、“0”書き込みをするか、“1”書き込みをするか、“2”書き込みをするか、“3”書き込みをするかを書き込みデータ情報としてラッチし、メモリセルが“0”の情報を保持しているか、“1”の情報を保持しているか、“2”の情報を保持しているか、“3”の情報を保持しているかを読み出しデータ情報としてセンスしラッチする。
【0087】
データ入出力線IOA,IOBとフリップ・フロップFF1は、nチャネルMOSトランジスタQn28 ,Qn27 を介して接続される。データ入出力線IOA,IOBとフリップ・フロップFF2は、nチャネルMOSトランジスタQn35 ,Qn36 を介して接続される。データ入出力線IOA,IOBは、図1中のデータ入出力バッファ8にも接続される。フリップ・フロップFF1に保持された読み出しデータはCENB1が活性化されることにより、IOA及びIOBに出力される。フリップ・フロップFF2に保持された読み出しデータはCENB2が活性化されることにより、IOA及びIOBに出力される。
【0088】
nチャネルMOSトランジスタQn26 ,Qn34 は、信号ECH1,ECH2が“H”となると、フリップ・フロップFF1,FF2をそれぞれイコライズする。nチャネルMOSトランジスタQn24 ,Qn32 は、フリップ・フロップFF1,FF2とMOSキャパシタQd1とを接続するか、非接続とするかを制御する。nチャネルMOSトランジスタQn25 ,Qn33 は、フリップ・フロップFF1,FF2とMOSキャパシタQd2とを接続するか、非接続とするかを制御する。
【0089】
pチャネルMOSトランジスタQp12C,Qp13Cで構成される回路は、活性化信号VRFYBACによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。pチャネルMOSトランジスタQp14C,Qp15Cで構成される回路は、活性化信号VRFYBBCによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。nチャネルMOSトランジスタQn1C ,Qn2C で構成される回路は、活性化信号VRFYBA1Cによって、フリップ・フロップFF2のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。nチャネルMOSトランジスタQn3C ,Qn4C で構成される回路は、活性化信号VRFYBB1Cによって、フリップ・フロップFF2のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。
【0090】
MOSキャパシタQd1,Qd2は、ディプリーション型nチャネルMOSトランジスタで構成され、ビット線容量より十分小さくされる。nチャネルMOSトランジスタQn37 は、信号PREAによってMOSキャパシタQd1を電圧VAに充電する。nチャネルMOSトランジスタQn38 は、信号PREBによってMOSキャパシタQd2を電圧VBに充電する。nチャネルMOSトランジスタQn39 ,Qn40 は、信号BLCA,BLCBによって、データ回路3とビット線BL1A,BL1Bの接続をそれぞれ制御する。nチャネルMOSトランジスタQn37 ,Qn38 で構成される回路はビット線電圧制御回路を兼ねる。
【0091】
次に、上記構成のEEPROMの動作について説明する。以下では制御ゲートCG2Aが選択されている場合を示す。
【0092】
<第1ページの書き込み>
(1) 第1ページのプログラム
書き込み動作前に、入力されたデータは、データ入出力バッファ8を経て、データ回路群7に入力される。1ページの大きさが128であり、データ回路は128個あるとすると、入力した第1ページ分のデータ、すなわち、256ビットの書き込みデータは、カラム活性化信号CENB1がハイレベル(“High”)の場合、I/O線IOA,IOBを介してフリップ・フロップFF1に入力される。
【0093】
図22は、書き込みデータとFF1のノードN3C,N4Cの関係を示している。ここで、ノードN4Cは入力データが“High”の場合、“0”(L)状態を保ち、入力データがローレベル(“Low”)の場合、“2”(H)状態に書き込まれる。
【0094】
図23は、ノードN4C側のビット線BL1Aに接続された所定のセルにデータを書き込む場合の動作を示している。時刻t1sにVRFYBACが0Vになり、データ“High”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。その後、時刻t2sにRV1AがVccになることにより、データ“Low”が保持されているデータ回路からは0Vがビット線に出力される。その結果、“0”書き込みするビット線は0V、“2”書き込みするビット線はVccになる。
【0095】
一方、時刻t1sに制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1A、制御ゲートCG1A〜CG4AがVccになる。選択ゲートSG2Aは0Vである。次に、時刻t3sに、選択された制御ゲートCG2Aが高電圧VPP(例えば20V)、非選択制御ゲートCG1A,CG3A,CG4AがVM(例えば10V)となる。データ“Low”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され閾値が上昇する。データ“High”が保持されているデータ回路に対応するメモリセルでは、選択ゲートSG1Aがオフになるのでメモリセルのチャネルはフローティングになる。
【0096】
その結果、メモリセルのチャネルは制御ゲートとの間の容量結合により、8V程度になる。データ“High”を書き込むメモリセルではチャネルが8V、制御ゲートが20Vなので、メモリセルへの電子の注入は行われず、消去状態(“0”)を保つ。書き込み動作中、信号SAN1,SAN2は“H”、信号SAP1,SAP2,VRFYBA1C,RV1B,RV2B,ECH1,ECH2は“L”、電圧VBは0Vである。
【0097】
(2) 第1ページのベリファイリード
書き込み動作後、書き込みが充分に行われたかを検出する(書き込みベリファイ)。もし、所望の閾値に達していれば、データ回路のデータを“High”に変更する。もし、所望の閾値に達していなければ、データ回路のデータを保持して再度書き込み動作を行う。書き込み動作と書き込みベリファイは全ての“2”書き込みするメモリセルが所望の閾値に達するまで繰り返される。
【0098】
図20及び図24を用いて、この書き込みベリファイ動作を説明する。
【0099】
まず、時刻t1yc に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BL1A,BL1Bはそれぞれ1.8V,1.5Vになる。信号BLCA,BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離され、ビット線BL1A,BL1Bはフローティングとなる。信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。
【0100】
続いて、時刻t2yc に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートSG1A,SG2AはVccにされる。選択されたメモリセルの閾値が1.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルの閾値が1.5V以上なら、ビット線電圧は1.8Vのままとなる。時刻t3yc に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。その後、信号BLCA,BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離される。
【0101】
この後、時刻t4yc にVRFYBACが“L”となると、“0”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cがオンであり、ノードN1はVccとなる。その結果、ノードN1は“0”書き込みの場合にはVccになる。“2”書き込みの場合には、pチャネルMOSトランジスタQp12Cがオフする。つまり、“2”書き込みが十分に行われた場合には、N1はVccになり、“2”書き込みが不十分の場合には、N1は0Vになる。その後、信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。
【0102】
この後、信号RV1A,RV1Bが“H”となる。再度、信号SAN1,SAP1がそれぞれ“H”、“L”となることで、時刻t5yc にノードN1の電圧がセンスされラッチされる。これで、“2”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分“2”書き込み状態となったか否かを検出する。メモリセルのデータが“2”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“0”に変更される。メモリセルのデータが“2”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に保持される。“0”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【0103】
全ての選択されたメモリセルが所望の閾値に達していれば、データ回路のノードN4Cが“L”になる。これを検出することにより、全ての選択されたメモリセルが所望の閾値に達したか否かが分かる。書き込み終了の検出は、例えば図20ように書き込み終了一括検知トランジスタQn5C を用いればよい。ベリファイリード後、まずVRTCを例えばVccにプリチャージする。書き込みが不十分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C はオンし、VRTCはプリチャージ電位から低下する。全てのメモリセルが十分に書き込まれると、データ回路7− 1〜7− 128のノードN4Cが全て“L”になる。その結果、全てのデータ回路内のnチャネルMOSトランジスタQn5C がオフになるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。
【0104】
<第2ページの書き込み>
(1) 第1データの読み出しとデータ反転、及びデータロード
第2ページを書き込むに先だって、メモリセルには第1ページのデータが書き込まれ、図25(a)に示すように、“0”状態又は“2”状態になっている。第2ページのデータを外部からIOA,IOBを通じてフリップ・フロップFF1に入力すると同時に、メモリセルに蓄えられた第1ページのデータを読み出してフリップ・フロップFF2に保持する。
【0105】
図25、図26を用いてメモリセルに書き込まれた第1ページのデータの読み出しを説明する。
【0106】
まず時刻t1yd に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BL1A,BL1Bはそれぞれ1.8V,1.5Vになる。信号BLCA、BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離され、ビット線BL1A,BL1Bはフローティングとなる。信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。
【0107】
続いて時刻t2yd に、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは1V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートSG1A,SG2AはVccにされる。選択されたメモリセルの閾値が1V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルの閾値が1V以上なら、ビット線電圧は1.8Vのままとなる。時刻t3yd に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。その後、信号BLCA,BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離される。
【0108】
その後、信号SAN2,SAP2がそれぞれ“L”、“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。この後、信号RV2A,RV2Bが“H”となる。再度、信号SAN2,SAP2がそれぞれ“H”、“L”となることで、時刻t4yd にノードN1の電圧がセンスされラッチされる。この時のフリップ・フロップFF2のノードN5C,N6Cは図25(b)になる。
【0109】
この後に読み出したデータを反転する。例えば“0”を読み出した場合、図25(b)のようにN5Cは“L”であるが、データ反転動作によって“H”にする。
【0110】
時刻t5yd に、信号PREA,PREBが“H”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2は1.8V,1.5Vにプリチャージされ、その後、フローティング状態になる。続いて時刻t6yd にVRFYBA1Cが“H”となると、“2”書き込みデータが保持されているデータ回路では、nチャネルMOSトランジスタQn2C がオンであり、ノードN1は0Vとなる。“0”書き込みの場合には、nチャネルMOSトランジスタQn2C がオフし、ノードN1は1.8Vを保つ。
【0111】
その後、信号SAN2,SAP2がそれぞれ“L”,“H”となってフリップ・フロップFF2が非活性化され、信号ECH2が“H”となってイコライズされる。この後、信号RV2A,RV2Bが“H”となる。再度、信号SAN2,SAP2がそれぞれ“H”,“L”となることで、時刻t7yd にノードN1の電圧がセンスされラッチされる。以上のデータ反転動作の結果、フリップ・フロップFF2のノードは図25(c)のようになる。
【0112】
外部からフリップ・フロップFF1に入力した第2ページの書き込みデータは図27の通りである。第2ページの入力データが“H”ならば書き込みは行われず、メモリセルは“0”又は“2”状態を保つ。一方、第2ページの入力データが“L”ならば書き込みが行われ、“0”状態のメモリセルは“1”状態に、“2”状態のメモリセルは“3”状態に書き込まれる。
【0113】
以上をまとめると、第2ページ書き込み時のフリップ・フロップのノードN3C,N4C,N5C,N6Cのデータは図28のようになる。
【0114】
(2)第2ページのプログラム
図29は書き込み動作を示している。時刻t1pに電圧VAがビット線書き込み制御電圧2Vとなってビット線BL1Aが2Vとされる。nチャネルMOSトランジスタQn39 の閾値分の電圧降下分が問題になるときは、信号BLCAを昇圧すればよい。続いて、信号PREAが“L”となってビット線がフローティングにされる。次に、時刻t2pに信号RV2Aが1.5Vとされる。これによって、データ“2”又は“3”が保持されているデータ回路からはビット線制御電圧0Vがビット線に印加される。
【0115】
nチャネルMOSトランジスタQn32 の閾値を1Vとすると、“0”又は“1”書き込み時にはnチャネルMOSトランジスタQn32 はオフ,“2”,又は“3”書き込み時にはオンとなる。その後、時刻t3pにVRFYBACが0Vになり、データ“0”又はデータ“2”が保持されているデータ回路からはビット線書き込み制御電圧Vccがビット線に出力される。
【0116】
その結果、“0”書き込み又は“2”書き込みするビット線はVcc、“1”書き込みするビット線は2V,“3”書き込みするビット線は0Vになる。
【0117】
時刻t1pに制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1A、制御ゲートCG1A〜CG4AがVccとなる。選択ゲートSG2Aは0Vである。時刻t4pに選択された制御ゲートCG2Aが高電圧VPP(例えば20V)、非選択制御ゲートCG1A,CG3A,CG4AがVM(例えば10V)となる。データ“3”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され閾値が上昇する。データ“1”が保持されているデータ回路に対応するメモリセルでは、2Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され閾値が上昇する。
【0118】
“1”書き込みの場合のチャネル電位を2Vにしているのは、電子の注入量を“3”データ書き込みの場合よりも、少なくするためである。データ“0”又は“2”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのVPPの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。よって、メモリセルの閾値は変動しない。書き込み動作中、信号SAN1,SAN2は“H”、信号SAP1,SAP2,VRFYBA1C,RV1A,RV1B,RV2B,ECH1,ECH2は“L”、電圧VBは0Vである。
【0119】
(3) 第2ページのベリファイリード
書き込み動作後、書き込みが充分に行われたかを検出する(書き込みベリファイ)。もし、所望の閾値に達していれば、フリップ・フロップFF1のノードN3Cを“H”に変更する。そして、所望の閾値に達していなければ、データ回路のデータを保持して再度書き込み動作を行う。書き込み動作と書き込みベリファイは全ての“1”書き込みするメモリセルおよび“3”書き込みするメモリセルが所望の閾値に達するまで繰り返される。
【0120】
図20及び図30を用いて、この書き込みベリファイ動作を説明する。
【0121】
まず、“1”書き込みするメモリセルが所定の閾値に達しているかを検出する。
【0122】
まず、時刻t1yx に、電圧VA,VBがそれぞれ1.8V,1.5Vとなって、ビット線BL1A,BL1Bはそれぞれ1.8V,1.5Vになる。信号BLCA、BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離され、ビット線BL1A,BL1Bはフローティングとなる。信号PREA,PREBが“L”となって、MOSキャパシタQd1,Qd2のゲート電極であるノードN1,N2はフローティング状態になる。続いて制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A,CG3A,CG4Aと選択ゲートSG1A,SG2AはVccにされる。選択されたメモリセルの閾値が0.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルの閾値が0.5V以上なら、ビット線電圧は1.8Vのままとなる。
【0123】
時刻t2yx に、信号BLCA,BLCBが“H”とされ、ビット線の電位がN1,N2に転送される。その後、信号BLCA,BLCBが“L”となって、ビット線BL1AとMOSキャパシタQd1、ビット線BL1BとMOSキャパシタQd2は切り離される。この後時刻t3yx にRV2Aが1.5Vになり、“2”書き込みの場合及び“3”書き込みの場合には、ノードN1が0Vに放電される。時刻t4yx に信号VRFYBACが“L”となると、“0”又は“2”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cがオンであり、ノードN1はVccとなる。その結果、ノードN1は“0”書き込み又は“2”書き込みの場合にはVcc,“3”書き込みの場合には0Vになる。
【0124】
信号SAN1,SAP1がそれぞれ“L”,“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。この後、信号RV1A,RV1Bが“H”となる。再度、信号SAN1,SAP1がそれぞれ“H”,“L”となることで、時刻t5yx にノードN1の電圧がセンスされラッチされる。これで、“1”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分“1”書き込み状態となったか否かを検出する。メモリセルのデータが“1”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“0”に変更される。メモリセルのデータが“1”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスしラッチすることで書き込みデータは“1”に保持され以後、追加書き込みが行われる。“0”又は“2”又は“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【0125】
次に、選択された制御ゲートが2.5Vにされる。選択されたメモリセルの閾値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルの閾値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。時刻t6yx にPREA,PREBがVccになりノードN1,N2が1.8V,1.5Vになった後、フローティングになる。この後時刻t7yx に、信号BLCA,BLCBがハイレベルとされ、ビット線の電位がN1,N2に転送される。その後、信号BLCA,BLCBがローレベルとなって、ビット線BL1AとMOSキャパシタQd1,ビット線BL1BとMOSキャパシタQd2は切り離される。
【0126】
時刻t8yx に信号VRFYBACがローレベルとなると、“0”又は“2”書き込みデータが保持されているデータ回路及び、“1”書き込みが十分に行われたために“0”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cがオンであり、ノードN1はVccとなる。
【0127】
信号SAN1,SAP1がそれぞれローレベル、ハイレベルとなってフリップ・フロップFF1が非活性化され、信号ECH1がハイレベルとなってイコライズされる。この後、信号RV1A,RV1Bがハイレベルとなる。再度、信号SAN1,SAP1がそれぞれハイレベル、ローレベルとなることで、時刻t9yx にノードN1の電圧がセンスされラッチされる。これで、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分“3”書き込み状態となったか否かを検出する。メモリセルのデータが“3”であれば、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“2”に変更され、以後は書き込まれなくなる。メモリセルのデータが“3”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスしラッチすることで書き込みデータは“3”に保持され以後、追加書き込みが行われる。“0”又は“1”又は“2”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【0128】
全ての選択されたメモリセルが所望の閾値に達していれば、データ回路のノードN4Cがローレベルになる。これを検出することにより、全ての選択されたメモリセルが所望の閾値に達したか否かが分かる。書き込み終了の検出は、例えば図20のように書き込み終了一括検知トランジスタQn5C を用いればよい。ベリファイリード後、まずVRTCを例えばVccにプリチャージする。書き込みが不十分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なのでnチャネルMOSトランジスタQn5C はオンし、VRTCはプリチャージ電位から低下する。全てのメモリセルが十分に書き込まれると、第1乃至第128のデータ回路7− 1…7− 128のノードN4Cが全てローレベルになる。その結果、全てのデータ回路内のnチャネルMOSトランジスタQn5C がオフになるのでVRTCはプリチャージ電位を保ち、書き込み終了が検知される。
【0129】
上記書き込み動作、書き込みベリファイ動作は、図21に示すデータと閾値の関係に基づいて、ベリファイ電圧を順次設定したが、第1乃至第3の実施の形態の場合、図7、図14、図17に示すデータと閾値の関係に基づいて、ベリファイ電圧を順次設定設定すればよい。また、3ページ目以上のデータについても同様の動作により、書き込むことができる。
【0130】
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【0131】
【発明の効果】
以上、詳述したようにこの発明によれば、第1乃至第mの書き込みにおいて、書き込み・べリファイサイクル数をほぼ同じにすることができ、書き込み時間を短縮することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示すブロック図。
【図2】1つのワード線に接続されるメモリセルのアドレスを表した図。
【図3】本発明に係るメモリセルの書き込み動作を概略的に示す構成図。
【図4】本発明に係るメモリセルの読み出し動作を概略的に示す構成図。
【図5】図1に示すメモリセルアレイとデータ回路の関係の一例を示す回路図。
【図6】データ回路の一例を示す概略構成図。
【図7】本発明の第1の実施の形態に係る書き込み動作を説明するために示す図。
【図8】本発明の第1の実施の形態に係る書き込みデータと閾値分布の関係を示す。
【図9】従来例の書き込み時間を説明するために示す図。
【図10】図10(a)乃至(d)はそれぞれメモリセルユニットの例を示す回路図。
【図11】図11(a)乃至(c)はそれぞれメモリセルユニットの例を示す回路図。
【図12】図12(a)乃至(c)はそれぞれメモリセルユニットの例を示す回路図。
【図13】複数のメモリセルを並列に接続した例を示す回路図。
【図14】本発明の第2の実施の形態に係る書き込み動作を説明するために示す図。
【図15】本発明の第2の実施の形態に適用されるデータ回路の一例を示す概略構成図。
【図16】本発明の第2の実施の形態に係る書き込みデータと閾値分布の関係を示す。
【図17】本発明の第3の実施の形態に係る書き込み動作を説明するために示す図。
【図18】本発明の第3の実施の形態に適用されるデータ回路の一例を示す概略構成図。
【図19】本発明の第3の実施の形態に係る書き込みデータと閾値分布の関係を示す。
【図20】データラッチ回路の一例を示す回路図。
【図21】メモリセルの閾値分布を示す図。
【図22】図20に示す回路の動作を説明するために示す図。
【図23】図20に示す回路の第1ページ目の書き込み動作を説明するために示すタイミング図。
【図24】図20に示す回路の第1ページ目のベリファイ動作を説明するために示すタイミング図。
【図25】図25(a)(b)(c)は図20に示す回路の第2ページ目の書き込み動作を説明するために示す図。
【図26】図20に示す回路の第1ページ目の読み出し動作を説明するために示すタイミング図。
【図27】図27(a)(b)は図20に示す回路の第2ページ目の書き込みデータを説明するために示す図。
【図28】図28(a)(b)は図20に示す回路の第2ページ目の書き込み動作を説明するために示す図。
【図29】図20に示す回路の第2ページ目の書き込み動作を説明するために示すタイミング図。
【図30】図20に示す回路の第2ページ目のベリファイ動作を説明するために示すタイミング図。
【図31】図31(a)はメモリセルアレイの1つのNANDセル部分の平面図、図31(b)は図31(a)の等価回路図。
【図32】図32(a)は図31(a)に示す32a−32a線に沿った断面図、図32(b)は図31(a)に示す32b−32b線に沿った断面図。
【図33】NANDセルをマトリクス状に配列したメモリセルアレイの等価回路図。
【符号の説明】
1…メモリセルアレイ、
2…制御ゲート・選択ゲート駆動回路、
3…アドレスバッファ、
4…書き込み電圧発生回路、
5…ベリファイ電圧発生回路、
6…読み出し電圧発生回路、
7…データ回路群、
7a〜7m…第1乃至第mのデータラッチ回路、
8…データ入出力バッファ、
9…制御回路。
Claims (9)
- “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、前記メモリセルを“1”状態又は“5”状態にし、
前記メモリセルが“1”状態又は“5”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、前記メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、
前記メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、前記メモリセルを“1”状態又は“2”状態又は“3”状態又は“4”状態又は“5”状態又は“6”状態又は“7”状態又は“8”状態にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、
第1の書き込みデータが第1の論理の場合には前記メモリセルを“1”状態にし、
第1の書き込みデータが第2の論理の場合には前記メモリセルは“5”状態にし、
前記メモリセルが“1”状態又は“5”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、
第2の書き込みデータが第3の論理の場合には前記メモリセルを“1”状態又は“5”状態とし、第2の書き込みデータが第4の論理の場合には“1”状態の前記メモリセルを“3”状態にし、“5”状態の前記メモリセルを“7”状態にし、前記メモリセルが“1”状態又は“3”状態又は“5”状態又は“7”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、
第3の書き込みデータが第5の論理の場合には前記メモリセルを“1”状態又は“3”状態又は“5”状態又は“7”状態にし、第3の書き込みデータが第6の論理の場合には“1”状態の前記メモリセルを“2”状態にし、“3”状態の前記メモリセルを“4”状態にし、“5”状態の前記メモリセルを“6”状態にし、“7”状態の前記メモリセルを“8”状態にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“B”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータに基づいて第1の書き込みを行い、前記メモリセルを“B”状態又は“C”状態(CはC>Bを満たす整数)にし、
前記メモリセルが“B”状態又は“C”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態(D、EはE>C>D>Bを満たす整数)にし、
前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態又は“F”状態又は“G”状態又は“H”状態又は“I”状態(F、G、H、IはI>E>H>C>G>D>F>Bを満たす整数)にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“B”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、
第1の書き込みデータが第1の論理の場合には前記メモリセルを“B”状態にし、
第1の書き込みデータが第2の論理の場合には前記メモリセルは“C”状態(CはC>Bを満たす整数)にし、
前記メモリセルが“B”状態又は“C”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、
第2の書き込みデータが第3の論理の場合には前記メモリセルを“B”状態又は“C”状態にし、
第2の書き込みデータが第4の論理の場合には“B”状態の前記メモリセルを“D”状態にし、
“C”状態の前記メモリセルを“E”状態(D、EはE>C>D>Bを満たす整数)にし、
前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、
第3の書き込みデータが第5の論理の場合には前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態にし、
第3の書き込みデータが第6の論理の場合には“B”状態の前記メモリセルを“F”状態にし、“D”状態のメモリセルを“G”状態にし、“C”状態の前記メモリセルを“H”状態にし、“E”状態の前記メモリセルを“I”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“1”状態を保持する場合に、前記メモリセルの外部から入力された第1の書き込みデータに基づいて第1の書き込みを行い、
第1の書き込みデータが第1の論理の場合には前記メモリセルを“1”状態にし、
第1の書き込みデータが第2の論理の場合には前記メモリセルは“2m-1 +1”状態(mは自然数で、“2 m-1 +1”はn以下の自然数)にし、
前記メモリセルが“1”状態又は“2m-1 +1”状態を保持する場合に、前記メモリセルの外部から入力された第2の書き込みデータと、前記メモリセルが保持するデータに基づいて第2の書き込みを行い、
第2の書き込みデータが第3の論理の場合には前記メモリセルを“1”状態又は“2m-1 +1”状態にし、
第2の書き込みデータが第4の論理の場合には“1”状態の前記メモリセルを“2m-2 +1”状態にし、“2m-1 +1”状態の前記メモリセルを“2m-1 +2m-2 +1”状態にし、
前記メモリセルが“1”状態又は“2m-2 +1”状態又は“2m-1 +1”状態又は“2m-1 +2m-2 +1”状態を保持する場合に、前記メモリセルの外部から入力された第3の書き込みデータと、前記メモリセルが保持するデータに基づいて第3の書き込みを行い、
第3の書き込みデータが第5の論理の場合には前記メモリセルを“1”状態又は“2m-2 +1”状態又は“2m-1 +1”状態又は“2m-1 +2m-2 +1”にし、
第3の書き込みデータが第6の論理の場合には“1”状態の前記メモリセルを“2m-3 +1”状態にし、“2m-2 +1”状態の前記メモリセルを“2m-2 +2m-3 +1”状態にし、“2m-1 +1”状態の前記メモリセルを“2m-1 +2m-3 +1”状態にし、“2m-1 +2m-2 +1”状態の前記メモリセルを“2m-1 +2m-2 +2m-3 +1”状態(“2 m-1 +2 m-2 +2 m-3 +1”はn以下の自然数)にする
ことを特徴とする半導体記憶装置。 - 第1、第3、第5の論理は等しく、第2、第4、第6の論理は等しいことを特徴とする請求項2、4、5のいずれかに記載の半導体記憶装置。
- “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態(B,C、D、EはE>C>D>Bを満たす整数)を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態又は“F”状態又は“G”状態又は“H”状態又は“I”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルと、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“B”状態又は“C”状態又は“D”状態又は“E”状態を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、
書き込みデータが第1の論理の場合には前記メモリセルを“B”状態又は“C”状態又は“D”状態又は“E”状態にし、
書き込みデータが第2の論理の場合には“B”状態の前記メモリセルを“F”状態にし、“D”状態の前記メモリセルを“G”状態にし、“C”状態の前記メモリセルを“H”状態にし、“E”状態の前記メモリセルを“F”状態(F,G,H,IはI>E>H>C>G>D>F>Bを満たす整数)にする
ことを特徴とする半導体記憶装置。 - “1”状態は第1の閾値レベルを有し、“2”状態は第1の閾値レベルよりも高い第2の閾値レベルを有し、“3”状態は第2の閾値レベルよりも高い第3の閾値レベルを有し、“i”状態(iはn以下の自然数であり、nは4以上の自然数)は第(i−1)の閾値レベルよりも高い第iの閾値レベルを有するn値を記憶するメモリセルにおいて、
前記メモリセルに書き込むデータを保持する複数のラッチ回路を含むデータ回路と、
前記データ回路の動作を制御する制御回路とを具備し、
前記制御回路は、
前記メモリセルが“1”状態又は“2k-3 +1”状態又は“2k-1 +1”状態又は“2k-3 +2k-2 +1”状態(kは自然数で、“2 k-3 +2 k-2 +1”はn以下の自然数)を保持する場合に、前記メモリセルの外部から入力された書き込みデータと、前記メモリセルが保持するデータに基づいて書き込みを行い、
書き込みデータが第1の論理の場合には前記メモリセルを“1”状態又は“2k-2 +1”状態又は“2k-1 +1”状態又は“2k-1 +2k-2 +1”にし、
書き込みデータが第2の論理の場合には“1”状態の前記メモリセルを“2k-3 +1”状態にし、“2k-2 +1”状態の前記メモリセルを“2k-2 +2k-3 +1”状態にし、“2k-1 +1”状態の前記メモリセルを“2k-1 +2k-3 +1”状態にし、“2k-1 +2k-2 +1”状態の前記メモリセルを“2k-1 +2k-2 +2k-3 +1”状態(“2 k-1 +2 k-2 +2 k-3 +1”はn以下の自然数)にする
ことを特徴とする半導体記憶装置。
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