JP6439026B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 従来と比較してチップサイズの小さな半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０の選択されたページから読み出されたデータを感知するセンスノードSNSおよびセンスノードSNSで感知されたデータを保持するラッチ回路を含むページバッファ／センス回路１６０と、メモリセルアレイ１１０からの読出しやメモリセルアレイ１１０へのプログラム等の動作を制御するコントローラ１４０とを有し、センスノードSNSがＮＭＯＳキャパシタから構成される、【選択図】 図２

Description

本発明は、半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリのページバッファ／センス回路に関する。

ＮＡＮＤ型のフラッシュメモリは、メモリセルアレイの選択ページから読み出されたデータを保持したり、あるいは選択ページにデータをプログラムするためのデータを保持するページバッファを備えている。特許文献１に開示されるフラッシュメモリは、プログラムされるべきデータを一時的に格納する第１のラッチと、メモリセルアレイから読み出されたデータを保持する第２のラッチとを含むページバッファを備えている。

米国特許公開２００８／０２７３３８６号公報

図１に、ＮＡＮＤ型のフラッシュメモリの１つのグローバルビット線に接続されるページバッファ／センス回路の構成を示す。ページバッファ／センス回路１０は、選択メモリセルから読み出されたビット線電位を感知するセンス回路、および感知されたデータまたはプログラムすべきデータ等を保持するラッチ回路等を含んで構成される。

センス回路は、電圧供給部V1から供給された電圧をビット線にプリチャージするためのトランジスタBLPRE、ビット線をクランプするためのトランジスタBLCLAMP、センスノードSNS、センスノードSNSとラッチノードSLR間の電荷を転送するトランジスタBLCD、ラッチノードSLRの電圧をトランジスタVGに転送するトランジスタDTG、電圧供給部V2に接続されたトランジスタVG、トランジスタVGとセンスノードSNSとの間に接続されたトランジスタREGを含む。例えば、プログラムまたは消去時のベリファイにおいてラッチノードSLRの電圧に応じてセンスノードSNSが電圧供給部V2に電気的に接続され、電圧供給部V2がVccであれば、センスノードSNSがVccによってチャージされ、電圧供給部V2がGNDであれば、センスノードSNSがディスチャージされる。

ラッチ回路は、クロスカップルされた一対のインバータと、ノードSLR／SLSを等価するためのトランジスタEQ_ENと、ノードSLR／SLSをデータラインDL、/DLに接続するトランジスタQ1、Q2と、ノードSLSに接続されたベリファイ用トランジスタQ3と、ベリファイをイネーブルするトランジスタQ4とを含む。データラインDL、/DLは、シングルエンド信号を差動信号に変換しあるいは差動信号をシングルエンド信号に変換する入出力ドライバに接続され、トランジスタQ1、Q2のゲートには、入出力ドライバとデータラインDL、/DLとの間の接続の切替えを制御するPCB信号が供給される。また、トランジスタQ4は、ベリファイ時にイネーブル信号によりオンされる。

センスノードSNSからノードSLRに電荷を転送するとき、ラッチ回路のノードSLR、SLSがトランジスタEQ_ENによって１／２Vccにイコライズされ、そこにセンスノードSNSのLレベルのデータ（GNDレベル）またはHレベルのデータ（Vccレベル）が転送される。通常、センスノードSNSは、ゲート絶縁膜にキャパシタンスが大きいＯＮＯ（酸化膜/窒化膜/酸化膜）構造のＭＯＳキャパシタ（以下、ＯＮＯキャパシタ）から構成され、これにより、センスノードSNSのLおよびHの双方のデータを補償している。

しかしながら、このようなＯＮＯキャパシタは、大きなキャパシタンスを提供することができる反面、レイアウトの観点からするとその専有面積が大きくなってしまう。ＯＮＯキャパシタは、例えば、ＮＡＮＤストリングユニットのメモリセルと同一のプロセスを用いて形成される（但し、メモリセルとは異なるＰウエル）ため、ページバッファ／センス回路１０を構成するＮＭＯＳトランジスタ（例えば、DTGトランジスタ、VGトランジスタ、BLCDトランジスタ、BLPREトランジスタ、BLCLAMPトランジスタ、トランジスタQ1〜Q4など）とはゲート構造を異にするため、ＮＭＯＳトランジスタを形成するＰウエルとは別のＰウエル内に形成しなければならない。今後、メモリセルアレイの高集積化が進めば、それに伴いページバッファ／センス回路１０のサイズも大きくなる。つまり、センスノードSNSのＯＮＯキャパシタは、ページバッファ／センス回路のビット数だけ形成しなければならず、ＯＮＯキャパシタがチップサイズに大きな影響を与えてしまう。もし、センスノードSNSをＯＮＯキャパシタに代えてＮＭＯＳトランジスタと等価なＮＭＯＳ構造のキャパシタ（以下、ＮＭＯＳキャパシタ）を使用することができれば、ページバッファ／センス回路１０を構成するＮＭＯＳトランジスタと共通のＰウエル内にＮＭＯＳキャパシタを形成することができるため、チップサイズをより縮小することができる。

本発明は、このような従来の課題を解決するものであり、従来と比較してチップサイズの小さな半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイの選択されたページから読み出されたデータを感知するセンスノードおよび当該センスノードで感知されたデータを保持するラッチ回路を含むページバッファ／センス回路と、前記メモリセルアレイからの読出しや前記メモリセルアレイへのプログラム等を制御する制御手段とを有し、前記センスノードがＮＭＯＳキャパシタから構成される。

ある実施態様では、前記制御手段は、読出し動作時に、前記センスノードに接続される前記ラッチ回路のラッチノードをＬレベルにセットする。ある実施態様では、ページバッファ／センス回路は、前記センスノードと前記ラッチノードとの間に電荷転送用のトランジスタを含み、前記制御手段は、前記トランジスタがオンする前に前記ラッチノードをＬレベルにセットする。ある実施態様では、前記ＮＭＯＳキャパシタは、前記ページバッファ／センス回路のＮＭＯＳトランジスタと同じＰウエル内に形成される。ある実施態様では、前記ページバッファ／センス回路はさらに、前記ラッチノードの電位に基づき前記センスノードを選択的に充電可能な回路を含み、前記制御手段は、前記センスノードへの選択的な充電の前に、前記充電可能な回路内の前記センスノードに結合されるフローティングノードをプリチャージする。ある実施態様では、前記充電可能な回路は、電圧供給部と、当該電圧供給部と前記センスノードとの間に直列に接続された第１および第２のトランジスタと、当該第１のトランジスタと前記ラッチノードとの間に接続された第３のトランジスタとを含み、前記フローティングノードは、第１のトランジスタと第２のトランジスタの接続部分であり、前記フローティングノードは、第２のトランジスタがオンされたときにプリチャージされる。ある実施態様では、前記フローティングノードは、グローバルビット線をプリチャージするときの電圧供給部からの電圧によってプリチャージされる。ある実施態様では、前記フローティングノードのプリチャージは、選択ワード線にベリファイ読出し電圧を印加する間に行われる。

本発明に係る半導体記憶装置の読出し方法は、メモリセルアレイの選択ページのデータを、ＮＭＯＳキャパシタから構成されるセンスノードに受け取るステップと、前記センスノードのデータを転送用トランジスタを介してラッチ回路のラッチノードへ転送するステップとを有し、前記ラッチノードは、Ｌレベル状態で前記センスノードに接続される。

ある実施態様では、ベリファイ動作時に、前記ラッチノードの電位に基づき前記センスノードを選択充電する前に、当該選択充電によって前記センスノードに結合されるフローティングノードをプリチャージする。ある実施態様では、プログラムベリファイ動作時に、選択メモリセルにベリファイ読出し電圧を印加する間に前記フローティングノードをプリチャージする。

本発明によれば、センスノードをＮＭＯＳキャパシタから構成するようにしたので、センスノードをＯＮＯキャパシタから構成する場合と比較して、半導体記憶装置のチップサイズを縮小することができる。さらに本発明によれば、ベリファイ動作時に、センスノードを選択充電する前にセンスノードに結合されるフローティングノードをプリチャージするようにしたので、センスノードの電位を安定化させることができ、ベリファイの誤判定を防ぐことができる。

従来のフラッシュメモリのページバッファ／センス回路の構成を示す回路図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体の概略構成を示す図である。 ページバッファ／センス回路のラッチ回路を構成するインバータの構成を示す図である。 センスノードにＯＮＯキャパシタを用いたときの電荷転送のタイミングを示す図である。 本発明の実施例に係るＮＭＯＳキャパシタを用いたときの電荷転送のタイミングを示す図である。 本発明の実施例に係るフラッシュメモリの選択充電を説明するタイミングチャートである。 本発明の実施例に係るフラッシュメモリの選択充電前のプリチャージを説明するタイミングチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

本発明の実施例に係るフラッシュメモリの要部の構成を図２に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。１つのＮＡＮＤストリングユニットは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのグローバルビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。

メモリセルのコントロールゲートは、ワード線WLに接続され、ビット線側選択トランジスタ、ソース線側選択トランジスタの各ゲートは、選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づき選択ゲート信号SGS、SGDを介してビット線側選択トランジスタおよびソース線側選択トランジスタを駆動し、ブロックやワード線を選択する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にある。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトする。但し、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

本実施例のページバッファ／センス回路１６０の電気的な回路構成は、図１に示す従来の構成と同様であるが、本実施例では、センスノードSNSは、ＯＮＯキャパシタではなく、エンハンスメント型のＮＭＯＳキャパシタから構成される点で、図１に示すページバッファ／センス回路１０とは構成を異にする。

ＯＮＯキャパシタの場合、その誘電率が高いため、センスノードSNSがHレベルまたはLレベルのいずれであっても、十分にキャパシタとして機能することができる。すなわち、センスノードSNSの電荷をラッチノードSLRに転送する前に、ラッチノードSLR、SLSを１／２Vccにイコライズし、その後、トランジスタBCLDをオンし、センスノードSNSの電荷をラッチノードSLRに転送する。センスノードSNSがHレベルであれば、ラッチノードSLRは、反転する閾値よりも十分高い電位まで充電され、センスノードSNSがLレベルであれば、ラッチノードSLRは、反転する閾値よりも十分低い電位まで放電される。

図３に、ラッチ回路を構成するインバータの回路図を示す。１つのインバータは、直列に接続された４つのトランジスタ、即ち、P型のトランジスタPT1、PT2、N型のトランジスタTN1、TN2を含む。トランジスタTP1、NT2の各ゲートには、ラッチイネーブル信号LAT、/LATがそれぞれ入力され、ラッチイネーブル信号LATがHレベルであるとき、インバータは動作可能であり、ラッチイネーブル信号LATがLレベルであるとき、トランジスタPT2、NT1がVccおよびGNDから切り離されたトライステート状態になり、インバータの入力を変更することができる。

図４は、ＯＮＯキャパシタを用いたときの電荷転送のタイミングを示す図である。時刻ｔ０において、選択メモリセルのデータが読み出され、選択メモリセルが記憶するデータに応じてセンスノードSNSがHまたはLレベルになる。時刻ｔ１において、ラッチイネーブル信号LATがLレベルになり、ラッチ回路はトライステート状態になり、時刻ｔ２において、イコライズ信号EQ_ENがHレベルになり、これに応答してラッチノードSLR、SLSが１／２Vccに等価される。時刻ｔ３において、トランジスタBLCDがオンし、センスノードSNSの電荷がラッチノードSLRに転送され、ラッチノードSLRの電位は、センスノードSNSのHまたはLレベルに応じて遷移し、時刻ｔ４において、ラッチイネーブル信号LATがHレベルになると、ラッチ回路の動作が可能になり、ラッチノードSLR、SLSは、Hレベル（Vcc）またはLレベル（GND）にセットされる。この間、トランジスタDTGは、配線の負荷容量を低減させるためオフされる。

これに対し、センスノードSNSにＮＭＯＳキャパシタを使用した場合、ＮＭＯＳキャパシタは、ゲート電圧が閾値Vthを越えないと、チャンネル領域に反転層が形成されず、キャパシタとして十分に機能することができない。つまり、センスノードSNSがHレベルであれば、ＮＭＯＳキャパシタは機能し得るが、センスノードSNSがLレベルであると、ＮＭＯＳキャパシタは機能し得ない。

そこで、本実施例では、読出し動作時に、ラッチ回路をイニシャライズするときに、ラッチノードSLR、SLSを１／２Vccにイコライズせず、ラッチノードSLRをLレベルにセットする。言い換えれば、センスノードSNSの電荷をラッチノードSLRに転送する前（トランジスタBLCDがオフのとき）に、ラッチノードSLRをLレベルまたはGNDレベル（データ「０」）にセットする。これにより、電荷転送時、センスノードSNSがHレベルであれば、ラッチノードSLRは、LレベルからHレベルに遷移し、センスノードSNSがLレベルであれば、ラッチノードSLRは、Lレベルのままである。ＮＭＯＳキャパシタは、Hレベルのときのみ電荷を転送し、そのＮＭＯＳキャパシタの大きさは、ラッチノードSLRが十分にHレベルに遷移できるキャパシタンスを持つように調整される。

図５は、本実施例に係るＮＭＯＳキャパシタを用いたときの電荷転送のタイミングを示す図である。ページバッファ／センス回路１６０の動作を制御するための各トランジスタへ印加されるゲート信号は、コントローラ１４０によって制御される。時刻ｔ０において、ラッチイネーブル信号LATがLレベルになり、ラッチ回路はトライステート状態になる。時刻ｔ１において、コントローラ１４０は、電圧供給部Ｖ１の電圧をVccから０V（ＧＮＤレベル）にし、時刻ｔ２において、トランジスタBLCDをオンする。これにより、ラッチ回路のラッチノードSLRの電荷がトランジスタBLCDを介して電圧供給部V1へ放電され、ラッチノードSLRがLレベルにセットされる。時刻ｔ３において、トランジスタBLCDがオフされ、時刻ｔ４においてラッチイネーブル信号LATがHレベルになり、電圧供給部V1がVccレベルになる。こうして、ラッチノードSLRは、Lレベルにセットされ、その後、時刻ｔ６において選択メモリセルの読出しが行われる。センスノードSNSには、選択メモリセルのデータに応じた電荷が保持され、保持された電荷がトランジスタBLCDを介して、Lレベルで待機するラッチノードSLRに転送される。

このように本実施例では、ページバッファ／センス回路１６０のセンスノードSNSをＯＮＯキャパシタに代えてＮＭＯＳキャパシタから構成するようにしたので、センスノードSNSをページバッファ／センス回路１６０を構成するNMOSトランジスタと同一のプロセスまたは同一のウエル内に形成することが可能になり、その結果、チップサイズを縮小させることができる。

次に、センスノードSNSをＮＭＯＳキャパシタで構成したときの第２の実施例について説明する。ＮＡＮＤ型フラッシュメモリには、プログラム動作や消去動作時に、正しくプログラムが行われたか否か、あるいは正しく消去されたか否かを検証するためのベリファイがある。ベリファイにおいて、合格（パス）のとき、ラッチノードSLRはHレベル、ラッチノードSLSはLレベル、トランジスタQ3はオフし、ノードPB_UPの電荷は、ノードPB_DIS（GND）に放電されない。他方、不合格（フェイル）のとき、ラッチノードSLRはLレベル、ラッチノードSLSはHレベル、トランジスタQ3はオンし、ノードPB_UPの電荷がノードPB_DISに放電される。

プログラム動作時、ラッチ回路にロードされた入力データがセンスノードSNSにセットされ、入力データが「０」であれば、ラッチノードSLR、センスノードSNSは、Lレベル（０V）であり、選択メモリセルにデータ「０」がプログラムされる。入力データが「１」であれば、ラッチノードSLR、センスノードSNSは、Hレベル（Vcc）であり、選択メモリセルはプログラムされず、つまり、選択メモリセルはデータ「１」のままである。

プログラム動作は、ISPPによりプログラムパルスを印加し、その都度、プログラムベリファイを行う。プログラムベリファイ時、選択メモリセルに正しくデータ「０」がプログラムされていれば、ベリファイ読出しで選択メモリセルがオフし、センスノードSNSはHレベルであり、センスノードSNSのHレベルの電荷がトランジスタBLCDを介してラッチノードSLRに転送され、Lレベルで待機したラッチノードSLRがHレベルに反転し、ラッチノードSLSがLレベルに反転する。ベリファイ時、イネーブル信号によりトランジスタQ4がオンし、トランジスタQ3がオフし、パス（合格）が出力される。次のプログラムパルスを印加するとき、パスしたメモリセルに対応するラッチノードSLRには、プログラム禁止のためHレベルがセットされる。

他方、選択メモリセルにデータ「０」がプログラムされていなければ、ベリファイ読出しで選択メモリセルがオンし、センスノードSNSがLレベルである。ラッチノードSLRは、Lレベルで待機しているため、トランジスタBLCDがオンしても、ラッチノードSLRはLレベルのままである。従って、ラッチノードSLSがHレベルとなり、トランジスタQ3がオンし、フェイル（不合格）が出力される。次のプログラムパルスを印加するとき、フェイルしたメモリセルに対応するラッチノードSLRには、プログラを許可するためLレベルがセットされる。

プログラムベリファイでは、パスしたメモリセルのセンスノードSNSは、電圧供給部V2からの電圧によって選択的に充電される。図６に、センスノードSNSがHレベルに選択充電されるときのタイミングチャーを示す。時刻ｔ０でトランジスタDTGがオンされ、ラッチノードSLRのHレベルがトランジスタVGのゲートに供給される。時刻ｔ１で電圧供給部V2の電圧が０VからVccに変化し、これに応答して、トランジスタVGのゲートがセルフブーストされ、トランジスタVGが強くオンされる。時刻ｔ２で、トランジスタREGがオンされ、電圧供給部V2から供給されたVccによりセンスノードSNSがHレベルに充電される。ラッチノードSLRがLレベルの場合には、トランジスタVGがオフするため、センスノードSNSは電圧供給部V2によって充電されない。時刻ｔ３でラッチイネーブル信号LATがLレベルになり、ラッチ回路がトライステート状態になり、時刻ｔ４でBLCDトランジスタがオンされ、Hレベルに充電されたセンスノードSNSの電荷がラッチノードSLRに転送される。

しかしながら、選択充電の際に、ノイズの影響によりセンスノードSNSのHレベルの電位が変動することがある。ノードV2_REG（図１を参照）は、HレベルまたはLレベルのいずれかであり、その電位は不定である。つまり、前回の選択充電のときにトランジスタVGがオンするかオフするかによってノードV2_REGがHレベルまたはLレベルのフローティング状態にある。もし、ノードV2_REGがLレベルのフローティング状態にあると、プログラムベリファイでパスしたメモリセルのセンスノードSNSのHレベルの電荷をトランジスタBLCDを介してラッチノードSLRに転送するとき、センスノードSNSの電荷の一部がノードV2_REGを充電するために消費されてしまい、ラッチ回路がHレベルに反転するための閾値以上にラッチノードSLRが充電されないおそれがある。つまり、センスノードSNSのHレベルとラッチノードSLRがHレベルに反転するための閾値とのマージンが小さくなり、ラッチノードSLRがHレベルに反転せずに誤ったベリファイ結果になるおそれがある。

第２の実施例では、センスノードSNSを選択充電する前のプログラムベリファイのセンス中に、ノードV2_REGをプリチャージすることで、ノードV2_REGをHレベルのフローティング状態に固定し、プログラムベリファイでパスしたメモリセルのセンスノードSNSのHレベルの電荷をラッチノードSLRに転送したとき、センスノードSNSの電荷がノードV2_REGによって消費されることを防ぎ、これにより、センスノードSNSのHレベルとラッチノードSLRがHレベルに反転する閾値とのマージンを十分に確保し、ラッチノードSLRがLレベルからHレベルに遷移することを補償する。

図７に、第２の実施例によるノードV2_REGをプリチャージするときのタイミングチャートを示す。この例は、入力データ「０」がラッチ回路にロードされ、その後のプログラムベリファイでパスしたメモリセルのセンスノードSNSのHレベルの電荷がラッチノードSLRに転送される場合を示しており、トランジスタVGのゲートにはLレベルが印加されている。また、電圧供給部V1からはVccが供給される。時刻ｔ０からｔ１までの一定期間、トランジスタREGがオンされ、トランジスタREGがオンする期間中にトランジスタBLPREがオンする。これにより、電圧供給部V1のVccがセンスノードSNSを介してノードV2_REGをHレベルにプリチャージする。矩形で示す範囲PREがノードV2_REGのプリチャージ期間を示し、範囲SELCが選択充電の期間を示している。ノードV2_REGのプリチャージは、プログラムベリファイの選択メモリセルのセンス中（選択メモリセルのワード線にベリファイ読出し電圧を印加する期間中）を利用して行われる。つまり、グローバルビット線の電荷がセンスノードSNSに読み出される前である。その後、グローバルビット線上の電荷がトランジスタBLCLAMPを介してセンスノードSNSに読み出され、次いで、センスノードSNSの電荷がトランジスタBLCDを介してラッチノードSLRに転送される。そして、センスノードSNSへの選択充電が図６に示すタイミングチャートで行われる。このとき、ノードV2_REGはHレベルにプリチャージされているため、トランジスタREGがオンしても、センスノードSNSの電荷がノードV2_REGによって消費されることなくラッチノードSLRへ転送される。

このように本実施例によれば、センスノードSNSを選択充電する前に、ノードV2_REGをプリチャージするようにしたので、センスノードSNSを選択充電するときに、センスノードSNSのHレベルの電荷がノードV2_REGによって消費されるのを防ぎ、Lレベルで待機するラッチノードSLRがHレベルに反転するのに十分な電荷をラッチノードSLRに転送することができる。これにより、プログラムベリファイの誤判定を防止することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ １１０：メモリアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生正回路

Claims (11)

1. メモリセルアレイと、
   前記メモリセルアレイの選択されたページから読み出されたデータを感知するセンスノードおよび当該センスノードで感知されたデータをラッチノードに保持するラッチ回路を含むページバッファ／センス回路と、
   前記メモリセルアレイからの読出しや前記メモリセルアレイへのプログラム等を制御する制御手段とを有し、
   前記センスノードがＮＭＯＳキャパシタから構成され、
   前記ページバッファ／センス回路はさらに、前記ラッチノードの電位に基づき前記センスノードを選択的に充電可能な回路を含み、
   前記制御手段は、前記センスノードへの選択的な充電の前に、前記充電可能な回路内の前記センスノードに結合されるフローティングノードをプリチャージする、半導体記憶装置。
2. メモリセルアレイと、
   前記メモリセルアレイの選択されたページから読み出されたデータを感知するセンスノードおよび当該センスノードで感知されたデータをラッチノードに保持するラッチ回路を含むページバッファ／センス回路と、
   前記メモリセルアレイからの読出しや前記メモリセルアレイへのプログラム等を制御する制御手段とを有し、
   前記センスノードがエンハンスメント型のＮＭＯＳキャパシタから構成され、
   前記ページバッファ／センス回路はさらに、電荷転送用のトランジスタとビット線をプリチャージするための回路とを含み、前記ラッチノードは、一端が接地されたキャパシタを介することなく前記電荷転送用のトランジスタを介して前記センスノードに接続され、前記制御手段は、前記電荷転送用のトランジスタがオンして前記センスノードが前記ラッチノードに電気的に接続する前に、前記電荷転送用のトランジスタをオンし前記プリチャージするための回路を介して前記ラッチノードを放電させることで前記ラッチノードをＬレベルにセットする、半導体記憶装置。
3. 前記制御手段は、読出し動作時に、前記センスノードに接続される前記ラッチ回路のラッチノードをＬレベルにセットする、請求項１に記載の半導体記憶装置。
4. ページバッファ／センス回路は、前記センスノードと前記ラッチノードとの間に電荷転送用のトランジスタを含み、前記制御手段は、前記トランジスタがオンする前に前記ラッチノードをＬレベルにセットする、請求項３に記載の半導体記憶装置。
5. 前記ＮＭＯＳキャパシタは、前記ページバッファ／センス回路のＮＭＯＳトランジスタと同じＰウエル内に形成される、請求項１または２に記載の半導体記憶装置。
6. 前記充電可能な回路は、電圧供給部と、当該電圧供給部と前記センスノードとの間に直列に接続された第１および第２のトランジスタと、当該第１のトランジスタと前記ラッチノードとの間に接続された第３のトランジスタとを含み、前記フローティングノードは、第１のトランジスタと第２のトランジスタの接続部分であり、前記フローティングノードは、第２のトランジスタがオンされたときにプリチャージされる、請求項１に記載の半導体記憶装置。
7. 前記フローティングノードは、グローバルビット線をプリチャージするときの電圧供給部からの電圧によってプリチャージされる、請求項６に記載の半導体記憶装置。
8. 前記フローティングノードのプリチャージは、選択ワード線にベリファイ読出し電圧を印加する間に行われる、請求項６または７に記載の半導体記憶装置。
9. 半導体記憶装置の読出し方法であって、
   メモリセルアレイの選択ページのデータを、ＮＭＯＳキャパシタから構成されるセンスノードに受け取るステップと、
   前記センスノードのデータを転送用トランジスタを介してラッチ回路のラッチノードへ転送するステップとを有し、
   前記ラッチノードは、Ｌレベル状態で前記センスノードに接続され、
   ベリファイ動作時に、前記ラッチノードの電位に基づき前記センスノードを選択充電する前に、当該選択充電によって前記センスノードに結合されるフローティングノードをプリチャージする、読出し方法。
10. 半導体記憶装置の読出し方法であって、
    プリチャージ回路によりビット線をプリチャージし、メモリセルアレイの選択ページのデータを、エンハンスメント型のＮＭＯＳキャパシタから構成されるセンスノードに受け取るステップと、
    前記センスノードのデータを転送用トランジスタを介してラッチ回路のラッチノードへ転送するステップとを有し、
    前記ラッチノードは、選択ページのデータをセンスノードに転送する前に、前記転送用トランジスタをオンし前記プリチャージ回路を介して放電されることによりＬレベル状態で前記センスノードに接続され、
    前記ラッチノードは、一端が接地されたキャパシタを介することなく前記転送用トランジスタを介して前記センスノードに接続されている、読出し方法。
11. プログラムベリファイ動作時に、選択メモリセルにベリファイ読出し電圧を印加する間に前記フローティングノードをプリチャージする、請求項９に記載の読出し方法。

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