JP6181218B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリにおけるデータのスクランブル方法に関する。
ＮＡＮＤ型フラッシュメモリは、複数のブロックから構成されたメモリアレイを有し、１つのブロックには、複数のメモリセルが直列に接続されたＮＡＮＤストリングが形成される。典型的にデータの読出しやプログラムは、ページ単位で行われ、データの消去はブロック単位で行われる。
特許文献１は、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上させるデータの書込み方法を開示している。この書込み方法は、ワード線のアドレスに基づきスクランブル方式を選択し、選択したスクランブル方式に従い書込むべきデータをスクランブルし、スクランブルされたデータを対応するページに書込むものである。
特開２００８−１９８２９９号公報
ＮＡＮＤ型フラッシュメモリのメモリセルは、フローティングゲート（電荷蓄積層）とコントロールゲートとを備えたＮ型のＭＯＳ構造から構成される。フローティングゲートに電子が蓄積されると、メモリセルのしきい値が正方向にシフトし、この状態は、データ「０」である。他方、フローティングゲートから電子が放出されると、しきい値が負方向にシフトし、この状態は、データ「１」である。ブロックが一括消去されたとき、当該ブロック内のすべてのメモリセルは、データ「１」である。
このようなフラッシュメモリにおいて、プログラム（書込み）や消去が繰り返されたとき、データに依存した信頼性の悪化が生じ得る。例えば、プログラムするとき、データ「０」の割合がデータ「１」よりも圧倒的に多いような場合、またはそれと反対にデータ「１」の割合がデータ「０」よりも圧倒的に多いような場合である。メモリセルの微細化、高集積化により、メモリセル間の距離が短くなり、隣接するメモリセルが容量的に結合され、相互に干渉し得る状況にある。１つのメモリセルを取り囲む周辺のメモリセルが全てデータ「０」であれば、中心のメモリセルには、周辺のメモリセルの電荷が影響して全てデータ「１」の場合に比べしきい値が高くなる。さらに、データ「０」またはデータ「１」の偏在は、データを読み出すときのソースライン電圧の浮き電圧の相違によりセンスアンプの特性にも悪影響を及ぼしかねない。
それ故、信頼性の観点からすると、データ「０」とデータ「１」の割合はおおよそ０．５であることが望ましい。これを実現する１つの方法に、データスクランブルスキームがある。つまり、プログラムすべきデータを、乱数を用いてスクランブルし、スクランブルしたデータをメモリアレイにプログラムする。スクランブルは、例えば、プログラムするアドレスをシーズに用いてアドレス毎に乱数を変えることが可能であり、これにより、メモリアレイの行方向および列方向において、データ「０」とデータ「１」をランダムに配置させることができる。また、読出し動作では、メモリアレイから読み出されたデータをスクランブルしたときの乱数によりデスクランブルすることで、スクランブルされたデータは元のデータに変換される。
データスクランブル機能を搭載したＮＡＮＤ型フラッシュメモリにおいて、図１に示すように、プログラム動作時に、入出力バッファ１０を介してプログラムすべきデータがページバッファ／センス回路２０に受け取られ、次いで、プログラムすべきデータは、スクランブル回路３０に転送され、そこでスクランブル処理され、スクランブル処理されたデータが再びページバッファ／センス回路２０に転送され、メモリアレイ４０の選択ページＰにプログラムされる。読出し動作時には、メモリアレイ４０の選択ページＰからデータがページバッファ／センス回路２０に読み出され、ページバッファ／センス回路２０に保持されたデータがスクランブル回路３０に転送され、そこでデスクランブルされて元のデータに変換され、変換されたデータが再びページバッファ／センス回路２０へ転送され、入出力バッファ１０から出力される。
プログラムデータのスクランブル処理中、または読出しデータのデスクランブル処理中、ＮＡＮＤ型フラッシュメモリは、外部からのアクセスを禁止するためのビジー信号を出力するが、スクランブル回路による処理時間が長くなれば、その分だけビジー信号の期間が長くなってしまい、外部からアクセス可能な時間が大きく制限されてしまう。
本発明は、このような従来の課題を解決し、データのスクランブル機能と外部からアクセス可能な時間の両立を図る半導体記憶装置を提供することを目的とする。
本発明に係るフラッシュメモリにおけるデータのスクランブル方法は、プログラム動作時、ページバッファ／センス回路は、プログラムすべきデータを保持し、かつ保持したデータをスクランブル処理してメモリアレイの選択ページにプログラムし、読出し動作時、ページバッファ／センス回路は、選択ページから読み出されたデータを保持し、かつ保持したデータをデスクランブル処理する。
好ましくは前記スクランブル処理または前記デスクランブル処理は、保持したデータを反転または非反転する。好ましくは前記スクランブル処理または前記デスクランブル処理は、選択ページのアドレス情報に基づく乱数に従いデータを反転または非反転する。好ましくは前記スクランブル処理または前記デスクランブル処理は、ラッチ回路のノードに保持したデータを第１のトランジスタのゲートに転送するステップと、第１の電圧供給部から供給される第１の電圧によって前記ラッチ回路のノードをリセットするステップと、第２の電圧供給部から供給される第２の電圧を前記第１のトランジスタに供給するステップと、前記第１のトランジスタを介して第２の電圧によって前記ラッチ回路のノードのデータを反転または非反転するステップと、を有する。好ましくはデータを非反転する場合、第１の電圧はＧＮＤ、第２の電圧はＶＤＤであり、データを反転する場合、第１の電圧はＶＤＤ、第２の電圧はＧＮＤである。好ましくは前記ラッチ回路のノードをリセットするとき、前記第１の電圧は、ビット線をプリチャージするための第２のトランジスタ、およびセンスノードと前記ノード間の電荷転送を可能にする第２のトランジスタを介して前記ノードに供給される。好ましくは前記第１のトランジスタは、プログラムベリファイ時に、第２の電圧を前記センスノードに充電するときに導通される。
本発明に係る半導体記憶装置は、メモリアレイと、メモリアレイの選択ページにプログラムすべきデータを保持し、またはメモリアレイの選択ページから読み出されたデータを保持するページバッファ／センス回路とを有し、前記ページバッファ／センス回路は、プログラム動作時に、プログラムすべきデータをスクランブル処理し、読出し動作時に、読み出されたデータをデスクランブル処理する。
好ましくは前記スクランブル処理または前記デスクランブル処理は、選択ページのアドレス情報に基づく乱数に従いデータを反転または非反転する。好ましくは前記ページバッファ／センス回路は、データを保持するラッチ回路と、当該ラッチ回路に接続されたセンス回路とを含み、前記センス回路は、第２の電圧供給部に接続され、前記ラッチ回路のノードに保持されたデータをゲートに保持可能な第１のトランジスタと、第１の電圧供給部に接続され、ビット線のプリチャージするための第２のトランジスタと、センスノードと前記ラッチ回路のノード間の電荷転送を可能にする第３のトランジスタとを含み、前記スクランブル処理または前記デスクランブル処理を行うとき、前記ラッチ回路のノードに保持したデータが第１のトランジスタのゲートに保持され、第１の電圧供給部から供給される第１の電圧が前記第２および第３のトランジスタを介して前記ラッチ回路のノードに供給された後、第２の電圧供給部から供給される第２の電圧が前記第１のトランジスタの導通状態に応じて前記ラッチ回路のノードに供給される。好ましくはデータを非反転する場合、第１の電圧はＧＮＤ、第２の電圧はＶＤＤであり、データを反転する場合、第１の電圧はＶＤＤ、第２の電圧はＧＮＤである。好ましくは前記第１の電圧供給部は、読出し動作時に選択ビット線に前記第２のトランジスタを介してプリチャージ電圧を供給し、前記第３のトランジスタは、読出し動作時にセンスノードの読み出された電位を前記ラッチ回路のノードに転送する。好ましくは前記第２の電圧供給部は、プログラムベリファイ時に前記第１のトランジスタを介して前記センスノードに第２の電圧を供給する。
本発明によれば、ページバッファ／センス回路がプログラムすべきデータのスクランブル処理または読み出したデータのデスクランブル処理をするため、スクランブルまたはデスクランブル処理中に、ビジー信号が出力されなくなり、外部からのアクセスが可能になる。さらに本発明は、既存のページバッファ／センス回路の機能を利用することでスクランブル処理／デスクランブル処理を実現可能であるため、スクランブルのための回路を別途設ける必要がなく、省スペース化、低コストを図ることができる。
従来のＮＡＮＤ型フラッシュメモリのスクランブル処理を説明する図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体の概略構成を示す図である。 本発明の実施例に係るメモリセルアレイのＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るフラッシュメモリのプログラム時に各部に印加される電圧の一例を示す図である。 本発明の実施例に係るフラッシュメモリのビット線選択方法の一例を示す図である。 本発明の実施例に係るページバッファ／センス回路の構成を示す図である。 本発明の実施例に係るフラッシュメモリのスクランブルの動作を説明するフローである。 本発明の実施例に係るページバッファ／センス回路によるデータの反転動作を説明する図である。 本発明の実施例に係るページバッファ／センス回路の非反転動作／反転動作時の各部の論理レベルを示す表である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
本発明の実施例に係るフラッシュメモリの典型的な構成を図２に示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御する制御部１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。但し、図２に示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。
メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。ブロックBLK(0)に近接して、ページバッファ／センス回路１６０が配置される。このような構成以外にも、ページバッファ／センス回路１６０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。
１つのメモリブロックには、図３に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、これらＮＡＮＤストリングユニットＮＵは、それぞれ偶数ビット線ＢＬ＿Ｅまたは奇数ビット線ＢＬ＿Ｏに接続される。１つのＮＡＮＤセルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31に接続されたビット線側選択トランジスタTDと、他方の端部であるメモリセルMC0に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタTDのドレインは、対応する偶数または奇数ビット線に接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTD、TSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘまたは変換されたアドレスに基づきブロックを選択するとき、ブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。図３は、典型的なＮＡＮＤストリングユニットを示しているが、ＮＡＮＤストリングユニットは、ソース線側選択トランジスタTSまたはビット線側選択トランジスタTDに隣接する１つまたは複数のダミーセルを包含するものであってもよい。
メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。但し、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
図４は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
図５に、ビット線とページバッファ／センス回路１６０との接続関係の一例を示す。ここでは、便宜上、８つのビット線（BL0〜BL7）を例示している。１つの好ましい例では、読出し動作時またはプログラム動作時に、同一ページ上の偶数ページまたは奇数ページを選択し、隣接するビット線間の容量結合による干渉を抑制する。ビット線選択回路１９０は、偶数ページ（BL0、BL2、BL4、BL6）を選択するとき、選択ゲート線BLSEに接続されたトランジスタをオンし、選択ゲート線BLSOに接続されたトランジスタをオフにし、偶数ビット線をグローバルビット線GBL0、GBL1、GBL2、GBL３にそれぞれ接続する。また、奇数ページ（BL1、BL3、BL5、BL7）を選択するとき、選択ゲート線BLSEに接続されたトランジスタをオフにし、選択ゲート線BLSOに接続されたトランジスタをオンにし、奇数ビット線をグローバルビット線GBL0、GBL1、GBL2、GBL３にそれぞれ接続する。これにより、ページバッファ／センス回路１６０は、偶数ページまたは奇数ページによって共有され、同一ワード線上にｎ個のビット線があるとき、ページバッファ／センス回路１６０は、ｎ／２個である。但し、ビット線の選択方法は、上記以外の構成であってもよく、全ビット線が同時に選択されるオールビット線の構造であれば、ビット線の数と等しい数のページバッファ／センス回路が用意される。
図６は、偶数ビット線と奇数ビット線の２つのビット線によって共有される１つのページバッファ／センス回路の構成の一例である。ページバッファ／センス回路１６０は、プログラムすべきデータを保持したり、あるいはメモリアレイから読み出されたデータを保持するラッチ回路１６２と、ビット線上に読み出されたデータを感知したり、あるいは選択ビット線にプログラムすべきデータ「０」または「１」に応じた電圧をセットするセンス回路１６４と、ベリファイ結果を出力する回路とを含んで構成される。
ラッチ回路１６２は、例えば、ノードSLR、SLSにデータを保持するクロスカップリングされた２つのインバータを含む。一方のノードSLRはセンス回路１６４に接続され、ノードSLRと反転のデータを保持するノードSLSは、ベリファイ用のトランジスタＱ１のゲートに接続される。ベリファイ時、トランジスタＱ２がＨレベルに駆動されたJUDGE＿EN信号によりイネーブルされ、ノードSLSの電位によってトランジスタＱ１がオンまたはオフし、これによってベリファイの合否が判定される。例えば、ベリファイでは、ノードSLSはLであり、PB_P_UPはＨレベルであり、合格を示す。ノードSLSとノードSLRとの間には、両ノードの電位をイコライズするためのトランジスタＱ３が接続され、トランジスタＱ３は、EQ_EN信号によって駆動される。さらにノードSLR、SLSは、トランジスタＱ４、Ｑ５を介して一対のデータラインDL、／DLに接続され、データラインDL、／DLは、入出力バッファ１２０に接続される。トランジスタＱ４、Ｑ５は、CLS信号によりオンまたはオフされる。
センス回路１６４は、ノードSLRとセンスノードSNSとの間に接続された電荷転送用のトランジスタＱ６、センスノードSNSと電圧供給部V2との間に直列に接続されたトランジスタＱ７、Ｑ８、ノードSLRとトランジスタＱ７のゲートとの間に接続されたトランジスタＱ９、電圧供給部V1とセンスノードSNSとの間に接続され、ビット線にプリチャージ電圧等を供給するためのトランジスタＱ１０、ビット線の電圧をクランプするためのトランジスタＱ１１を含んで構成される。これらトランジスタＱ１〜Ｑ１１は、ＮＭＯＳトランジスタである。
例えば、読出し動作時、BLPRE信号によりトランジスタＱ１０がオンされ、引き続きBLCLAMP信号によりトランジスタＱ１１がオンされ、選択ビット線（例えば、偶数ビット線）がプリチャージされる。非選択ビット線（例えば、奇数ビット線）は、例えばGNDに接続される。その後、ＮＡＮＤストリングのソース線側選択トランジスタTSがオンされ、選択メモリセルの状態に応じて選択ビット線の電位が決定され、センスノードSNSには、データ「０」または「１」の電位が保持される。次に、BLCD信号によりトランジスタＱ６がオンされ、センスノードSNSの電荷がラッチ回路１６２のノードSLRに転送され、そこに保持される。なお、ラッチ回路１６２に電荷を転送する前に、EQ_EN信号によりトランジスタＱ３がオンされ、ノードSLR、SLSの電位がイコライズされる。ラッチ回路１６２に保持されたデータは、後述するようにデスクランブルされた後、データラインDL、/DLを介して入出力バッファ１２０から出力される。
プログラム動作時、プログラムすべきデータが、入出力バッファ１２０、データラインDL、/DLを介してラッチ回路１６２にロードされる。次に、BLCD信号、BLCLAMP信号によりトランジスタＱ６、Ｑ１１がオンされ、選択ビット線（例えば、偶数ビット線）には、プログラムすべきデータ「０」、「１」に応じた電圧がセットされる。非選択ビット線（例えば、奇数ビット線）には、VDDが供給される。次に、選択ワード線にプログラムパルスが印加され、選択メモリセルにプログラムが行われる。
トランジスタＱ７、Ｑ８、Ｑ９は、例えば、電圧供給部V2と相俟って、ノードSLRの反転または非反転したデータをセンスノードSNSへ生成したりすることが可能であり、例えば、プログラムベリファイ動作時に使用される。プログラムすべきデータが「１」であるとき、ノードSLR、センスノードSNSはＨレベルであり、選択ビット線には、プログラム禁止電圧がセットされる。それ故、選択メモリセルは、プログラムパルスが印加されても事実上プログラムされない。プログラムベリファイは、読出し動作と同様に行われるが、選択ワード線には、読出し電圧の代わりにベリファイ電圧が印加される。選択メモリセルはプログラムされないため、ベリファイ電圧が印加されたとき導通し、それ故、選択ビット線の電位はGNDに放電され、センスノードSNSはＬレベルである。次に、DTG信号が一定期間Ｈレベルに駆動され、トランジスタＱ９がオンされ、ノードVGには、ノードSLRの電位、つまりＨレベルの電位が印加され、トランジスタＱ７が導通状態になる。このとき、トランジスタＱ６はオフ状態である。次に、電圧供給部V2にVDDが供給される。電圧供給部V2のVDDが印加されたとき、ノードVGは、容量結合によりさらに昇圧される。次いで、REG信号がＨに駆動され、トランジスタＱ８が導通状態になると、センスノードSNSがＨレベルに充電される。次に、EQ_EN信号がＨとなり、ノードSLRとノードSLSがイコライズされ、BLCD信号がＨとなり、トランジスタＱ６がオンすることで、センスノードSNSの電荷がノードSLRに転送される。その結果、ノードSLSがＬレベルとなり、トランジスタＱ１がオフすることで、ベリファイが合格と判定される。
一方、プログラムすべきデータが「０」であるとき、ノードSLRはＬレベルであるため、プログラムベリファイ時に、DTG信号がＨレベルとなりトランジスタＱ９がオンしても、ノードVGはＬレベルであるため、トランジスタＱ７は導通しない。このため、センスノードSNSには、電圧供給部V2からの電荷はチャージされない。
次に、本実施例のフラッシュメモリにおけるスクランブル動作について説明する。ＮＡＮＤ型フラッシュメモリでは、データを消去した後のメモリセルは、データ「１」であり、消去後の読出し動作では、例えば、「ＦＦｈ」のデータが出力されなければならない。この場合には、消去後のデータがすべて「１」となるように、デスクランブルを禁止する必要がある。他方、確率的には非常に小さいが、データスクランブルによりプログラムされたデータがすべて「１」となることがある。このようなデータを読出す場合には、デスクランブルする必要がある。このような制約から、ＮＡＮＤ型フラッシュメモリでは、メモリアレイの冗長領域等に、当該ページが消去された状態のものか、またはプログラムされた状態のものかを判定するためのフラグビットを設けている。フラグビットは、当該ページを含むブロックが消去されたとき、データ「１」であり、当該ページがプログラムされたとき、データ「０」に変更される。
図７（Ａ）は、プログラム動作時のフロー、図７（Ｂ）は、読出し動作時のフローである。プログラム動作では、外部コントローラからプログラムコマンドが受け取られ（Ｓ１０）、次いで、アドレスおよびプログラムすべきデータが受け取られる（Ｓ１２）。受け取られたデータは、ページバッファ／センス回路１６０によってスクランブルされ（Ｓ１４）、さらに選択されたページがプログラムされたことを示すようにフラグがデータ「１」から「０」に変更される（Ｓ１６）。次に、スクランブルされたデータおよびフラグが選択ページにプログラムされる（Ｓ１８）。
読出し動作では、外部のコントローラから読出しコマンドおよびアドレスが入力されると（Ｓ２０）、メモリアレイの選択ページからデータが読出され（Ｓ２２）、次に、フラグの判定が行われる（Ｓ２４）。フラグが「０」であれば、仮にすべてのデータが「１」であるにせよ、そのデータはプログラムされたデータであるから、読み出されたデータがページバッファ／センス回路１６０によってデスクランブルされ（Ｓ２６）、元のデータに変換されて出力される（Ｓ２８）。一方、フラグが「１」であれば、読み出したデータは消去後のデータであるから、デスクランブル処理をすることなくそのままデータを出力する（Ｓ２８）。
次に、ページバッファ／センス回路１６０におけるデータのスクランブル機能について説明する。図８（Ａ）は、データ非反転時の動作、図８（Ｂ）は、データ反転時の動作を示し、図９は、データ非反転時、データ反転時の各部のノードの論理レベルを示す。
ページバッファ／センス回路１６０は、プログラム動作時にラッチ回路１６２に保持されたすべてのデータをスクランブル処理し、読出し動作時にラッチ回路１６２に保持されたすべてのデータをデスクランブル処理する。本実施例のページバッファ／センス回路１６０は、実質的に、従来と同一の構成および制御信号を用いて、スクランブル処理／デスクランブル処理を実行する。
ページバッファ／センス回路１６０のスクランブル処理／デスクランブル処理は、好ましくは乱数を用いてデータを反転または非反転する。例えば、乱数が「１」であるとき、データが反転され、「０」であるときデータが非反転される。乱数は、例えば、データをプログラムするときの選択ページのアドレス情報に基づき決定される。乱数の発生は、ページバッファ／センス回路１６０において行われるものであってもよいし、あるいは制御部１４０または他の回路部によって行われるものであってもよい。
ラッチ回路１６２は、プログラムすべきデータ、またはメモリアレイから読み出されたデータを保持し、データ「０」を保持するとき、ノードSLRは、Ｌレベルであり、データ「１」を保持するとき、ノードSLRは、Ｈレベルである。
先ず、DTG信号が一定期間、Ｈレベルに駆動され、トランジスタＱ９がオン状態になり、ノードSLRのデータがノードVGに転送され、ノードVGに保持される。ノードSLRがＨレベルであれば、トランジスタＱ７が導通状態となり、ノードSLRがＬレベルであれば、トランジスタＱ７が非導通状態になる。
次に、ラッチ回路１６２は、図示しないLT信号によりデータ受け入れ可能な状態にされた後、ラッチ回路１６２のノードSLR、SLSがリセットされる。リセットは、BLPRE信号およびBLCD信号を一定期間、Ｈレベルに駆動し、電圧供給部V1からの電圧をセンスノードSNSおよびノードSLRに供給することよって行われる。データ反転時には、図８（Ａ）に示すように、電圧供給部V1はGNDとなり、それ故、センスノードSNSおよびノードSLRがGNDになる。データ非反転時には、図８（Ｂ）に示すように、電圧供給部V1はVDDとなり、それ故、センスノードSNSおよびノードSLRがVDDになる。
次に、電圧供給部V2が起動される。すなわち、データ非反転の場合、電圧供給部V2はGNDからVDDに変化され、データ反転の場合、電圧供給部V2はGNDのままである。ノードVGがＨレベルを保持し、電圧供給部V2がVDDに遷移した場合には、ノードVGの電位は、電圧供給部V2との容量結合によりさらに＋αの電位が昇圧され、これによりトランジスタＱ７が強くオンされる。
次に、REG信号が一定期間Ｈレベルに駆動され、センスノードSNSおよびノードSLRは、ノードVGに応じてＨレベルまたはＬレベルに変化される。このとき、BLPRE信号はＬレベルであり、BLCD信号はＨレベルである。データが非反転の場合、例えば、ノードSLRに保持された元のデータがＨであるとき、ノードSNS/SLRは、電圧供給部V1からのGNDによってＬにリセットされた後、電圧供給部V2がVDDに変化することで、ＬからＨに変化する。ノードSLRに保持された元のデータがＬであるとき、ノードVGはＬレベルであり、このＬレベルは、電圧供給部V1からのリセットによっても変化されない。そして、電圧供給部V2がGNDからVDDに変化したとき、トランジスタＱ７はオフであるため、電圧供給部V2からの電荷の充電は行われず、ノードSNS/SLRは、Ｌのままである。このようにして、ラッチ回路１６２に保持されたデータは、非反転となる。
一方、データを反転する場合、例えば、ノードSLRに保持された元のデータがＨレベルであるとき、ノードVGにはＨレベルが保持される。ノードSNS/SLRは、電圧供給部V1からのVDDによってリセットされるが、そのレベルはＨのままである。また、電圧供給部V2は、GNDのままなので、ノードVGも変化されない。次に、REG信号がＨレベルに駆動されると、ノードSNS/SLRの電位は、電圧供給部V2に放電され、Ｌレベルになる。また、ノードSLRに保持された元のデータがＬであるとき、ノードVGにはＬが保持される。ノードSNS/SLRは、電圧供給部V1からのVDDによってリセットされ、レベルはＬからＨに変化される。次に、REG信号がＨに駆動されたとき、トランジスタＱ７はオフであるため、ノードSNS/SLRは、Ｈのままである。こうして、ラッチ回路１６２によって保持されたデータが反転される。
このように本実施例によれば、既存のページバッファ／センス回路を利用して、ページバッファ／センス回路においてデータのスクランブル処理を実行することが可能になるため、スクランブル処理中、ビジー信号を出力する必要がなくなり、外部からのアクセスを禁止する時間を短縮することができる。
次に、本発明の変形例について説明する。ＮＡＮＤ型フラッシュメモリでは、同一ページにｎ回（ｎは、２以上の自然数）連続してデータをプログラムする機能（以下、便宜上、パーシャルページプログラムという）を実行することが可能である。パーシャルページプログラムは、例えば、外部のコントローラからプログラムコマンドを受け取った後に、行アドレスＡｘおよび列アドレスＡｙ１を受け取り、次に、パーシャルデータＤ１を受け取り、引き続き完了コマンドを受け取ると、パーシャルデータのプログラムが開始される。すなわち、行アドレスＡｘによって選択されたページの列アドレスＡｙ１を先頭にパーシャルデータＤ１がプログラムされ、その間、フラッシュメモリは、アクセスを禁止のためのビジー信号を外部コントローラへ出力し、アクセス禁止が解除された時点でレディ信号を出力する。外部コントローラは、レディ信号を受け取ると、次のパーシャルデータをプログラムするため、上記と同様に、再び、プログラムコマンド、列アドレスＡｙ２、パーシャルデータＤ２、および完了コマンドをフラッシュメモリに送信し、フラッシュメモリは、同一ページの列アドレスＡｙ２を先頭にパーシャルデータＤ２をプログラムする。このような処理がｎ回繰り返され、結果的に、１つのページには、ｎ個のパーシャルデータＤ１、Ｄ２、…、Ｄｎがプログラムされる。
例えば、メモリアレイの１つのページが４つのセクタに分割され、各セクタに対してパーシャルプログラムが可能であるとき、変形例では、セクタ単位でページバッファ／センス回路のデータスクランブルが実行されるか否かを設定できるようにしてもよい。例えば、セクタ０、１、２のデータがスクランブルされるように設定され、セクタ３のデータがスクランブルされないように設定される。この設定は、外部コントローラからのコマンドによって実現するようにしてもよいし、制御部１４０において予め設定するようにしてもよい。例えば、外部コントローラは、「０」または「１」が連続するパーシャルデータ、あるいは「０」または「１」が圧倒的に偏在するパーシャルデータであるとき、セクタ単位でスクランブルの有無を設定することができる。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：制御部 １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １６２：ラッチ回路
１６４：センス回路 １７０：列選択回路
１８０：内部電圧発生正回路

Claims (11)

  1. フラッシュメモリにおけるデータのスクランブル方法であって、
    プログラム動作時、ページバッファ／センス回路は、プログラムすべきデータを保持し、かつ保持したデータをスクランブル処理してメモリアレイの選択ページにプログラムし、
    読出し動作時、ページバッファ／センス回路は、選択ページから読み出されたデータを保持し、かつ保持したデータをデスクランブル処理し、
    前記スクランブル処理または前記デスクランブル処理は、
    ラッチ回路のノードに保持したデータを第１のトランジスタのゲートに転送するステップと、
    第１の電圧供給部から供給される第１の電圧によって前記ラッチ回路のノードをリセットするステップと、
    第２の電圧供給部から供給される第２の電圧を前記第１のトランジスタに供給するステップと、
    前記第１のトランジスタを介して第２の電圧によって前記ラッチ回路のノードのデータを反転または非反転するステップとを有する、スクランブル方法。
  2. 前記スクランブル処理または前記デスクランブル処理は、保持したデータを反転または非反転する、請求項１に記載のスクランブル方法。
  3. 前記スクランブル処理または前記デスクランブル処理は、選択ページのアドレス情報に基づく乱数に従いデータを反転または非反転する、請求項２に記載のスクランブル方法。
  4. データを非反転する場合、第１の電圧はＧＮＤ、第２の電圧はＶＤＤであり、データを反転する場合、第１の電圧はＶＤＤ、第２の電圧はＧＮＤである、請求項１に記載のスクランブル方法。
  5. 前記ラッチ回路のノードをリセットするとき、前記第１の電圧は、ビット線をプリチャージするための第２のトランジスタ、およびセンスノードと前記ノード間の電荷転送を可能にする第２のトランジスタを介して前記ノードに供給される、請求項１または４に記載のスクランブル方法。
  6. 前記第１のトランジスタは、プログラムベリファイ時に、第２の電圧を前記センスノードに充電するときに導通される、請求項１に記載のスクランブル方法。
  7. メモリアレイと、
    メモリアレイの選択ページにプログラムすべきデータを保持し、またはメモリアレイの選択ページから読み出されたデータを保持するページバッファ／センス回路とを有し、
    前記ページバッファ／センス回路は、プログラム動作時に、プログラムすべきデータをスクランブル処理し、読出し動作時に、読み出されたデータをデスクランブル処理し、
    前記ページバッファ／センス回路は、データを保持するラッチ回路と、当該ラッチ回路に接続されたセンス回路とを含み、
    前記センス回路は、第２の電圧供給部に接続され、前記ラッチ回路のノードに保持されたデータをゲートに保持可能な第１のトランジスタと、第１の電圧供給部に接続され、ビット線のプリチャージするための第２のトランジスタと、センスノードと前記ラッチ回路のノード間の電荷転送を可能にする第３のトランジスタとを含み、
    前記スクランブル処理または前記デスクランブル処理を行うとき、前記ラッチ回路のノードに保持したデータが第１のトランジスタのゲートに保持され、第１の電圧供給部から供給される第１の電圧が前記第２および第３のトランジスタを介して前記ラッチ回路のノードに供給された後、第２の電圧供給部から供給される第２の電圧が前記第１のトランジスタの導通状態に応じて前記ラッチ回路のノードに供給される、半導体記憶装置。
  8. 前記スクランブル処理または前記デスクランブル処理は、選択ページのアドレス情報に基づく乱数に従いデータを反転または非反転する、請求項７に記載の半導体記憶装置。
  9. データを非反転する場合、第１の電圧はＧＮＤ、第２の電圧はＶＤＤであり、データを反転する場合、第１の電圧はＶＤＤ、第２の電圧はＧＮＤである、請求項７に記載の半導体記憶装置。
  10. 前記第１の電圧供給部は、読出し動作時に選択ビット線に前記第２のトランジスタを介してプリチャージ電圧を供給し、前記第３のトランジスタは、読出し動作時にセンスノードの読み出された電位を前記ラッチ回路のノードに転送する、請求項７に記載の半導体記憶装置。
  11. 前記第２の電圧供給部は、プログラムベリファイ時に前記第１のトランジスタを介して前記センスノードに第２の電圧を供給する、請求項７に記載の半導体記憶装置。
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