CN107045887A - 半导体存储装置及其加扰方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置及其加扰方法，可实现数据加扰功能与可存取时间的兼顾。本发明的半导体存储装置包含具有数据加扰功能的页面缓冲器/读出电路。页面缓冲器/读出电路在编程动作时，保持要编程的数据，对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，保持从选择页面读出的数据，且对所保持的数据进行解扰处理。

Description

半导体存储装置及其加扰方法
技术领域
本发明涉及一种与非(NAND)型快闪存储器(flash memory)等半导体存储装置，尤其涉及一种半导体存储装置及其加扰(scramble)方法。
背景技术
NAND型快闪存储器具有包含多个区块(block)的存储器阵列(memory array)，在一个区块中，形成由多个存储胞元(memory cell)串联连接而成的NAND串(string)。典型的是，数据(data)的读出或编程(program)是以页面(page)为单位来进行，数据的擦除是以区块为单位来进行。
专利文献1公开了一种提高NAND型快闪存储器的动作可靠性的数据写入方法。该写入方法是基于字线(word line)的地址(address)来选择加扰方式，根据所选择的加扰方式来对要写入的数据进行加扰，并将经加扰的数据写入至对应的页面。
现有技术文献
专利文献
专利文献1：日本专利特开2008-198299号公报
[发明所要解决的问题]
NAND型快闪存储器的存储胞元包含具备浮动栅极(floating gate)(电荷蓄积层)与控制栅极的N型的金属氧化物半导体(Metal Oxide Semiconductor，MOS)结构。当在浮动栅极蓄积电子时，存储胞元的阈值偏移(shift)至正方向，该状态为数据“0”。另一方面，当从浮动栅极放出电子时，阈值偏移至负方向，该状态为数据“1”。当统一擦除区块时，该区块内的所有存储胞元为数据“1”。
在此种快闪存储器中，当反复进行编程(写入)或擦除时，依存于数据的可靠性有可能发生恶化。例如，在进行编程时，数据“0”的比例压倒性地多于数据“1”的情况，或者与此相反地，数据“1”的比例压倒性地多于数据“0”的情况。由于存储胞元的微细化、高集成化，存储胞元间的距离变短，邻接的存储胞元处于电容耦合而可相互干扰的状况。若围绕一个存储胞元的周边存储胞元全部为数据“0”，则在中心的存储胞元中，周边存储胞元的电荷会产生影响，从而与全部为数据“1”的情况相比，阈值变高。进而，数据“0”或数据“1”的不均匀因读出数据时的源极线(source line)电压的浮动电压的差异，也很有可能对读出放大器(sense amplifier)的特性造成不良影响。
因此，从可靠性的观点来看，数据“0”与数据“1”的比例理想的是约为0.5。作为实现此比例的一个方法，有数据加扰方案(scheme)。即，对于要编程的数据，使用随机数来进行加扰，并将加扰后的数据编程至存储器阵列。对于加扰，例如可将要编程的地址用于种子(seeds)而对每个地址改变随机数，由此可在存储器阵列的行方向及列方向上随机(random)地配置数据“0”与数据“1”。而且，在读出动作中，通过利用对从存储器阵列读出的数据进行加扰时的随机数来进行解扰(descramble)，从而将经加扰的数据转换成原始数据。
在搭载有数据加扰功能的NAND型快闪存储器中，如图1所示，在编程动作时，页面缓冲器/读出电路(page buffer/sense circuit)20经由输入/输出缓冲器10来接受要编程的数据，然后，要编程的数据被传输至加扰电路30，在其中进行加扰处理，经加扰处理的数据被再次传输至页面缓冲器/读出电路20，并被编程至存储器阵列40的选择页面P。在读出动作时，从存储器阵列40的选择页面P将数据读出至页面缓冲器/读出电路20，将保持于页面缓冲器/读出电路20中的数据传输至加扰电路30，在其中经解扰而转换成原始数据，经转换的数据被再次传输至页面缓冲器/读出电路20，并从输入/输出缓冲器10输出。
在编程数据的加扰处理中或读出数据的解扰处理中，NAND型快闪存储器输出用于禁止从外部存取(access)的忙碌(busy)信号，但若加扰电路的处理时间长，则忙碌信号的期间会相应地变长，从而可从外部存取的时间会受到大幅度地限制。
发明内容
本发明的目的在于解决此种现有的问题，提供一种半导体存储装置，可实现数据加扰功能与可从外部存取的时间的兼顾。
[解决问题的技术手段]
本发明的半导体存储装置的加扰方法在编程动作时，页面缓冲器/读出电路保持要编程的数据，且对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，在读出动作时，页面缓冲器/读出电路保持从选择页面读出的数据，且对所保持的数据进行解扰处理。
优选的是，所述加扰处理或所述解扰处理是使所保持的数据反相或非反相。优选的是，所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。优选的是，所述加扰处理或所述解扰处理包括下述步骤：将保持于锁存(latch)电路的节点(node)中的数据传输至第1晶体管(transistor)的栅极(gate)；通过从第1电压供给部供给的第1电压来重置(reset)所述锁存电路的节点；将从第2电压供给部供给的第2电压供给至所述第1晶体管；以及经由所述第1晶体管，通过第2电压来使所述锁存电路的节点的数据反相或非反相。优选的是，在使数据非反相时，第1电压为GND，第2电压为VDD，在使数据反相时，第1电压为VDD，第2电压为GND。优选的是，在重置所述锁存电路的节点时，所述第1电压经由用于对位线(bit line)进行预充电(pre-charge)的第3晶体管、及使读出节点与所述节点间的电荷传输成为可能的第2晶体管而供给至所述节点。优选的是，所述第1晶体管在编程校验(verify)时，当以第2电压对所述读出节点充电时导通(ON)。
本发明的半导体存储装置包括：存储器阵列；以及页面缓冲器/读出电路，保持要对存储器阵列的选择页面编程的数据，或者保持从存储器阵列的选择页面读出的数据，所述页面缓冲器/读出电路在编程动作时，对要编程的数据进行加扰处理，在读出动作时，对所读出的数据进行解扰处理。
优选的是，所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。优选的是，所述页面缓冲器/读出电路包括保持数据的锁存电路、及连接于该锁存电路的读出电路，所述读出电路包括：第1晶体管，连接于第2电压供给部，可将保持于所述锁存电路的节点中的数据保持于栅极；第2晶体管，连接于第1电压供给部，用于进行位线的预充电；以及第3晶体管，使读出节点与所述锁存电路的节点间的电荷传输成为可能，当进行所述加扰处理或所述解扰处理时，将保持于所述锁存电路的节点中的数据保持于第1晶体管的栅极，将从第1电压供给部供给的第1电压经由所述第2晶体管及第3晶体管而供给至所述锁存电路的节点之后，根据所述第1晶体管的导通状态来将从第2电压供给部供给的第2电压供给至所述锁存电路的节点。优选的是，在使数据非反相时，第1电压为GND，第2电压为VDD，在使数据反相时，第1电压为VDD，第2电压为GND。优选的是，所述第1电压供给部在读出动作时，经由所述第2晶体管来将预充电电压供给至选择位线，所述第3晶体管在读出动作时将读出节点的所读出的电位传输至所述锁存电路的节点。优选的是，所述第2电压供给部在编程校验时，经由所述第1晶体管来对所述读出节点供给第2电压。
[发明的效果]
根据本发明，页面缓冲器/读出电路进行要编程的数据的加扰处理或者所读出的数据的解扰处理，因此在加扰或解扰处理中不再输出忙碌信号，从而可从外部进行存取。进而，本发明可通过利用现有的页面缓冲器/读出电路的功能来实现加扰处理/解扰处理，因此无须另行设置用于加扰的电路，能够实现省空间(space)化、低成本(cost)。
附图说明
图1是对现有的NAND型快闪存储器的加扰处理进行说明的图；
图2是表示本发明的实施例的NAND型快闪存储器的整体概略结构的图；
图3是表示本发明的实施例的存储胞元阵列的NAND串的结构的电路图；
图4是表示本发明的实施例的快闪存储器的位线选择方法的一例的图；
图5是表示本发明的实施例的页面缓冲器/读出电路的结构的图；
图6(A)、图6(B)是对本发明的实施例的快闪存储器的加扰动作进行说明的流程；
图7(A)、图7(B)是对本发明的实施例的页面缓冲器/读出电路对数据的反相动作进行说明的图。
附图标记说明：
10：输入/输出缓冲器；
20、160：页面缓冲器/读出电路；
30：加扰电路；
40、110：存储器阵列；
100：快闪存储器；
120：输入/输出缓冲器；
130：地址寄存器；
140：控制部；
150：字线选择电路；
162：锁存电路；
164：读出电路；
170：列选择电路；
180：内部电压产生电路；
190：位线选择电路；
Ax：行地址信息；
Ay：列地址信息；
BL0～BL7：位线；
BLCD、BLCN、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、JUDGE_EN、PB_P_UP、REG：信号；
BLK(0)、BLK(1)～BLK(m-1)：存储器区块；
BLSE、BLSO、SGD、SGS：选择栅极线；
BL_E：偶数位线；
BL_O：奇数位线；
DL、/DL：数据线；
GBL0、GBL1、GBL2、GBL3：全局位线；
GND：接地电压；
MC0、MC1、MC2、MC31：存储胞元；
NU：NAND串单元；
P：选择页面；
Q1～Q11：晶体管；
S10～S28：步骤；
SA0～SA3：感测放大器电路；
SLR、SLS、VG：节点；
SL：源极线；
SNS：读出节点；
TD：位线侧选择晶体管；
TS：源极线侧选择晶体管；
V1、V2：电压供给部；
VDD：电源电压；
Vers：擦除电压；
Vpgm：写入电压/编程电压；
Vpass：通过电压；
Vread：读出通过电压。
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部分，与实际元件(device)的比例(scale)并不相同。
图2表示本发明的实施例的快闪存储器的典型结构。本实施例的快闪存储器100包括：存储器阵列110，呈矩阵状地排列有多个存储胞元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，且保持输入/输出数据；地址寄存器(address register)130，接收来自输入/输出缓冲器120的地址数据；控制部140，接收来自输入/输出缓冲器120的命令数据(command data)或来自外部的控制信号，以控制各部分；字线选择电路150，从地址寄存器(address resistor)130接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路160，保持从由字线选择电路150所选择的页面读出的数据，或者保持对所选择的页面的写入数据；列选择电路170，从地址寄存器130接收列地址信息Ay，对列地址信息Ay进行解码，并基于该解码结果来进行页面缓冲器/读出电路160内的数据的选择等；以及内部电压产生电路180，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。其中，图2所示的快闪存储器的结构仅为例示，本发明未必限定于此种结构。
存储器阵列110具有沿列方向配置的m个存储器区块BLK(0)、BLK(1)、…、BLK(m-1)。靠近区块BLK(0)而配置有页面缓冲器/读出电路160。除了此种结构以外，页面缓冲器/读出电路160也可配置在区块的另一个端部或者两侧的端部。
在一个存储器区块中，如图3所示，形成有多个NAND串单元NU，该NAND串单元NU是由多个存储胞元串联连接而成，这些NAND串单元NU分别连接于偶数位线BL_E或奇数位线BL_O。一个NAND串单元NU包含串联连接的多个存储胞元MCi(i＝0、1、…、31)、与其中一个端部即存储胞元MC31连接的位线侧选择晶体管TD、及与另一个端部即存储胞元MC0连接的源极(source)线侧选择晶体管TS，位线侧选择晶体管TD的漏极(drain)连接于对应的偶数或奇数位线，源极线侧选择晶体管TS的源极连接于共用的源极线SL。
存储胞元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于与字线WL平行的选择栅极线SGD、SGS。字线选择电路150在基于行地址Ax或经转换的地址来选择区块时，经由区块的选择栅极线SGS、SGD来选择性地驱动选择晶体管TD、TS。图3表示了典型的NAND串单元，但NAND串单元也可包含与源极线侧选择晶体管TS或位线侧选择晶体管TD邻接的一个或多个虚设胞元(dummy cell)。
典型的是，存储胞元具有MOS结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱(well)内；穿隧(tunnel)氧化膜，形成在源极/漏极间的沟道(channel)上；浮动栅极(电荷蓄积层)，形成在穿隧氧化膜上；以及控制栅极，经由介电质膜而形成在浮动栅极上。当在浮动栅极中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储胞元为常通(normally on)。当在浮动栅极中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储胞元为常断(normally off)。其中，存储胞元既可为存储一个位(二值数据)的单层胞元(Single Level Cell，简称SLC)型，也可为存储多个位的多层胞元(Multi Level Cell，简称MLC)型。
表1是表示在快闪存储器的各动作时施加的偏电压的一例的表(table)。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，对共用源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，并将与“0”或“1”的数据相应的电位供给至位线。在擦除动作时，对区块内的所选择的字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子抽出至基板，由此以区块为单位来擦除数据。
表1
图4表示位线与页面缓冲器/读出电路160的连接关系的一例。此处，为了方便，例示了8条位线(BL0～BL7)。在图4中，BLCN信号是用于页面缓冲器的控制信号，其用以控制开关晶体管。一个优选例中，在读出动作时或编程动作时，选择同一页面上的偶数页面或奇数页面，从而抑制因邻接的位线间的电容耦合造成的干扰。位线选择电路190在选择偶数页面(BL0、BL2、BL4、BL6)时，使连接于选择栅极线BLSE的晶体管导通，使连接于选择栅极线BLSO的晶体管断开，将偶数位线分别连接于全局位线(global bit line)GBL0、GBL1、GBL2、GBL3。而且，在选择奇数页面(BL1、BL3、BL5、BL7)时，使连接于选择栅极线BLSE的晶体管断开，使连接于选择栅极线BLSO的晶体管导通，将奇数位线分别连接于全局位线GBL0、GBL1、GBL2、GBL3。由此，页面缓冲器/读出电路160由偶数页面或奇数页面所共有，当在同一字线上存在n个位线时，页面缓冲器/读出电路160为n/2个。其中，位线的选择方法也可为所述以外的结构，若是同时选择所有位线的全位线(all bit line)结构，则须准备与位线数量为相等数量的页面缓冲器/读出电路。感测放大器电路SA0～SA3是用以感测储存胞元“0”与“1”的小的差分电压，并且将此小电压放大至逻辑“0”与“1”的电位。
图5是由偶数位线与奇数位线这两个位线所共有的一个页面缓冲器/读出电路的结构的一例。页面缓冲器/读出电路160包括：锁存电路162，保持要编程的数据，或者保持从存储器阵列读出的数据；读出电路164，探测在位线上所读出的数据，或者对选择位线设置(set)与要编程的数据“0”或“1”相应的电压；以及输出校验结果的电路。锁存电路162例如包含在节点SLR、SLS上保持数据的经交叉耦合(cross coupling)的两个逆变器(inverter)。其中一个节点SLR连接于读出电路164，保持与节点SLR反相的数据的节点SLS连接于校验用的晶体管Q1的栅极。校验时，晶体管Q2通过被驱动为H电平的JUDGE_EN信号而使能(enable)，根据节点SLS的电位，晶体管Q1导通或断开，由此来判定校验的合格与否。例如，在校验时，节点SLS为L电平，PB_P_UP信号为H电平，则表示合格。在节点SLS与节点SLR之间，连接有用于对两节点的电位进行均衡(equalize)的晶体管Q3，晶体管Q3是通过EQ_EN信号而受到驱动。进而，节点SLR、SLS经由晶体管Q4、Q5而连接于一对数据线(data line)DL、/DL，数据线DL、/DL连接于输入/输出缓冲器120。晶体管Q4、Q5通过CSL信号而导通或断开。
读出电路164包括：电荷传输用的晶体管Q6，连接于节点SLR与读出节点SNS之间；晶体管Q7、Q8，串联连接于读出节点SNS与电压供给部V2之间；晶体管Q9，连接于节点SLR与晶体管Q7的栅极之间；晶体管Q10，连接于电压供给部V1与读出节点SNS之间，用于对位线供给预充电电压等；以及晶体管Q11，用于对位线的电压进行钳位(clamp)。这些晶体管Q1～Q11为NMOS晶体管。
例如，在读出动作时，通过BLPRE信号来使晶体管Q10导通，接着通过BLCLAMP信号来使晶体管Q11导通，对选择位线(例如偶数位线)进行预充电。非选择位线(例如奇数位线)例如连接于GND。随后，NAND串的源极线侧选择晶体管TS导通，根据选择存储胞元的状态来决定选择位线的电位，在读出节点SNS中保持有数据“0”或“1”的电位。接下来，通过BLCD信号来使晶体管Q6导通，读出节点SNS的电荷被传输至锁存电路162的节点SLR，并保持于该节点SLR中。另外，在将电荷传输至锁存电路162之前，通过EQ_EN信号来使晶体管Q3导通，对节点SLR、SLS的电位进行均衡。保持于锁存电路162中的数据如后所述般经解扰后，经由数据线DL、/DL而从输入/输出缓冲器120输出。
编程动作时，将要编程的数据经由输入/输出缓冲器120、数据线DL、/DL而加载(load)至锁存电路162。接下来，通过BLCD信号、BLCLAMP信号来使晶体管Q6、Q11导通，对选择位线(例如偶数位线)设置与要编程的数据“0”、“1”相应的电压。对非选择位线(例如奇数位线)供给VDD。接下来，对选择字线施加编程脉冲，对选择存储胞元进行编程。
晶体管Q7、Q8、Q9例如可协同电压供给部V2，将节点SLR的反相或非反相的数据生成至读出节点SNS中，例如在编程校验动作时使用。当要编程的数据为“1”时，节点SLR、读出节点SNS为H电平，对选择位线设置编程禁止电压。因此，选择存储胞元即使被施加编程脉冲，事实上也不会受到编程。编程校验是与读出动作同样地进行，但对于选择字线，取代读出电压而施加校验电压。由于选择存储胞元未受到编程，因此在施加有校验电压时导通，因此，选择位线的电位被放电至GND，读出节点SNS为L电平。接下来，DTG信号在固定期间被驱动为H电平，晶体管Q9导通，对于节点VG施加节点SLR的电位即H电平的电位，晶体管Q7成为导通状态。此时，晶体管Q6为断开状态。接下来，对电压供给部V2供给VDD。当电压供给部V2被施加有VDD时，节点VG通过电容耦合而进一步升压。然后，当REG信号被驱动为H而晶体管Q8成为导通状态时，读出节点SNS被充电至H电平。接下来，EQ_EN信号成为H，节点SLR与节点SLS受到均衡，BLCD信号成为H，晶体管Q6导通，由此，读出节点SNS的电荷被传输至节点SLR。其结果，节点SLS成为L电平，晶体管Q1断开，由此判定校验为合格。
另一方面，当要编程的数据为“0”时，节点SLR为L电平，因此在编程校验时，即使DTG信号成为H电平而晶体管Q9导通，由于节点VG为L电平，因此晶体管Q7也不会导通。因此，来自电压供给部V2的电荷不会被充电(charge)至读出节点SNS。
接下来，对本实施例的快闪存储器中的加扰动作进行说明。NAND型快闪存储器中，擦除了数据后的存储胞元为数据“1”，擦除后的读出动作中，例如必须输出“FFh”的数据。此时，必须禁止解扰，以使擦除后的数据全部为“1”。另一方面，尽管在概率上非常小，但有时通过数据加扰而编程的数据全部为“1”。在读出此种数据时，必须进行解扰。由于此种限制，在NAND型快闪存储器中，在存储器阵列的冗余区域等中设置有标志位(flag bit)，该标志位用于判定该页面是被擦除的状态，抑或是被编程的状态。标志位在包含该页面的区块被擦除时，为数据“1”，在该页面被编程时，变更为数据“0”。
图6(A)是编程动作时的流程，图6(B)是读出动作时的流程。在编程动作中，从外部控制器接收编程命令(S10)，然后，接收地址及要编程的数据(S12)。通过页面缓冲器/读出电路160对所接收的数据进行加扰(S14)，进而，将标志由数据“1”变更为“0”，以表示所选择的页面已被编程(S16)。接下来，将经加扰的数据及标志编程至选择页面(S18)。
在读出动作中，当从外部的控制器输入读出命令及地址时(S20)，从存储器阵列的选择页面读出数据(S22)，接下来，进行标志的判定(S24)。若标志为“0”，则暂且视为所有的数据为“1”，由于该数据是经编程的数据，因此通过页面缓冲器/读出电路160来对所读出的数据进行解扰(S26)，转换为原始数据并输出(S28)。另一方面，若标志为“1”，则由于所读出的数据为擦除后的数据，因此不进行解扰处理而直接输出数据(S28)。
接下来，对页面缓冲器/读出电路160中的数据加扰功能进行说明。图7(A)表示数据非反相时的动作，图7(B)表示数据反相时的动作，表2表示数据非反相时、数据反相时的各部分的节点的逻辑电平。
表2
页面缓冲器/读出电路160在编程动作时，对保持于锁存电路162中的所有数据进行加扰处理，在读出动作时，对保持于锁存电路162中的所有数据进行解扰处理。本实施例的页面缓冲器/读出电路160实质上使用与现有相同的结构及控制信号来执行加扰处理/解扰处理。
页面缓冲器/读出电路160的加扰处理/解扰处理优选的是使用随机数来使数据反相或非反相。例如，当随机数为“1”时，数据被反相，当随机数为“0”时，数据被非反相。随机数例如是基于对数据进行编程时的选择页面的地址信息来决定。随机数的产生既可在页面缓冲器/读出电路160中进行，或者也可由控制部140或其他电路部来进行。
锁存电路162保持要编程的数据或从存储器阵列读出的数据，当保持数据“0”时，节点SLR为L电平，当保持数据“1”时，节点SLR为H电平。
首先，DTG信号在固定期间被驱动为H电平，晶体管Q9成为导通状态，节点SLR的数据被传输至节点VG，并被保持于节点VG。若节点SLR为H电平，则晶体管Q7成为导通状态，若节点SLR为L电平，则晶体管Q7成为非导通状态。
接下来，锁存电路162在通过未图示的LT信号而成为可接收数据的状态后，对锁存电路162的节点SLR、SLS进行重置。重置是通过下述操作来进行，即，在固定期间将BLPRE信号及BLCD信号驱动为H电平，并将来自电压供给部V1的电压供给至读出节点SNS及节点SLR。在数据反相时，如图7(A)所示，电压供给部V1成为接地电压(GND)，因此，读出节点SNS及节点SLR成为GND。在数据非反相时，如图7(B)所示，电压供给部V1成为电源电压(VDD)，因此，读出节点SNS及节点SLR成为VDD。
接下来，启动电压供给部V2。即，在数据非反相的情况下，电压供给部V2由GND变化为VDD，在数据反相的情况下，电压供给部V2仍为GND。当节点VG保持H电平，电压供给部V2转变为VDD时，节点VG的电位通过与电压供给部V2的电容耦合而进一步升压+α的电位，由此，晶体管Q7强力导通。
接下来，REG信号在固定期间被驱动为H电平，读出节点SNS及节点SLR根据节点VG而变化为H电平或L电平。此时，BLPRE信号为L电平，BLCD信号为H电平。在数据为非反相的情况下，例如当保持于节点SLR中的原始数据为H时，节点SNS/SLR通过来自电压供给部V1的GND而重置为L，然后，电压供给部V2变化为VDD，由此从L变化为H。当保持于节点SLR中的原始数据为L时，节点VG为L电平，该L电平即使通过来自电压供给部V1的重置也不会发生变化。并且，当电压供给部V2由GND变化为VDD时，晶体管Q7断开，因此不进行来自电压供给部V2的电荷的充电，节点SNS/SLR仍为L。如此，保持于锁存电路162中的数据为非反相。
另一方面，在使数据反相的情况下，例如，当保持于节点SLR中的原始数据为H电平时，在节点VG中保持H电平。节点SNS/SLR虽通过来自电压供给部V1的VDD而重置，但其电平仍保持H。而且，由于电压供给部V2仍为GND，因此节点VG也不会发生变化。接下来，当REG信号被驱动为H电平时，节点SNS/SLR的电位放电至电压供给部V2而成为L电平。而且，当保持于节点SLR中的原始数据为L时，在节点VG中保持L。节点SNS/SLR通过来自电压供给部V1的VDD而重置，电平由L变化为H。接下来，当REG信号被驱动为H时，晶体管Q7断开，因此节点SNS/SLR仍保持H。如此，由锁存电路162所保持的数据受到反相。
如此，根据本实施例，可利用现有的页面缓冲器/读出电路来在页面缓冲器/读出电路中执行数据的加扰处理，因此在加扰处理中无须输出忙碌信号，能够缩短禁止从外部存取的时间。
接下来，对本发明的变形例进行说明。在NAND型快闪存储器中，能够执行对同一页面连续编程n次(n为2以上的自然数)数据的功能(以下，为了方便而称作局部页面编程(partial page program))。局部页面编程例如是从外部的控制器收到编程命令后，接收行地址信息Ax及列地址信息Ay1，接下来，接收局部数据D1，当紧跟着收到完成命令时，开始局部数据的编程。即，以根据行地址信息Ax所选择的页面的列地址信息Ay1为先头来编程局部数据D1，在此期间，快闪存储器将用于禁止存取的忙碌信号输出至外部控制器，在存取禁止被解除的时刻，输出备妥(ready)信号。外部控制器在收到备妥信号时，为了对下个局部数据进行编程，与所述同样地再次将编程命令、列地址信息Ay2、局部数据D2及完成命令发送至快闪存储器，快闪存储器以同一页面的列地址信息Ay2为先头来编程局部数据D2。将此种处理反复进行n次，结果，在一个页面上编程n个局部数据D1、D2、…、Dn。
例如，将存储器阵列的一个页面分割成4个区段(sector)，当可对各区段进行局部编程时，变形例中，也可设定是否以区段为单位来执行页面缓冲器/读出电路的数据加扰。例如，设定成对区段0、1、2的数据进行加扰，且设定成不对区段3的数据进行加扰。该设定既可通过来自外部控制器的命令来实现，也可在控制部140中预先设定。例如，外部控制器在“0”或“1”为连续的局部数据、或者“0”或“1”为压倒性地不均匀的局部数据时，能够以区段为单位来设定有无加扰。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种半导体存储装置的加扰方法，其特征在于，
在编程动作时，页面缓冲器/读出电路保持要编程的数据，且对所保持的数据进行加扰处理并编程至存储器阵列的选择页面，
在读出动作时，所述页面缓冲器/读出电路保持从所述选择页面读出的数据，且对所保持的数据进行解扰处理。
2.根据权利要求1所述的半导体存储装置的加扰方法，其特征在于，
所述加扰处理或所述解扰处理是使所保持的数据反相或非反相。
3.根据权利要求2所述的半导体存储装置的加扰方法，其特征在于，
所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。
4.根据权利要求1至3中任一项所述的半导体存储装置的加扰方法，其特征在于，
所述加扰处理或所述解扰处理包括：
将保持于锁存电路的节点中的数据传输至第1晶体管的栅极；
通过从第1电压供给部供给的第1电压来重置所述锁存电路的节点；
将从第2电压供给部供给的第2电压供给至所述第1晶体管；以及
经由所述第1晶体管，通过所述第2电压来使所述锁存电路的节点的数据反相或非反相。
5.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，
在使数据非反相时，所述第1电压为接地电压，所述第2电压为电源电压，在使数据反相时，所述第1电压为所述电源电压，所述第2电压为所述接地电压。
6.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，
在重置所述锁存电路的节点时，所述第1电压经由用于对位线进行预充电的第2晶体管、及使读出节点与所述节点间的电荷传输成为可能的第3晶体管而供给至所述节点。
7.根据权利要求4所述的半导体存储装置的加扰方法，其特征在于，
所述第1晶体管在编程校验时，当以所述第2电压对所述读出节点充电时导通。
8.一种半导体存储装置，其特征在于，包括：
存储器阵列；以及
页面缓冲器/读出电路，保持要对所述存储器阵列的选择页面进行编程的数据，或者保持从所述存储器阵列的所述选择页面读出的数据，
所述页面缓冲器/读出电路在编程动作时，对要编程的数据进行加扰处理，在读出动作时，对所读出的数据进行解扰处理。
9.根据权利要求8所述的半导体存储装置，其特征在于，
所述加扰处理或所述解扰处理是依照基于选择页面地址信息的随机数来使数据反相或非反相。
10.根据权利要求8或9所述的半导体存储装置，其特征在于，
所述页面缓冲器/读出电路包括保持数据的锁存电路、及连接于所述锁存电路的读出电路，
所述读出电路包括：第1晶体管，连接于第2电压供给部，可将保持于所述锁存电路的节点中的数据保持于栅极；第2晶体管，连接于第1电压供给部，用于进行位线的预充电；以及第3晶体管，使读出节点与所述锁存电路的节点间的电荷传输成为可能，
当进行所述加扰处理或所述解扰处理时，将保持于所述锁存电路的节点中的数据保持于所述第1晶体管的栅极，将从所述第1电压供给部供给的第1电压经由所述第2晶体管及所述第3晶体管而供给至所述锁存电路的节点之后，根据所述第1晶体管的导通状态来将从所述第2电压供给部供给的第2电压供给至所述锁存电路的节点。
11.根据权利要求10所述的半导体存储装置，其特征在于，
在使数据非反相时，所述第1电压为接地电压，所述第2电压为电源电压，在使数据反相时，所述第1电压为所述电源电压，所述第2电压为所述接地电压。
12.根据权利要求10所述的半导体存储装置，其特征在于，
所述第1电压供给部在所述读出动作时，经由所述第2晶体管来将预充电电压供给至选择位线，所述第3晶体管在所述读出动作时将所述读出节点的所读出的电位传输至所述锁存电路的节点。
13.根据权利要求10所述的半导体存储装置，其特征在于，
所述第2电压供给部在编程校验时，经由所述第1晶体管来对所述读出节点供给所述第2电压。
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